KR20210104499A - 셀프라이트방법 및 이를 이용한 반도체장치 - Google Patents

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Abstract

반도체장치는 셀프라이트동작 시 내부리드커맨드가 입력되는 경우 인에이블되는 리드스트로브신호와 내부커맨드어드레스로부터 리드어드레스를 생성하고, 상기 리드스트로브신호가 생성된 시점 이후 인에이블되는 라이트스트로브신호를 생성하며, 상기 내부커맨드어드레스로부터 라이트어드레스를 생성하는 리드라이트제어회로, 상기 리드스트로브신호에 동기 되어 상기 리드어드레스에 의해 선택되는 뱅크에 저장된 리드데이터를 출력하고, 상기 라이트스트로브신호에 동기 되어 라이트어드레스에 의해 상기 리드데이터가 출력된 상기 뱅크 또는 또 다른 뱅크에 라이트데이터를 저장하는 코어회로 및 상기 리드데이터의 패턴을 변화시켜 상기 라이트데이터를 생성하는 데이터변환회로를 포함한다.

Description

셀프라이트방법 및 이를 이용한 반도체장치{SELF WRITE METHOD AND SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 셀프라이트동작을 수행하는 셀프라이트방법 및 이를 이용한 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 엑세스되는 셀어레이들로 구성된 다수의 뱅크들을 포함한다. 반도체장치는 어드레스에 의해 다수의 뱅크들 중 하나를 선택하고, 뱅크에 포함된 셀어레이에 저장된 데이터를 입출력라인에 실어 출력하는 컬럼동작을 수행한다.
또한, 반도체장치에 포함된 다수의 뱅크들은 특정 패턴을 갖는 다수의 데이터들을 카피하는 동작을 수행하는데, 이는 라이트동작 시 외부에서 입력되는 데이터를 카피하여 다수의 뱅크에 저장하는 동작을 통해 수행된다.
본 발명은 셀프라이트동작 시 내부적으로 내부리드동작 및 내부라이트동작을 수행하여 코어회로에 저장된 리드데이터를 복사하여 라이트데이터로 재 저장하는 셀프라이트방법 및 이를 이용한 반도체장치를 제공한다.
이를 위해 본 발명은 셀프라이트동작 시 내부리드커맨드가 입력되는 경우 인에이블되는 리드스트로브신호와 내부커맨드어드레스로부터 리드어드레스를 생성하고, 상기 리드스트로브신호가 생성된 시점 이후 인에이블되는 라이트스트로브신호를 생성하며, 상기 내부커맨드어드레스로부터 라이트어드레스를 생성하는 리드라이트제어회로, 상기 리드스트로브신호에 동기 되어 상기 리드어드레스에 의해 선택되는 뱅크에 저장된 리드데이터를 출력하고, 상기 라이트스트로브신호에 동기 되어 라이트어드레스에 의해 상기 리드데이터가 출력된 상기 뱅크 또는 또 다른 뱅크에 라이트데이터를 저장하는 코어회로 및 상기 리드데이터의 패턴을 변화시켜 상기 라이트데이터를 생성하는 데이터변환회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 셀프라이트동작 시 셀프라이트커맨드로부터 리드스트로브신호를 생성하고, 내부리드커맨드에 의해 내부커맨드어드레스로부터 리드어드레스를 생성하며, 상기 리드스트로브신호로부터 라이트스트로브신호를 생성하고, 제1 및 제2 내부라이트커맨드에 의해 상기 내부커맨드어드레스로부터 라이트어드레스를 생성하는 리드라이트제어회로, 상기 리드스트로브신호에 동기 되어 상기 리드어드레스에 의해 선택되는 제1 뱅크에 저장된 리드데이터를 출력하고, 상기 라이트스트로브신호에 동기 되어 상기 라이트어드레스에 의해 상기 제1 뱅크 또는 제2 뱅크에 라이트데이터를 저장한 이후 상기 라이트스트로브신호에 동기 되어 상기 라이트어드레스에 의해 상기 제1 뱅크 또는 제3 뱅크에 상기 라이트데이터를 저장하는 코어회로 및 상기 리드데이터의 패턴을 변화시켜 상기 라이트데이터를 생성하는 데이터변환회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 내부커맨드어드레스의 조합이 기 설정된 조합인 경우 셀프라이트동작의 내부리드동작에 진입하고, 내부커맨드어드레스로부터 리드스트로브신호 및 리드어드레스를 생성하는 내부리드단계, 상기 리드어드레스에 의해 선택된 코어회로의 뱅크로부터 출력되는 리드데이터의 패턴을 변화시켜 라이트데이터를 생성하는 데이터변환단계 및 상기 내부리드동작이 종료된 이후 제1 내부라이트동작에 진입하고, 상기 내부커맨드어드레스로부터 라이트스트로브신호 및 라이트어드레스를 생성하며, 상기 라이트어드레스에 의해 선택된 상기 코어회로의 뱅크에 상기 라이트데이터를 저장하는 내부라이트단계를 포함하는 셀프라이트방법을 제공한다.
본 발명에 의하면 셀프라이트동작 시 내부적으로 내부리드동작 및 내부라이트동작을 수행하여 코어회로에 저장된 리드데이터를 복사하여 라이트데이터로 재 저장할 수 있는 효과가 있다.
또한, 본 발명에 의하면 셀프라이트동작 시 내부적으로 내부리드동작 및 내부라이트동작을 수행하여 코어회로에 저장된 리드데이터를 복사하여 라이트데이터로 재 저장함으로써 외부로부터 데이터 입력이 필요없어 고속동작 및 전류소모량을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 반도체장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체장치에 포함된 커맨드제어회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 커맨드제어회로에 포함된 제1 디코더의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 커맨드제어회로에 포함된 제2 디코더의 구성을 도시한 회로도이다.
도 6은 도 3에 도시된 커맨드제어회로에 포함된 제3 디코더의 구성을 도시한 회로도이다.
도 7은 본 발명의 일 실시예에 따른 반도체장치의 동작을 제어하기 위한 칩선택신호 및 내부커맨드어드레스의 조합을 설명하기 위한 표이다.
도 8은 도 2에 도시된 리드라이트제어회로에 포함된 리드제어회로의 구성을 도시한 블럭도이다.
도 9는 도 2에 도시된 리드라이트제어회로에 포함된 라이트제어회로의 구성을 도시한 블럭도이다.
도 10는 도 2에 도시된 반도체장치에 포함된 데이터변환회로의 구성을 도시한 블럭도이다.
도 11은 본 발명의 일 실시예에 따른 반도체장치의 셀프라이트동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 반도체장치의 셀프라이트방법을 설명하기 위한 순서도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 14는 본 발명의 일 실시예에 따른 반도체장치의 셀프라이트동작을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체장치의 셀프라이트방법을 설명하기 위한 순서도이다.
도 16은 본 발명의 일 실시예에 따른 전자시스템의 구성을 도시한 블럭도이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템(1)의 구성을 도시한 블럭도이다. 도 1에 도시된 바와 같이, 반도체시스템(1)은 컨트롤러(10) 및 반도체장치(20)를 포함할 수 있다. 반도체장치(20)는 커맨드제어회로(200), 리드라이트제어회로(300), 코어회로(400) 및 데이터변환회로(500)를 포함할 수 있다.
컨트롤러(10)는 제1 컨트롤핀(11), 제2 컨트롤핀(31) 및 제3 컨트롤핀(51)을 포함할 수 있다. 반도체장치(20)는 제1반도체핀(21), 제2 반도체핀(41) 및 제3 반도체핀(61)을 포함할 수 있다. 제1 전송라인(L11)은 제1 컨트롤핀(11) 및 제1 반도체핀(21) 사이에 연결될 수 있다. 제2 전송라인(L31)은 제2 컨트롤핀(31) 및 제2 반도체핀(41) 사이에 연결될 수 있다. 제3 전송라인(L51)은 제3 컨트롤핀(51) 및 제3 반도체핀(61) 사이에 연결될 수 있다. 컨트롤러(10)는 반도체장치(20)를 제어하기 위해 클럭(CLK)을 제1 전송라인(L11)을 통해 반도체장치(20)에 전송할 수 있다. 컨트롤러(10)는 반도체장치(20)를 제어하기 위해 칩선택신호(CS)를 제2 전송라인(L31)을 통해 반도체장치(20)에 전송할 수 있다. 컨트롤러(10)는 반도체장치(20)를 제어하기 위해 커맨드어드레스(CA)를 제3 전송라인(L51)을 통해 반도체장치(20)에 전송할 수 있다.
커맨드제어회로(200)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 커맨드어드레스(CA)에 따라 셀프라이트동작을 수행하기 위한 셀프라이트커맨드(도 2의 SWT)를 생성할 수 있다. 커맨드제어회로(200)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 커맨드어드레스(CA)에 따라 셀프라이트동작의 내부내부리드동작을 수행하기 위한 내부리드커맨드(도 2의 IRD)를 생성할 수 있다. 커맨드제어회로(200)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 커맨드어드레스(CA)에 따라 셀프라이트동작의 내부라이트동작을 수행하기 위한 내부라이트커맨드(도 2의 IWT)를 생성할 수 있다. 셀프라이트동작은 내부에 저장된 리드데이터를 복사하여 내부에 재 저장하는 동작으로 설정될 수 있다.
리드라이트제어회로(300)는 셀프라이트동작 시 셀프라이트커맨드(도 2의 SWT)로부터 리드스트로브신호(도 2의 RD_STR)를 생성할 수 있다. 리드라이트제어회로(300)는 셀프라이트동작 시 내부리드커맨드(도 2의 IRD)에 의해 커맨드어드레스(CA)로부터 리드어드레스(도 2의 R_ADD<1:M>)를 생성할 수 있다. 리드라이트제어회로(300)는 셀프라이트동작 시 리드스트로브신호(도 2의 RD_STR)로부터 라이트스트로브신호(도 2의 WT_STR)를 생성할 수 있다. 리드라이트제어회로(300)는 셀프라이트동작 시 내부라이트커맨드(도 2의 IWT)에 의해 커맨드어드레스(CA)로부터 라이트어드레스(도 2의 W_ADD<1:M>)를 생성할 수 있다.
코어회로(400)는 셀프라이트동작의 내부리드동작 시 리드스트로브신호(도 2의 RD_STR)에 동기 되어 리드어드레스(도 2의 R_ADD<1:M>)에 의해 선택되는 뱅크에 저장된 리드데이터(도 2의 R_ID)를 출력할 수 있다. 코어회로(400)는 셀프라이트동작의 내부라이트동작 시 라이트스트로브신호(도 2의 WT_STR)에 동기 되어 라이트어드레스(도 2의 W_ADD<1:M>)에 의해 선택되는 뱅크에 라이트데이터(도 2의 W_ID)를 저장할 수 있다.
데이터변환회로(500)는 셀프라이트동작의 내부리드동작 시 리드데이터(도 2의 R_ID)로부터 라이트데이터(도 2의 W_ID)를 생성할 수 있다. 데이터변환회로(500)는 셀프라이트동작의 내부리드동작 시 리드데이터(도 2의 R_ID)의 패턴을 변화시켜 라이트데이터(도 2의 W_ID)를 생성할 수 있다. 데이터변환회로(500)는 셀프라이트동작의 내부리드동작 시 리드데이터(도 2의 R_ID)의 패턴을 변화하지 않고 라이트데이터(도 2의 W_ID)를 생성할 수 있다.
도 2는 반도체장치(20)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 2에 도시된 바와 같이, 반도체장치(20)는 커맨드입력회로(100), 커맨드제어회로(200), 리드라이트제어회로(300), 코어회로(400) 및 데이터변환회로(500)를 포함할 수 있다.
커맨드입력회로(100)는 클럭(CLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)로부터 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성할 수 있다. 커맨드입력회로(100)는 클럭(CLK)에 라이징에지 또는 폴링에지에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)를 버퍼링하여 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성할 수 있다.
커맨드제어회로(200)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제1 조합인 경우 셀프라이트동작을 수행하기 위한 셀프라이트커맨드(SWT)를 생성할 수 있다. 커맨드제어회로(200)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제2 조합인 경우 셀프라이트동작의 내부리드동작을 수행하기 위한 내부리드커맨드(IRD)를 생성할 수 있다. 커맨드제어회로(200)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제3 조합인 경우 셀프라이트동작의 내부라이트동작을 수행하기 위한 내부라이트커맨드(IWT)를 생성할 수 있다. 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 제1 내지 제3 조합은 후술하는 도 7을 통해 구체적으로 설명하도록 한다.
리드라이트제어회로(300)는 리드제어회로(310) 및 라이트제어회로(320)를 포함할 수 있다.
리드제어회로(310)는 셀프라이트동작의 내부리드동작 시 셀프라이트커맨드(SWT)로부터 리드스트로브신호(RD_STR)를 생성할 수 있다. 리드제어회로(310)는 셀프라이트동작의 내부리드동작 시 내부리드커맨드(IRD)에 의해 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 리드어드레스(R_ADD<1:M>)를 생성할 수 있다.
라이트제어회로(320)는 셀프라이트동작의 내부라이트동작 시 리드스트로브신호(RD_STR)로부터 라이트스트로브신호(WT_STR)를 생성할 수 있다. 라이트제어회로(320)는 셀프라이트동작의 내부라이트동작 시 내부라이트커맨드(IWT)에 의해 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 라이트어드레스(W_ADD<1:M>)를 생성할 수 있다.
리드라이트제어회로(300)는 셀프라이트동작 시 셀프라이트커맨드(SWT)로부터 리드스트로브신호(RD_STR)를 생성할 수 있다. 리드라이트제어회로(300)는 셀프라이트동작 시 내부리드커맨드(IRD)에 의해 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 리드어드레스(R_ADD<1:M>)를 생성할 수 있다. 리드라이트제어회로(300)는 셀프라이트동작 시 리드스트로브신호(RD_STR)로부터 라이트스트로브신호(WT_STR)를 생성할 수 있다. 리드라이트제어회로(300)는 셀프라이트동작 시 내부라이트커맨드(IWT)에 의해 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 라이트어드레스(W_ADD<1:M>)를 생성할 수 있다. 리드어드레스(R_ADD<1:M>)와 라이트어드레스(W_ADD<1:M>)를 생성하기 위한 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)는 후술하는 도 7을 통해 구체적으로 설명하도록 한다.
코어회로(400)는 제1 뱅크(410), 제2 뱅크(420), 제3 뱅크(430), 제4 뱅크(440), 제5 뱅크(450), 제6 뱅크(460), 제7 뱅크(470) 및 제8 뱅크(480)를 포함할 수 있다. 코어회로(400)는 셀프라이트동작의 내부리드동작 시 리드스트로브신호(RD_STR)에 동기 되어 리드어드레스(R_ADD<1:M>)에 의해 제1 내지 제8 뱅크(410~480) 중 선택되는 뱅크에 저장된 리드데이터(R_ID)를 출력할 수 있다. 코어회로(400)는 셀프라이트동작의 내부라이트동작 시 라이트스트로브신호(WT_STR)에 동기 되어 라이트어드레스(W_ADD<1:M>)에 의해 제1 내지 제8 뱅크(410~480) 중 선택되는 뱅크에 라이트데이터(W_ID)를 저장할 수 있다.
데이터변환회로(500)는 셀프라이트동작의 내부리드동작 시 리드데이터(R_ID)로부터 라이트데이터(W_ID)를 생성할 수 있다. 데이터변환회로(500)는 셀프라이트동작의 내부리드동작 시 선택신호(SEL)에 의해 리드데이터(R_ID)의 패턴을 변화시켜 라이트데이터(W_ID)를 생성할 수 있다. 데이터변환회로(500)는 셀프라이트동작의 내부리드동작 시 선택신호(SEL)에 의해 리드데이터(R_ID)의 패턴을 변화시키지 않고 라이트데이터(W_ID)를 생성할 수 있다. 선택신호(SEL)는 반도체장치(20)의 내부에 구비된 모드레지스터셋(MRS:Mode Register Set)에서 생성되는 신호로 리드데이터의 패턴을 변화시키기 위한 동작 시 인에이블되는 신호로 설정될 수 있다.
도 3은 커맨드제어회로(200)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 3에 도시된 바와 같이, 커맨드제어회로(200)는 제1 디코더(210), 제2 디코더(220) 및 제3 디코더(230)를 포함할 수 있다.
제1 디코더(210)는 칩선택신호(CS)와 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)로부터 셀프라이트커맨드(SWT)를 생성할 수 있다. 제1 디코더(210)는 칩선택신호(CS)와 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)의 로직레벨조합이 제1 조합인 경우 인에이블되는 셀프라이트커맨드(SWT)를 생성할 수 있다.
제2 디코더(220)는 칩선택신호(CS)와 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)로부터 내부리드커맨드(IRD)를 생성할 수 있다. 제2 디코더(220)는 칩선택신호(CS)와 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)의 로직레벨조합이 제2 조합인 경우 인에이블되는 내부리드커맨드(IRD)를 생성할 수 있다.
제3 디코더(230)는 칩선택신호(CS)와 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)로부터 내부라이트커맨드(IWT)를 생성할 수 있다. 제3 디코더(230)는 칩선택신호(CS)와 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)의 로직레벨조합이 제3 조합인 경우 인에이블되는 내부라이트커맨드(IWT)를 생성할 수 있다.
도 4는 제1 디코더(210)의 일 실시예에 따른 구성을 도시한 회로도이다. 도 4에 도시된 바와 같이, 제1 디코더(210)는 인버터들(IV11,IV12), 낸드게이트들(NAND11,NAND12,NAND13) 및 노어게이트(NOR11)로 구현될 수 있다.
제1 디코더(210)는 칩선택신호(CS)가 로직하이레벨이고, 제1 내부커맨드어드레스(ICA<1>)가 로직로우레벨이며, 제2 내부커맨드어드레스(ICA<2>)가 로직로우레벨이고, 제3 내부커맨드어드레스(ICA<3>)가 로직하이레벨이며, 제4 내부커맨드어드레스(ICA<4>)가 로직하이레벨이고, 제5 내부커맨드어드레스(ICA<5>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 셀프라이트커맨드(SWT)를 생성할 수 있다.
도 5는 제2 디코더(220)의 일 실시예에 따른 구성을 도시한 회로도이다. 도 5에 도시된 바와 같이, 제2 디코더(220)는 인버터들(IV21,IV22,IV23), 낸드게이트들(NAND21,NAND22,NAND23) 및 노어게이트(NOR21)로 구현될 수 있다.
제2 디코더(220)는 칩선택신호(CS)가 로직하이레벨이고, 제1 내부커맨드어드레스(ICA<1>)가 로직로우레벨이며, 제2 내부커맨드어드레스(ICA<2>)가 로직하이레벨이고, 제3 내부커맨드어드레스(ICA<3>)가 로직로우레벨이며, 제4 내부커맨드어드레스(ICA<4>)가 로직로우레벨이고, 제5 내부커맨드어드레스(ICA<5>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 내부리드커맨드(IRD)를 생성할 수 있다.
도 6은 제3 디코더(230)의 일 실시예에 따른 구성을 도시한 회로도이다. 도 6에 도시된 바와 같이, 제3 디코더(230)는 인버터들(IV31,IV32,IV33), 낸드게이트들(NAND31,NAND32,NAND33) 및 노어게이트(NOR31)로 구현될 수 있다.
제3 디코더(230)는 칩선택신호(CS)가 로직하이레벨이고, 제1 내부커맨드어드레스(ICA<1>)가 로직로우레벨이며, 제2 내부커맨드어드레스(ICA<2>)가 로직하이레벨이고, 제3 내부커맨드어드레스(ICA<3>)가 로직로우레벨이며, 제4 내부커맨드어드레스(ICA<4>)가 로직하이레벨이고, 제5 내부커맨드어드레스(ICA<5>)가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 내부라이트커맨드(IWT)를 생성할 수 있다.
도 7을 참고하여 셀프라이트동작, 내부리드동작 및 내부라이트동작을 수행하기 위한 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 제1 내지 제3 조합을 구체적으로 설명하면 다음과 같다.
우선, 셀프라이트동작을 수행하기 위한 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 제1 조합을 설명하면 다음과 같다.
칩선택신호(CS)가 로직하이레벨로 입력되고, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제1 내커맨드어드레스(ICA<1>)가 로직로우레벨 "L" 이고, 제2 내커맨드어드레스(ICA<2>)가 로직로우레벨 "L" 이며, 제3 내커맨드어드레스(ICA<3>)가 로직하이레벨 "H" 이고, 제4 내커맨드어드레스(ICA<4>)가 로직하이레벨 "H" 이며, 제5 내커맨드어드레스(ICA<5>)가 로직하이레벨 "H" 로 설정된다.
다음으로, 내부리드동작을 수행하기 위한 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 제2 조합을 설명하면 다음과 같다.
칩선택신호(CS)가 로직하이레벨로 입력되고, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제1 내커맨드어드레스(ICA<1>)가 로직로우레벨 "L" 이고, 제2 내커맨드어드레스(ICA<2>)가 로직하이레벨 "H" 이며, 제3 내커맨드어드레스(ICA<3>)가 로직로우레벨 "L" 이고, 제4 내커맨드어드레스(ICA<4>)가 로직로우레벨 "L" 이며, 제5 내커맨드어드레스(ICA<5>)가 로직하이레벨 "H" 로 설정된다.
다음으로, 내부라이트동작을 수행하기 위한 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 제3 조합을 설명하면 다음과 같다.
칩선택신호(CS)가 로직하이레벨로 입력되고, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제1 내커맨드어드레스(ICA<1>)가 로직로우레벨 "L" 이고, 제2 내커맨드어드레스(ICA<2>)가 로직하이레벨 "H" 이며, 제3 내커맨드어드레스(ICA<3>)가 로직로우레벨 "L" 이고, 제4 내커맨드어드레스(ICA<4>)가 로직하이레벨 "H" 이며, 제5 내커맨드어드레스(ICA<5>)가 로직로우레벨 "L" 로 설정된다.
도 7을 참고하여 리드어드레스(R_ADD<1:M>)와 라이트어드레스(W_ADD<1:M>)를 생성하기 위한 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 구체적으로 설명하면 다음과 같다.
우선, 셀프라이트동작 진입 시 칩선택신호(CS)가 로직로우레벨로 입력되고, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제1 내커맨드어드레스(ICA<1>)는 제1 내지 제8 뱅크(310~380)를 선택하기 위한 어드레스의 제1 비트(BKA<1>)로 설정되고, 제2 내커맨드어드레스(ICA<2>)는 제1 내지 제8 뱅크(310~380)를 선택하기 위한 어드레스의 제2 비트(BKA<2>)로 설정되며, 제3 내커맨드어드레스(ICA<3>)는 제1 내지 제8 뱅크(310~380)를 선택하기 위한 어드레스의 제3 비트(BKA<3>)로 설정된다. 본 발명은 8개의 뱅크를 선택하기 위해 3비트의 제1 내지 제3 내부커맨드어드레스(ICA<1:3>)를 사용하고 있지만 실시예에 따라 다양한 비트의 내부커맨드어드레스를 사용하도록 구현될 수 있다.
다음으로, 내부리드동작 시 리드어드레스(R_ADD<1:M>)를 생성하기 위한 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 구체적으로 설명하면 다음과 같다.
내부리드동작 진입 시 칩선택신호(CS)가 로직하이레벨로 입력되는 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제6 내커맨드어드레스(ICA<6>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제1 비트(CAD<1>)로 설정된다. 또한, 칩선택신호(CS)가 로직로우레벨로 입력되는 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제1 내커맨드어드레스(ICA<1>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제2 비트(CAD<2>)로 설정되고, 제2 내커맨드어드레스(ICA<2>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제3 비트(CAD<3>)로 설정되며, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제3 내커맨드어드레스(ICA<3>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제4 비트(CAD<4>)로 설정되고, 제4 내커맨드어드레스(ICA<4>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제5 비트(CAD<5>)로 설정되며, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제5 내커맨드어드레스(ICA<5>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제6 비트(CAD<6>)로 설정되고, 제6 내커맨드어드레스(ICA<6>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제7 비트(CAD<7>)로 설정된다. 본 발명은 셀프라이트동작의 내부리드동작 시 선택된 뱅크의 컬럼경로를 7비트의 어드레스를 사용하여 선택하도록 구현되어 있지만 실시예에 따라 다양한 비트의 어드레스를 사용하여 컬럼경로를 선택하도록 구현될 수 있다.
여기서, 리드어드레스(R_ADD<1:M>)는 셀프라이트동작 시 제1 내지 제8 뱅크(310~380)를 선택하기 위해 생성된 제1 내지 제3 어드레스(BKA<1:3>)와 내부리드동작 시 컬럼경로를 선택하기 위한 제1 내지 제7 어드레스(CAD<1:7>)를 통해 선택적으로 인에이블되도록 생성될 수 있다.
다음으로, 내부라이트동작 시 라이트어드레스(W_ADD<1:M>)를 생성하기 위한 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 구체적으로 설명하면 다음과 같다.
내부라이트동작 진입 시 칩선택신호(CS)가 로직하이레벨로 입력되는 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제6 내커맨드어드레스(ICA<6>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제1 비트(CAD<1>)로 설정된다. 또한, 칩선택신호(CS)가 로직로우레벨로 입력되는 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제1 내커맨드어드레스(ICA<1>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제2 비트(CAD<2>)로 설정되고, 제2 내커맨드어드레스(ICA<2>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제3 비트(CAD<3>)로 설정되며, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제3 내커맨드어드레스(ICA<3>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제4 비트(CAD<4>)로 설정되고, 제4 내커맨드어드레스(ICA<4>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제5 비트(CAD<5>)로 설정되며, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 생성되는 제5 내커맨드어드레스(ICA<5>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제6 비트(CAD<6>)로 설정되고, 제6 내커맨드어드레스(ICA<6>)는 제1 내지 제8 뱅크(310~380)에 포함된 컬럼경로를 선택하기 위한 어드레스의 제7 비트(CAD<7>)로 설정된다. 본 발명은 셀프라이트동작의 내부라이트동작 시 선택된 뱅크의 컬럼경로를 7비트의 어드레스를 사용하여 선택하도록 구현되어 있지만 실시예에 따라 다양한 비트의 어드레스를 사용하여 컬럼경로를 선택하도록 구현될 수 있다.
여기서, 라이트어드레스(W_ADD<1:M>)는 셀프라이트동작 시 제1 내지 제8 뱅크(310~380)를 선택하기 위해 생성된 제1 내지 제3 어드레스(BKA<1:3>)와 내부라이트동작 시 컬럼경로를 선택하기 위한 제1 내지 제7 어드레스(CAD<1:7>)를 통해 선택적으로 인에이블되도록 생성될 수 있다.
도 8은 리드제어회로(310)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 8에 도시된 바와 같이, 리드제어회로(310)는 제1 리드시프팅회로(311), 제2 리드시프팅회로(312) 및 리드어드레스생성회로(313)를 포함할 수 있다.
제1 리드시프팅회로(311)는 클럭(CLK)에 동기 되어 셀프라이트커맨드(SWT)를 시프팅하여 리드스트로브신호(RD_STR)를 생성할 수 있다. 제1 리드시프팅회로(311)는 셀프라이트커맨드(SWT)를 클럭(CLK)의 설정주기만큼 시프팅하여 리드스트로브신호(RD_STR)를 생성할 수 있다. 제1 리드시프팅회로(311)는 클럭(CLK)에 동기 되어 내부리드커맨드(IRD)를 시프팅하여 리드스트로브신호(RD_STR)를 생성할 수 있다. 제1 리드시프팅회로(311)는 내부리드커맨드(IRD)를 클럭(CLK)의 설정주기만큼 시프팅하여 리드스트로브신호(RD_STR)를 생성할 수 있다. 본 발명의 제1 리드시프팅회로(311)는 셀프라이트커맨드(SWT) 및 내부리드커맨드(IRD)를 클럭(CLK)의 4 주기만큼 시프팅하여 리드스트로브신호(RD_STR)를 생성할 수 있다. 셀프라이트커맨드(SWT) 및 내부리드커맨드(IRD)를 시프팅하기 위한 클럭(CLK)의 설정주기는 실시예에 따라 다양하게 설정될 수 있다.
제2 리드시프팅회로(312)는 셀프라이트동작 시 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제3 내부커맨드어드레스(ICA<1:3>)를 시프팅하여 제1 내지 제3 리드입력어드레스(RIA<1:3>)를 생성할 수 있다. 제2 리드시프팅회로(312)는 내부리드동작 시 내부리드커맨드(IRD)에 동기 되어 칩선택신호(CS)의 로직레벨이 로직하이레벨인 구간 동안 입력되는 제6 내부커맨드어드레스(ICA<6>)를 시프팅하여 제4 리드입력어드레스(RIA<4>)를 생성할 수 있다. 제2 리드시프팅회로(312)는 내부리드동작 시 내부리드커맨드(IRD)에 동기 되어 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 시프팅하여 제5 내지 제10 리드입력어드레스(RIA<5:10>)를 생성할 수 있다.
리드어드레스생성회로(313)는 제1 내지 제10 리드입력어드레스(RIA<1:10>)로부터 리드어드레스(R_ADD<1:M>)를 생성할 수 있다. 리드어드레스생성회로(313)는 제1 내지 제10 리드입력어드레스(RIA<1:10>)를 디코딩하여 선택적으로 인에이블되는 리드어드레스(R_ADD<1:M>)를 생성할 수 있다. 리드어드레스(R_ADD<1:M>)의 비트 수 M은 실시예에 따라 다양하게 설정될 수 있다.
도 9는 라이트제어회로(320)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 9에 도시된 바와 같이, 라이트제어회로(320)는 제1 라이트시프팅회로(321), 제2 라이트시프팅회로(322) 및 라이트어드레스생성회로(323)를 포함할 수 있다.
제1 라이트시프팅회로(321)는 클럭(CLK)에 동기 되어 리드스트로브신호(RD_STR)를 시프팅하여 라이트스트로브신호(WT_STR)를 생성할 수 있다. 제1 라이트시프팅회로(321)는 리드스트로브신호(RD_STR)를 클럭(CLK)의 설정주기만큼 시프팅하여 라이트스트로브신호(WT_STR)를 생성할 수 있다. 제1 라이트시프팅회로(321)는 클럭(CLK)에 동기 되어 셀프라이트커맨드(SWT)를 시프팅하여 라이트스트로브신호(WT_STR)를 생성할 수 있다. 제1 라이트시프팅회로(321)는 셀프라이트커맨드(SWT)를 클럭(CLK)의 설정주기만큼 시프팅하여 라이트스트로브신호(WT_STR)를 생성할 수 있다. 제1 라이트시프팅회로(321)는 클럭(CLK)에 동기 되어 내부라이트커맨드(IWT)를 시프팅하여 라이트스트로브신호(WT_STR)를 생성할 수 있다. 제1 라이트시프팅회로(321)는 내부라이트커맨드(IWT)를 클럭(CLK)의 설정주기만큼 시프팅하여 라이트스트로브신호(WT_STR)를 생성할 수 있다. 본 발명의 제1 라이트시프팅회로(321)는 리드스트로브신호(RS_STR), 셀프라이트커맨드(SWT) 및 내부라이트커맨드(IWT)를 클럭(CLK)의 2 주기만큼 시프팅하여 라이트스트로브신호(WT_STR)를 생성할 수 있다. 리드스트로브신호(RS_STR), 셀프라이트커맨드(SWT) 및 내부라이트커맨드(IWT)를 시프팅하기 위한 클럭(CLK)의 설정주기는 실시예에 따라 다양하게 설정될 수 있다.
제2 라이트시프팅회로(322)는 셀프라이트동작 시 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제3 내부커맨드어드레스(ICA<1:3>)를 시프팅하여 제1 내지 제3 라이트입력어드레스(WIA<1:3>)를 생성할 수 있다. 제2 라이트시프팅회로(322)는 내부라이동작 시 내부라이트커맨드(IWT)에 동기 되어 칩선택신호(CS)의 로직레벨이 로직하이레벨인 구간 동안 입력되는 제6 내부커맨드어드레스(ICA<6>)를 시프팅하여 제4 라이트입력어드레스(WIA<4>)를 생성할 수 있다. 제2 라이트시프팅회로(322)는 내부라이트동작 시 내부라이트커맨드(IWT)에 동기 되어 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 시프팅하여 제5 내지 제10 라이트입력어드레스(WIA<5:10>)를 생성할 수 있다.
라이트어드레스생성회로(323)는 제1 내지 제10 라이트입력어드레스(WIA<1:10>)로부터 라이트어드레스(W_ADD<1:M>)를 생성할 수 있다. 라이트어드레스생성회로(323)는 제1 내지 제10 라이트입력어드레스(WIA<1:10>)를 디코딩하여 선택적으로 인에이블되는 라이트어드레스(W_ADD<1:M>)를 생성할 수 있다. 라이트어드레스(W_ADD<1:M>)의 비트 수 M은 실시예에 따라 다양하게 설정될 수 있다.
도 10은 데이터변환회로(500)의 일 실시예에 따른 구성을 도시한 도면이다. 도 10에 도시된 바와 같이, 데이터변환회로(500)는 패턴변환회로(510) 및 선택전달회로(520)를 포함할 수 있다.
패턴변환회로(510)는 리드데이터(R_ID)의 패턴을 변화시켜 패턴데이터(PD)를 생성할 수 있다. 패턴변환회로(510)는 리드데이터(R_ID)에 포함된 비트들을 반전 또는 비반전하여 패턴데이터(PD)를 생성할 수 있다.
선택전달회로(520)는 멀티플렉서(MUX41)로 구현될 수 있다. 선택전달회로(520)는 선택신호(SEL)에 의해 리드데이터(R_ID) 또는 패턴데이터(PD) 중 어느 하나를 라이트데이터(W_ID)로 출력할 수 있다. 선택전달회로(520)는 선택신호(SEL)가 디스에이블되는 경우 리드데이터(R_ID)를 라이트데이터(W_ID)로 출력할 수 있다. 선택전달회로(520)는 선택신호(SEL)가 인에이블되는 경우 패턴데이터(PD)를 라이트데이터(W_ID)로 출력할 수 있다. 선택신호(SEL)는 반도체장치(20)의 내부에 구비된 모드레지스터셋(MRS:Mode Register Set)에서 생성되는 신호로 리드데이터의 패턴을 변화시키기 위한 동작 시 인에이블되는 신호로 설정될 수 있다.
도 11을 참고하여 본 발명의 일 실시예에 따른 반도체장치의 셀프라이트동작을 설명하되, 데이터의 패턴을 변화시키는 동작을 예를 들어 설명하면 다음과 같다.
T1 시점에, 클럭(CLK)의 라이징에지에 동기 되어 제1 조합의 칩선택신호(CS) 및 제1 내지 제6 커맨드어드레스(CA<1:6>)가 입력된다.
커맨드입력회로(100)는 클럭(CLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)로부터 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성한다.
커맨드제어회로(200)의 제1 디코더(210)는 제1 조합의 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)에 의해 로직하이레벨로 인에이블되는 셀프라이트커맨드(SWT)를 생성한다.
T2 시점에, 제2 리드시프팅회로(312)는 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제3 내부커맨드어드레스(ICA<1:3>)를 시프팅하여 제1 내지 제3 리드입력어드레스(RIA<1:3>)를 생성한다.
제2 라이트시프팅회로(322)는 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제3 내부커맨드어드레스(ICA<1:3>)를 시프팅하여 제1 내지 제3 라이트입력어드레스(WIA<1:3>)를 생성한다.
T3 시점에, 클럭(CLK)의 라이징에지에 동기 되어 제2 조합의 칩선택신호(CS) 및 제1 내지 제6 커맨드어드레스(CA<1:6>)가 입력된다.
커맨드입력회로(100)는 클럭(CLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)로부터 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성한다.
커맨드제어회로(200)의 제2 디코더(220)는 제2 조합의 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)에 의해 로직하이레벨로 인에이블되는 내부리드커맨드(IRD)를 생성한다.
제2 리드시프팅회로(312)는 칩선택신호(CS)의 로직레벨이 로직하이레벨인 구간 동안 입력되는 제6 내부커맨드어드레스(ICA<6>)를 시프팅하여 제4 리드입력어드레스(RIA<4>)를 생성한다.
T4 시점에, 제2 리드시프팅회로(312)는 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 시프팅하여 제5 내지 제10 리드입력어드레스(RIA<5:10>)를 생성한다.
T5 시점에, 클럭(CLK)의 라이징에지에 동기 되어 제3 조합의 칩선택신호(CS) 및 제1 내지 제6 커맨드어드레스(CA<1:6>)가 입력된다.
커맨드입력회로(100)는 클럭(CLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)로부터 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성한다.
커맨드제어회로(200)의 제3 디코더(230)는 제3 조합의 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)에 의해 로직하이레벨로 인에이블되는 내부라이트커맨드(IWT)를 생성한다.
제2 라이트시프팅회로(322)는 칩선택신호(CS)의 로직레벨이 로직하이레벨인 구간 동안 입력되는 제6 내부커맨드어드레스(ICA<6>)를 시프팅하여 제4 라이트입력어드레스(WIA<4>)를 생성한다.
T6 시점에, 제2 라이트시프팅회로(322)는 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 시프팅하여 제5 내지 제10 라이트입력어드레스(WIA<5:10>)를 생성한다.
T7 시점에, 리드어드레스생성회로(313)는 T2 시점, T3 시점 및 T4 시점에 생성된 제1 내지 제10 리드입력어드레스(RIA<1:10>)로부터 리드어드레스(R_ADD<1:M>)를 생성한다.
T8 시점에, 제1 리드시프팅회로(311)는 클럭(CLK)에 동기 되어 T1 시점에 생성된 셀프라이트커맨드(SWT)를 시프팅하여 로직하이레벨로 인에이블되는 리드스트로브신호(RD_STR)를 생성한다.
코어회로(400)는 리드스트로브신호(RD_STR)에 동기 되어 리드어드레스(R_ADD<1:M>)에 의해 선택되는 뱅크에 저장된 리드데이터(R_ID)를 출력한다.
데이터변환회로(500)의 패턴변환회로(510)는 리드데이터(R_ID)의 패턴을 변화시켜 패턴데이터(PD)를 생성한다. 선택전달회로(420)는 선택신호(SEL)에 의해 패턴데이터(PD)를 라이트데이터(W_ID)로 출력한다.
T9 시점에, 라이트어드레스생성회로(323)는 T2 시점, T5 시점 및 T6 시점에 생성된 제1 내지 제10 라이트입력어드레스(WIA<1:10>)로부터 라이트어드레스(W_ADD<1:M>)를 생성한다.
한편, 라이트어드레스생성회로(323)는 T5 시점에 생성된 내부라이트커맨드(IWT)에 의해 생성되는 제1 내지 제10 라이트입력어드레스(WIA<1:10>)로부터 라이트어드레스(W_ADD<1:M>)를 생성하도록 구현되어 내부라이트동작을 수행하도록 구현될 수도 있다.
T10 시점에, 제1 라이트시프팅회로(321)는 클럭(CLK)에 동기 되어 T8 시점에 생성된 리드스트로브신호(RD_STR)를 시프팅하여 로직하이레벨로 인에이블되는 라이트스트로브신호(WT_STR)를 생성한다.
코어회로(400)는 라이트스트로브신호(WT_STR)에 동기 되어 라이트어드레스(W_ADD<1:M>)에 의해 선택되는 뱅크에 라이트데이터(W_ID)를 저장한다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 셀프라이트동작 시 내부적으로 내부리드동작 및 내부라이트동작을 수행하여 코어회로에 저장된 리드데이터를 복사하여 라이트데이터로 재 저장함으로써 외부로부터 데이터 입력이 필요없어 고속동작 및 전류소모량을 감소할 수 있다.
도 12를 참고하여 본 발명의 일 실시예에 따른 셀프라이트동작을 설명하면 다음과 같다.
셀프라이트동작은 셀프라이트동작진입단계(S1), 내부리드단계(S2), 데이터변환단계(S3), 내부라이트단계(S4) 및 셀프라이트동작종료단계(S5)를 포함할 수 있다.
셀프라이트동작진입단계(S1)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제1 조합인 경우 진입할 수 있다. 셀프라이트동작진입단계(S1)에서는 셀프라이트동작을 수행하기 위한 셀프라이트커맨드(SWT)를 생성될 수 있다.
내부리드단계(S2)는 내부리드동작진입단계(S21) 및 내부리드동작수행단계(S22)를 포함할 수 있다.
내부리드동작진입단계(S21)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제2 조합인 경우 진입할 수 있다. 내부리드동작진입단계(S21)에서는 내부리드동작을 수행하기 위한 내부리드커맨드(IRD)가 생성될 수 있다. 내부리드동작진입단계(S21)에서는 셀프라이트커맨드(SWT)로부터 리드스트로브신호(RD_STR)가 생성될 수 있다. 내부리드동작진입단계(S21)에서는 내부리드동작을 수행하기 위해 내부리드커맨드(IRD)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 리드어드레스(R_ADD<1:M>)가 생성될 수 있다.
내부리드동작수행단계(S22)는 리드스트로브신호(RD_STR)에 동기 되어 리드어드레스(R_ADD<1:M>)에 의해 제1 내지 제8 뱅크(410~480) 중 선택되는 뱅크에 저장된 리드데이터(R_ID)를 출력할 수 있다.
내부리드단계(S2)는 셀프라이트커맨드(SWT)로부터 생성되는 리드스트로브신호(RD_STR)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)에 의해 생성되는 리드어드레스(R_ADD<1:M>)에 의해 제1 내지 제8 뱅크(410~480) 중 선택되는 뱅크에 저장된 리드데이터(R_ID)를 출력할 수 있다.
데이터변환단계(S3)는 선택신호(SEL)에 의해 리드데이터(R_ID)의 패턴을 변화시켜 라이트데이터(W_ID)를 생성할 수 있다.
내부라이트단계(S4)는 내부라이트동작진입단계(S41) 및 내부라이트동작수행단계(S42)를 포함할 수 있다.
내부라이트동작진입단계(S41)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제3 조합인 경우 진입할 수 있다. 내부라이트동작진입단계(S41)에서는 내부라이트동작을 수행하기 위한 내부라이트커맨드(IWT)가 생성될 수 있다. 내부라이트동작진입단계(S41)에서는 리드스트로브신호(RD_STR)로부터 라이트스트로브신호(WT_STR)가 생성될 수 있다. 내부라이트동작진입단계(S41)에서는 내부라이트동작을 수행하기 위해 내부라이트커맨드(IWT)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 라이트어드레스(RW_ADD<1:M>)가 생성될 수 있다.
내부라이트동작수행단계(S42)는 라이트스트로브신호(WT_STR)에 동기 되어 라이트어드레스(W_ADD<1:M>)에 의해 제1 내지 제8 뱅크(410~480) 중 선택되는 뱅크에 라이트데이터(W_ID)를 저장할 수 있다.
내부라이트단계(S4)는 리드스토르브신호(RD_STR)로부터 생성되는 라이트스트로브신호(WT_STR)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)에 의해 생성되는 라이트어드레스(W_ADD<1:M>)에 의해 제1 내지 제8 뱅크(410~480) 중 선택되는 뱅크에 라이트데이터(W_ID)를 저장할 수 있다.
셀프라이트동작종료단계(S5)는 라이트데이터(W_ID)가 저장된 이후 셀프라이트동작이 종료되는 단계로 설정될 수 있다.
도 13은 반도체장치(2)의 또 다른 실시예에 따른 구성을 도시한 블럭도이다. 도 12에 도시된 바와 같이, 반도체장치(2)는 커맨드입력회로(30), 커맨드제어회로(40), 리드라이트제어회로(50), 코어회로(60) 및 데이터변환회로(70)를 포함할 수 있다.
커맨드입력회로(30)는 클럭(CLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)로부터 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성할 수 있다. 커맨드입력회로(30)는 클럭(CLK)에 라이징에지 또는 폴링에지에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)를 버퍼링하여 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성할 수 있다.
커맨드제어회로(40)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제1 조합인 경우 셀프라이트동작을 수행하기 위한 셀프라이트커맨드(SWT)를 생성할 수 있다. 커맨드제어회로(40)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제2 조합인 경우 셀프라이트동작의 내부리드동작을 수행하기 위한 내부리드커맨드(IRD)를 생성할 수 있다. 커맨드제어회로(40)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제3 조합인 경우 내부라이트동작을 수행하기 위한내부라이트커맨드(IWT)를 생성할 수 있다. 커맨드제어회로(40)는 내부라이트커맨드(IWT)를 생성한 이후 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(CA<1:6>)의 로직레벨조합이 제1 조합인 경우 내부라이트동작을 수행하기 위한 내부라이트커맨드(IWT)를 다시 생성할 수 있다.
리드라이트제어회로(50)는 리드제어회로(51) 및 라이트제어회로(52)를 포함할 수 있다.
리드제어회로(51)는 셀프라이트동작의 내부리드동작 시 셀프라이트커맨드(SWT)로부터 리드스트로브신호(RD_STR)를 생성할 수 있다. 리드제어회로(51)는 셀프라이트동작의 내부리드동작 시 내부리드커맨드(IRD)에 의해 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 리드어드레스(R_ADD<1:M>)를 생성할 수 있다.
라이트제어회로(52)는 셀프라이트동작의 내부라이트동작 시 리드스트로브신호(RD_STR)로부터 라이트스트로브신호(WT_STR)를 생성할 수 있다. 라이트제어회로(52)는 셀프라이트동작의 내부라이트동작 시 내부라이트커맨드(IWT)가 입력되는 경우 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 라이트어드레스(W_ADD<1:M>)(W_ADD<1:M>)를 생성할 수 있다.
리드라이트제어회로(50)는 셀프라이트동작 시 셀프라이트커맨드(SWT)로부터 리드스트로브신호(RD_STR)를 생성할 수 있다. 리드라이트제어회로(50)는 셀프라이트동작 시 내부리드커맨드(IRD)에 의해 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 리드어드레스(R_ADD<1:M>)를 생성할 수 있다. 리드라이트제어회로(50)는 셀프라이트동작 시 리드스트로브신호(RD_STR)로부터 라이트스트로브신호(WT_STR)를 생성할 수 있다. 리드라이트제어회로(50)는 셀프라이트동작 시 내부라이트커맨드(IWT)에 의해 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 라이트어드레스(W_ADD<1:M>)를 생성할 수 있다. 리드라이트제어회로(50)는 내부라이트커맨드(IWT)의 펄스가 발생할 때 마다 라이트스트로브신호(WT_STR)를 생성하고, 내부라이트커맨드(IWT)의 펄스가 발생할 때 마다 라이트어드레스(W_ADD<1:M>)를 생성할 뿐 도 2에 도시된 리드라이트제어회로(300)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
코어회로(60)는 제1 뱅크(61), 제2 뱅크(62), 제3 뱅크(63), 제4 뱅크(64), 제5 뱅크(65), 제6 뱅크(66), 제7 뱅크(67) 및 제8 뱅크(68)를 포함할 수 있다. 코어회로(60)는 셀프라이트동작의 내부리드동작 시 리드스트로브신호(RD_STR)에 동기 되어 리드어드레스(R_ADD<1:M>)에 의해 제1 내지 제8 뱅크(61~68) 중 선택되는 뱅크에 저장된 리드데이터(R_ID)를 출력할 수 있다. 코어회로(400)는 셀프라이트동작의 내부라이트동작 시 라이트스트로브신호(WT_STR)에 동기 되어 라이트어드레스(W_ADD<1:M>)에 의해 제1 내지 제8 뱅크(61~68) 중 선택되는 뱅크에 라이트데이터(W_ID)를 저장할 수 있다.
데이터변환회로(70)는 셀프라이트동작의 내부리드동작 시 리드데이터(R_ID)로부터 라이트데이터(W_ID)를 생성할 수 있다. 데이터변환회로(70)는 셀프라이트동작의 내부리드동작 시 선택신호(SEL)에 의해 리드데이터(R_ID)의 패턴을 변화시켜 라이트데이터(W_ID)를 생성할 수 있다. 데이터변환회로(70)는 셀프라이트동작의 내부리드동작 시 선택신호(SEL)에 의해 리드데이터(R_ID)의 패턴을 변화시키지 않고 라이트데이터(W_ID)를 생성할 수 있다. 데이터변환회로(70)는 도 2에 도시된 데이터변환회로(500)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 14를 참고하여 본 발명의 또 다른 실시예에 따른 반도체장치의 셀프라이트동작을 설명하되, 데이터의 패턴을 변화시키는 동작을 예를 들어 설명하면 다음과 같다.
T11 시점에, 클럭(CLK)의 라이징에지에 동기 되어 제1 조합의 칩선택신호(CS) 및 제1 내지 제6 커맨드어드레스(CA<1:6>)가 입력된다.
커맨드입력회로(30)는 클럭(CLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)로부터 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성한다.
커맨드제어회로(40)의 제1 디코더(미도시)는 제1 조합의 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)에 의해 로직하이레벨로 인에이블되는 셀프라이트커맨드(SWT)를 생성한다.
T12 시점에, 제2 리드시프팅회로(미도시)는 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제3 내부커맨드어드레스(ICA<1:3>)를 시프팅하여 제1 내지 제3 리드입력어드레스(RIA<1:3>)를 생성한다.
제2 라이트시프팅회로(미도시)는 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제3 내부커맨드어드레스(ICA<1:3>)를 시프팅하여 제1 내지 제3 라이트입력어드레스(WIA<1:3>)를 생성한다.
T13 시점에, 클럭(CLK)의 라이징에지에 동기 되어 제2 조합의 칩선택신호(CS) 및 제1 내지 제6 커맨드어드레스(CA<1:6>)가 입력된다.
커맨드입력회로(30)는 클럭(CLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)로부터 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성한다.
커맨드제어회로(40)의 제2 디코더(미도시)는 제2 조합의 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)에 의해 로직하이레벨로 인에이블되는 내부리드커맨드(IRD)를 생성한다.
제2 리드시프팅회로(미도시)는 칩선택신호(CS)의 로직레벨이 로직하이레벨인 구간 동안 입력되는 제6 내부커맨드어드레스(ICA<6>)를 시프팅하여 제4 리드입력어드레스(RIA<4>)를 생성한다.
T14 시점에, 제2 리드시프팅회로(미도시)는 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 시프팅하여 제5 내지 제10 리드입력어드레스(RIA<5:10>)를 생성한다.
T15 시점에, 클럭(CLK)의 라이징에지에 동기 되어 제3 조합의 칩선택신호(CS) 및 제1 내지 제6 커맨드어드레스(CA<1:6>)가 입력된다.
커맨드입력회로(30)는 클럭(CLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)로부터 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성한다.
커맨드제어회로(40)의 제3 디코더(미도시)는 제3 조합의 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)에 의해 로직하이레벨로 인에이블되는 내부라이트커맨드(IWT)를 생성한다.
제2 라이트시프팅회로(미도시)는 칩선택신호(CS)의 로직레벨이 로직하이레벨인 구간 동안 입력되는 제6 내부커맨드어드레스(ICA<6>)를 시프팅하여 제4 라이트입력어드레스(WIA<4>)를 생성한다.
T16 시점에, 제2 라이트시프팅회로(미도시)는 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 시프팅하여 제5 내지 제10 라이트입력어드레스(WIA<5:10>)를 생성한다.
T17 시점에, 클럭(CLK)의 라이징에지에 동기 되어 제3 조합의 칩선택신호(CS) 및 제1 내지 제6 커맨드어드레스(CA<1:6>)가 입력된다.
커맨드입력회로(30)는 클럭(CLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)로부터 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성한다.
리드어드레스생성회로(미도시)는 T12 시점, T13 시점 및 T14 시점에 생성된 제1 내지 제10 리드입력어드레스(RIA<1:10>)로부터 리드어드레스(R_ADD<1:M>)를 생성한다.
T18 시점에, 클럭(CLK)의 라이징에지에 동기 되어 제1 조합의 칩선택신호(CS) 및 제1 내지 제6 커맨드어드레스(CA<1:6>)가 입력된다.
커맨드입력회로(30)는 클럭(CLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)로부터 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성한다.
커맨드제어회로(40)의 제1 디코더(미도시)는 제1 조합의 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)에 의해 로직하이레벨로 인에이블되는 셀프라이트커맨드(SWT)를 생성한다.
제1 리드시프팅회로(미도시)는 클럭(CLK)에 동기 되어 T1 시점에 생성된 셀프라이트커맨드(SWT)를 시프팅하여 로직하이레벨로 인에이블되는 리드스트로브신호(RD_STR)를 생성한다.
한편, 커맨드제어회로(40)의 제3 디코더(미도시)는 제3 조합의 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)가 입력되는 경우 로직하이레벨로 인에이블되는 내부라이트커맨드(IWT)를 생성할 수 있다.
코어회로(60)는 리드스트로브신호(RD_STR)에 동기 되어 리드어드레스(R_ADD<1:M>)에 의해 선택되는 뱅크에 저장된 리드데이터(R_ID)를 출력한다.
데이터변환회로(70)의 패턴변환회로(미도시)는 리드데이터(R_ID)의 패턴을 변화시켜 패턴데이터(PD)를 생성한다. 선택전달회로(미도시)는 선택신호(SEL)에 의해 패턴데이터(PD)를 라이트데이터(W_ID)로 출력한다.
제2 라이트시프팅회로(미도시)는 칩선택신호(CS)의 로직레벨이 로직하이레벨인 구간 동안 입력되는 제6 내부커맨드어드레스(ICA<6>)를 시프팅하여 제4 라이트입력어드레스(WIA<4>)를 생성한다.
T19 시점에, 제2 라이트시프팅회로(미도시)는 칩선택신호(CS)의 로직레벨이 로직로우레벨인 구간 동안 입력되는 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 시프팅하여 제5 내지 제10 라이트입력어드레스(WIA<5:10>)를 생성한다.
T20 시점에, 라이트어드레스생성회로(미도시)는 T12 시점, T15 시점 및 T16 시점에 생성된 제1 내지 제10 라이트입력어드레스(WIA<1:10>)로부터 라이트어드레스(W_ADD<1:M>)를 생성한다.
한편, 라이트어드레스생성회로(미도시)는 T18 시점에 생성된 내부라이트커맨드(IWT)에 의해 생성되는 제1 내지 제10 라이트입력어드레스(WIA<1:10>)로부터 라이트어드레스(W_ADD<1:M>)를 생성하도록 구현되어 내부라이트동작을 수행하도록 구현될 수도 있다.
T21 시점에, 제1 라이트시프팅회로(미도시)는 클럭(CLK)에 동기 되어 T18 시점에 생성된 리드스트로브신호(RD_STR)를 시프팅하여 로직하이레벨로 인에이블되는 라이트스트로브신호(WT_STR)를 생성한다.
코어회로(60)는 라이트스트로브신호(WT_STR)에 동기 되어 라이트어드레스(W_ADD<1:M>)에 의해 선택되는 뱅크에 라이트데이터(W_ID)를 저장한다.
T22 시점에, 라이트어드레스생성회로(미도시)는 T12 시점, T18 시점 및 T19 시점에 생성된 제1 내지 제10 라이트입력어드레스(WIA<1:10>)로부터 라이트어드레스(W_ADD<1:M>)를 생성한다.
T23 시점에, 제1 라이트시프팅회로(미도시)는 클럭(CLK)에 동기 되어 T18 시점에 생성된 리드스트로브신호(RD_STR)를 시프팅하여 로직하이레벨로 인에이블되는 라이트스트로브신호(WT_STR)를 생성한다.
코어회로(60)는 라이트스트로브신호(WT_STR)에 동기 되어 라이트어드레스(W_ADD<1:M>)에 의해 선택되는 뱅크에 라이트데이터(W_ID)를 저장한다.
이와 같은 본 발명의 또 다른 실시예에 따른 반도체장치는 셀프라이트동작 시 내부적으로 내부리드동작 및 내부라이트동작을 연속적으로 수행하여 코어회로에 저장된 리드데이터를 복사하여 라이트데이터로 재 저장함으로써 외부로부터 데이터 입력이 필요없어 고속동작 및 전류소모량을 감소할 수 있다.
도 15를 참고하여 본 발명의 또 다른 실시예에 따른 셀프라이트동작을 설명하면 다음과 같다.
셀프라이트동작은 셀프라이트동작진입단계(S10), 내부리드단계(S20), 데이터변환단계(S30), 내부라이트단계(S40) 및 셀프라이트동작종료단계(S50)를 포함할 수 있다.
셀프라이트동작진입단계(S10)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제1 조합인 경우 진입할 수 있다. 셀프라이트동작진입단계(S1)에서는 셀프라이트동작을 수행하기 위한 셀프라이트커맨드(SWT)를 생성할 수 있다.
셀프라이트동작진입단계(S10)는 내부라이트동작수행단계(S420) 이후 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제1 조합인 경우 데이터변환단계(S30)에 진입하도록 제어될 수 있다.
내부리드단계(S20)는 내부리드동작진입단계(S210) 및 내부리드동작수행단계(S220)를 포함할 수 있다.
내부리드동작진입단계(S210)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제2 조합인 경우 진입할 수 있다. 내부리드동작진입단계(S210)에서는 내부리드동작을 수행하기 위한 내부리드커맨드(IRD)가 생성될 수 있다. 내부리드동작진입단계(S210)에서는 셀프라이트커맨드(SWT)로부터 리드스트로브신호(RD_STR)가 생성될 수 있다. 내부리드동작진입단계(S210)에서는 내부리드동작을 수행하기 위해 내부리드커맨드(IRD)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 리드어드레스(R_ADD<1:M>)가 생성될 수 있다.
내부리드동작수행단계(S220)는 리드스트로브신호(RD_STR)에 동기 되어 리드어드레스(R_ADD<1:M>)에 의해 제1 내지 제8 뱅크(410~480) 중 선택되는 뱅크에 저장된 리드데이터(R_ID)를 출력할 수 있다.
내부리드단계(S20)는 셀프라이트커맨드(SWT)로부터 생성되는 리드스트로브신호(RD_STR)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)에 의해 생성되는 리드어드레스(R_ADD<1:M>)에 의해 제1 내지 제8 뱅크(410~480) 중 선택되는 뱅크에 저장된 리드데이터(R_ID)를 출력할 수 있다.
데이터변환단계(S30)는 선택신호(SEL)에 의해 리드데이터(R_ID)의 패턴을 변화시켜 라이트데이터(W_ID)를 생성할 수 있다.
내부라이트단계(S40)는 내부라이트동작진입단계(S410) 및 내부라이트동작수행단계(S420)를 포함할 수 있다.
내부라이트동작진입단계(S410)는 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제3 조합인 경우 진입할 수 있다. 내부라이트동작진입단계(S410)에서는 내부라이트동작을 수행하기 위한 내부라이트커맨드(IWT)가 생성될 수 있다. 내부라이트동작진입단계(S410)에서는 리드스트로브신호(RD_STR)로부터 라이트스트로브신호(WT_STR)가 생성될 수 있다. 내부라이트동작진입단계(S410)에서는 내부라이트동작을 수행하기 위해 내부라이트커맨드(IWT)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 라이트어드레스(W_ADD<1:M>)가 생성될 수 있다. 내부라이트동작진입단계(S410)는 내부라이트커맨드(IWT)가 생성된 이후 칩선택신호(CS) 및 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 로직레벨조합이 제1 조합인 경우 재진입하여 내부라이트동작을 수행하기 위한 내부라이트커맨드(IWT)가 다시 생성될 수 있다.
내부라이트동작수행단계(S420)는 라이트스트로브신호(WT_STR)에 동기 되어 라이트어드레스(W_ADD<1:M>)에 의해 제1 내지 제8 뱅크(410~480) 중 선택되는 뱅크에 라이트데이터(W_ID)를 저장할 수 있다. 내부라이트동작수행단계(S420)는 내부라이트동작이 반복 수행된 이후 종료될 수 있다.
내부라이트단계(S40)는 리드스토르브신호(RD_STR)로부터 생성되는 라이트스트로브신호(WT_STR)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)에 의해 생성되는 라이트어드레스(W_ADD<1:M>)에 의해 제1 내지 제8 뱅크(410~480) 중 선택되는 뱅크에 라이트데이터(W_ID)를 저장할 수 있다. 여기서, 먼저 수행되는 내부라이트단계(S40)에서 라이트어드레스(W_ADD<1:M>)에 의해 선택 된 뱅크와 이후 수행되는 내부라이트단계(S40)에서 라이트어드레스에 의해 선택 된 뱅크는 서로 다른 위치의 뱅크로 설정되는 것이 바람직하다.
셀프라이트동작종료단계(S50)는 라이트데이터(W_ID)가 설정횟수(Nht)로 저장된 이후 셀프라이트동작이 종료되는 단계로 설정될 수 있다.
도 16은 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 16에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 셀프라이트동작, 내부리드동작 및 내부라이트동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 셀프라이트동작 시 내부적으로 내부리드동작 및 내부라이트동작을 연속적으로 수행하여 코어회로에 저장된 리드데이터를 복사하여 라이트데이터로 재 저장할 수 있다. 반도체장치들(1400(K:1)) 각각은 셀프라이트동작 시 내부적으로 내부리드동작 및 내부라이트동작을 연속적으로 수행하여 코어회로에 저장된 리드데이터를 복사하여 라이트데이터로 재 저장함으로써 외부로부터 데이터 입력이 필요없어 고속동작 및 전류소모량을 감소할 수 있다.
컨트롤러(1300)는 각각은 도 1에 도시된 컨트롤러(10)로 구현될 수 있다. 반도체장치들(1400(K:1)) 각각은 도 1에 도시된 반도체장치(20)와 도 12에 도시된 반도체장치(2)로 구현될 수 있다. 실시예에 따라서 도 1에 도시된 반도체장치(20)와 도 12에 도시된 반도체장치(2)는 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
제1 실시예
1. 반도체시스템 10. 컨트롤러
20. 반도체장치 100. 커맨드입력회로
200. 커맨드제어회로 210. 제1 디코더
220. 제2 디코더 230. 제3 디코더
300. 리드라이트제어회로 310. 리드제어회로
311. 제1 리드시프팅회로 312. 제2 리드시프팅회로
313. 리드어드레스생성회로 320. 라이트제어회로
321. 제1 라이트시프팅회로 322. 제2 라이트시프팅회로
323. 라이트어드레스생성회로 400. 코어회로
410. 제1 뱅크 420. 제2 뱅크
430. 제3 뱅크 440. 제4 뱅크
450. 제5 뱅크 460. 제6 뱅크
470. 제7 뱅크 480. 제8 뱅크
500. 데이터변환회로 510. 패턴변환회로
520. 선택전달회로
제2 실시예
2. 반도체장치 30. 커맨드입력회로
40. 커맨드제어회로 50. 리드라이트제어회로
51. 리드제어회로 52. 라이트제어회로
60. 코어회로 70. 데이터변환회로

Claims (26)

  1. 셀프라이트동작 시 내부리드커맨드가 입력되는 경우 인에이블되는 리드스트로브신호와 내부커맨드어드레스로부터 리드어드레스를 생성하고, 상기 리드스트로브신호가 생성된 시점 이후 인에이블되는 라이트스트로브신호를 생성하며, 상기 내부커맨드어드레스로부터 라이트어드레스를 생성하는 리드라이트제어회로;
    상기 리드스트로브신호에 동기 되어 상기 리드어드레스에 의해 선택되는 뱅크에 저장된 리드데이터를 출력하고, 상기 라이트스트로브신호에 동기 되어 라이트어드레스에 의해 상기 리드데이터가 출력된 상기 뱅크 또는 또 다른 뱅크에 라이트데이터를 저장하는 코어회로; 및
    상기 리드데이터의 패턴을 변화시켜 상기 라이트데이터를 생성하는 데이터변환회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 셀프라이트동작은 내부에 저장된 상기 리드데이터를 복사하여 내부에 재 저장하는 동작인 반도체장치.
  3. 제 1 항에 있어서, 상기 리드어드레스와 상기 라이트어드레스는 동일한 조합 또는 서로 다른 조합을 갖도록 생성되는 반도체장치.
  4. 제 1 항에 있어서, 상기 리드라이트제어회로는
    상기 셀프라이트동작 시 인에이블되는 셀프라이트커맨드로부터 상기 리드스트로브신호를 생성하고, 상기 내부리드커맨드에 의해 상기 내부커맨드어드레스로부터 상기 리드어드레스를 생성하는 리드제어회로; 및
    상기 리드스트로브신호를 지연하여 라이트스트로브신호를 생성하고, 내부라이트커맨드에 의해 상기 내부커맨드어드레스로부터 상기 라이트어드레스를 생성하는 라이트제어회로를 포함하는 반도체장치.
  5. 제 4 항에 있어서, 상기 리드제어회로는
    클럭에 동기 되어 상기 셀프라이트커맨드 및 상기 내부리드커맨드를 시프팅하여 상기 리드스트로브신호를 생성하는 제1 리드시프팅회로;
    상기 셀프라이트동작 시 칩선택신호의 로직레벨에 따라 상기 내부커맨드어드레스로부터 리드입력어드레스를 생성하고, 내부리드동작 시 상기 내부리드커맨드에 동기 되어 상기 칩선택신호의 로직레벨에 따라 입력된 상기 내부커맨드어드레스를 시프팅하여 상기 리드입력어드레스를 생성하는 제2 리드시프팅회로; 및
    상기 리드입력어드레스로부터 상기 리드어드레스를 생성하는 리드어드레스생성회로를 포함하는 반도체장치.
  6. 제 4 항에 있어서, 상기 라이트제어회로는
    클럭에 동기 되어 상기 리드스트로브신호, 상기 셀프라이트커맨드 및 상기 내부라이트커맨드를 시프팅하여 상기 라이트스트로브신호를 생성하는 제1 라이트시프팅회로;
    상기 셀프라이트동작 시 칩선택신호의 로직레벨에 따라 상기 내부커맨드어드레스로부터 라이트입력어드레스를 생성하고, 내부라이트동작 시 상기 내부라이트커맨드에 동기 되어 상기 칩선택신호의 로직레벨에 따라 입력된 상기 내부커맨드어드레스를 시프팅하여 상기 라이트입력어드레스를 생성하는 제2 라이트시프팅회로; 및
    상기 라이트입력어드레스로부터 상기 라이트어드레스를 생성하는 라이트어드레스생성회로를 포함하는 반도체장치.
  7. 제 1 항에 있어서, 상기 데이터변환회로는
    상기 리드데이터의 패턴을 변화시켜 패턴데이터를 생성하는 패턴변환회로; 및
    선택신호에 따라 상기 리드데이터 및 상기 패턴데이터 중 어느 하나를 상기 라이트데이터로 출력하는 선택전달회로를 포함하는 반도체장치.
  8. 제 1 항에 있어서,
    클럭에 동기 되어 칩선택신호 및 상기 내부커맨드어드레스의 조합에 따라 상기 셀프라이트동작 시 순차적으로 인에이블되는 셀프라이트커맨드, 상기 내부리드커맨드 및 내부라이트커맨드를 생성하는 커맨드제어회로를 더 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 커맨드제어회로는
    상기 칩선택신호가 제1 로직레벨인 경우 입력되는 상기 내부커맨드어드레스의 로직레벨조합이 제1 조합인 경우 인에이블되는 상기 셀프라이트커맨드를 생성하는 제1 디코더;
    상기 칩선택신호가 상기 제1 로직레벨인 경우 입력되는 상기 내부커맨드어드레스의 로직레벨조합이 제2 조합인 경우 인에이블되는 상기 내부리드커맨드를 생성하는 제2 디코더; 및
    상기 칩선택신호가 상기 제1 로직레벨인 경우 입력되는 상기 내부커맨드어드레스의 로직레벨조합이 제3 조합인 경우 인에이블되는 상기 내부라이트커맨드를 생성하는 제3 디코더를 포함하는 반도체장치.
  10. 셀프라이트동작 시 셀프라이트커맨드로부터 리드스트로브신호를 생성하고, 내부리드커맨드에 의해 내부커맨드어드레스로부터 리드어드레스를 생성하며, 상기 리드스트로브신호로부터 라이트스트로브신호를 생성하고, 내부라이트커맨드 및 상기 셀프라이트커맨드에 의해 상기 내부커맨드어드레스로부터 라이트어드레스를 생성하는 리드라이트제어회로;
    상기 리드스트로브신호에 동기 되어 상기 리드어드레스에 의해 선택되는 제1 뱅크에 저장된 리드데이터를 출력하고, 상기 라이트스트로브신호에 동기 되어 상기 라이트어드레스에 의해 상기 제1 뱅크 또는 제2 뱅크에 라이트데이터를 저장한 이후 상기 라이트스트로브신호에 동기 되어 상기 라이트어드레스에 의해 상기 제1 뱅크 또는 제3 뱅크에 상기 라이트데이터를 저장하는 코어회로; 및
    상기 리드데이터의 패턴을 변화하여 상기 라이트데이터를 생성하는 데이터변환회로를 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 셀프라이트동작은 하나의 뱅크에 저장된 상기 리드데이터를 복사하여 또 다른 다수의 뱅크에 저장하는 동작인 반도체장치.
  12. 제 10 항에 있어서, 상기 셀프라이트커맨드, 상기 내부리드커맨드, 상기 내부라이트커맨드는 칩선택신호가 제1 로직레벨인 경우 입력되는 상기 내부커맨드어드레스로부터 생성되고, 상기 리드어드레스 및 상기 라이트어드레스는 상기 칩선택신호가 상기 제1 로직레벨 및 제2 로직레벨인 경우 입력되는 상기 내부커맨드어드레스로부터 생성되는 반도체장치.
  13. 제 10 항에 있어서, 상기 리드어드레스는 동일한 조합을 갖도록 한번 생성되고, 상기 라이트어드레스는 동일한 조합 또는 서로 다른 조합을 갖도록 반복되어 생성되는 반도체장치.
  14. 제 10 항에 있어서, 상기 리드라이트제어회로는
    상기 셀프라이트커맨드로부터 상기 리드스트로브신호를 생성하고, 상기 내부리드커맨드에 의해 상기 내부커맨드어드레스로부터 상기 리드어드레스를 생성하는 리드제어회로; 및
    상기 리드스트로브신호를 지연하여 상기 라이트스트로브신호를 생성하고, 상기 내부라이트커맨드에 의해 상기 내부커맨드어드레스로부터 상기 라이트어드레스를 생성하는 라이트제어회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 리드제어회로는
    클럭에 동기 되어 상기 셀프라이트커맨드 및 상기 내부리드커맨드를 시프팅하여 상기 리드스트로브신호를 생성하는 제1 리드시프팅회로;
    상기 셀프라이트동작 시 칩선택신호의 로직레벨에 따라 상기 내부커맨드어드레스로부터 리드입력어드레스를 생성하고, 내부리드동작 시 상기 내부리드커맨드에 동기 되어 상기 칩선택신호의 로직레벨에 따라 입력된 상기 내부커맨드어드레스를 시프팅하여 상기 리드입력어드레스를 생성하는 제2 리드시프팅회로; 및
    상기 리드입력어드레스로부터 상기 리드어드레스를 생성하는 리드어드레스생성회로를 포함하는 반도체장치.
  16. 제 14 항에 있어서, 상기 라이트제어회로는
    클럭에 동기 되어 상기 리드스트로브신호, 상기 셀프라이트커맨드 및 상기 내부라이트커맨드를 시프팅하여 상기 라이트스트로브신호를 생성하는 제1 라이트시프팅회로;
    상기 셀프라이트동작 시 칩선택신호의 로직레벨에 따라 상기 내부커맨드어드레스로부터 라이트입력어드레스를 생성하고, 내부라이트동작 시 상기 내부라이트커맨드에 동기 되어 상기 칩선택신호의 로직레벨에 따라 입력된 상기 내부커맨드어드레스를 시프팅하여 상기 라이트입력어드레스를 생성하는 제2 라이트시프팅회로; 및
    상기 라이트입력어드레스로부터 상기 라이트어드레스를 생성하는 라이트어드레스생성회로를 포함하는 반도체장치.
  17. 제 10 항에 있어서, 상기 데이터변환회로는
    상기 리드데이터의 패턴을 변화하여 패턴데이터를 생성하는 패턴변환회로; 및
    선택신호에 따라 상기 리드데이터 및 상기 패턴데이터 중 어느 하나를 상기 라이트데이터로 출력하는 선택전달회로를 포함하는 반도체장치.
  18. 제 10 항에 있어서,
    클럭에 동기 되어 외부에서 입력되는 커맨드어드레스로부터 상기 내부커맨드어드레스를 생성하는 커맨드입력회로; 및
    상기 클럭에 동기 되어 칩선택신호 및 상기 내부커맨드어드레스의 조합에 따라 상기 셀프라이트동작 시 순차적으로 인에이블되는 상기 셀프라이트커맨드, 상기 내부리드커맨드 및 상기 내부라이트커맨드를 생성하는 커맨드제어회로를 더 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 커맨드제어회로는
    상기 칩선택신호가 제1 로직레벨인 경우 입력되는 상기 내부커맨드어드레스의 로직레벨조합이 제1 조합인 경우 인에이블되는 상기 셀프라이트커맨드를 생성하는 제1 디코더;
    상기 칩선택신호가 상기 제1 로직레벨인 경우 입력되는 상기 내부커맨드어드레스의 로직레벨조합이 제2 조합인 경우 인에이블되는 상기 내부리드커맨드를 생성하는 제2 디코더; 및
    상기 칩선택신호가 상기 제1 로직레벨인 경우 입력되는 상기 내부커맨드어드레스의 로직레벨조합이 제3 조합인 경우 인에이블되는 상기 내부라이트커맨드를 생성한 이후, 상기 칩선택신호가 상기 제1 로직레벨인 경우 입력되는 상기 내부커맨드어드레스의 로직레벨조합이 제1 조합인 경우 다시 인에이블되는 상기 내부라이트커맨드를 생성하는 제3 디코더를 포함하는 반도체장치.
  20. 내부커맨드어드레스의 조합이 기 설정된 조합인 경우 셀프라이트동작의 내부리드동작에 진입하고, 내부커맨드어드레스로부터 리드스트로브신호 및 리드어드레스를 생성하는 내부리드단계;
    상기 리드어드레스에 의해 선택된 코어회로의 뱅크로부터 출력되는 리드데이터의 패턴을 변경하여 라이트데이터를 생성하는 데이터변환단계; 및
    상기 내부리드동작이 종료된 이후 제1 내부라이트동작에 진입하고, 상기 내부커맨드어드레스로부터 라이트스트로브신호 및 라이트어드레스를 생성하며, 상기 라이트어드레스에 의해 선택된 상기 코어회로의 뱅크에 상기 라이트데이터를 저장하는 내부라이트단계를 포함하는 셀프라이트방법.
  21. 제 20 항에 있어서, 상기 셀프라이트동작은 하나의 뱅크에 저장된 상기 리드데이터를 복사하여 또 다른 다수의 뱅크에 저장하는 동작인 셀프라이트방법.
  22. 제 20 항에 있어서, 상기 리드어드레스와 상기 라이트어드레스는 동일한 조합 또는 서로 다른 조합을 갖도록 생성되는 셀프라이트방법.
  23. 제 20 항에 있어서, 상기 내부리드단계는
    칩선택신호가 제1 로직레벨인 경우 입력되는 상기 내부커맨드어드레스로부터 셀프라이트커맨드 및 내부리드커맨드를 생성하고, 상기 칩선택신호가 상기 제1 로직레벨 및 제2 로직레벨인 경우 입력되는 상기 내부커맨드어드레스로부터 상기 리드어드레스를 생성하는 내부리드동작진입단계; 및
    상기 리드스트로브신호에 동기 되어 상기 리드어드레스에 의해 선택되는 뱅크에 저장된 상기 리드데이터를 출력하는 내부리드동작수행단계를 포함하는 셀프라이트방법.
  24. 제 20 항에 있어서, 상기 내부라이트단계는
    칩선택신호가 제1 로직레벨인 경우 입력되는 상기 내부커맨드어드레스로부터 내부라이트커맨드를 생성하고, 상기 칩선택신호가 상기 제1 로직레벨 및 제2 로직레벨인 경우 입력되는 상기 내부커맨드어드레스로부터 상기 라이트어드레스를 생성하는 내부라이트동작진입단계; 및
    상기 라이트스트로브신호에 동기 되어 상기 라이트어드레스에 의해 선택되는 뱅크에 상기 라이트데이터를 저장하는 내부라이트동작수행단계를 포함하는 셀프라이트방법.
  25. 제 20 항에 있어서, 상기 내부라이트단계는
    상기 제1 내부라이트동작이 종료된 이후 상기 내부커맨드어드레스로부터 상기 라이트스트로브신호 및 상기 라이트어드레스를 생성하고, 상기 라이트어드레스에 의해 선택된 상기 코어회로의 뱅크에 상기 라이트데이터를 저장하는 제2 내부라이트단계를 더 포함하는 셀프라이트방법.
  26. 제 25 항에 있어서, 상기 제1 내부라이트단계에서 상기 라이트어드레스에 의해 선택 된 뱅크와 상기 제2 내부라이트단계에서 상기 라이트어드레스에 의해 선택 된 뱅크를 서로 다른 위치의 뱅크로 설정되는 셀프라이트방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6041379A (en) * 1996-10-04 2000-03-21 Northrop Grumman Corporation Processor interface for a distributed memory addressing system
JP2002237195A (ja) 2001-02-13 2002-08-23 Mitsubishi Electric Corp 半導体記憶装置
JP4419074B2 (ja) * 2004-11-15 2010-02-24 エルピーダメモリ株式会社 半導体記憶装置
US20070260841A1 (en) * 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
JP2013073654A (ja) * 2011-09-28 2013-04-22 Elpida Memory Inc 半導体装置
KR102047938B1 (ko) * 2013-05-28 2019-11-22 에스케이하이닉스 주식회사 메모리 칩 및 이를 포함하는 반도체 패키지
KR102130494B1 (ko) * 2014-04-28 2020-07-07 에스케이하이닉스 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR102184706B1 (ko) 2014-11-10 2020-12-01 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
US10643700B2 (en) * 2015-10-29 2020-05-05 Micron Technology, Inc. Apparatuses and methods for adjusting write parameters based on a write count
US11036582B2 (en) * 2019-09-27 2021-06-15 Western Digital Technologies, Inc. Uncorrectable error correction code (UECC) recovery time improvement

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