JP2013073654A - 半導体装置 - Google Patents

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Abstract

【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてメモリセルアレイ１１を活性化させるアクティブ制御回路２３０と、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証することによりパリティエラー信号ＰＥＲＲを生成する検証回路９０と、パリティエラー信号ＰＥＲＲがフェイルを示した場合、活性化されているメモリセルアレイ１１を所定時間経過後に非活性化させるエラー処理回路１２０を備える。これにより、パリティエラーが発生した場合であっても、既に発行されたコマンドを正しく実行した後にメモリセルアレイを非活性化させることができる。
【選択図】図１

Description

本発明は半導体装置及びこれを備える情報処理システムに関し、特に、外部から供給されるコマンド信号などの制御信号の論理が正しいか否かを検証可能な半導体装置及びこれを備える情報処理システムに関する。
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスは、コントローラから供給されるアドレス信号及びコマンド信号を受け、これら信号に基づいてメモリセルアレイへのアクセスを実行する。つまり、半導体メモリデバイスに供給されたアドレス信号はアドレスラッチ回路にラッチされ、これに基づいてアクセスすべきメモリセルが特定される。また、半導体メモリデバイスに供給されたコマンド信号はコマンドデコーダによってデコードされ、これに基づいてアクセスの種別が特定される。
アクセスの種類としては、アクティブコマンドに基づくロウアクセス、リードコマンドに基づくリードアクセス、ライトアクセスに基づくライトアクセスなどの他、ＤＲＡＭにおいてはプリチャージコマンドに基づくプリチャージ動作が存在する。プリチャージ動作とは、アクティブコマンドに応答して活性化されたメモリセルアレイを非活性化させる動作である。プリチャージ動作は、プリチャージコマンドに基づいて行われるだけでなく、自動的に実行することも可能である。具体的には、リードコマンド又はライトコマンドの発行時に、所定のアドレス端子（例えばＡ１０ピン）をハイレベルに設定すれば、リード動作又はライト動作の終了後に自動的にプリチャージ動作が実行される。このような動作は、オートプリチャージ動作と呼ばれる（非特許文献１参照）。
近年、ＤＤＲ３（Double Data Rate 3）仕様のＤＲＡＭよりもさらに高速なＤＲＡＭとして、ＤＤＲ４（Double Data Rate 4）仕様のＤＲＡＭが提案されている。ＤＤＲ４仕様のＤＲＡＭでは「ＣＡパリティ」と呼ばれる新機能がサポートされる。ＣＡパリティとは、コントローラから供給されるアドレス信号及びコマンド信号の論理が正しいか否かを検証する機能である。この機能を用いれば、アドレス信号及びコマンド信号を構成するビットの論理が伝送の途中で反転した場合、つまりパリティエラーが発生した場合、半導体メモリデバイスはこれを発見することが可能となる。
4G bits DDR3 SDRAM (Document No. E1705E40 (Ver. 4.0)) URL http://www.elpida.com/pdfs/E1705E40.pdf
パリティエラーが発生した場合、ＤＲＡＭ側でどのような処理を行うべきかが、実使用時における半導体装置の信頼性を高める視点から重要である。例えば、パリティエラーが発生した場合、従前に発行された有効なコマンドをどのように取り扱うか、さらには、従前に発行されたコマンドにおいてオートプリチャージが指定されている場合、オートプリチャージ処理をどのように実行すべきかと言う視点である。パリティエラーが発生した場合に適切な処理を実行可能なＤＲＡＭが望まれる。尚、このような要望は、ＤＤＲ４仕様のＤＲＡＭに限らず、外部から供給された制御信号を検証可能な半導体装置全般に対する要望である。
本発明の一側面による半導体装置は、外部から供給される第１のビット及び複数の第２のビットの論理の組み合わせによって定義される複数の外部コマンドを構成する前記複数の第２のビットを検証し、その検証の結果に基づいて検証結果信号を出力する検証回路と、前記検証結果信号及び前記複数の外部コマンドに基づいて、ライトコマンドを含む複数の内部コマンドを生成するコマンドデコーダと、複数のメモリセルをそれぞれ含み、前記複数の内部コマンドに基づいて互いに非排他的にアクセスされる複数のバンクと、前記複数の内部コマンドに対応して前記複数のバンクの活性及び非活性、並びに、前記メモリセルからデータを読み出す動作又は書き込む動作を制御するバンク制御回路と、前記検証結果信号が第１の時点でフェイルを示した場合、少なくとも、前記第１の時点で前記書き込み動作が完了していない前記ライトコマンドに関連して、外部から供給された前記ライトコマンドを基準とするライトレイテンシが示す第１の期間及び前記ライトレイテンシの後のライトリカバリレイテンシが示す第２の期間が経過した後に、フォローアップ信号を生成し前記バンク制御回路へ出力するエラー処理回路と、を備え、前記ライトレイテンシは、前記ライトコマンドが発行されてから、前記ライトコマンドに関連するデータが外部から供給されるまでの期間を示し、前記ライトリカバリレイテンシは、前記メモリセルへ実際にデータを書き込むためのライト実行信号を前記バンク制御回路が発行してから、少なくとも前記メモリセルへのデータの書き込みが終了するまでの期間を示す。
本発明の他の一側面による半導体装置は、複数のメモリセルを有するメモリセルアレイと、アクセスすべき前記メモリセルのアドレスを示すアドレス信号及びアクセスの種別を示すコマンド信号を外部から受け、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路と、を備え、前記アクセス制御回路は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイを活性化させるアクティブ制御回路と、外部から供給される検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証することにより検証結果信号を生成する検証回路と、前記検証結果信号が第１の時点でフェイルを示した場合、前記第１の時点で活性化されている前記メモリセルアレイを所定時間経過後に非活性化させるエラー処理回路と、を含む。
本発明による情報処理システムは、複数のメモリセルを有するメモリセルアレイを備えた半導体装置と、前記半導体装置を制御するコントローラと、を備える情報処理システムであって、前記コントローラは、アクセスすべき前記メモリセルのアドレスを示すアドレス信号、アクセスの種別を示すコマンド信号、並びに、前記アドレス信号及び前記コマンド信号に基づき生成された検証信号を前記半導体装置に供給する出力回路を備え、前記半導体装置は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路を備え、前記アクセス制御回路は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイを活性化させるアクティブ制御回路と、前記検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証することにより検証結果信号を生成する検証回路と、前記検証結果信号が第１の時点でフェイルを示した場合、前記第１の時点で活性化されている前記メモリセルアレイを所定時間経過後に非活性化させるエラー処理回路と、を含む。
本発明によれば、いわゆるパリティエラーなどの不良が検出された場合であっても、直ちにメモリセルアレイの非活性化が行われるのではなく、所定の時間が経過してからメモリセルアレイの非活性化が行われることから、既に発行されたコマンド（不良が検出された時点よりも前に供給されたコマンド）を正しく実行した後にメモリセルアレイを非活性化させることができる。これにより、実使用時における半導体装置の信頼性を高めることが可能となる。
本発明の原理を説明するためのブロック図である。 コマンドデコーダ８０ｂの動作を説明するための真理値表の一例である。 本発明の好ましい第１の実施形態による半導体装置１０ａを示すブロック図である。 検証回路９０の機能を説明するための回路図である。 パリティレイテンシ回路１００の回路図である。 半導体装置１０ａの動作を説明するためのタイミング図であり、（ａ）はパリティＯＦＦモードにおける動作を示し、（ｂ）はパリティＯＮモードにおける動作を示している。 バンク制御回路２００に入出力される信号を説明するためのブロック図である。 エラー処理回路１２０の主要部を示す回路図である。 カラム制御回路２１０の回路図である。 カラム制御回路２１０の動作を説明するためのタイミング図である。 オートプリチャージ制御回路２２０の回路図である。 カラム制御回路２１０の動作を説明するためのタイミング図である。 モードレジスタ２５の設定値とライトリカバリレイテンシＷＲ及びリードリカバリレイテンシＲＲとの関係を示す表である。 アクティブ制御回路２３０の回路図である。 バンクＢ０〜Ｂ１５を示す図である。 半導体装置１０ａの動作を説明するためのタイミング図である。 本発明の好ましい第２の実施形態による半導体装置１０ｂを示すブロック図である。 バンク制御回路２００ｂに入出力される信号を説明するためのブロック図である。 エラー処理回路１２０ｂの主要部を示す回路図である。 オートプリチャージ制御回路２２０ｂの回路図である。 パリティエラー発生時にカラム制御回路２１０が停止している場合の動作を説明するためのタイミング図である。 パリティエラー発生時にカラム制御回路２１０が起動中である場合の動作を説明するためのタイミング図である。 パリティエラー発生時にオートプリチャージ制御回路２２０ｂが起動中である場合の動作を説明するためのタイミング図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、検証信号に基づいてアドレス信号及びコマンドを検証し、その結果、アドレス信号又はコマンド信号がエラーであると判定した場合、既に発行されたライトコマンドに基づいてメモリセルにライトデータが正しく書き込まれ、或いは、既に発行されたリードコマンドに基づいてメモリセルからリードデータが読み出された後、メモリセルへ正しくリストアされてから、状態エラー処理の一つのルーチンとしてメモリセルアレイを非活性化させることを技術思想とする。言い換えれば、エラー発生時にまだ未処理であるコマンドを認識し、そのコマンドの処理が完了すること確認してからエラー処理のルーチンを開始する。これにより、エラーが発生した時点において、既に発行されたライトコマンド又はリードコマンドが実行中（つまり、未完了状態）であっても、エラー処理として適切なタイミングでプリチャージ動作を行うことが可能となる。
図１は、本発明の原理を説明するためのブロック図である。
図１には、１個のコントローラ５０と１個の半導体装置１０からなる情報処理システムが示されている。図１に示す半導体装置１０は、ＤＲＡＭなどの半導体メモリデバイスであり、メモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及び検証信号ＰＲＴＹなどが供給される。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。本発明においては、チップ選択信号ＣＳを構成するビットを「第１のビット」、コマンド信号ＣＭＤを構成する複数のビットを「第２のビット」と呼ぶことがある。
具体的には、コマンド信号ＣＭＤがアクティブコマンドである場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドである場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
図１に示すように、アクセス制御回路２０にはアドレスラッチ回路８０ａ、コマンドデコーダ８０ｂ、検証回路９０及びエラー処理回路１２０が含まれている。
アドレスラッチ回路８０ａは、アドレス端子２１を介して供給されたアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路８０ａにラッチされたアドレス信号ＡＤＤは、上述の通り、コマンド信号ＣＭＤの内容に基づいてロウデコーダ１２又はカラムデコーダ１３に供給される。
コマンドデコーダ８０ｂは、コマンド端子２２を介して供給されたコマンド信号ＣＭＤをデコードする回路である。特に限定されるものではないが、コマンド信号ＣＭＤは、アクティブ信号ＡＣＴ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥからなる複数ビットの制御信号であり、これら信号の論理レベルの組み合わせによってアクセスの種類が定義される。アクセスの種類としては、アクティブコマンドに基づくロウアクセス、リードコマンドに基づくリードアクセス、ライトアクセスに基づくライトアクセスなどの他、ＮＯＰコマンドに基づく現状維持動作が挙げられる。
図２は、コマンドデコーダ８０ｂの動作を説明するための真理値表の一例である。図２に示す例では、チップ選択信号ＣＳ及びコマンド信号ＣＭＤの組み合わせによって生成される内部コマンドには、ＤＥＳＥＬコマンド、ＮＯＰコマンド、アクティブコマンドＩＡＣＴ、プリチャージコマンドＩＰＲＥ、ライトコマンドＩＷＲ１、リードコマンドＩＲＤ１、モードレジスタセットコマンドＭＲＳが含まれる。
ＤＥＳＥＬコマンドは、チップ選択信号ＣＳが非活性状態である場合に生成されるコマンドである。ＤＥＳＥＬコマンドが発行されると、アクセス制御回路２０はアクセス動作を一切実行しない。ＮＯＰコマンドは、チップ選択信号ＣＳは活性状態であるものの、コマンド信号ＣＭＤを構成する各ビットが全てローレベルである場合に生成されるコマンドである。ＮＯＰコマンドが発行された場合も、アクセス制御回路２０はアクセス動作を一切実行しない。
アクティブコマンドＩＡＣＴ、ライトコマンドＩＷＲ１、リードコマンドＩＲＤ１が発生した場合の動作については上述の通りであり、それぞれロウアクセス、ライトアクセス、リードアクセスが行われる。プリチャージコマンドＩＰＲＥは、アクティブコマンドＩＡＣＴによって活性化されたメモリセルアレイ１１を非活性化させるためのコマンドである。また、モードレジスタセットコマンドＭＲＳは、後述するモードレジスタの設定値を書き換えるための内部コマンドである。
アドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂは、チップ選択端子２３を介して供給されたチップ選択信号ＣＳに基づいて活性化される。チップ選択信号ＣＳが非活性状態である場合にはアドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂも非活性化され、この場合、入力されたアドレス信号ＡＤＤ及びコマンド信号ＣＭＤは無効化される。本発明ではチップ選択信号ＣＳが非活性状態された状態も一種のコマンドとして捉え、ＤＥＳＥＬコマンドと呼ぶことがある。ＤＥＳＥＬコマンドが発行されると、アクセス制御回路２０はアクセス動作を一切実行しないため、ＮＯＰコマンドが発行された場合と同じ結果が得られる。
検証回路９０は、検証端子２４を介して供給された検証信号ＰＲＴＹに基づいて、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証する回路である。検証の方法については特に限定されないが、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベル（又はローレベル）であるビットの数が偶数であるか奇数であるかを判定し、判定結果を検証信号ＰＲＴＹと照合する方法を好ましく挙げることが可能である。この場合、検証信号ＰＲＴＹはいわゆるパリティビットに相当し、１ビットで足りる。
エラー処理回路１２０は、検証回路９０による検証の結果がフェイルである場合に、エラー処理を行う回路である。本発明におけるエラー処理には、メモリセルアレイ１１を強制的に非活性化させる処理が含まれる。メモリセルアレイ１１の非活性化とは、アクティブコマンドＩＡＣＴによってワード線ＷＬが選択された状態のメモリセルアレイ１１をプリチャージ状態、すなわち、全てのワード線ＷＬを非活性状態に戻す処理などが該当する。メモリセルアレイ１１が複数のバンクに分割されている場合は、全てのバンクを非活性状態とすることが好ましい。このような処理を行うのは、検証回路９０による検証の結果がフェイルである場合に、誤ったコマンドや誤ったアドレスによってメモリセルアレイ１１に保持されているデータを破損しないためである。
検証回路９０による検証の結果がフェイルである場合、エラー処理回路１２０はメモリセルアレイ１１を無条件に非活性化させるのではなく、従前に発行された有効なコマンドが正しく実行されるのを待って非活性化させる。より具体的には、従前に発行されたコマンドがライトコマンドである場合には、メモリセルＭＣにライトデータが正しく書き込まれる時間を待ってメモリセルアレイ１１が非活性化される。また、従前に発行されたコマンドがリードコマンドである場合には、読み出されたリードデータがメモリセルＭＣにリストアされる時間を待ってメモリセルアレイ１１が非活性化される。
これは、コントローラ５０からライトデータが入力されても、直ちにメモリセルＭＣに書き込まれるのではなく、アンプ回路１５やセンス回路１４によってメモリセルＭＣにライトデータを実際に書き込み終えるまでには所定のライトリカバリ時間が必要だからである。また、ＤＲＡＭにおけるリード動作は破壊読み出し動作であることから、コントローラ５０へリードデータを出力した場合であっても、リードデータをメモリセルＭＣにリストアするまでには所定のリードリカバリ時間が必要だからである。
このような点を考慮し、本発明においては、検証回路９０によってフェイル判定された後、ライトリカバリ時間及びリードリカバリ時間を待ってからメモリセルアレイ１１を非活性化させている。
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
一方、コントローラ５０は、出力回路６０及びデータ処理回路７０を備えている。出力回路６０は、端子６１〜６４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及び検証信号ＰＲＴＹを半導体装置１０に供給するための回路である。また、データ処理回路７０は、データ端子７１を介して入出力されるリードデータＤＱ及びライトデータＤＱを処理する回路である。
コントローラ５０は、半導体装置１０にアクセスする際、チップ選択信号ＣＳを活性化させるとともに、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを供給し、さらに、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づき生成した検証信号ＰＲＴＹを供給する。検証信号ＰＲＴＹは、検証信号生成回路６０ａによって生成される。検証信号ＰＲＴＹとしてパリティビットを用いる場合、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベルであるビットの数が偶数であれば、検証信号生成回路６０ａは検証信号ＰＲＴＹをローレベルとし、奇数であれば検証信号ＰＲＴＹをハイレベルとする。このことは、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹを構成する複数のビットのうち、ハイレベルであるビットの数は常に偶数になることを意味する。チップ選択信号ＣＳ、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹをコントローラ５０から半導体装置１０に供給するタイミングについては特に限定されず、全て同時であっても構わないし、或いは、チップ選択信号ＣＳのみを先行して発行し、そのご所定時間が経過してからアドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹを発行しても構わない。
そして、コントローラ５０から半導体装置１０に対してアクセスが行われる度に、半導体装置１０に含まれる検証回路９０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤの検証を行う。検証の結果、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに不良がなければ、コマンドデコーダ８０ｂによるコマンド信号ＣＭＤのデコード動作を許可し、これによりコマンド信号ＣＭＤによって選択されたアクセス動作が実行される。
これに対し、検証の結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに不良があることが判明した場合、上述の通り、エラー処理回路１２０によってメモリセルアレイ１１が非活性化される。この場合、特に限定されるものではないが、検証回路９０はコマンドデコーダ８０ｂを制御し、ＤＥＳＥＬコマンド又はＮＯＰコマンドが発行された場合と同じ動作をコマンドデコーダ８０ｂに実行させることが好ましい。
ＤＥＳＥＬコマンドが発行された場合とは、チップ選択信号ＣＳが非活性状態である場合を意味する。したがって、ＤＥＳＥＬコマンドが発行された場合と同じ動作をコマンドデコーダ８０ｂに実行させるためには、外部から供給されたチップ選択信号ＣＳを活性状態から非活性状態に内部で強制的に変換すればよい。また、ＮＯＰコマンドが発行された場合とは、チップ選択信号ＣＳは活性状態であるものの、コマンド信号ＣＭＤの組み合わせがＮＯＰコマンドを示している場合を意味する。したがって、ＮＯＰコマンドが発行された場合と同じ動作をコマンドデコーダ８０ｂに実行させるためには、外部から供給されたコマンド信号ＣＭＤの組み合わせをＮＯＰコマンドの組み合わせに内部で強制的に変換すればよい。
これにより、例えばアドレス信号ＡＤＤ及びコマンド信号ＣＭＤをコントローラ５０から半導体装置１０に伝送する途中である１ビットが反転してしまった場合、検証回路９０によってエラーが検出され、所定時間が経過した後、メモリセルアレイ１１が非活性化される。つまり、エラーが検出される前に発行された有効なコマンドが正しく実行され、且つ、リカバリ時間が経過した後、メモリセルアレイ１１が非活性化される。これにより、エラーが検出される前に発行されたコマンドが正しく処理されるとともに、誤ったコマンドや誤ったアドレスによってメモリセルアレイ１１に保持されているデータを破損することがなくなる。また、エラーを発生させたコマンドをＤＥＳＥＬコマンド又はＮＯＰコマンドに変換すれば、メモリセルアレイ１１に対する有効なアクセスは実行されないため、誤ったコマンドが実行されたり、誤ったデータをメモリセルアレイ１１に上書きしたりするといった問題が生じない。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図３は、本発明の好ましい第１の実施形態による半導体装置１０ａを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。
図３に示すように、アクセス制御回路２０にはレシーバ１１１，１１２が含まれている。レシーバ１１１は、コントローラ５０から供給されるチップ選択信号ＣＳを受けて、内部チップ選択信号ＩＣＳ１を生成する。また、レシーバ１１２は、コントローラ５０から供給されるアドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹを受け、内部アドレス信号ＩＡＤＤ１、内部コマンド信号ＩＣＭＤ１及び内部検証信号ＩＰＲＴＹを生成する。内部チップ選択信号ＩＣＳ１、内部アドレス信号ＩＡＤＤ１、内部コマンド信号ＩＣＭＤ１及び内部検証信号ＩＰＲＴＹは、いずれも検証回路９０に供給される。
本実施形態では、検証信号ＰＲＴＹがパリティビットであり、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベルであるビットが偶数個であるか奇数個であるかを示す。具体的には、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベルであるビットが偶数個であれば検証信号ＰＲＴＹはローレベルを取り、ハイレベルであるビットが奇数個であれば検証信号ＰＲＴＹはハイレベルを取る。したがって、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに検証信号ＰＲＴＹを含めた複数のビットのうち、ハイレベルであるビットは常に偶数個でなければならない。したがって、これが奇数個であれば、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが生じていることを意味する。
図４は、検証回路９０の機能を説明するための回路図である。図４に示す検証回路９０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビット、並びに、検証信号ＰＲＴＹを構成するビットを２ビットずつ排他的論理和演算し、得られた結果をさらに排他的論理和演算することによって、最終的に１ビットの演算結果を得る。排他的論理和演算においては、入力された２ビットが一致した場合（つまりハイレベルの数が偶数個である場合）にはローレベルとなり、入力された２ビットが一致しない場合（つまりハイレベルの数が奇数個である場合）にはハイレベルとなることから、最終的に得られるビットがローレベルであれば、入力された複数のビットのうち、ハイレベルであるビットが偶数個であることが分かる。これに対し、最終的に得られるビットがハイレベルであれば、入力された複数のビットのうち、ハイレベルであるビットが奇数個であることが分かる。検証回路９０によって最終的に得られるビットは、パリティエラー信号ＰＥＲＲであり、ハイレベルであればエラーが発生したことを示す。本発明においては、パリティエラー信号ＰＥＲＲを「検証結果信号」と呼ぶことがある。パリティエラー信号ＰＥＲＲは、図３に示すパリティレイテンシ回路１００、エラー処理回路１２０及びエラーレジスタ１３０などに供給される。
パリティレイテンシ回路１００は、検証回路９０によるパリティチェックに要する時間分（すなわち、検証期間であるパリティレイテンシ分）、内部チップ選択信号ＩＣＳ１、内部アドレス信号ＩＡＤＤ１及び内部コマンド信号ＩＣＭＤ１を保持し、パリティレイテンシが経過した後、保持されたこれらの信号をそれぞれ内部チップ選択信号ＰＣＳ、内部アドレス信号ＰＡＤＤ及び内部コマンド信号ＰＣＭＤとして出力する回路である。
エラー処理回路１２０は、パリティエラー信号ＰＥＲＲがハイレベルに活性化した場合、エラー処理を行う回路である。エラー処理回路１２０は、パリティエラー信号ＰＥＲＲがハイレベルに活性化した後、所定時間が経過するとフォローアップ信号ＦＵを活性化させる。フォローアップ信号ＦＵは、バンク制御回路２００に含まれるアクティブ制御回路２３０に供給される。エラー処理回路１２０の詳細については後述する。
また、本実施形態では、パリティエラー信号ＰＥＲＲが活性化するとエラー処理回路１２０によってアラート信号ＡＬＲＴが生成され、ドライバ１１３を介して外部に出力される。外部に出力されたアラート信号ＡＬＲＴはコントローラ５０に供給され、これによりコントローラ５０はパリティエラーが発生したことを知ることができる。
エラーレジスタ１３０は、パリティエラー信号ＰＥＲＲがハイレベルに活性化した場合、パリティエラーの対象となったアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを保持する回路である。実際には、パリティレイテンシ回路１００による遅延途中の内部アドレス信号ＰＡＤＤｍ１及び内部コマンド信号ＰＣＭＤｍ１がエラーレジスタ１３０に保持される。エラーレジスタ１３０に保持された内部アドレス信号ＰＡＤＤｍ１及び内部コマンド信号ＰＣＭＤｍ１は、データ入出力回路３０を介して外部に出力される。外部に出力された内部アドレス信号ＰＡＤＤｍ１及び内部コマンド信号ＰＣＭＤｍ１はコントローラ５０に供給され、これによりコントローラ５０はどのアドレス信号ＡＤＤ又はコマンド信号ＣＭＤがパリティエラーを発生させたか知ることができる。
図５は、パリティレイテンシ回路１００の回路図である。
図５に示すパリティレイテンシ回路１００は、レイテンシが５クロックサイクルである場合を示しているが、レイテンシが固定的である必要はなく、モード設定によって可変とすることが好ましい。モード設定は、図３に示すモードレジスタ２５に所定のモード信号を設定することにより行う。モードレジスタ２５の設定値には、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤのパリティチェックを有効とするか無効とするかの設定値も含まれる。パリティチェックを有効とする動作モード（パリティＯＮモード）が設定されている場合にはモード信号ＰＥＮが例えばハイレベルに活性化し、パリティチェックを無効とする動作モード（パリティＯＦＦモード）が設定されている場合にはモード信号ＰＥＮが例えばローレベルに非活性化する。
パリティレイテンシ回路１００に用いられる内部クロック信号ＩＣＬＫは、コントローラ５０から供給される外部クロック信号に基づき生成された信号である。本例では、内部チップ選択信号ＩＣＳ１を受けて内部チップ選択信号ＰＣＳを出力するパスに５段のシフトレジスタが用いられており、これにより、内部チップ選択信号ＩＣＳ１を受けてから、５クロックサイクル後に内部チップ選択信号ＰＣＳが出力される。内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１についても同様であり、５段のシフトレジスタを経由することによって、それぞれ内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤとして出力される。
図５に示すパリティレイテンシ回路１００においては、内部チップ選択信号ＩＣＳ１をカウントするパスのうち、４段目のフリップフロップＦＦ４の出力ノードと、５段目のフリップフロップＦＦ５の出力ノードとの間にＡＮＤゲート回路Ｇ１が挿入されている。ＡＮＤゲート回路Ｇ１は、パリティエラー信号ＰＥＲＲがローレベルであれば４段目のフリップフロップＦＦ４から出力される信号ＰＣＳｍ１ａをそのまま５段目のフリップフロップＦＦ５に供給する。これに対し、パリティエラー信号ＰＥＲＲがハイレベルである場合、ＡＮＤゲート回路Ｇ１は、４段目のフリップフロップＦＦ４から出力される信号ＰＣＳｍ１に関わらず、５段目のフリップフロップＦＦ５に供給する信号ＰＣＳｍ１を強制的にローレベルとする。
本例では、５段目のフリップフロップＦＦ５に信号ＰＣＳｍ１がラッチされる前に、検証回路９０によるパリティチェックが完了する必要がある。これにより、検証回路９０によるパリティチェックの結果、パリティエラーが発生していない場合には、５クロックサイクル目に正しく内部チップ選択信号ＰＣＳが出力される。これに対し、検証回路９０によるパリティチェックの結果、パリティエラーが発生している場合には、５クロックサイクル目に出力される内部チップ選択信号ＰＣＳは、強制的にローレベルに非活性化される。つまり、当該コマンドがＤＥＳＥＬコマンドに変換される。
一方、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１については、パリティチェックの結果にかかわらず、５クロックサイクル目に内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤとして出力される。尚、４段目のフリップフロップＦＦ４から出力される信号ＰＣＭＤｍ１，ＰＡＤＤｍ１は、上述したエラーレジスタ１３０に供給される。これに同期する内部検証信号ＰＰＲＴＹｍ１についても同様である。
パリティレイテンシ回路１００から出力される内部チップ選択信号ＰＣＳは、図３に示すセレクタ１４１の一方の入力ノードに供給される。セレクタ１４１の他方の入力ノードには、パリティレイテンシ回路１００を経由していない内部チップ選択信号ＩＣＳ１が供給される。
セレクタ１４１は、モード信号ＰＥＮに基づいてこれらのいずれかを内部チップ選択信号ＩＣＳ２として出力する。具体的には、モード信号ＰＥＮがハイレベルに活性化している場合（パリティＯＮモードに設定されている場合）には内部チップ選択信号ＰＣＳが選択され、モード信号ＰＥＮがローレベルに非活性化している場合（パリティＯＦＦモードに設定されている場合）には内部チップ選択信号ＩＣＳ１を選択される。選択の結果出力される内部チップ選択信号ＩＣＳ２は、回路ブロック８０の第１の入力ノードに供給される。回路ブロック８０は、図１に示したアドレスラッチ回路８０ａとコマンドデコーダ８０ｂを含む回路ブロックである。回路ブロック８０は、内部チップ選択信号ＩＣＳ２に基づいて活性化される。
同様に、パリティレイテンシ回路１００から出力される内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤは、セレクタ１４２の一方の入力ノードに供給される。セレクタ１４２の他方の入力ノードには、パリティレイテンシ回路１００を経由していない内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が供給される。
セレクタ１４２は、モード信号ＰＥＮに基づいてこれらのいずれかを内部コマンド信号ＩＣＭＤ２及び内部アドレス信号ＩＡＤＤ２として出力する。具体的には、モード信号ＰＥＮがハイレベルに活性化している場合（パリティＯＮモードに設定されている場合）には内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが選択され、モード信号ＰＥＮがローレベルに非活性化している場合（パリティＯＦＦモードに設定されている場合）には内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が選択される。選択の結果出力される内部コマンド信号ＩＣＭＤ２及び内部アドレス信号ＩＡＤＤ２は、回路ブロック８０の第２の入力ノードに供給される。その結果、内部アドレス信号ＩＡＤＤ２はアドレスラッチ回路８０ａにラッチされ、内部コマンド信号ＩＣＭＤ２はコマンドデコーダ８０ｂによってデコードされる。アドレスラッチ回路８０ａにラッチされた内部アドレス信号ＩＡＤＤ２は、内部アドレス信号ＩＡＤＤ３として出力される。また、コマンドデコーダ８０ｂによって内部コマンド信号ＩＣＭＤ２がデコードされると、内部コマンド信号ＩＣＭＤ３が生成される。内部アドレス信号ＩＡＤＤ３及び内部コマンド信号ＩＣＭＤ３は、バンク制御回路２００に供給される。バンク制御回路２００については後述する。
図６は、主にパリティレイテンシ回路１００の動作を説明するためのタイミング図であり、（ａ）はパリティＯＦＦモードにおける動作を示し、（ｂ）はパリティＯＮモードにおける動作を示している。尚、図６に示す波形／ＩＣＬＫは、内部クロック信号ＩＣＬＫの反転信号である。
パリティＯＦＦモードにおいては、モード信号ＰＥＮがローレベルに非活性化していることから、セレクタ１４１は内部チップ選択信号ＩＣＳ１を選択し、セレクタ１４２は内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１を選択する。これにより、図６（ａ）に示すように、内部チップ選択信号ＩＣＳ１、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、そのまま内部チップ選択信号ＩＣＳ２、内部コマンド信号ＩＣＭＤ２及び内部アドレス信号ＩＡＤＤ２として回路ブロック８０に供給され、内部コマンド信号ＩＣＭＤ２のデコード動作と内部アドレス信号ＩＡＤＤ２のラッチ動作が実行される。したがって、パリティレイテンシを待つことなく、内部コマンド信号ＩＣＭＤ３及び内部アドレス信号ＩＡＤＤ３が出力され、これらがバンク制御回路２００に供給される。
一方、パリティＯＮモードにおいては、モード信号ＰＥＮがハイレベルに活性化していることから、セレクタ１４１は内部チップ選択信号ＰＣＳを選択し、セレクタ１４２は内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤを選択する。図６（ｂ）に示す例では、時刻ｔ１１，ｔ１２，ｔ１３にて内部チップ選択信号ＩＣＳ１、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が発生している。
ここで、時刻ｔ１１にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応して内部検証信号ＩＰＲＴＹが正しくハイレベルであることから、検証回路９０はパリティエラー信号ＰＥＲＲをローレベルに非活性化させる。パリティエラー信号ＰＥＲＲのレベルが確定するタイミングは、時刻ｔ１１から４クロックサイクル目（パリティレイテンシ−１）であり、時刻ｔ１１から５クロックサイクルが経過すると、パリティレイテンシ回路１００から内部チップ選択信号ＰＣＳ、内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが出力される。その結果、内部コマンド信号ＩＣＭＤ３及び内部アドレス信号ＩＡＤＤ３が出力され、これらがバンク制御回路２００に供給される。
また、時刻ｔ１２にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがいずれも偶数である。このため合計でも偶数であり、これに対応して内部検証信号ＩＰＲＴＹが正しくローレベルであることから、検証回路９０はパリティエラー信号ＰＥＲＲをローレベルに非活性化させる。パリティエラー信号ＰＥＲＲのレベルが確定するタイミングは、時刻ｔ１２から４クロックサイクル目（パリティレイテンシ−１）であり、時刻ｔ１２から５クロックサイクルが経過すると、パリティレイテンシ回路１００から内部チップ選択信号ＰＣＳ、内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが出力される。その結果、内部コマンド信号ＩＣＭＤ３及び内部アドレス信号ＩＡＤＤ３が出力され、これらがバンク制御回路２００に供給される。
これに対し、時刻ｔ１３にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、内部検証信号ＩＰＲＴＹがハイレベルとなるはずであるにも関わらず、本例ではローレベルとなっている。このため、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。パリティエラー信号ＰＥＲＲのレベルが確定するタイミングは、時刻ｔ１３から４クロックサイクル目（パリティレイテンシ−１）である。時刻ｔ１３から５クロックサイクルが経過すると、パリティレイテンシ回路１００からは内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが出力される一方、内部チップ選択信号ＰＣＳはローレベルに非活性化された状態となる。つまり、ＤＥＳＥＬコマンドが発行された状態と同じ状態になる。その結果、アドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂの動作は行われず、したがって、メモリセルアレイ１１に対するアクセスも実行されない。このことは、時刻ｔ１１に開始されたアクセスＡ、時刻ｔ１２に開始されたアクセスＢが実行中であっても、これらアクセスＡ，Ｂを停止させたり、変化させたりしないことを意味する。したがって、アクセスＡ，Ｂについては正常に実行される。
そして、時刻ｔ１３にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、エラーレジスタ１３０に取り込まれる。また、エラー処理回路１２０によってアラート信号ＡＬＲＴが発生する。これにより、コントローラ５０はパリティエラーの発生を知ることができるとともに、どのコマンド信号ＣＭＤ又はアドレス信号ＡＤＤがエラーを発生させたのかを知ることも可能となる。
さらに、エラー処理回路１２０は、内部検証信号ＩＰＲＴＹがハイレベルに活性化してから所定時間が経過すると、フォローアップ信号ＦＵを活性化させる。フォローアップ信号ＦＵが活性化すると、後述するバンク選択信号ＢＳＥＬが非活性化し、これによりメモリセルアレイ１１に含まれる複数のバンクが全て非活性化される。
図７は、バンク制御回路２００に入出力される信号を説明するためのブロック図である。図７に示すように、バンク制御回路２００は、カラム制御回路２１０、オートプリチャージ制御回路２２０及びアクティブ制御回路２３０を含んでいる。
カラム制御回路２１０は、コマンドデコーダ８０ｂからライトコマンドＩＷＲ１及びリードコマンドＩＲＤ１が供給されるとともに、アドレスラッチ回路８０ａからカラムアドレスＣＡ１が供給される。カラム制御回路２１０は、これらの信号に基づいて、ライト実行信号ＩＷＲ２、リード実行信号ＩＲＤ２及びカラムアドレスＣＡ２を生成する。カラム制御回路２１０の詳細については後述する。
オートプリチャージ制御回路２２０には、カラム制御回路２１０によって生成されたライト実行信号ＩＷＲ２、リード実行信号ＩＲＤ２及びカラムアドレスＣＡ２が供給される。オートプリチャージ制御回路２２０は、これらの信号に基づいて、オートプリチャージ信号ＡＰ０〜ＡＰ１５を生成する。オートプリチャージ信号ＡＰ０〜ＡＰ１５は、メモリセルアレイ１１を構成するバンクＢ０〜バンクＢ１５（後述）にそれぞれ対応する信号である。オートプリチャージ制御回路２２０の詳細については後述する。
アクティブ制御回路２３０は、コマンドデコーダ８０ｂからアクティブコマンドＩＡＣＴ及プリチャージコマンドＩＰＲＥが供給されるとともに、アドレスラッチ回路８０ａからロウアドレスＲＡ１を受ける。アクティブ制御回路２３０には、さらに、エラー処理回路１２０からフォローアップ信号ＦＵも供給される。アクティブ制御回路２３０は、これらの信号に基づいて、バンク選択信号ＢＳＥＬ０〜ＢＳＥＬ１５を生成する。アクティブ制御回路２３０の詳細については後述する。
図８は、エラー処理回路１２０の主要部を示す回路図である。
図８に示すように、エラー処理回路１２０はライトレイテンシ（ＷＬ）をカウントするライトレイテンシシフタ１２１と、ライトリカバリレイテンシ（ＷＲ）をカウントするライトリカバリシフタ１２２を備えている。ライトレイテンシシフタ１２１及びライトリカバリシフタ１２２は直列に接続されており、これにより、パリティエラー信号ＰＥＲＲが活性化した後、ライトレイテンシＷＬが示す第１の期間及びライトリカバリレイテンシＷＲが示す第２の期間が経過すると、フォローアップ信号ＦＵが活性化する。
ここで、ライトレイテンシＷＬとは、コントローラ５０からライトコマンドが発行された後、最初のライトデータＤＱが入力されるまでのレイテンシを指す。ライトコマンドの発行タイミングは、本来の発行タイミングよりもアディティブレイテンシ（ＡＬ）分だけ先行して発行されることがある。したがって、ライトコマンドの本来の発行タイミングから最初のライトデータＤＱが入力されるまでのレイテンシをＣＡＳライトレイテンシ（ＣＷＬ）とした場合、ライトレイテンシＷＬ＝ＡＬ＋ＣＷＬで定義される。
また、ライトリカバリレイテンシＷＲとは、コントローラ５０から最初のライトデータＤＱが入力された後、メモリセルＭＣにライトデータＤＱが正しく書き込まれるまでのレイテンシを指す。したがって、ライトデータＤＱのバースト長をＢＬとし、コントローラ５０から最後のライトデータＤＱが入力された後、メモリセルＭＣにライトデータＤＱが正しく書き込まれるまでのリカバリ時間をＷＲａとした場合、ライトリカバリレイテンシＷＲ＝ＢＬ＋ＷＲａで定義される。
図８に示すように、エラー処理回路１２０にはＳＲラッチ回路１２３も含まれている。ＳＲラッチ回路１２３のセット端子Ｓにはパリティエラー信号ＰＥＲＲが供給され、リセット端子Ｒにはフォローアップ信号ＦＵが供給される。これにより、ＳＲラッチ回路１２３から出力されるパリティエラーシーケンス信号ＰＳＭは、パリティエラー信号ＰＥＲＲが活性化した後、フォローアップ信号ＦＵが活性化するまでの期間においてハイレベルとなる。本発明においては、パリティエラーシーケンス信号ＰＳＭを「第３の制御信号」と呼ぶことがある。
図９は、カラム制御回路２１０の回路図である。
図９に示すように、カラム制御回路２１０にはリードレイテンシシフタ２１１及びライトレイテンシシフタ２１２が含まれている。リードレイテンシシフタ２１１は、リードコマンドＩＲＤ１を受け、リードレイテンシ（ＲＬ）が経過した後に、リード実行信号ＩＲＤ２を出力する回路である。また、ライトレイテンシシフタ２１２は、図８に示したライトレイテンシシフタ１２１と同じ機能を有し、ライトコマンドＩＷＲ１を受け、ライトレイテンシ（ＷＬ）が経過した後に、ライト実行信号ＩＷＲ２を出力する。
ここで、リードレイテンシＲＬとは、コントローラ５０からリードコマンドが発行された後、最初のリードデータＤＱが出力されるまでのレイテンシを指す。リードコマンドの発行タイミングは、本来の発行タイミングよりもアディティブレイテンシ（ＡＬ）分だけ先行して発行されることがある。したがって、リードコマンドの本来の発行タイミングから最初のリードデータＤＱが出力されるまでのレイテンシをＣＡＳレイテンシ（ＣＬ）とした場合、リードレイテンシＲＬ＝ＡＬ＋ＣＬで定義される。
リードコマンドＩＲＤ１及びライトコマンドＩＷＲ１は、ＯＲゲート回路２１３に供給される。ＯＲゲート回路２１３の出力はインポインタ２１４に供給され、そのカウント値ＩＰをインクリメントさせる。したがって、インポインタ２１４のカウント値ＩＰは、リードコマンドＩＲＤ１又はライトコマンドＩＷＲ１が発生する度にインクリメントされる。
同様に、リード実行信号ＩＲＤ２及びライト実行信号ＩＷＲ２は、ＯＲゲート回路２１５に供給される。ＯＲゲート回路２１５の出力はアウトポインタ２１６に供給され、そのカウント値ＯＰをインクリメントさせる。したがって、アウトポインタ２１６のカウント値ＯＰは、リード実行信号ＩＲＤ２又はライト実行信号ＩＷＲ２が発生する度にインクリメントされる。
インポインタ２１４のカウント値ＩＰ及びアウトポインタ２１６のカウント値ＯＰは、アドレスＦＩＦＯ回路２１７に供給される。アドレスＦＩＦＯ回路２１７は、いわゆるポイントシフト型のＦＩＦＯ回路であり、入力されたカラムアドレスＣＡ１をカウント値ＩＰが示すレジスタにラッチするとともに、カウント値ＯＰが示すレジスタにラッチされたカラムアドレスＣＡ２を出力する。したがって、カウント値ＩＰの値をカウント値ＯＰよりも１だけ進めておけば、リードコマンドＩＲＤ１又はライトコマンドＩＷＲ１と同期して供給されたカラムアドレスＣＡ１は、リード実行信号ＩＲＤ２又はライト実行信号ＩＷＲ２と同期してカラムアドレスＣＡ２として出力されることになる。
図９に示すように、カラム制御回路２１０にはさらにＸＯＲゲート回路２１８が備えられている。ＸＯＲゲート回路２１８は、カウント値ＩＰと、カウント値ＯＰを＋１した値が供給され、これらが不一致であるとカラムシーケンス信号ＣＳＭをハイレベルに活性化させる。本発明においては、カラムシーケンス信号ＣＳＭを「第１の制御信号」と呼ぶことがある。また、ＸＯＲゲート回路２１８を「第１の比較回路」と呼ぶことがある。
図１０は、カラム制御回路２１０の動作を説明するためのタイミング図であり、一例として、ライトレイテンシＷＬが９クロックサイクルに設定されている。
図１０に示す例では、時刻ｔ２１にチップ選択信号ＣＳが活性化し、ライトコマンドＷＲが発行されている。時刻ｔ２１以前の状態では、インポインタ２１４のカウント値ＩＰが「００」、アウトポインタ２１６のカウント値ＯＰが「１１」であることから、ＸＯＲゲート回路２１８はカラムシーケンス信号ＣＳＭをローレベルとしている。これは、リードレイテンシシフタ２１１及びライトレイテンシシフタ２１２にコマンドが貯留されていないことを意味する。
時刻ｔ２１においてライトコマンドＷＲ及びカラムアドレスＣＡがコントローラ５０から入力されると、コマンドデコーダ８０ｂはライトコマンドＩＷＲ１をカラム制御回路２１０に出力し、アドレスラッチ回路８０ａはカラムアドレスＣＡ１をカラム制御回路２１０に出力する。また、ライトコマンドＩＷＲ１の活性化に応答して、インポインタ２１４のカウント値ＩＰがインクリメントされ、その値は「０１」となる。これにより、ＸＯＲゲート回路２１８はカラムシーケンス信号ＣＳＭをハイレベルに活性化させる。これは、リードレイテンシシフタ２１１又はライトレイテンシシフタ２１２に１つ以上のコマンドが貯留されていることを意味する。
そして、ライトコマンドＷＲの発行から９クロックサイクルが経過すると（時刻ｔ２２）、ライトレイテンシシフタ２１２からはライト実行信号ＩＷＲ２が出力される。これに応答して、アウトポインタ２１６のカウント値ＯＰがインクリメントされ、その値は「００」となる。これにより、ＸＯＲゲート回路２１８はカラムシーケンス信号ＣＳＭをローレベルに非活性化させる。
図１１は、オートプリチャージ制御回路２２０の回路図である。図１１に示すように、オートプリチャージ制御回路２２０は、ライト動作用の制御回路２２０Ｗと、リード動作用の制御回路２２０Ｒを含んでいる。
ライト動作用の制御回路２２０Ｗは、ライト実行信号ＩＷＲ２及びオートプリチャージ指定信号ＣＡ２（Ａ１０）を受けるＡＮＤゲート回路２２１Ｗと、ＡＮＤゲート回路２２１Ｗから出力されるオートプリチャージ信号ＷＲＡＰを受けるライトリカバリシフタ２２２Ｗを備える。オートプリチャージ指定信号ＣＡ２（Ａ１０）は、リードコマンド又はライトコマンドの発行時に、所定のアドレス端子（Ａ１０ピン）を介して供給される信号である。リードコマンド又はライトコマンドの発行時にオートプリチャージ指定信号ＣＡ２（Ａ１０）をハイレベルに設定すれば、リード動作又はライト動作の終了後に自動的にプリチャージ動作が実行される。
ライトリカバリシフタ２２２Ｗは、図８に示したライトリカバリシフタ１２２と同じ機能を有する。つまり、オートプリチャージ信号ＷＲＡＰを受け、ライトリカバリレイテンシ（ＷＲ）が経過した後に、ライトリカバリ完了信号ＷＲＷＲを出力する。
また、オートプリチャージ信号ＷＲＡＰはインポインタ２２３Ｗに供給され、そのカウント値ＷＩＰをインクリメントさせる。したがって、インポインタ２２３Ｗのカウント値ＷＩＰは、オートプリチャージ信号ＷＲＡＰが発生する度にインクリメントされる。同様に、ライトリカバリ完了信号ＷＲＷＲはアウトポインタ２２４Ｗに供給され、そのカウント値ＷＯＰをインクリメントさせる。したがって、アウトポインタ２２４Ｗのカウント値ＷＯＰは、ライトリカバリ完了信号ＷＲＷＲが発生する度にインクリメントされる。
インポインタ２２３Ｗのカウント値ＷＩＰ及びアウトポインタ２２４Ｗのカウント値ＷＯＰは、ライトリカバリＦＩＦＯ回路２２５Ｗに供給される。ライトリカバリＦＩＦＯ回路２２５Ｗは、いわゆるポイントシフト型のＦＩＦＯ回路であり、入力されたバンクアドレスＣＡ２（ＢＡ）をカウント値ＷＩＰが示すレジスタにラッチするとともに、カウント値ＷＯＰが示すレジスタにラッチされたバンクアドレスＢＡＷＲを出力する。したがって、カウント値ＷＩＰの値をカウント値ＷＯＰよりも１だけ進めておけば、オートプリチャージ信号ＷＲＡＰと同期して供給されたバンクアドレスＣＡ２（ＢＡ）は、ライトリカバリ完了信号ＷＲＷＲと同期してバンクアドレスＢＡＷＲとして出力されることになる。
図１１に示すように、ライト動作用の制御回路２２０ＷにはさらにＸＯＲゲート回路２２６Ｗが備えられている。ＸＯＲゲート回路２２６Ｗは、カウント値ＷＩＰと、カウント値ＷＯＰを＋１した値が供給され、これらが不一致であるとシーケンス信号ＷＡＰＳＭをハイレベルに活性化させる。また、ＸＯＲゲート回路２２６Ｗを「第２の比較回路」と呼ぶことがある。
また、ライトリカバリＦＩＦＯ回路２２５Ｗから出力されるバンクアドレスＢＡＷＲは、デコーダ２２７Ｗに供給される。デコーダ２２７ＷはバンクアドレスＢＡＷＲをデコードすることによって、バンクごとに備えられた１６個のＡＮＤゲート回路２２８Ｗのいずれかを選択する。ＡＮＤゲート回路２２８Ｗの他方の入力ノードにはライトリカバリ完了信号ＷＲＷＲが供給されている。ＡＮＤゲート回路２２８Ｗの出力は、それぞれ対応するＯＲゲート回路２２９の一方の入力ノードに供給される。
リード動作用の制御回路２２０Ｒについても、ライト動作用の制御回路２２０Ｗと同様の回路構成を有している。具体的に説明すると、リード動作用の制御回路２２０Ｒは、リード実行信号ＩＲＤ２及びオートプリチャージ指定信号ＣＡ２（Ａ１０）を受けるＡＮＤゲート回路２２１Ｒと、ＡＮＤゲート回路２２１Ｒから出力されるオートプリチャージ信号ＲＤＡＰを受けるリードリカバリシフタ２２２Ｒを備える。
リードリカバリシフタ２２２Ｒは、リードリカバリレイテンシ（ＲＲ）をカウントする回路である。リードリカバリレイテンシＲＲとは、リードデータＤＱの出力が開始された後、読み出したリードデータＤＱをメモリセルＭＣにリストアするまでに要するレイテンシを指す。したがって、リードデータＤＱのバースト長をＢＬとし、最後のリードデータＤＱが出力された後、メモリセルＭＣにリードデータＤＱがリストアされるまでのリカバリ時間をＲＲａとした場合、リードリカバリレイテンシＲＲ＝ＢＬ＋ＲＲａで定義される。したがって、リードリカバリシフタ２２２Ｒは、オートプリチャージ信号ＲＤＡＰが入力された後、リードリカバリレイテンシ（ＲＲ）が経過した後に、リードリカバリ完了信号ＲＤＲＲを出力する。
また、オートプリチャージ信号ＲＤＡＰはインポインタ２２３Ｒに供給され、そのカウント値ＲＩＰをインクリメントさせる。したがって、インポインタ２２３Ｒのカウント値ＲＩＰは、オートプリチャージ信号ＲＤＡＰが発生する度にインクリメントされる。同様に、リードリカバリ完了信号ＲＤＲＲはアウトポインタ２２４Ｒに供給され、そのカウント値ＲＯＰをインクリメントさせる。したがって、アウトポインタ２２４Ｒのカウント値ＲＯＰは、リードリカバリ完了信号ＲＤＲＲが発生する度にインクリメントされる。
インポインタ２２３Ｒのカウント値ＲＩＰ及びアウトポインタ２２４Ｒのカウント値ＲＯＰは、リードリカバリＦＩＦＯ回路２２５Ｒに供給される。リードリカバリＦＩＦＯ回路２２５Ｒは、いわゆるポイントシフト型のＦＩＦＯ回路であり、入力されたバンクアドレスＣＡ２（ＢＡ）をカウント値ＲＩＰが示すレジスタにラッチするとともに、カウント値ＲＯＰが示すレジスタにラッチされたバンクアドレスＢＡＲＲを出力する。したがって、カウント値ＲＩＰの値をカウント値ＲＯＰよりも１だけ進めておけば、オートプリチャージ信号ＲＤＡＰと同期して供給されたバンクアドレスＣＡ２（ＢＡ）は、リードリカバリ完了信号ＲＤＲＲと同期してバンクアドレスＢＡＲＲとして出力されることになる。
リード動作用の制御回路２２０Ｒには、さらにＸＯＲゲート回路２２６Ｒが備えられている。ＸＯＲゲート回路２２６Ｒは、カウント値ＲＩＰと、カウント値ＲＯＰを＋１した値が供給され、これらが不一致であるとシーケンス信号ＲＡＰＳＭをハイレベルに活性化させる。
また、リードリカバリＦＩＦＯ回路２２５Ｒから出力されるバンクアドレスＢＡＲＲは、デコーダ２２７Ｒに供給される。デコーダ２２７ＲはバンクアドレスＢＡＲＲをデコードすることによって、バンクごとに備えられた１６個のＡＮＤゲート回路２２８Ｒのいずれかを選択する。ＡＮＤゲート回路２２８Ｒの他方の入力ノードにはリードリカバリ完了信号ＲＤＲＲが供給されている。ＡＮＤゲート回路２２８Ｒの出力は、それぞれ対応するＯＲゲート回路２２９の他方の入力ノードに供給される。
ＯＲゲート回路２２９はバンクごとに設けられており、それぞれオートプリチャージ信号ＡＰ０〜ＡＰ１５を生成する。オートプリチャージ信号ＡＰ０〜ＡＰ１５は、後述するアクティブ制御回路２３０に供給され、オートプリチャージ動作をバンクごとに制御するために用いられる。また、シーケンス信号ＷＡＰＳＭ及びシーケンス信号ＲＡＰＳＭは、ＯＲゲート回路Ｇ０に供給され、その出力はオートプリチャージシーケンス信号ＡＰＳＭとして出力される。本発明においては、オートプリチャージシーケンス信号ＡＰＳＭを「第２の制御信号」と呼ぶことがある。
図１２は、カラム制御回路２１０の動作を説明するためのタイミング図である。
図１２に示す例では、時刻ｔ３１，ｔ３２にライト実行信号ＩＷＲ２が発生している。このうち、時刻ｔ３１に発生したライト実行信号ＩＷＲ２に対してはオートプリチャージ指定信号ＣＡ２（Ａ１０）がローレベルに設定されており、時刻ｔ３２に発生したライト実行信号ＩＷＲ２に対してはオートプリチャージ指定信号ＣＡ２（Ａ１０）がハイレベルに設定されている。また、時刻ｔ３１以前の状態では、インポインタ２２３Ｗのカウント値ＷＩＰが「００」、アウトポインタ２２４Ｗのカウント値ＷＯＰが「１１」であることから、オートプリチャージシーケンス信号ＡＰＳＭはローレベルである。これは、ライトリカバリシフタ２２２Ｗ（及びリードリカバリシフタ２２２Ｒ）にコマンドが貯留されていないことを意味する。
図１１に示す例では時刻ｔ３１にライト実行信号ＩＷＲ２が発生しているが、このとき、オートプリチャージ指定信号ＣＡ２（Ａ１０）がローレベルに設定されていることから、オートプリチャージ信号ＷＲＡＰは活性化しない。したがって、オートプリチャージ制御回路２２０においては当該アクセスが無視される。
次に、時刻ｔ３２にライト実行信号ＩＷＲ２が発生しており、このとき、オートプリチャージ指定信号ＣＡ２（Ａ１０）がハイレベルに設定されている。これにより、オートプリチャージ信号ＷＲＡＰがハイレベルに活性化し、これがライトリカバリシフタ２２２Ｗに入力される。また、オートプリチャージ信号ＷＲＡＰの活性化に応答して、インポインタ２２３Ｗのカウント値ＷＩＰがインクリメントされ、その値は「０１」となる。これにより、ＯＲゲート回路Ｇ０はオートプリチャージシーケンス信号ＡＰＳＭをハイレベルに活性化させる。これは、ライトリカバリＦＩＦＯ回路２２５Ｗ又はリードリカバリＦＩＦＯ回路２２５Ｒに１つ以上のコマンドが貯留されていることを意味する。
そして、オートプリチャージ信号ＷＲＡＰの活性化からライトリカバリレイテンシＷＲが経過すると、ライトリカバリシフタ２２２Ｗからはライトリカバリ完了信号ＷＲＷＲが出力される（時刻ｔ３３）。これに応答して、アウトポインタ２２４Ｗのカウント値ＷＯＰがインクリメントされ、その値は「００」となる。これにより、ＯＲゲート回路Ｇ０はオートプリチャージシーケンス信号ＡＰＳＭをローレベルに非活性化させる。また、ライトリカバリＦＩＦＯ回路２２５Ｗからは、時刻ｔ３２にて供給されたバンクアドレスＣＡ２（ＢＡ）がバンクアドレスＢＡＷＲとして出力される。図１２に示す例では、時刻ｔ３２にて供給されたバンクアドレスＣＡ２（ＢＡ）の値が「１」であり、したがって、バンク１に対応するオートプリチャージ信号ＡＰ１が活性化することになる。
以上はライト実行信号ＩＷＲ２の活性化に基づく動作であるが、リード実行信号ＩＲＤ２が活性化した場合も同様である。
尚、ライトリカバリシフタ２２２Ｗのレイテンシ（ライトリカバリレイテンシＷＲ）や、リードリカバリシフタ２２２Ｒのレイテンシ（リードリカバリレイテンシＲＲ）の値が固定的である必要はなく、モードレジスタ２５の設定値によって可変とすることができる。図１３は、モードレジスタ２５の設定値とライトリカバリレイテンシＷＲ及びリードリカバリレイテンシＲＲとの関係を示す表である。図１３に示す例では、モードレジスタ２５の３ビット［０］〜［２］を用いて、ライトリカバリレイテンシＷＲ及びリードリカバリレイテンシＲＲをそれぞれ８段階に切り替え可能としている。その他のレイテンシ（ＡＬ，ＣＬ，ＣＷＬ）やバースト長（ＢＬ）についても、モードレジスタ２５の設定値によって可変であることは言うまでもない。
図１４は、アクティブ制御回路２３０の回路図である。
図１４に示すように、アクティブ制御回路２３０は、ロウアドレスＲＡ１（ＢＡ）をデコードするデコーダ２３１と、バンクごとに設けられた制御回路２３２とを備える。デコーダ２３１は、ロウアドレスＲＡ１に含まれるバンクアドレスをデコードすることによって、バンク選択信号ＢＡ０〜ＢＡ１５のいずれかを活性化させる。バンク選択信号ＢＡ０〜ＢＡ１５は、それぞれ対応する制御回路２３２に供給される。
制御回路２３２は、ＳＲラッチ回路２３３を備えている。ＳＲラッチ回路２３３のセット端子Ｓには、ＮＡＮＤゲート回路２３４の出力が供給される。ＮＡＮＤゲート回路２３４には、アクティブコマンドＩＡＣＴ及び対応するバンク選択信号ＢＡ０〜ＢＡ１５が供給されており、したがって、アクティブコマンドＩＡＣＴが活性化すると、バンクアドレスによって選択された制御回路２３２内のＳＲラッチ回路２３３がセットされる。ＳＲラッチ回路２３３がセットされると、対応するバンク選択信号ＢＳＥＬ０〜ＢＳＥＬ１５がハイレベルに活性化する。
一方、ＳＲラッチ回路２３３のリセット端子Ｒには、ＮＡＮＤゲート回路２３５の出力が供給される。ＮＡＮＤゲート回路２３５には、プリチャージコマンドＩＰＲＥ及び対応するバンク選択信号ＢＡ０〜ＢＡ１５が供給されており、したがって、プリチャージコマンドＩＰＲＥが活性化すると、バンクアドレスによって選択された制御回路２３２内のＳＲラッチ回路２３３がリセットされる。ＳＲラッチ回路２３３がリセットされると、対応するバンク選択信号ＢＳＥＬ０〜ＢＳＥＬ１５がローレベルに活性化する。
さらに、ＳＲラッチ回路２３３のリセット端子Ｒには、ＮＯＲゲート回路２３６の出力も供給される。ＮＯＲゲート回路２３６には、フォローアップ信号ＦＵ及び対応するオートプリチャージ信号ＡＰ０〜ＡＰ１５が供給されている。したがって、オートプリチャージ信号ＡＰ０〜ＡＰ１５が活性化すると、対応する制御回路２３２内のＳＲラッチ回路２３３がリセットされる。また、フォローアップ信号ＦＵが活性化すると、オートプリチャージ信号ＡＰ０〜ＡＰ１５に関わらず、全ての制御回路２３２内のＳＲラッチ回路２３３がリセットされる。したがって、フォローアップ信号ＦＵが活性化すると、全てのバンク選択信号ＢＳＥＬ０〜ＢＳＥＬ１５が強制的にローレベルに活性化する。
バンク選択信号ＢＳＥＬ０〜ＢＳＥＬ１５は、図１５に示すように、それぞれ対応するバンクＢ０〜Ｂ１５に供給される。バンクＢ０〜Ｂ１５は、図１に示したメモリセルアレイ１１の分割単位であり、アクセス制御回路２０によって互いに非排他的にアクセスすることができる。かかる構成により、アクティブコマンドＩＡＣＴが発行されると、バンク選択信号ＢＳＥＬ０〜ＢＳＥＬ１５のいずれかがローレベルからハイレベルに変化し、対応するバンクＢ０〜Ｂ１５が活性化される。一方、プリチャージコマンドＩＰＲＥが発行されると、バンク選択信号ＢＳＥＬ０〜ＢＳＥＬ１５のいずれかがハイレベルからローレベルに変化し、対応するバンクＢ０〜Ｂ１５が非活性化される。
また、ライトコマンドＩＷＲ１又はリードコマンドＩＲＤ１の発行時にオートプリチャージ指定信号ＣＡ２（Ａ１０）をハイレベルに設定しておけば、ライト動作又はリード動作が完了した後、ライトリカバリレイテンシＷＲ又はリードリカバリレイテンシＲＲの経過を待って、当該バンクに対応するバンク選択信号ＢＳＥＬ０〜ＢＳＥＬ１５がハイレベルからローレベルに変化する。
さらに、コントローラ５０から供給されたアドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが生じている場合には、エラー処理回路１２０の制御により、ライトレイテンシＷＬ及びライトリカバリレイテンシＷＲの結果を待って、全てのバンク選択信号ＢＳＥＬ０〜ＢＳＥＬ１５がローレベルに設定される。これにより、全てのバンクＢ０〜Ｂ１５が非活性化され、プリチャージ状態とされる。
図１６は、本実施形態による半導体装置１０ａの動作を説明するためのタイミング図であり、パリティＯＮモードにおける動作を示している。
図１６に示す例では、時刻ｔ４１，ｔ４２にて内部チップ選択信号ＩＣＳ１、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が発生している。
ここで、時刻ｔ４１にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応して内部検証信号ＩＰＲＴＹが正しくハイレベルであることから、検証回路９０はパリティエラー信号ＰＥＲＲをローレベルに非活性化させる。その結果、当該コマンドに基づく処理が正しく実行される。具体的には、時刻ｔ４１からパリティレイテンシが経過した後、内部チップ選択信号ＩＣＳ２が活性化するともに、内部コマンド信号ＩＣＭＤ２及び内部アドレス信号ＩＡＤＤ２が出力される。これに応答して、ライトコマンドＩＷＲ１が活性化し、内部アドレス信号ＩＡＤＤ２によって指定されるバンクに対してライト動作が実行される。実際には、ライトコマンドＩＷＲ１が活性化してから、ライトレイテンシＷＬが経過した後にライトデータＤＱの入力が開始され、さらに、その後ライトリカバリレイテンシＷＲが経過すると、メモリセルＭＣに対するデータの書き込みが完了する。
これに対し、時刻ｔ４２にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがそれぞれ奇数及び偶数であり、内部検証信号ＩＰＲＴＹがハイレベルとなるはずであるにも関わらず、本例ではローレベルとなっている。このため、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。既に説明したように、パリティエラー信号ＰＥＲＲがハイレベルになると、内部チップ選択信号ＩＣＳ２がローレベルに固定されるため、メモリセルアレイ１１に対するアクセスは実行されない。
その代わりに、パリティエラー信号ＰＥＲＲが活性化した後、ライトレイテンシＷＬ及びライトリカバリレイテンシＷＲが経過すると、エラー処理回路１２０によってフォローアップ信号ＦＵが生成される。これに応答して、アクティブ制御回路２３０に含まれる全てのＳＲラッチ回路２３３がリセットされ、全てのバンクＢ０〜Ｂ１５がプリチャージされる。
ここで、フォローアップ信号ＦＵが活性化するタイミングにおいては、従前のコマンドに基づく動作は全て完了していることが保証される。これは、ＤＲＡＭにおいてカラム系のコマンド（リードコマンドＲＤ及びライトコマンドＷＲ）が発行されてから、動作完了に必要な最も長い時間（リカバリ時間を含む）は、ライトレイテンシＷＬとライトリカバリレイテンシＷＲの合計時間で定義されるからである。したがって、あるコマンドが発行されてから、ライトレイテンシＷＬとライトリカバリレイテンシＷＲの合計時間を待てば、従前のコマンドに基づく動作は必ず完了しているはずであり、このため、その後全てのバンクを非活性化させても、従前のコマンドに基づく動作には何らの影響も与えない。
このように、本実施形態においては、パリティエラー信号ＰＥＲＲが活性化した場合、ライトレイテンシＷＬ及びライトリカバリレイテンシＷＲの経過を待ってフォローアップ信号ＦＵを活性化させていることから、従前に発行されたコマンドに基づく処理を正しく完了した後に、全てのバンクを非活性化させることが可能となる。
尚、上記実施形態では、カラム系のコマンドが発行されてから動作完了に必要な最も長い時間が、ライトレイテンシＷＬとライトリカバリレイテンシＷＲの合計時間であることを前提としている。したがって、カラム系のコマンドが発行されてから動作完了に必要な最も長い時間がこれとは異なる場合には、それに応じてエラー処理回路１２０の構成を変えればよい。一例として、カラム系のコマンドが発行されてから動作完了に必要な最も長い時間が、リードレイテンシＲＬとリードリカバリレイテンシＲＲの合計時間で定義されるような半導体メモリデバイスであれば、図８に示すライトレイテンシシフタ１２１及びライトリカバリシフタ１２２の代わりに、リードレイテンシＲＬをカウントするリードレイテンシシフタ及びリードリカバリレイテンシＲＲをカウントするリードリカバリシフタを用いればよい。
次に、本発明の第２の実施形態について説明する。
図１７は、本発明の好ましい第２の実施形態による半導体装置１０ｂを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。
図１７に示すように、本実施形態による半導体装置１０ｂは、エラー処理回路１２０がエラー処理回路１２０ｂに置き換えられ、バンク制御回路２００がバンク制御回路２００ｂに置き換えられている点において、第１の実施形態による半導体装置１０ａと相違している。その他の点は、第１の実施形態による半導体装置１０ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図１８は、バンク制御回路２００ｂに入出力される信号を説明するためのブロック図である。図１８に示すように、バンク制御回路２００ｂは、カラム制御回路２１０、オートプリチャージ制御回路２２０ｂ及びアクティブ制御回路２３０を含んでいる。カラム制御回路２１０及びアクティブ制御回路２３０の回路構成は、既に説明したとおりである。
オートプリチャージ制御回路２２０ｂには、ライト実行信号ＩＷＲ２、リード実行信号ＩＲＤ２、カラムアドレスＣＡ２及びフォローアップスタート信号ＦＵｓｔが供給される。フォローアップスタート信号ＦＵｓｔは、エラー処理回路１２０ｂによって生成される信号であり、本発明においては「第４の制御信号」と呼ぶことがある。オートプリチャージ制御回路２２０ｂは、これらの信号に基づいて、オートプリチャージ信号ＡＰ０〜ＡＰ１５及びオートプリチャージシーケンス信号ＡＰＳＭ信号を生成する。オートプリチャージシーケンス信号ＡＰＳＭ信号は、カラムシーケンス信号ＣＳＭとともにエラー処理回路１２０ｂに供給される。
図１９は、エラー処理回路１２０ｂの主要部を示す回路図である。
図１９に示すように、エラー処理回路１２０ｂには、ＳＲラッチ回路３００が含まれている。ＳＲラッチ回路３００のセット端子Ｓにはパリティエラー信号ＰＥＲＲが供給され、リセット端子Ｒにはフォローアップ信号ＦＵを内部クロック信号ＩＣＬＫにて同期させた終了信号ＥＮＤが供給される。これにより、ＳＲラッチ回路３００から出力されるパリティエラーシーケンス信号ＰＳＭは、パリティエラー信号ＰＥＲＲが活性化した後、活性化したフォローアップ信号ＦＵがラッチ回路３０１に取り込まれるまでの期間においてハイレベルとなる。パリティエラーシーケンス信号ＰＳＭは、ＡＮＤゲート回路３１１〜３１３に供給される。
ＡＮＤゲート回路３１１の入力ノードには、パリティエラーシーケンス信号ＰＳＭの他、オートプリチャージシーケンス信号ＡＰＳＭの反転信号と、オートプリチャージシーケンス信号ＡＰＳＭを取り込むラッチ回路３０２の出力信号が供給される。ＡＮＤゲート回路３１１の出力は、フォローアップ信号ＦＵとして用いられ、アクティブ制御回路２３０に供給される。かかる構成により、パリティエラーシーケンス信号ＰＳＭがハイレベルに活性化した状態で、オートプリチャージシーケンス信号ＡＰＳＭがハイレベルからローレベルに変化すると、１クロックサイクルだけフォローアップ信号ＦＵがハイレベルに活性化することになる。本発明において、ＡＮＤゲート回路３１１を「第１の論理ゲート回路」と呼ぶことがある。
また、ＡＮＤゲート回路３１２の入力ノードには、パリティエラーシーケンス信号ＰＳＭの他、パリティエラーシーケンス信号ＰＳＭの反転信号を取り込むラッチ回路３０３の出力信号、カラムシーケンス信号ＣＳＭの反転信号、並びに、オートプリチャージシーケンス信号ＡＰＳＭの反転信号が供給される。ＡＮＤゲート回路３１２の出力は、カラムアクセス検出信号ＮＯＣＯＬとして用いられ、ＯＲゲート回路３１０を介してラッチ回路３０５に供給される。ラッチ回路３０５の出力は、フォローアップスタート信号ＦＵｓｔとして用いられ、アクティブ制御回路２３０に供給される。かかる構成により、カラムシーケンス信号ＣＳＭ及びオートプリチャージシーケンス信号ＡＰＳＭがいずれもローレベルに非活性化している状態で、パリティエラーシーケンス信号ＰＳＭがハイレベルに活性化すると、内部クロック信号ＩＣＬＫに同期して、１クロックサイクルだけフォローアップスタート信号ＦＵｓｔがハイレベルに活性化することになる。
さらに、ＡＮＤゲート回路３１３の入力ノードには、パリティエラーシーケンス信号ＰＳＭの他、カラムシーケンス信号ＣＳＭの反転信号、カラムシーケンス信号ＣＳＭを取り込むラッチ回路３０４の出力信号、並びに、オートプリチャージシーケンス信号ＡＰＳＭの反転信号が供給される。ＡＮＤゲート回路３１３の出力は、オートプリチャージ検出信号ＮＯＡＰとして用いられ、ＯＲゲート回路３１０を介してラッチ回路３０５に供給される。上述の通り、ラッチ回路３０５の出力は、フォローアップスタート信号ＦＵｓｔとして用いられる。かかる構成により、オートプリチャージシーケンス信号ＡＰＳＭがローレベルに非活性化しており、且つ、パリティエラーシーケンス信号ＰＳＭがハイレベルに活性化している状態で、カラムシーケンス信号ＣＳＭがハイレベルからローレベルに変化すると、１クロックサイクルだけフォローアップスタート信号ＦＵｓｔがハイレベルに活性化することになる。
図２０は、オートプリチャージ制御回路２２０ｂの回路図である。
図２０に示すように、オートプリチャージ制御回路２２０ｂは、ＯＲゲート回路Ｇ２が追加されている点において、図１１に示したオートプリチャージ制御回路２２０と相違している。その他の点はオートプリチャージ制御回路２２０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
ＯＲゲート回路Ｇ２の一方の入力ノードにはＡＮＤゲート回路２２１Ｗの出力が供給され、他方の入力ノードにはフォローアップスタート信号ＦＵｓｔが供給される。ＯＲゲート回路Ｇ２の出力は、オートプリチャージ信号ＷＲＡＰとして用いられる。かかる構成により、フォローアップスタート信号ＦＵｓｔが活性化すると、ライト実行信号ＩＷＲ２とは無関係に、ライトリカバリシフタ２２２Ｗを用いたライトリカバリレイテンシＷＲのカウント動作が実行されることになる。
次に、本実施形態による半導体装置１０ｂの動作について説明する。
図２１は、パリティエラー発生時にカラム制御回路２１０が停止している場合の動作を説明するためのタイミング図である。図２１に示す例では、時刻ｔ５１，ｔ５２にて内部チップ選択信号ＩＣＳ１、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が発生している。
時刻ｔ５１にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応して内部検証信号ＩＰＲＴＹが正しくハイレベルであることから、検証回路９０はパリティエラー信号ＰＥＲＲをローレベルに非活性化させる。その結果、当該コマンドに基づく処理が正しく実行される。具体的には、時刻ｔ５１からパリティレイテンシが経過した後、内部チップ選択信号ＩＣＳ２が活性化するともに、内部コマンド信号ＩＣＭＤ２及び内部アドレス信号ＩＡＤＤ２が出力される。これに応答して、ライトコマンドＩＷＲ１が活性化し、内部アドレス信号ＩＡＤＤ２によって指定されるバンクに対してライト動作が実行される。実際には、ライトコマンドＩＷＲ１が活性化してから、ライトレイテンシＷＬが経過した後にライトデータＤＱの入力が開始され、さらに、その後ライトリカバリレイテンシＷＲが経過すると、メモリセルＭＣに対するデータの書き込みが完了する。
図２１に示す例では、このようなライト動作が実行されている途中である時刻ｔ５２において、再びライトアクセスが要求されている。時刻ｔ５２にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがそれぞれ奇数及び偶数であり、内部検証信号ＩＰＲＴＹがハイレベルとなるはずであるにも関わらず、本例ではローレベルとなっている。このため、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。既に説明したように、パリティエラー信号ＰＥＲＲがハイレベルになると、内部チップ選択信号ＩＣＳ２がローレベルに固定されるため、メモリセルアレイ１１に対するアクセスは実行されない。
パリティエラー信号ＰＥＲＲが活性化すると、パリティエラーシーケンス信号ＰＳＭがハイレベルに活性化する。本例では、パリティエラーシーケンス信号ＰＳＭがハイレベルに活性化するタイミングにおいて、カラムシーケンス信号ＣＳＭ及びオートプリチャージシーケンス信号ＡＰＳＭがいずれもローレベルに非活性化している。このことは、パリティエラーが発生したタイミングにおいては、カラム制御回路２１０にコマンドが貯留されておらず、且つ、オートプリチャージ制御回路２２０ｂにオートプリチャージ信号が貯留されていないことを意味する。
このため、図１９に示したＡＮＤゲート回路３１２の出力であるカラムアクセス検出信号ＮＯＣＯＬがハイレベルに活性化し、内部クロック信号ＩＣＬＫに同期してフォローアップスタート信号ＦＵｓｔがハイレベルに活性化する。フォローアップスタート信号ＦＵｓｔは、図２０に示すＯＲゲート回路Ｇ２を介してライトリカバリシフタ２２２Ｗに供給され、ライトリカバリレイテンシＷＲのカウント動作が実行される。かかるカウント動作が実行されている期間においては、オートプリチャージシーケンス信号ＡＰＳＭがハイレベルに活性化する。
そして、ライトリカバリレイテンシＷＲが経過すると、オートプリチャージシーケンス信号ＡＰＳＭがローレベルに非活性化する。これに応答して、図１９に示したＡＮＤゲート回路３１１からフォローアップ信号ＦＵが出力され、全てのバンクＢ０〜Ｂ１５がプリチャージされる。その後、内部クロック信号ＩＣＬＫに同期して終了信号ＥＮＤが活性化し、ＳＲラッチ回路３００がリセットされる。これにより、パリティエラーシーケンス信号ＰＳＭがローレベルに戻る。
このように、パリティエラー発生時にカラム制御回路２１０が停止している場合には、パリティエラーの発生からライトリカバリレイテンシＷＲの経過を待った後、全てのバンクＢ０〜Ｂ１５がプリチャージされる。これは、パリティエラー発生時にカラム制御回路２１０が停止している場合であっても、直前に発行されたライトコマンドによるライトリカバリ動作が実行されている可能性があるからである。図２１はこのようなケースを示している。本実施形態では、この点を考慮し、パリティエラー発生時にカラム制御回路２１０が停止している場合であっても、直ちに全てのバンクＢ０〜Ｂ１５をプリチャージするのではなく、ライトリカバリレイテンシＷＲの経過を待ってから全てのバンクＢ０〜Ｂ１５をプリチャージしている。このため、従前に発行されたコマンドに基づく処理が正しく完了したことが保証された状態で、全てのバンクを非活性化させることが可能となる。
図２２は、パリティエラー発生時にカラム制御回路２１０が起動中である場合の動作を説明するためのタイミング図である。図２２に示す例では、時刻ｔ６１，ｔ６２にて内部チップ選択信号ＩＣＳ１、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が発生している。
時刻ｔ６１にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１に基づく動作は、図２１に示した時刻ｔ５１に対応する動作と同じである。しかしながら、本例では、次のコマンドが投入されるタイミング（時刻ｔ６２）が図２１に示した例よりも早いため、パリティエラー信号ＰＥＲＲが活性化した時点においては、まだ時刻ｔ６１に対応するコマンドがカラム制御回路２１０に貯留された状態にある。このため、本例では、パリティエラー信号ＰＥＲＲが活性化した時点においてカラムシーケンス信号ＣＳＭがハイレベルに活性化している。したがって、パリティエラーシーケンス信号ＰＳＭがハイレベルに活性化しても、フォローアップスタート信号ＦＵｓｔは直ちには活性化しない。
その後、コマンドがカラム制御回路２１０に貯留されたライト実行信号ＩＷＲ２が出力されると、カラムシーケンス信号ＣＳＭはローレベルに変化する。これに応答して、図１９に示したＡＮＤゲート回路３１３の出力であるオートプリチャージ検出信号ＮＯＡＰがハイレベルに活性化し、内部クロック信号ＩＣＬＫに同期してフォローアップスタート信号ＦＵｓｔがハイレベルに活性化する。フォローアップスタート信号ＦＵｓｔは、図２０に示すＯＲゲート回路Ｇ２を介してライトリカバリシフタ２２２Ｗに供給され、ライトリカバリレイテンシＷＲのカウント動作が実行される。かかるカウント動作が実行されている期間においては、オートプリチャージシーケンス信号ＡＰＳＭがハイレベルに活性化する。
そして、ライトリカバリレイテンシＷＲが経過すると、オートプリチャージシーケンス信号ＡＰＳＭがローレベルに非活性化する。これに応答して、図１９に示したＡＮＤゲート回路３１１からフォローアップ信号ＦＵが出力され、全てのバンクＢ０〜Ｂ１５がプリチャージされる。その後、内部クロック信号ＩＣＬＫに同期して終了信号ＥＮＤが活性化し、ＳＲラッチ回路３００がリセットされる。これにより、パリティエラーシーケンス信号ＰＳＭがローレベルに戻る。
このように、パリティエラー発生時にカラム制御回路２１０が動作中である場合には、カラムシーケンス信号ＣＳＭがローレベルに変化してから、ライトリカバリレイテンシＷＲの経過を待った後、全てのバンクＢ０〜Ｂ１５がプリチャージされる。これにより、直前に発行されたカラム系コマンドが全て実行された後、ライトリカバリレイテンシＷＲの経過を待ってから全てのバンクＢ０〜Ｂ１５がプリチャージされるため、従前に発行されたコマンドに基づく処理が正しく完了したことが保証された状態で、全てのバンクを非活性化させることが可能となる。
図２３は、パリティエラー発生時にオートプリチャージ制御回路２２０ｂが起動中である場合の動作を説明するためのタイミング図である。図２３に示す例では、時刻ｔ７１，ｔ７２にて内部チップ選択信号ＩＣＳ１、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が発生している。
時刻ｔ７１にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１に基づく動作は、図２１に示した時刻ｔ５１に対応する動作と基本的に同じであるが、本例では、時刻ｔ７１にて発生したライトコマンドがオートプリチャージを指定している。このため、カラムシーケンス信号ＣＳＭがローレベルに変化した後、これに引き続いてオートプリチャージシーケンス信号ＡＰＳＭがハイレベルに活性化する。図２３に示す例では、このような一連の動作によってオートプリチャージシーケンス信号ＡＰＳＭがハイレベルに活性化している途中で、パリティエラーが発生している。このため、パリティエラーシーケンス信号ＰＳＭがハイレベルに活性化してもフォローアップスタート信号ＦＵｓｔは活性化しない。
その後、ライトリカバリシフタ２２２Ｗに貯留されたオートプリチャージ信号ＷＲＡＰが出力されると、オートプリチャージシーケンス信号ＡＰＳＭはローレベルに変化する。これに応答して、図１９に示したＡＮＤゲート回路３１１からフォローアップ信号ＦＵが出力され、全てのバンクＢ０〜Ｂ１５がプリチャージされる。その後、内部クロック信号ＩＣＬＫに同期して終了信号ＥＮＤが活性化し、ＳＲラッチ回路３００がリセットされる。これにより、パリティエラーシーケンス信号ＰＳＭがローレベルに戻る。
このように、パリティエラー発生時にオートプリチャージ制御回路２２０ｂが動作中である場合には、オートプリチャージシーケンス信号ＡＰＳＭがローレベルに変化するのを待って、全てのバンクＢ０〜Ｂ１５がプリチャージされる。これにより、直前に発行されたカラム系コマンドに基づくオートプリチャージ動作が実行された後、全てのバンクＢ０〜Ｂ１５がプリチャージされる。つまり、従前に発行されたコマンドに基づくオートプリチャージ動作が正しく完了したことが保証された状態で、全てのバンクを非活性化させることが可能となる。
以上説明したように、本実施形態によれば、パリティエラーが発生した場合、直前に発行されたコマンドに基づく処理が正しく完了したことに応答して全てのバンクを非活性化させていることから、第１の実施形態のように無条件に一定期間の経過を待つ場合と比べて早期に全てのバンクを非活性化させることが可能となる。しかも、本実施形態において使用するエラー処理回路１２０ｂは、回路規模の大きいライトレイテンシシフタ１２１やライトリカバリシフタ１２２が不要であることから、チップ上における占有面積を縮小することも可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記の各実施形態では、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤの全体の論理を検証しているが、本発明がこれに限定されるものではなく、コマンド信号ＣＭＤのみの論理を検証しても構わないし、アドレス信号ＡＤＤのみの論理を検証しても構わない。
本願のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。
また、本願の技術思想は、メモリセルを含む半導体装置に限らず、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、論理ゲート等を構成するトランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
さらに、本発明による半導体装置及びこれを備える情報処理システムは、以下の特徴を有している。
［付記１］
複数のメモリセルを有するメモリセルアレイと、
アクセスすべき前記メモリセルのアドレスを示すアドレス信号及びアクセスの種別を示すコマンド信号を外部から受け、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路と、を備え、
前記アクセス制御回路は、
前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイを活性化させるアクティブ制御回路と、
外部から供給される検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証することにより検証結果信号を生成する検証回路と、
前記検証結果信号が第１の時点でフェイルを示した場合、前記第１の時点で活性化されている前記メモリセルアレイを所定時間経過後に非活性化させるエラー処理回路と、を含む、ことを特徴とする半導体装置。
［付記２］
前記コマンド信号には、前記メモリセルにライトデータを書き込むライトコマンドが含まれ、
前記所定時間は、前記ライトコマンドが発行されてから前記メモリセルに前記ライトデータが書き込まれるまでの時間以上である、ことを特徴とする付記１に記載の半導体装置。
［付記３］
前記コマンド信号には、前記メモリセルからリードデータを読み出すリードコマンドが含まれ、
前記所定時間は、前記リードコマンドが発行されてから、読み出された前記リードデータが前記メモリセルにリストアされるまでの時間以上である、ことを特徴とする付記１又は２に記載の半導体装置。
［付記４］
前記コマンド信号には、前記メモリセルにライトデータを書き込むライトコマンドが含まれ、
前記エラー処理回路は、前記第１の時点以前に供給された前記ライトコマンドに基づいて前記メモリセルに前記ライトデータが書き込まれた後に、活性化されている前記メモリセルアレイを非活性化させる、ことを特徴とする付記１に記載の半導体装置。
［付記５］
前記コマンド信号には、前記メモリセルからリードデータを読み出すリードコマンドが含まれ、
前記エラー処理回路は、前記第１の時点以前に供給された前記リードコマンドに基づいて前記メモリセルから前記リードデータが読み出された後、読み出された前記リードデータが前記メモリセルにリストアされてから、活性化されている前記メモリセルアレイを非活性化させる、ことを特徴とする付記１又は２に記載の半導体装置。
［付記６］
前記検証結果信号がフェイルを示した場合、当該コマンド信号を無効化する、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
［付記７］
複数のメモリセルを有するメモリセルアレイを備えた半導体装置と、
前記半導体装置を制御するコントローラと、を備える情報処理システムであって、
前記コントローラは、アクセスすべき前記メモリセルのアドレスを示すアドレス信号、アクセスの種別を示すコマンド信号、並びに、前記アドレス信号及び前記コマンド信号に基づき生成された検証信号を前記半導体装置に供給する出力回路を備え、
前記半導体装置は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路を備え、
前記アクセス制御回路は、
前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイを活性化させるアクティブ制御回路と、
前記検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証することにより検証結果信号を生成する検証回路と、
前記検証結果信号が第１の時点でフェイルを示した場合、前記第１の時点で活性化されている前記メモリセルアレイを所定時間経過後に非活性化させるエラー処理回路と、を含む、ことを特徴とする情報処理システム。
［付記８］
前記コマンド信号には、前記メモリセルにライトデータを書き込むライトコマンドが含まれ、
前記所定時間は、前記ライトコマンドが発行されてから前記メモリセルに前記ライトデータが書き込まれるまでの時間以上である、ことを特徴とする付記７に記載の情報処理システム。
［付記９］
前記コマンド信号には、前記メモリセルからリードデータを読み出すリードコマンドが含まれ、
前記所定時間は、前記リードコマンドが発行されてから、読み出された前記リードデータが前記メモリセルにリストアされるまでの時間以上である、ことを特徴とする付記７又は８に記載の情報処理システム。
［付記１０］
前記コマンド信号には、前記メモリセルにライトデータを書き込むライトコマンドが含まれ、
前記エラー処理回路は、前記第１の時点以前に供給された前記ライトコマンドに基づいて前記メモリセルに前記ライトデータが書き込まれた後に、活性化されている前記メモリセルアレイを非活性化させる、ことを特徴とする付記７に記載の情報処理システム。
［付記１１］
前記コマンド信号には、前記メモリセルからリードデータを読み出すリードコマンドが含まれ、
前記エラー処理回路は、前記第１の時点以前に供給された前記リードコマンドに基づいて前記メモリセルから前記リードデータが読み出された後、読み出された前記リードデータが前記メモリセルにリストアされてから、活性化されている前記メモリセルアレイを非活性化させる、ことを特徴とする付記７又は８に記載の情報処理システム。
［付記１２］
前記半導体装置は、前記検証結果信号がフェイルを示した場合、当該コマンド信号を無効化する、ことを特徴とする請求項７乃至１１のいずれか一項に記載の情報処理システム。
１０，１０ａ，１０ｂ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１ アドレス端子
２２ コマンド端子
２３ チップ選択端子
２４ 検証端子
２５ モードレジスタ
３０ データ入出力回路
３１ データ端子
４０ 電源回路
４１，４２ 電源端子
５０ コントローラ
６０ 出力回路
６０ａ 検証信号生成回路
６１〜６４ 端子
７０ データ処理回路
７１ データ端子
８０ 回路ブロック
８０ａ アドレスラッチ回路
８０ｂ コマンドデコーダ
９０ 検証回路
１００ パリティレイテンシ回路
１１１，１１２ レシーバ
１１３ ドライバ
１２０，１２０ｂ エラー処理回路
１２１ ライトレイテンシシフタ
１２２ ライトリカバリシフタ
１２３ ＳＲラッチ回路
１３０ エラーレジスタ
１４１，１４２ セレクタ
２００，２００ｂ バンク制御回路
２１０ カラム制御回路
２１１ リードレイテンシシフタ
２１２ ライトレイテンシシフタ
２１７ アドレスＦＩＦＯ回路
２２０，２２０ｂ オートプリチャージ制御回路
２２２Ｒ リードリカバリシフタ
２２２Ｗ ライトリカバリシフタ
２２５Ｒ リードリカバリＦＩＦＯ回路
２２５Ｗ ライトリカバリＦＩＦＯ回路
２３０ アクティブ制御回路
２３３ ＳＲラッチ回路
ＡＤＤ アドレス信号
ＡＬＲＴ アラート信号
ＡＰＳＭ オートプリチャージシーケンス信号
ＢＳＥＬ バンク選択信号
ＣＡＬＥＮ モード信号
ＣＭＤ コマンド信号
ＣＳ チップ選択信号
ＣＳＭ カラムシーケンス信号
ＦＵ フォローアップ信号
ＦＵｓｔ フォローアップスタート信号
ＰＥＲＲ パリティエラー信号
ＰＳＭ パリティエラーシーケンス信号
ＰＲＴＹ 検証信号
ＲＥＮ イネーブル信号

Claims (10)

  1. 外部から供給される第１のビット及び複数の第２のビットの論理の組み合わせによって定義される複数の外部コマンドを構成する前記複数の第２のビットを検証し、その検証の結果に基づいて検証結果信号を出力する検証回路と、
    前記検証結果信号及び前記複数の外部コマンドに基づいて、ライトコマンドを含む複数の内部コマンドを生成するコマンドデコーダと、
    複数のメモリセルをそれぞれ含み、前記複数の内部コマンドに基づいて互いに非排他的にアクセスされる複数のバンクと、
    前記複数の内部コマンドに対応して前記複数のバンクの活性及び非活性、並びに、前記メモリセルからデータを読み出す動作又は書き込む動作を制御するバンク制御回路と、
    前記検証結果信号が第１の時点でフェイルを示した場合、少なくとも、前記第１の時点で前記書き込み動作が完了していない前記ライトコマンドに関連して、外部から供給された前記ライトコマンドを基準とするライトレイテンシが示す第１の期間及び前記ライトレイテンシの後のライトリカバリレイテンシが示す第２の期間が経過した後に、フォローアップ信号を生成し前記バンク制御回路へ出力するエラー処理回路と、を備え、
    前記ライトレイテンシは、前記ライトコマンドが発行されてから、前記ライトコマンドに関連するデータが外部から供給されるまでの期間を示し、
    前記ライトリカバリレイテンシは、前記メモリセルへ実際にデータを書き込むためのライト実行信号を前記バンク制御回路が発行してから、少なくとも前記メモリセルへのデータの書き込みが終了するまでの期間を示す、半導体装置。
  2. 前記バンク制御回路は、カラム制御回路、オートプリチャージ回路及びアクティブ制御回路を含み、
    前記カラム制御回路は、
    前記ライトコマンドが供給され、前記ライトレイテンシに関連して前記ライト実行信号を生成するライトレイテンシシフタと、
    前記ライトコマンドの数及び前記ライト実行信号の数を比較して、第１の制御信号を出力する第１の比較回路と、を含み、
    前記オートプリチャージ回路は、
    前記ライト実行信号が供給され、前記ライトリカバリレイテンシに関連してライトリカバリ完了信号を生成するライトリカバリシフタと、
    前記ライト実行信号の数及び前記ライトリカバリ完了信号の数を比較して、第２の制御信号を出力する第２の比較回路と、を含み、
    前記アクティブ制御回路は、前記複数の内部コマンドに含まれる前記複数のバンクのいずれかを活性化させるアクティブコマンド、及び複数のバンクのいずれかを非活性化させるプリチャージコマンド、並びに前記フォローアップ信号が供給され、それらコマンド及び前記フォローアップ信号に対応して前記複数のバンクの活性及び非活性をそれぞれ制御する複数のバンク選択信号を出力する、請求項１に記載の半導体装置。
  3. 前記エラー処理回路は、前記ライトレイテンシをカウントするライトレイテンシシフタと前記ライトリカバリレイテンシをカウントするライトリカバリシフタを含む、請求項１又は２に記載の半導体装置。
  4. 前記エラー処理回路は、
    前記第２の制御信号及び前記検証結果信号に基づいて、前記フォローアップ信号を生成する第１の論理ゲート回路を含む、請求項２に記載の半導体装置。
  5. 前記エラー処理回路は、更に、
    セット端子に前記検証結果信号が供給され、リセット端子に前記フォローアップ信号が供給され、前記検証結果信号が活性化してから前記複数のバンクの非活性化を開始するまでの期間を示す第３の制御信号を出力端子から出力する、ＳＲラッチ回路を含む、請求項１に記載の半導体装置。
  6. 前記エラー処理回路は、
    前記第２及び前記第３の制御信号に基づいて、前記フォローアップ信号を生成する第１の論理ゲート回路を含む、請求項５に記載の半導体装置。
  7. 前記カラム制御回路は、更に、前記コマンドデコーダから前記複数のバンクを指定するバンクアドレス信号が供給され、前記バンクアドレス信号を保持し、前記第１の期間が経過した後に前記バンクアドレス信号を第１のバンクアドレス信号として出力するアドレスＦＩＦＯ回路を含み、
    前記オートプリチャージ回路は、更に、前記第１のバンクアドレス信号が供給され、前記第１のバンクアドレス信号を保持し、前記第２の時間が経過した後に前記第１のバンクアドレス信号を第２のバンクアドレス信号として出力するライトリカバリＦＩＦＯ回路を含み、
    前記アクティブ制御回路は、更に、前記第２のバンクアドレス信号及び前記フォローアップ信号が供給され、それら信号に対応して前記複数のバンク選択信号を介して前記複数のバンクの非活性化をそれぞれ制御する、請求項２に記載の半導体装置。
  8. 前記エラー処理回路は、更に、
    セット端子に前記検証結果信号が供給され、リセット端子に前記フォローアップ信号が供給され、前記検証結果信号が活性化してから前記複数のバンクの非活性化を開始するまでの期間を示す第３の制御信号を出力端子から出力する、ＳＲラッチ回路を含み、
    前記第１乃至第３の制御信号に基づいて、第４の制御信号を生成し、
    前記オートプリチャージ制御回路は、前記第４の制御信号及び前記ライト実行信号を論理合成した信号を、前記ライトリカバリシフタへ供給する、請求項７に記載の半導体装置。
  9. 前記半導体装置は、更に、前記複数の内部コマンドに対応して、前記メモリセルを選択するための複数のアドレス信号を外部から受け、
    前記検証回路は、前記複数の第２のビット及び前記複数のアドレス信号を検証することによって前記検証結果信号を生成する、請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記検証回路は、更に、一方の論理を示す前記複数の第２のビットの合計が偶数であるか奇数であるかを示すパリティビットを外部から受け、前記パリティビットを参照することによって検証を行う、請求項１乃至８のいずれか一項に記載の半導体装置。
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