KR20130072425A - Ｂｉｓｔ 장치 및 이를 포함하는 반도체 장치 - Google Patents

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강성호
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Abstract

본 발명에 의한 BIST 장치의 넓은 형태 중 하나는 테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부, 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더, 테스트 신호와 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터, 제 1 주소 및 제1 명령에 따라 반도체 장치를 제어하는 제 2 명령과 반도체 장치의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부 및 제1 명령에 따라 반도체 장치에 기록할 입력 데이터를 생성하고 반도체 장치로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부를 포함한다. 본 발명의 또 다른 넓은 형태는 이러한 BIST 장치를 포함하는 반도체 장치 또는 반도체 메모리 장치이다.

Description

ＢＩＳＴ 장치 및 이를 포함하는 반도체 장치{BIST DEVICE AND SEMICONDUCTOR DEVICE HAVING THE SAME}
본 발명은 BIST 장치 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 제조 기술의 발전에 따라 반도체 장치의 집적도가 높아지는 동시에 반도체 장치의 고장 가능성도 더욱 증대하고 있다. 따라서 반도체 장치에서 발생하는 고장을 분석함으로써 역으로 반도체 제조 공정상의 문제를 파악하는 과정이 중요시되고 있다.
예를 들어 반도체 메모리 장치의 테스트는 그동안 외부의 전용 장비에 의해 이루어져 왔다. 그러나 시스템을 하나의 칩으로 구현하는 SoC(System On Chip) 기술의 등장으로 반도체 메모리 장치의 테스트 방식에 큰 변화가 생기게 되었다. SoC는 성능 향상을 위해 데이터 I/O의 폭이 넓은 다수의 내장 메모리를 사용하고 있다. 이러한 내장 메모리 장치를 기존의 전용 테스트 장비를 통해 테스트 하는 것은 테스트 장비의 채널 수 부족, 고속 테스트의 한계, 내장 메모리에 대한 낮은 접근 가능성으로 인하여 매우 비효율적이다.
이러한 문제의 대안으로 내장형 자체 테스트 회로(BIST: Built-In Self Test)를 SoC 안에 포함시키는 방식이 등장하였다. 이러한 방식은 기존의 방식에 비해 고속 테스트 등에 있어서 유리하여 많은 연구가 진행되어 왔고 현재 SoC의 내장 메모리 테스트를 위한 방식으로 널리 사용되고 있다.
최근 독립된 형태의 반도체 메모리 장치의 경우에도 TSV(Through Silicon Via) 기술을 적용한 3D 구조의 반도체 메모리 장치가 등장하는 등 그 구조가 매우 복잡해지고 있다. 이를 위해 반도체 메모리 장치 내에 BIST를 채택함으로써 반도체 메모리 장치의 수율을 증가시키기 위한 기술이 개발되고 있다.
본 발명은 반도체 장치의 테스트를 위한 BIST 장치를 제공하는 것을 목적으로 한다.
또한 본 발명은 반도체 장치를 초기화하는 기능을 구비한 BIST 장치를 제공하는 것을 목적으로 한다.
또한 본 발명은 반도체 장치의 테스트 도중 리프레시 기능을 자동으로 수행할 수 있는 BIST 장치를 제공하는 것을 목적으로 한다.
또한 본 발명은 의사 임의 데이터 패턴을 이용하여 반도체 장치를 테스트할 수 있는 BIST 장치를 제공하는 것을 목적으로 한다.
또한 본 발명은 이러한 BIST 장치를 포함하는 반도체 장치 또는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명에 의한 BIST 장치의 넓은 형태 중 하나는 테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부, 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더, 테스트 신호와 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터, 제 1 주소 및 제1 명령에 따라 반도체 장치를 제어하는 제 2 명령과 반도체 장치의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부 및 제1 명령에 따라 반도체 장치에 기록할 입력 데이터를 생성하고 반도체 장치로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부를 포함한다.
본 발명에 의한 BIST 장치의 넓은 형태 중 다른 하나는 반도체 장치의 초기화를 제어하는 초기화 제어부 및 초기화 진행 신호에 따라 상기 초기화 제어부 또는 상기 물리 신호 생성부의 출력을 선택하여 상기 반도체 장치에 제공하는 선택부를 더 포함한다.
본 발명에 의한 BIST 장치의 넓은 형태 중 또 다른 하나는 패턴 디코더가 반도체 장치의 초기화 동작을 위한 초기화 제1 명령을 출력한다.
본 발명에 의한 BIST 장치의 넓은 형태 중 또 다른 하나는 주소 카운터가 상기 제 1 주소가 테스트 도중 하나 또는 둘 이상의 미리 설정된 리프레시 주소에 도달하면 리프레시 개시 신호를 출력하고, 패턴 디코더가 리프레시 개시 신호에 응답하여 리프레시 동작을 위한 리프레시 제1 명령을 출력한다.
본 발명에 의한 BIST 장치의 넓은 형태 중 또 다른 하나는 데이터 제어부가 의사 임의 데이터 패턴을 생성하는 PRPG(의사 임의 데이터 패턴 생성부)를 포함하여, 의사 임의 데이터 패턴을 이용한 테스트시 PRPG의 출력을 상기 입력 데이터로 제공한다.
본 발명에 의한 BIST 장치의 넓은 형태 중 또 다른 하나는 의사 임의 데이터 패턴을 생성하는 PRPG(의사 임의 데이터 패턴 생성부)를 포함하되, 의사 임의 데이터 패턴을 이용한 테스트시 PRPG의 출력을 상기 데이터 제어부의 출력 대신 반도체 장치에 기록할 입력 데이터로 제공한다.
본 발명의 넓은 형태 중 하나는 위와 같은 BIST 장치를 포함하는 반도체 장치 또는 반도체 메모리 장치이다.
본 발명을 통해 반도체 장치를 위한 새로운 구조의 BIST 장치를 얻을 수 있다. 또한 테스트 도중 반도체 장치의 초기화, 리프레시 처리를 위하여 별도의 구성을 추가함이 본 발명에 의한 BIST 장치를 통해 함께 처리할 수 있는 장점이 있다. 또한 본 발명은 임의 데이터 패턴을 이용한 테스트를 수행함으로써 테스트의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 의한 BIST 장치를 포함하는 반도체 메모리 장치의 블록도.
도 2는 본 발명의 제 2 실시예에 의한 BIST 장치를 포함하는 반도체 메모리 장치의 블록도.
도 3은 본 발명의 제 3 실시예에 의한 BIST 장치를 포함하는 반도체 메모리 장치의 블록도.
도 4는 본 발명의 제 4 실시예에 의한 BIST 장치를 포함하는 반도체 메모리 장치의 블록도.
도 5는 본 발명의 제 5 실시예에 의한 BIST 장치를 포함하는 반도체 메모리 장치의 블록도.
도 6은 본 발명의 제 5 실시예에 적용된 PRPG(의사 임의 데이터 패턴 생성부)의 기본적인 구성을 나타내는 블록도.
도 7은 본 발명의 제 5 실시예에 적용된 PRPG(의사 임의 데이터 패턴 생성부)의 구성을 나타내는 블록도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 설명한다. 이하의 개시는 발명의 설명을 목적으로 한 것이지 발명의 한정을 위한 것이 아님에 유의하여야 한다.
특히, 이하의 설명에서는 BIST 장치를 내장하는 반도체 장치로서 반도체 메모리 장치(예를 들어, DDR2 SDRAM)를 예시하였으나 본 발명은 반도체 장치가 반도체 메모리 장치인 경우로 한정되는 것은 아니며 다른 실시예에서는 다른 종류의 반도체 메모리 장치 또는 반도체 장치가 사용될 수 있다.
도 1은 본 발명의 제 1 실시예에 의한 BIST 장치(1100)와 BIST 장치(1100)의 테스트 대상이 되는 반도체 메모리 장치 코어(1200)를 포함하는 반도체 메모리 장치(1000)의 블록도를 도시한다.
본 실시예에서 BIST 장치(1100)는 테스트 패턴 생성부(1110), 주소 카운터(1120), 패턴 디코더(1130), 물리 신호 생성부(1140), 데이터 제어부(1150)를 포함한다.
테스트 패턴 생성부(1110)는 BIST 장치(1100)에서 수행할 테스트의 종류를 나타내는 테스트 신호(test)를 출력한다.
예를 들어 March C - 알고리즘을 사용한 테스트의 경우 테스트 패턴은 (w0), (r1, w1), (r1, w0), (r0) 등을 포함할 수 있다. 여기서 w0(w1)은 0(1)을 쓰는 테스트, r0(r1)은 0(1)을 읽는 테스트를 의미한다. 이 경우 위의 테스트 패턴은 각각 코드 '00', '01', '10', '11'로 표현되어 상기 테스트 신호(test)로 출력될 수 있다.
이때 테스트 신호(test)는 테스트 진행시 주소의 진행 방향을 나타내는 정보(ud)를 포함할 수 있다. 예를 들어 정보(ud)가 '0'이면 주소를 증가시켜가며 테스트를 진행하고, '1'이면 주소를 감소시켜가며 테스트를 진행한다. 주소의 증감은 주소 카운터(1120)에서 수행할 수 있다.
주소 카운터(1120)는 패턴 디코더(1130)로부터의 주소 변경 지시(count)와 테스트 패턴 생성부(1110)로부터의 주소 증감 방향 지시(ud)에 따라 제 1 주소(addr)를 출력한다. 본 실시예에서 제 1 주소(addr)는 뱅크 어드레스(ba), 행 주소(row), 열 주소(col)를 포함할 수 있다. 또한 메모리의 버스트 길이에 따라 열 주소의 최하위 비트 일부는 포함하지 않을 수 있다. 예를 들어 버스트 길이가 4인 경우 열 주소의 최하위 비트 2개는 자동으로 생성할 수 있으므로 제 1 주소(addr)에 포함시키지 않을 수 있다. 제 1 주소(addr)는 제1 명령(command)에 따라 반도체 메모리 장치 코어(1200)에 입력할 제 2 주소(BA, ADDR)로 재구성된다. 이에 대해서는 아래에서 설명한다.
주소 카운터(1120)는 마지막 주소에 도달하면 이를 나타내는 신호(end)를 테스트 패턴 생성부(1110)에 출력하여 현재 테스트 패턴에 대한 테스트가 종료됨을 알리고 테스트 패턴 생성부(1110)가 다음 테스트 패턴에 대한 테스트 신호(test)를 출력하도록 할 수 있다.
패턴 디코더(1130)는 테스트 신호(test)에 따라 수행할 일련의 제1 명령(command)을 생성한다. 본 실시예에서 패턴 디코더(1130)는 다음 표 1과 같이 반도체 메모리 장치 코어(1200)의 동작을 'NOP', 'BANK ACTIVE', 'WRITE', 'WRITE WITH PRECHARGE', 'READ', 'READ WITH PRECHARGE' 등으로 구분하고, 위의 동작에 각각 '000', '001', '010', '011', '100', '101'의 코드를 부여한다. 여기서 'NOP'는 아무 동작도 수행하지 않는 상태를 의미한다. 패턴 디코더(1130)는 테스트 신호(test)에 따라 위의 코드 중 적절한 코드를 제1 명령(command)으로 출력한다.
command 코드 동작 내용
000 NOP
001 BANK ACTIVE
010 WRITE
011 WRITE WITH AUTO PRECHARGE
100 READ
101 READ WITH AUTO PRECHARGE
패턴 디코더(1130)는 제1 명령의 일부로서 데이터 제어부(1150)를 제어할 입출력 제어 신호(wr)를 출력할 수 있다. 예를 들어 제어 신호(wr)는 아래의 표2와 같이 데이터 제어부(1150)의 데이터 입출력 동작을 'NOP, 'WRITE 0', 'WRITE 1', 'READ 0', 'READ 1' 등으로 구분하여 여기에 각각 '0XX', '100', '101', '110', '111'의 코드를 부여한 신호일 수 있다.
wr 코드 동작 내용
0XX NOP
100 WRITE 0
101 WRITE 1
110 READ 0
111 READ 1
또한 패턴 디코더(1130)는 제1 명령의 일부로서 주소 카운터(1120)의 주소를 변경하도록 지시하는 신호(count)를 출력할 수 있다. 주소 카운터(1120)는 주소 변경 지시 신호(count)가 있는 경우에 한하여 제 1 주소(addr)를 변경하여 출력할 수 있다.
반도체 메모리 장치 코어(1200)을 사용하는 본 실시예의 경우 행 주소가 동일하면 한 번의 'BANK ACTIVE' 명령 이후 열 주소만 바꾸면서 읽기, 쓰기 명령을 연속적으로 수행하는 것이 가능하다.
이를 위해 패턴 디코더(1130)는 행 주소가 바뀌어 새로운 열 주소가 시작되는 시점에 대한 정보를 필요로 한다. 이를 위하여 주소 카운터(1120)는 이를 나타내는 신호(begin)를 패턴 디코더(1130)에 제공할 수 있다.
또한 이 경우 하나의 행 주소에 대응하는 모든 열 주소에 대한 명령을 수행한 후 행 주소를 바꾸기 위한 'BANK ACTIVE' 신호를 수행하기 직전의 마지막 명령은 활성화된 뱅크를 닫기 위한 '~ WITH AUTO PRECHARGE' 명령이어야 한다. 이를 위해 주소 카운터(1120)는 이를 나타내는 신호(end)를 패턴 디코더(1130)에 제공할 수 있다.
물리 신호 생성부(1140)는 주소 카운터(1120)에서 출력된 제 1 주소(addr)와 패턴 디코더(1130)에서 출력된 제1 명령(command)에 따라 반도체 메모리 장치 코어(1200)에 출력할 제 2 주소(BA, ADDR)와 제 2 명령(/CAS, /RAS, /CS, /WE)을 출력한다.
물리 신호 생성부(1140)는 룩업 테이블을 이용하여 제1 명령(command)에 따라 제 2 명령을 출력한다. 또한 제 1 주소(addr)는 그 내부의 뱅크 주소 필드, 행 주소 필드, 열 주소 필드 또는 그 조합이 제1 명령(command)에 따라 선택되어 제 2 주소(BA, ADDR)로서 출력된다. 표 3은 이러한 룩업 테이블의 일 예를 나타낸 것이다.
/CS /RAS /CAS /WE BA A12-A11 A10 A9-A0
NOP L H H H X X X X
BANK ACTIVE L L H H ba 행 주소
WRITE L H L L ba 열 주소 L 열 주소
WRIE WITH AUTO PRECHARGE L H L L ba 열 주소 H 열 주소
READ L H L H ba 열 주소 L 열 주소
READ WITH AUTO PRECHARGE L H L H ba 열 주소 H 열 주소
표 1에서 제1 명령(command)이 'BANK ACTIVE'에 대응하면 제 1 주소(addr)의 뱅크 주소(ba)와 행 주소가 제 2 주소(BA, ADDR)로 반도체 메모리 장치 코어(1200)에 제공된다. 이때 제 2 명령으로서는 /CS = L, /RAS = L, /CAS = H, /WE = H이 제공되어 반도체 메모리 장치 코어(1200)의 'BANK ACTIVE' 동작을 제어한다.
표 1에서 제1 명령(command)이 'read'이면, 제 2 명령으로는 /CS = L, /RAS = H, /CAS = L, /WE = H가 출력되고, 제 2 주소(BA, ADDR)로는 제 1 주소(addr)의 뱅크 주소(ba)와 열 주소가 출력된다. 이때 A10은 'READ' 동작과 'READ WITH AUTO PRECHARGE' 동작을 구별하기 위해 물리 신호 생성부(1140)에서 자동으로 입력한다.
만일 반도체 메모리 장치 코어(1200)의 버스트 길이가 4이면 열 주소의 두 개의 최하위 비트에 대응하는 A1, A0은 제 1 주소(addr)에서 제공하지 않고 물리 신호 생성부(1140)에서 '00'을 생성하여 자동으로 제공할 수 있다.
데이터 제어부(1150)는 패턴 디코더(1130)로부터의 제1 명령 중 일부로 포함될 수 있는 제어 신호(wr)에 따라 반도체 메모리 장치 코어(1200)에 입력할 데이터(DQ)를 제공하거나 반도체 메모리 장치 코어(1200)로부터 출력된 데이터(DQ)를 읽어 온다. 데이터 제어부(1150)는 입력할 데이터를 생성하는 데이터 생성부(미도시)를 구비할 수 있다. 예를 들어 표 2와 같이 제1 명령에 포함된 제어 신호(wr)가 Write 0에 대응하면 데이터 생성부는 0을 생성하고, Write 1에 대응하면 데이터 생성부는 1을 생성한다.
제어 신호(wr)가 읽기 명령에 해당하면, 데이터 제어부(1150)는 반도체 메모리 장치 코어(1200)로부터 출력된 데이터와 기준 데이터를 비교하여 두 데이터가 다르면 오류 신호(fault)를 출력한다. 또한 예를 들어 제어 신호(wr)가 쓰기 명령에 해당하면, 데이터 제어부(1150)는 반도체 메모리 장치 코어(1200)에 입력될 데이터(DQ)를 출력한다.
반도체 메모리 장치 코어(1200)가 사용되는 경우 데이터 제어부(1150)는 타이밍 조건과 같은 입출력 조건을 저장하는 레지스터(미도시)를 더 포함할 수 있다. 예를 들어 데이터 제어부(1150)는 읽기 레이턴시(RL), 쓰기 레이턴시(WL) 값을 저장하는 레지스터(미도시)를 더 포함할 수 있다. 이때 RL, WL은 반도체 메모리 장치 코어(1200)의 초기화 과정에서 설정되는 모드 레지스터 세트 내의 CL 값과 확장 모드 레지스터 세트 내의 AL 값에 의해 다음과 같이 정해진다.
Figure pat00001
도 2는 본 발명의 제 2 실시예에 의한 BIST 장치(2100)와 BIST 장치(2100)의 테스트 대상이 되는 반도체 메모리 장치 코어(2200)를 포함하는 반도체 메모리 장치(2000)의 블록도를 도시한다.
본 실시예는 반도체 메모리 장치 코어(2200)를 초기화시키는 기능이 제 1 실시예에 의한 BIST 장치에 추가된 것이다. 따라서 본 실시예에 의한 BIST 장치(2100)는 초기화 제어부(2160)와 선택부(2170)가 추가된 점을 제외하고 제 1 실시예의 BIST 장치(1100)와 대동 소이하다.
도시되지는 않았으나 본 실시예에 의한 테스트 패턴 생성부(2110), 주소 카운터(2120), 패턴 디코더(2130), 데이터 제어부(2150), 물리 신호 생성부(2140)에는 초기화 진행 신호(init_end)가 입력되어 초기화가 진행되는 도중(즉, init_end = 0)에는 동작을 하지 않고, 초기화가 종료된 이후(즉, init_end = 1)에는 도 1에 도시된 제 1 실시예의 테스트 패턴 생성부(1110), 주소 카운터(1120), 패턴 디코더(1130), 물리 신호 생성부(1140), 데이터 제어부(1150)와 동일하게 동작하여 DDR2 DRAM 코어(2200)에 대한 BIST 기능을 수행한다.
본 실시예에 의한 초기화 제어부(2160)는 반도체 메모리 장치 코어(2200)의 모드 레지스터 세트 또는 확장 모드 레지스터 세트의 초기값을 설정하는 등과 같이 반도체 메모리 장치 코어(2200)의 초기화를 위한 신호를 생성하여 출력한다. 반도체 메모리 장치 코어(2200)의 초기화 신호의 종류 및 초기화 방법 자체는 공지된 기술이거나 공지된 기술로부터 통상의 기술자가 용이하게 알 수 있는 내용이므로 이하에서는 구체적인 설명을 생략한다.
선택부(2170)는 초기화가 진행되는 도중(init_end = 0)에 초기화 제어부(2160)의 출력을 반도체 메모리 장치 코어(2200)에 제공하여 반도체 메모리 장치 코어(2200)이 초기화될 수 있도록 한다.
반도체 메모리 장치 코어(2200)의 초기화 동작이 완료되면 초기화 제어부(2160)는 초기화 진행 신호(init_end)를 '1'로 하여 BIST 장치(2100)가 BIST 동작을 수행하도록 한다.
제 2 실시예에 의한 BIST 장치(2100)의 BIST 동작은 제 1 실시예에 의한 BIST 장치(1100)의 BIST 동작과 동일하므로 반복적인 설명은 생략한다.
도 3은 본 발명의 제 3 실시예에 의한 BIST 장치(3100)와 BIST 장치(3100)의 테스트 대상이 되는 반도체 메모리 장치 코어(3200)를 포함하는 반도체 메모리 장치(3000)의 블록도를 도시한다.
본 실시예는 반도체 메모리 장치 코어(2200)를 초기화시키는 기능을 제 1 실시예에 의한 BIST 장치에 추가하되, 제 2 실시예와는 달리 초기화 제어부(2160)와 선택부(2170)를 추가하여 사용하지 않고 제 1 실시예에 의한 패턴 디코더(1130)와 물리 신호 생성부(1140)의 기능을 확장함으로써 반도체 메모리 장치 코어(2200)의 초기화를 수행하는 실시예에 관한 것이다.
도시되지는 않았으나 본 실시예에서 초기화 진행 신호(init_end)가 테스트 패턴 생성부(3110), 주소 카운터(3120), 패턴 디코더(3130), 물리 신호 생성부(3140), 데이터 제어부(3150)에 각각 입력된다.
본 실시예에서 초기화 진행 신호(init_end)는 초기에 '0'으로 설정되고 이에 따라 초기화 동작이 진행되어 완료된 이후에 '1'로 설정됨으로써 후속하여 BIST 동작이 진행될 수 있도록 한다.
본 실시예에서 초기화가 진행되는 도중(즉, init_end = 0)에는 패턴 디코더(3130)와 물리 신호 생성부(3140)가 동작하여 반도체 메모리 장치 코어(3200)를 초기화 한다.
즉, 본 실시예에 의한 패턴 디코더(3130)는 초기화가 진행되는 도중에 초기화를 위한 제1 명령을 순차적으로 생성할 수 있다. 이를 위하여 패턴 디코더(3130)는 다음의 표 4와 같이 전술한 표 1보다 확장된 형태의 제1 명령(command) 코드를 가질 수 있다.
command 코드 동작 내용
0000 NOP
0001 BANK ACTIVE
0010 WRITE
0011 WRITE WITH AUTO PRECHARGE
0100 READ
0101 READ WITH AUTO PRECHARGE
1000 MRS_1
1001 MRS_2
1010 EMRS(1)_1
1011 EMRS(1)_2
1100 EMRS(1)_3
1101 EMRS(2)
1110 EMRS(3)
표 4에서 코드 1000 ~ 1110에 대응하는 동작은 초기화를 위한 제1 명령으로서 초기화 진행 신호(init_end)가 '0'인 경우에 패턴 디코더(3130)에 의해 생성된다.
물리 신호 생성부(3140)는 초기화를 위한 제1 명령에 대응하는 제 2 명령(/CAS, /RAS, /WE, /CS)과 초기화를 위해 필요한 제 2 주소(BA, ADDR) 값을 자동으로 설정한다. 따라서 표 3과 같은 룩업 테이블 역시 초기화 동작을 위해 확장될 필요가 있다.
반도체 장치의 초기화 동작이나 초기화 방법 자체는 이미 공지된 것이므로 초기화 동작에 따라 반도체 메모리 장치 코어(3200)에 제공될 제 2 명령과 제 2 주소의 값은 이미 공지된 것으로 볼 수 있다. 따라서 이하에서는 물리 신호 생성부(3140)에서 사용하는 확장된 형태의 룩업 테이블을 별도로 예시하지 않는다.
패턴 디코더(3130)는 초기화를 위한 제1 명령들을 모두 수행하고 난 이후 초기화 진행 신호(init_end)를 '1'로 설정하여 본 실시예에 의한 BIST 장치(3100)가 BIST 동작을 수행하도록 한다.
BIST 동작은 제 1 실시예에서 설명한 것과 동일하므로 반복적인 설명은 생략한다.
도 4는 본 발명의 제 4 실시예에 의한 BIST 장치(4100)와 BIST 장치(4100)의 테스트 대상이 되는 반도체 메모리 장치 코어(4200)를 포함하는 반도체 메모리 장치(4000)의 블록도를 도시한다.
반도체 메모리 장치 코어(4200)는 디램의 특성상 주기적으로 리프레시를 필요로 한다. 예를 들어 반도체 메모리 장치 코어(4200)는 64ms마다 메모리 셀 어레이의 모든 행에 대해서 한 번씩의 리프레시를 필요로 한다. 리프레시 동작은 하나의 행을 'ACTIVE' 상태로 만든 후 'PRECHARGE' 동작을 수행하는 것과 같다.
만일 테스트 패턴의 일부가 리프레시 주기보다 더 많은 시간을 필요로 함에도 불구하고 테스트 도중 리프레시가 진행되지 않는다면 테스트는 리프레시 위반으로 인하여 실패할 가능성이 있다.
예를 들어 테스트 동작에 있어서 주소를 변경하는 방식이 행 주소를 먼저 변경하는 경우라면 'ACTIVE'-'PRECHARGE' 동작이 수행되는 주기가 짧기 때문에 따로 리프레시를 고려하지 않아도 무방할 수 있다.
그러나 테스트 동작에 있어서 주소를 변경하는 방식이 열 주소를 먼저 변경하는 경우라면 하나의 행 주소에 대해서 'ACTIVE'-'PRECHARGE' 동작을 수행한 이후 그 사이의 모든 주소에 대해서 테스트 동작을 수행하고 다음의 'ACTIVE'-'PRECHARGE' 동작을 수행하므로 그 사이에 걸리는 시간이 길어진다. 만일 이 시간이 리프레시 주기를 초과하면 리프레시 위반이 발생하게 될 수 있다.
예를 들어 본 실시예에서 반도체 메모리 장치 코어(4200)가 256Mb DDR2 400 X16인 경우 테스트 패턴(r0, w1)을 수행하는데 걸리는 시간이 약 190ms로서 적어도 2번의 리프레시를 필요로 한다.
본 실시예의 주소 카운터(4120)는 주소값의 특정 비트들에 플래그를 설정하고 주소값이 해당 비트를 활성화하는 주소에 도달하는 경우 리프레시가 필요함을 알리도록 설정할 수 있다. 플래그를 설정할 비트들은 테스트에 걸리는 시간이 리프레시 주기를 초과하지 않도록 적절하게 선택될 수 있다.
주소값의 특정 비트들에 플래그를 설정하는 것은 하나 또는 둘 이상의 특정 주소값을 리프레시 시작을 알려주는 주소값으로 사용하는 것과 같은 의미를 갖는다. 즉, 주소 카운터의 제 1 주소가 위와 같이 설정된 하나 또는 둘 이상의 주소값에 도달하면 자동으로 리프레시를 수행하도록 한다.
주소 카운터(4120)는 이를 위하여 리프레시 신호(ref)를 추가한다. 주소 카운터(4120)는 리프레시가 필요한 경우 리프레시 신호(ref)를 활성화하여 패턴 디코더(4130)에 출력한다.
리프레시 신호(ref)가 활성화되면 패턴 디코더(4130)는 현재 수행되고 있던 테스트를 위한 제1 명령을 잠시 멈추고 대신에 리프레시 동작을 위한 제1 명령(command)을 생성한다. 이를 위하여 패턴 디코더(4130)는 다음의 표 5와 같이 전술한 표 1보다 확장된 형태의 제1 명령(command) 코드를 가질 수 있다.
command 코드 동작 내용
000 NOP
001 BANK ACTIVE
010 WRITE
011 WRITE WITH AUTO PRECHARGE
100 READ
101 READ WITH AUTO PRECHARGE
110 PRECHARGE
111 REFRESH
패턴 디코더(4130)는 행 주소마다 'PRECHARGE', 'REFRESH' 명령을 순차적으로 생성하여 물리 신호 생성부(4140)에 제공한다.
이때 패턴 디코더(4130)는 모든 행 주소에 대해서 리프레시가 수행되는지 확인하기 위하여 행 주소를 카운팅하기 위한 카운터(미도시)를 추가로 포함할 수 있다.
물리 신호 생성부(4140)는 리프레시 동작을 위하여 표 3의 룩업 테이블 대신 확장된 버전의 룩업 테이블을 사용하여 반도체 메모리 장치 코어(4200)의 리프레시 동작을 제어할 수 있다. 반도체 메모리 장치 코어(4200)의 리프레시 동작을 위한 제 2 명령은 이미 공지된 것이므로 룩업 테이블의 확장된 형태에 대해서는 예시를 생략한다.
예를 들어 물리 신호 생성부(4140)는 오토 리프레시 동작을 위한 제 2 명령을 반도체 메모리 장치 코어(4120)에 제공할 수 있다. 이때 반도체 메모리 장치 코어(4120)는 첫 번째 행 주소의 열 주소 전체에 대하여 오토 리프레시 동작을 수행한다.
이후 패턴 디코더(4120)가 다음 행 주소를 위하여 'PRECHARGE', 'REFRESH' 명령을 출력하면 물리 신호 생성부(4140)는 오토 리프레시 동작을 위한 제 2 명령을 다시 반도체 메모리 장치 코어(4200)에 출력하고, 이에 응답하여 반도체 메모리 장치 코어(4200)는 자동으로 다음 행 주소에 대해서 오토 리프레시 동작을 수행한다.
패턴 디코더(4130)가 내장 카운터를 통해 모든 행 주소에 대해서 리프레시를 수행하였음을 인식하면 패턴 디코더(4130)는 리프레시 종료 신호(ref_e)를 활성화하여 주소 카운터(4120)에 출력함으로써 리프레시가 종료되었음을 알린다.
이후 BIST 장치(4100)는 BIST 동작을 재개한다. BIST 동작은 제 1 실시예에 의한 BIST 장치(1100)의 BIST 동작과 동일하므로 반복적인 설명은 생략한다.
제 5 실시예는 의사 임의 데이터 패턴(pseudo random data pattern)을 이용하여 반도체 메모리 장치 코어(5200)를 테스트하는 기능을 추가한 것이다.
제 1 실시예에서는 BIST 동작시 0 또는 1을 반도체 메모리 장치 코어(1200) 전체에 기록하였다. 그러나 본 실시예는 반도체 메모리 장치 코어(5200)의 주소마다 임의의 데이터 패턴을 기록한 후, 이를 순차적으로 읽어와 기록한 데이터와 비교함으로써 반도체 장치의 실제 사용 형태에 가까운 방식으로 더욱 정확한 테스트를 수행하고자 한다.
도 5는 본 발명의 제 5 실시예에 의한 BIST 장치(5100)와 BIST 장치(5100)의 테스트 대상이 되는 반도체 메모리 장치 코어(5200)를 포함하는 반도체 메모리 장치(5000)의 블록도를 도시한다. 본 실시예에서는 의사 임의 데이터 패턴을 읽고 쓰는 동작을 제어하기 위해 추가적인 제어신호(prpg_en, prpg_init)를 사용할 수 있다.
본 실시예는 의사 임의 데이터 패턴을 형성하기 위하여 본 발명자가 설계한 의사 임의 패턴 발생기(PRPG, pseudo random pattern generator)를 사용한다.
도 6은 본 실시예에 적용하기 위하여 본 발명자가 설계한 PRPG(100)의 기본적인 구성을 나타내는 블록도이다. 본 예에서 PRPG(100)는 도 6과 같이 배치된 다수의 디 플립플롭(DFF)(110), 다수의 탭 설정부(120), 다수의 AND 게이트(130), 다수의 XOR 게이트(140)를 포함한다.
도 6에서 DFF(110)는 두 개의 입력과 두 개의 출력을 가지는 것으로 도시되어 있으나 실제로는 하나의 입력과 하나의 출력을 가지는 것으로 구현될 수 있다. 도면에서 점선은 DFF(110)와 탭 설정부(120)의 초기화를 위한 시리얼 입력(serial_con) 신호의 이동 경로를 표시한 것이다.
DFF(110)와 탭 설정부(120)의 초기값은 PRPG에서 생성되는 의사 임의 데이터 패턴에 영향을 미친다. DFF(110)의 초기값은 전체 의사 임의 데이터 패턴의 시퀀스에서 그 시작점이 되고, 탭 설정부(120)의 값은 전체 의사 임의 데이터 패턴의 시퀀스의 주기를 결정한다. 본 실시예에서 이 두 값은 시리얼 입력(serial_con)을 통해 설정될 수 있으며, 시리얼 입력이 없는 경우 기본 값을 갖도록 설정될 수 있다.
본 실시예에서 탭 설정부(120)는 1 또는 0의 값을 저장하는 일종의 레지스터이다. 만일 탭 설정부(120)의 값이 0으로 설정되면 해당 탭 설정부(120)의 값이 입력되는 AND 게이트(130)의 출력은 항상 0이 되어 이와 연결된 XOR 게이트(140)는 즉 전단계의 XOR 게이트의 출력값을 동일하게 출력한다. 따라서 탭 설정부(120)의 값이 0으로 설정되면 이와 연결된 AND 게이트(130)를 통과하는 피드백 루프가 형성되지 않는다.
만일 탭 설정부(120)의 값을 1로 설정하면 대응하는 DFF(110)의 출력이 XOR 게이트(140)의 출력에 영향을 미치게 되어 탭 설정부(120)와 연결된 AND 게이트(130)를 통과하는 피드백 루프가 형성된다.
PRPG(100)의 전체 DFF(110)들의 값은 병렬로 출력될 수 있다(DQ_prpg).
도 7은 도 5의 데이터 제어부(5150)에 도 6의 PRPG(100)를 적용하였을 때의 데이터 제어부(5150)와 PRPG(100)의 상세 구성을 나타내는 블록도이다. 도 7에 도시된 PRPG(100)는 도 6에 도시된 기본적인 구성에 제 5 실시예를 위하여 일부 구성과 제어 신호를 추가한 것이다. 즉 도 7에 도시된 PRPG(100)는 도 6의 PRPG에 비하여 반복 카운터(150)와 초기값 저장 레지스터(160)를 더 포함한다.
본 실시예는 도 7과 같이 PRPG(100)가 데이터 제어부(5150) 내에 포함되도록 구현되는 실시예를 가정하고 있으나 다른 실시예에서는 PRPG(100)가 별도로 구현될 수 있다.
먼저 선택부(5152)는 데이터 제어부(5150) 내에 포함된 데이터 생성부(5151)의 출력(DQ_normal) 또는 PRPG(100)의 출력(DQ_prpg)을 선택적으로 반도체 메모리 장치 코어(5200)에 출력한다. 즉 제 1 실시예와 동일한 BIST 동작에서는 데이터 생성부(5151)의 출력이 선택되고, 본 실시예에서 추가된 의사 임의 데이터 패턴을 쓰고 읽는 테스트에서는 PRPG(100)의 출력(DQ_prpg)이 선택된다.
제 5 실시예에서 추가된 테스트에서는 의사 임의 데이터 패턴을 반도체 메모리 장치 코어(5200)의 전체 주소에 순차적으로 기록하고 이를 다시 순차적으로 읽어오는 테스트가 한 쌍을 이루어 진행되는 것이 바람직하다. 이때 기록되는 데이터는 PRPG(100)에 의해 형성되어 출력된 데이터 패턴(DQ_prpg)으로서 매 주소마다 달라질 수 있다.
반도체 메모리 장치 코어(5200)로부터 데이터를 읽어오는 경우 데이터 제어부(5150)는 기존에 기록했던 데이터와 비교해서 테스트를 진행해야 하므로 비교를 위해서는 데이터를 쓰기 시작했을 때의 DFF(110)들의 초기값을 저장해 두는 것이 바람직하다. DFF(110)들의 초기값을 저장해둠으로써 데이터를 쓰는 동안 사용했던 의사 임의 데이터 패턴의 시퀀스를 재생할 수 있고 이를 이용해 읽어온 데이터와 비교하는 것이 가능해진다. 초기값 저장 레지스터(160)는 이러한 DFF(110)들의 초기값을 저장하는 기능을 수행한다.
즉 읽기 동작을 개시하기 전에 PRPG(100)는 초기값 저장 레지스터(160)에 저장된 값을 DFF(110)에 로드한다. 탭 설정부(120)는 초기화 시 설정된 값을 계속 사용하므로 값을 변경할 필요가 없다. 읽기 동작에서는 PRPG(100)의 출력이 반도체 메모리 장치 코어(5200)에서 읽어온 값과 비교하기 위한 기준 값으로 사용된다.
본 실시예는 반복 카운터(150)를 더 포함할 수 있다. 반복 카운터(150)는 전체 주소에 대해서 의사 임의 데이터 패턴을 쓰고 읽는 테스트를 반복하는 회수의 두 배에 해당하는 값을 저장한다. 즉 반복 카운터(150)에 4가 저장되면 전 주소 영역에 PRPG 데이터 패턴을 쓰고 읽는 테스트를 2회 반복하게 된다. 이러한 반복적인 테스트는 테스트의 신뢰성을 높일 수 있다.
반복 카운터(150)의 동작을 위해 PRPG(100)는 주소 카운터(5120)의 출력(end)를 추가로 입력받을 수 있다. 전술한 바와 같이 데이터 패턴을 읽거나 쓰는 동작이 마지막 주소에 대해서 수행되면 주소 카운터(5120)는 제어 신호(end)를 활성화한다.
이를 이용하여 PRPG(100)는 제어신호(end)가 활성화될 때마다 반복 카운터(150)는 값을 하나씩 감소시킨다. 따라서 PRPG(100)는 반복 카운터(150)의 값이 짝수인지 홀수인지에 따라 읽기 동작인지 쓰기 동작인지를 구분할 수도 있다. 예를 들어 반복 카운터의 값이 짝수이면 쓰기 동작을 진행하는 중이고 그 값이 홀수이면 읽기 동작을 진행하는 중임을 나타낸다.
PRPG(100)는 주소마다 다른 의사 임의 데이터 패턴을 기록할 수 있고 이 경우 주소가 변경될 때마다 DFF(110)들의 값을 쉬프트시키는 것이 바람직하다. 새로운 주소를 위한 쉬프트 동작을 위하여 PRPG(100)는 패턴 디코더(5130)의 제1 명령(command)의 일부인 주소 변경 지시 신호(count)를 사용할 수 있다.
주소 변경 지시 신호(count)는 DFF(110)들을 위한 일종의 클록 인에이블 신호로 사용되어 해당 신호(count)가 활성화된 경우에만 쉬프트가 발생하도록 제어한다.
전술한 PRPG(100)의 동작은 다음 표 6과 같이 두 제어신호(prpg_en, prpg_init)에 의해 설정되는 동작 모드에 따라 선택적으로 수행될 수 있다.
prpg_en prpg_init 동작 설명
0 0 PRPG DISABLE
0 1 SERIAL INPUT SHIFT
1 0 PRPG START
1 1 SIGNAL CAPTURE
"PRPG DISALBE" 상태는 의사 임의 데이터 패턴을 이용한 테스트가 수행되지 않고 제 1 실시예와 같은 일반적인 테스트가 진행되는 상태를 나타낸다.
"SERIAL INPUT SHIFT" 상태는 시리얼 입력(serial_con)을 통해 DFF(110)들과 탭 설정부(120)들의 초기값을 설정하는 상태이다. 만일 초기값이 입력되지 않는 경우라면 DFF(110)들과 탭 설정부(120)들은 기본값을 가질 수 있다.
"PRPG START" 상태는 제 1 실시예와 같은 일반적인 테스트 대신에 의사 임의 데이터 패턴을 이용한 테스트가 수행되는 상태이다. 전술한 바와 같이 본 실시예에서 의사 임의 데이터 패턴을 이용한 테스트는 의사 임의 데이터 패턴을 반도체 메모리 장치 코어(5200)의 전 주소에 순차적으로 기록한 후, 반도체 메모리 장치 코어(5200)로부터 데이터를 순차적으로 읽어와 이전에 기록했던 의사 임의 데이터 패턴을 재생하여 비교하는 한 쌍의 동작으로 구성될 수 있다.
이를 위해 본 실시예에 의한 테스트 패턴 생성부(5110)는 의사 임의 데이터 패턴의 종류(예를 들어, {wD}, {rD})를 구별할 수 있는 테스트 신호(test)를 출력할 수 있다. 제 1 실시예에서와 마찬가지로 테스트 패턴 생성부(5110)는 주소의 진행 방향을 나타내는 신호(ud)를 테스트 신호로서 함께 출력할 수 있다. 패턴 디코더(5130)는 이 테스트 신호에 따라 의사 임의 데이터 패턴을 위한 테스트를 위해 제1 명령(command)을 출력한다.
본 실시예에 대해서 특별히 달리 언급한 것을 제외하고 의사 임의 테스트 패턴에 의한 테스트가 진행되는 도중에 테스트 패턴 생성부(5110), 주소 카운터(5120), 패턴 디코더(5130), 물리 신호 생성부(5140), 데이터 제어부(5150)의 기본적인 동작은 제 1 실시예에서와 동일하다.
"SIGNAL CAPTURE" 상태는 전술한 바와 같이 쓰기 동작을 개시하는 시점의 DFF(110)들의 값을 임시 레지스터(160)에 저장하는 상태를 나타낸다. 이를 이용함으로써 읽기 동작에서 의사 임의 데이터 패턴을 재생할 수 있다.
이상에서 설명한 본 발명의 실시예들은 설명을 위해 제공된 것으로서 본 발명의 범위가 이들로 한정되는 것은 아니다.
예를 들어 본 실시예에서는 반도체 장치로서 반도체 메모리 장치를 예로 들었으나 다른 실시예에서 반도체 장치는 기타 BIST 기능이 적용될 수 있는 임의의 반도체 장치일 수 있다.
또한 실시예 1 내지 5는 각각 독립적인 형태로 기술되어 있으나 실시예 1 내지 5에 개시된 각각의 특징들이 임의의 형태로 조합된 새로운 실시예가 존재할 수 있다. 이러한 조합은 본 발명의 개시를 통해 통상의 기술자가 용이하게 수행할 수 있다.
통상의 기술자라면 전술한 실시예들에 기초하여 이를 수정, 변경, 대체한 균등물을 용이하게 도출할 수 있으므로 이러한 균등물은 본 발명의 범위 내에 속하는 것으로 보아야 한다.
1000, 2000, 3000, 4000, 5000: 반도체 메모리 장치
1100, 2100, 3100, 4100, 5100: BIST 장치
1200, 2200, 3200, 4200, 5200: 반도체 메모리 장치 코어
1110, 2110, 3110, 4110, 5110: 테스트 패턴 생성부
1120, 2120, 3120, 4120, 5120: 주소 카운터
1130, 2130, 3130, 4130, 5130: 패턴 디코더
1140, 2140, 3140, 4140, 5140: 물리 신호 생성부
1150, 2150, 3150, 4150, 5150: 데이터 제어부
2160: 초기화 제어부
2170: 선택부
5151: 데이터 생성부
5152: 선택부
100: PRPG(의사 임의 데이터 패턴 생성부)
110: D 플립플롭
120: 탭 설정부
130: AND 게이트
140: XOR 게이트
150: 반복 카운터
160: 초기값 저장 레지스터

Claims (44)

  1. 테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 반도체 장치를 제어하는 제 2 명령과 상기 반도체 장치의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부; 및
    상기 제1 명령에 따라 상기 반도체 장치에 기록할 입력 데이터를 생성하고, 상기 반도체 장치로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부
    를 포함하는 BIST 장치.
  2. 청구항 1에 있어서, 상기 테스트 신호는 주소의 진행 방향에 관한 정보를 포함하고, 상기 주소 카운터는 상기 정보에 따라 상기 제 1 주소의 진행 방향을 결정하는 BIST 장치.
  3. 청구항 1에 있어서, 상기 주소 카운터는 상기 제 1 주소가 마지막 테스트 주소이면 상기 테스트 패턴 생성부에 이를 표시하고, 이에 대한 응답으로 상기 테스트 패턴 생성부는 다음 차례의 테스트 종류를 나타내는 테스트 신호를 출력하는 BIST 장치.
  4. 청구항 1에 있어서, 상기 주소 카운터는 열 주소의 시작 및 종료에 관한 정보를 상기 패턴 디코더에 지시하고 상기 패턴 디코더는 상기 시작 및 종료에 관한 정보를 상기 테스트 신호와 함께 고려하여 상기 일련의 제1 명령을 생성하는 BIST 장치.
  5. 청구항 1에 있어서, 상기 제1 명령은 주소 변경 명령을 포함하고 상기 주소 카운터는 상기 주소 변경 명령에 따라 상기 제 1 주소를 변경하는 BIST 장치.
  6. 청구항 1에 있어서, 상기 물리 신호 생성부는 미리 정해진 테이블에 따라 상기 제1 명령에 대응하는 상기 제 2 명령을 생성하는 BIST 장치.
  7. 청구항 1에 있어서, 상기 물리 신호 생성부는 상기 제1 명령에 따라 상기 제 1 주소로부터 상기 제 2 주소를 생성하는 BIST 장치.
  8. 청구항 1에 있어서, 상기 데이터 제어부는 타이밍 조건을 포함하는 상기 반도체 장치의 데이터 입출력 조건을 저장하는 레지스터를 포함하는 BIST 장치.
  9. 청구항 1에 있어서, 상기 제1 명령은 데이터 입출력 제어 명령을 포함하고 상기 데이터 제어부는 상기 데이터 입출력 제어 명령에 따라 상기 반도체 장치에 기록할 입력 데이터를 생성하고, 상기 반도체 장치로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 BIST 장치.
  10. 청구항 9에 있어서, 상기 데이터 입출력 제어 명령이 읽기 명령이면 상기 데이터 제어부는 상기 반도체 장치로부터 상기 출력 데이터를 수신하고 이에 대응하는 기준 데이터와 상기 출력 데이터를 비교하여 상기 테스트 결과를 출력하는 BIST 장치.
  11. 테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 반도체 장치를 제어하는 제 2 명령과 상기 반도체 장치의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부;
    상기 제1 명령에 따라 상기 반도체 장치에 기록할 입력 데이터를 생성하고, 상기 반도체 장치로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부;
    상기 반도체 장치의 초기화를 제어하는 초기화 제어부; 및
    초기화 진행 신호에 따라 상기 초기화 제어부 또는 상기 물리 신호 생성부의 출력을 선택하여 상기 반도체 장치에 제공하는 선택부
    를 포함하는 BIST 장치.
  12. 청구항 11에 있어서, 상기 초기화 진행 신호에 따라 초기화가 진행되는 도중 상기 테스트 패턴 생성부, 상기 주소 카운터, 상기 패턴 디코더, 상기 물리 신호 생성부 및 상기 데이터 제어부는 비활성화되는 BIST 장치.
  13. 청구항 11에 있어서, 상기 초기화 제어부는 초기화 동작이 종료된 이후 상기 초기화 진행 신호를 비활성화시켜 상기 테스트 패턴 생성부, 상기 주소 카운터, 상기 패턴 디코더, 상기 물리 신호 생성부 및 상기 데이터 제어부가 BIST 동작을 수행하도록 하는 BIST 장치.
  14. 테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 반도체 장치를 제어하는 제 2 명령과 상기 반도체 장치의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부; 및
    상기 제1 명령에 따라 상기 반도체 장치에 기록할 입력 데이터를 생성하고, 상기 반도체 장치로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부를 포함하되,
    상기 패턴 디코더는 상기 반도체 장치의 초기화 동작을 위한 초기화 제1 명령을 출력하는 BIST 장치.
  15. 청구항 14에 있어서, 상기 반도체 장치의 초기화 동작시 상기 물리 신호 생성부는 상기 초기화 제1 명령에 대응하는 상기 제 2 명령과 상기 제 2 주소를 생성하여 출력하는 BIST 장치.
  16. 청구항 14에 있어서, 상기 초기화 동작시 상기 테스트 패턴 생성부, 상기 주소 카운터 및 상기 데이터 제어부는 비활성화되는 BIST 장치.
  17. 청구항 14에 있어서, 상기 반도체 장치의 초기화 동작이 종료되면 상기 패턴 디코더는 초기화 진행 신호를 비활성화시키고, 이에 응답하여 상기 BIST 장치는 BIST 동작을 진행하는 BIST 장치.
  18. 테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 반도체 장치를 제어하는 제 2 명령과 상기 반도체 장치의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부; 및
    상기 제1 명령에 따라 상기 반도체 장치에 기록할 입력 데이터를 생성하고, 상기 반도체 장치로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부를 포함하되,
    상기 주소 카운터는 상기 제 1 주소가 테스트 도중 하나 또는 둘 이상의 미리 설정된 리프레시 주소에 도달하면 리프레시 개시 신호를 출력하고, 상기 패턴 디코더는 상기 리프레시 개시 신호에 응답하여 리프레시 동작을 위한 리프레시 제1 명령을 출력하는 BIST 장치.
  19. 청구항 18에 있어서, 상기 물리 신호 생성부는 상기 리프레시 제1 명령에 따라 상기 반도체 장치의 리프레시 동작을 위하여 상기 제 2 명령 및 상기 제 2 주소를 생성하여 출력하는 BIST 장치.
  20. 청구항 18에 있어서, 상기 하나 또는 둘 이상의 미리 설정된 리프레시 주소는 상기 테스트에 걸리는 시간이 리프레시 주기를 초과하지 않도록 설정되는 BIST 장치.
  21. 청구항 18에 있어서, 상기 리프레시 동작시 상기 테스트 패턴 생성부, 상기 주소 카운터 및 상기 데이터 제어부는 비활성화되는 BIST 장치.
  22. 청구항 18에 있어서, 상기 패턴 디코더는 모든 행 주소에 대하여 리프레시 동작이 완료되면 리프레시 종료 신호를 활성화하여 출력하는 BIST 장치.
  23. 청구항 22에 있어서, 상기 패턴 디코더는 행 주소를 카운팅하기 위한 카운터를 포함하는 BIST 장치.
  24. 테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 반도체 장치를 제어하는 제 2 명령과 상기 반도체 장치의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부;
    상기 제1 명령에 따라 상기 반도체 장치에 기록할 입력 데이터를 생성하고, 상기 반도체 장치로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부를 포함하되,
    상기 데이터 제어부는 의사 임의 데이터 패턴을 생성하는 PRPG(의사 임의 데이터 패턴 생성부)를 포함하여, 의사 임의 데이터 패턴을 이용한 테스트시 상기 PRPG의 출력을 상기 입력 데이터로 제공하는 BIST 장치.
  25. 테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 반도체 장치를 제어하는 제 2 명령과 상기 반도체 장치의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부;
    상기 제1 명령에 따라 상기 반도체 장치에 기록할 입력 데이터를 출력하고, 상기 반도체 장치로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부 및
    의사 임의 데이터 패턴을 생성하는 PRPG(의사 임의 데이터 패턴 생성부)
    를 포함하되, 의사 임의 데이터 패턴을 이용한 테스트시 상기 PRPG의 출력을 상기 데이터 제어부의 출력 대신 상기 반도체 장치에 기록할 입력 데이터로 제공하는 BIST 장치.
  26. 청구항 24 또는 25에 있어서, 상기 의사 임의 데이터 패턴을 이용한 테스트시 상기 테스트 결과는 상기 반도체 장치에서 출력된 데이터와 상기 PRPG에서 재생한 데이터를 비교하여 생성되는 BIST 장치.
  27. 청구항 24 또는 25에 있어서, 상기 PRPG는
    직렬로 연결된 N(N은 2 이상의 자연수)개의 플립플롭;
    N-1개의 탭 설정부;
    상기 N-1개의 탭 설정부 중 어느 하나의 출력과 상기 2번째 ~ N번째 플립플롭 중 어느 하나의 출력을 연산하는 N-1 개의 제 1 연산부;
    N-1 개의 제 2 연산부; 및
    초기값 저장 레지스터
    를 포함하되
    상기 N-1 개의 제 2 연산부는 상기 N 번째 플립플롭의 출력단과 상기 1번째 플립플롭의 입력단 사이에서 하나의 제 2 연산부의 출력이 또 다른 제 2 연산부의 입력으로 제공되는 형태로 연결되어 피드백 루프를 형성하고, 상기 제 1 연산부 중 어느 하나의 출력은 상기 제 2 연산부의 또 다른 입력으로 제공되는 BIST 장치.
  28. 청구항 27에 있어서, 상기 N개의 플립플롭 및 상기 N-1 개의 탭 설정부는 외부에서 입력된 값을 이용하여 초기화되는 BIST 장치.
  29. 청구항 28에 있어서, 상기 외부에서 입력된 값은 시리얼 형태로 입력되는 BIST 장치.
  30. 청구항 27에 있어서, 상기 초기값 저장 레지스터는 상기 의사 임의 데이터 패턴을 이용한 테스트 중 쓰기 동작을 시작하였을 때의 상기 N개의 플립플롭의 값을 저장하는 BIST 장치.
  31. 청구항 30에 있어서, 상기 초기값 저장 레지스터는 상기 의사 임의 데이터 패턴을 이용한 테스트 중 읽기 동작을 시작하기 직전에 그 값을 상기 N개의 플립플롭에 로드하는 BIST 장치.
  32. 청구항 27에 있어서, 상기 PRPG는 반복 카운터를 더 포함하고, 상기 BIST 장치는 상기 반복 카운터에 저장된 값에 대응하는 횟수만큼 상기 의사 임의 데이터 패턴을 이용한 테스트를 반복 수행하는 BIST 장치.
  33. 청구항 32에 있어서, 상기 주소 카운터는 상기 의사 임의 데이터 패턴을 이용한 테스트 중 상기 제 1 주소가 마지막 테스트 주소이면 상기 반복 카운터의 값을 감소시키도록 하는 제어 신호를 상기 PRPG에 제공하는 BIST 장치.
  34. 청구항 27에 있어서, 의사 임의 데이터 패턴을 이용한 테스트 중 상기 PRPG는 상기 제 1 주소마다 새로운 의사 임의 데이터 패턴을 생성하는 BIST 장치.
  35. 청구항 34에 있어서, 상기 PRPG는 상기 패턴 디코더의 제1 명령 중 주소 변경 명령에 응답하여 쉬프트 동작을 수행함으로써 상기 새로운 의사 임의 데이터 패턴을 생성하는 BIST 장치.
  36. 청구항 1, 11, 14, 18, 24, 25 중 어느 한 항에 있어서 상기 반도체 장치는 반도체 메모리 장치인 BIST 장치.
  37. 반도체 장치 코어 및
    테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 상기 반도체 장치 코어를 제어하는 제 2 명령과 상기 반도체 장치 코어의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부; 및
    상기 제1 명령에 따라 상기 반도체 장치 코어에 기록할 입력 데이터를 생성하고, 상기 반도체 장치 코어로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부
    를 포함하는 BIST 장치
    를 포함하는 반도체 장치.
  38. 반도체 장치 코어 및
    테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 상기 반도체 장치 코어를 제어하는 제 2 명령과 상기 반도체 장치 코어의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부;
    상기 제1 명령에 따라 상기 반도체 장치 코어에 기록할 입력 데이터를 생성하고, 상기 반도체 장치 코어로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부;
    상기 반도체 장치 코어의 초기화를 제어하는 초기화 제어부; 및
    초기화 진행 신호에 따라 상기 초기화 제어부 또는 상기 물리 신호 생성부의 출력을 선택하여 상기 반도체 장치 코어에 제공하는 선택부
    를 포함하는 BIST 장치
    를 포함하는 반도체 장치.
  39. 반도체 장치 코어 및
    테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 상기 반도체 장치 코어를 제어하는 제 2 명령과 상기 반도체 장치 코어의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부; 및
    상기 제1 명령에 따라 상기 반도체 장치 코어에 기록할 입력 데이터를 생성하고, 상기 반도체 장치 코어로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부를 포함하되,
    상기 패턴 디코더는 상기 반도체 장치 코어의 초기화 동작을 위한 초기화 제1 명령을 출력하는 BIST 장치
    를 포함하는 반도체 장치.
  40. 반도체 장치 코어 및
    테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 상기 반도체 장치 코어를 제어하는 제 2 명령과 상기 반도체 장치 코어의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부; 및
    상기 제1 명령에 따라 상기 반도체 장치 코어에 기록할 입력 데이터를 생성하고, 상기 반도체 장치 코어로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부를 포함하되,
    상기 패턴 디코더는 상기 반도체 장치 코어의 초기화 동작을 위한 초기화 제1 명령을 출력하는 BIST 장치
    를 포함하는 반도체 장치.
  41. 반도체 장치 코어 및
    테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 상기 반도체 장치 코어를 제어하는 제 2 명령과 상기 반도체 장치 코어의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부; 및
    상기 제1 명령에 따라 상기 반도체 장치 코어에 기록할 입력 데이터를 생성하고, 상기 반도체 장치 코어로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부를 포함하되,
    상기 주소 카운터는 상기 제 1 주소가 테스트 도중 하나 또는 둘 이상의 미리 설정된 리프레시 주소에 도달하면 리프레시 개시 신호를 출력하고, 상기 패턴 디코더는 상기 리프레시 개시 신호에 응답하여 리프레시 동작을 위한 리프레시 제1 명령을 출력하는 BIST 장치
    를 포함하는 반도체 장치.
  42. 반도체 장치 코어 및
    테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
    상기 테스트 신호와 상기 제1 명령에 따라 제 1 주소를 생성하는 주소 카운터;
    상기 제 1 주소 및 상기 제1 명령에 따라 상기 반도체 장치 코어를 제어하는 제 2 명령과 상기 반도체 장치의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부; 및
    상기 제1 명령에 따라 상기 반도체 장치 코어에 기록할 입력 데이터를 생성하고, 상기 반도체 장치 코어로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부를 포함하되,
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  43. 반도체 장치 코어 및
    테스트의 종류를 나타내는 테스트 신호를 출력하는 테스트 패턴 생성부;
    상기 테스트 신호에 따라 일련의 제1 명령을 생성하는 패턴 디코더;
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    상기 제 1 주소 및 상기 제1 명령에 따라 상기 반도체 장치 코어를 제어하는 제 2 명령과 상기 반도체 장치 코어의 특정 위치에 접근하기 위한 제 2 주소를 생성하는 물리 신호 생성부;
    상기 제1 명령에 따라 상기 반도체 장치 코어에 기록할 입력 데이터를 출력하고, 상기 반도체 장치 코어로부터의 출력 데이터를 수신하며, 테스트 결과를 출력하는 데이터 제어부 및
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    를 포함하는 반도체 장치.
  44. 청구항 37 내지 43 중 어느 한 항에 있어서, 상기 반도체 장치는 반도체 메모리 장치인 반도체 장치.
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* Cited by examiner, † Cited by third party
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