CN116072177B - 一种存储器 - Google Patents

Abstract

本公开提供了一种存储器，在该存储器中，命令生成模块，用于根据第一时钟信号和刷新重置信号生成初始刷新信号；计数控制模块，用于对初始刷新信号中的刷新脉冲进行计数操作且在第一计数值满足第一预设值时，确定所接收的最后一个刷新脉冲，并生成标志信号；逻辑处理模块，用于根据第二时钟信号对初始刷新信号进行采样处理，得到采样刷新信号；以及根据采样刷新信号生成目标刷新信号，根据采样刷新信号和标志信号生成目标激活信号；从而实现了目标刷新信号的插入，同时还能够满足刷新时序要求，并且达到减小电路面积的目的。

Description

一种存储器

技术领域

本公开涉及半导体技术领域，尤其涉及一种存储器。

背景技术

随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。以动态随机存取存储器（Dynamic Random Access Memory，DRAM）为例，为了保证其存储功能的正确性，需要对存储器进行测试，例如进行存储器内建自测试（Memory Build In Self Test，MBIST）。

在对存储阵列进行测试时，首先需要进行写操作，写完整个存储阵列之后再使用相同的方式进行读操作。但是相关技术中，有可能写完整个存储阵列的时间已经超过刷新周期，这时候需要插入刷新命令，但无法保证刷新时序要求。

发明内容

本公开提供了一种存储器，可以在插入刷新命令的同时，还能够在满足刷新时序要求的前提下，最大程度的减少电路面积。

本公开的技术方案是这样实现的：

第一方面，本公开实施例提供了一种存储器，该存储器包括存储阵列和刷新控制电路，存储阵列包括多个存储单元，在存储阵列中使用行地址和列地址指示存储单元；刷新控制电路包括命令生成模块、计数控制模块和逻辑处理模块，其中：

命令生成模块，用于接收第一时钟信号和刷新重置信号，根据第一时钟信号和刷新重置信号生成初始刷新信号；

计数控制模块，用于接收初始刷新信号，对初始刷新信号中的刷新脉冲进行计数操作且在第一计数值满足第一预设值时，确定所接收的最后一个刷新脉冲，并生成标志信号；其中，第一计数值表示初始刷新信号中的刷新脉冲的计数值；

逻辑处理模块，用于接收第二时钟信号、标志信号和初始刷新信号，根据第二时钟信号对初始刷新信号进行采样处理，得到采样刷新信号；以及根据采样刷新信号生成目标刷新信号，根据采样刷新信号和标志信号生成目标激活信号；

其中，目标刷新信号用于对存储阵列执行刷新操作，目标激活信号用于对存储阵列执行激活操作；且目标刷新信号中的第一个刷新脉冲与刷新重置信号之间的时间间隔满足第一时序条件，且目标刷新信号中的最后一个刷新脉冲与目标激活信号之间的时间间隔满足第二时序条件。

在一些实施例中，第一时序条件指示：目标刷新信号中的第一个刷新脉冲与刷新重置信号之间的时间间隔大于或等于第一时序值；

第二时序条件指示：目标刷新信号中的最后一个刷新脉冲与目标激活信号之间的时间间隔大于或等于第二时序值。

在一些实施例中，第一时序值等于技术标准中规定的预充电时间；

第二时序值等于技术标准中规定刷新命令和下一个有效命令之间的延迟时间。

在一些实施例中，刷新控制电路还包括第一选择模块，且第一选择模块与计数控制模块连接，其中：

第一选择模块，用于接收初始刷新信号、预充电信号和刷新窗口信号，根据刷新窗口信号的电平状态，将初始刷新信号或者预充电信号作为第三时钟信号发送给计数控制模块；

其中，预充电信号用于指示对存储单元进行预充电操作，刷新窗口信号用于指示当前时间段是否进行刷新操作。

在一些实施例中，第一选择模块，用于在刷新窗口信号处于第一电平状态时，选择初始刷新信号作为第三时钟信号；或者，在刷新窗口信号处于第二电平状态时，选择预充电信号作为第三时钟信号；

其中，第一电平状态表示对存储单元进行刷新操作，第二电平状态表示不对存储单元进行刷新操作。

在一些实施例中，计数控制模块，还用于在初始刷新信号作为第三时钟信号时，对初始刷新信号中的刷新脉冲进行计数操作且在第一计数值满足第一预设值时，生成刷新结束信号；或者，在预充电信号作为第三时钟信号时，对预充电信号中的预充电脉冲进行计数操作且在第二计数值满足第二预设值时，生成预充电结束信号；

其中，第二计数值表示预充电信号中的预充电脉冲的计数值。

在一些实施例中，刷新控制电路还包括第二选择模块，其中：

第二选择模块，用于接收刷新窗口信号、刷新结束信号和预充电结束信号，以及在刷新窗口信号处于第一电平状态时，选择刷新结束信号作为刷新重置信号；或者，在刷新窗口信号处于第二电平状态时，选择预充电结束信号作为刷新重置信号。

在一些实施例中，刷新控制电路还包括第一触发器，第一触发器的时钟端用于接收刷新重置信号，第一触发器的输入端与第一触发器的第二输出端连接，第一触发器的第一输出端用于输出刷新窗口信号；

其中，第一触发器的第一输出端与第二输出端之间为反相关系，且第一触发器的第一输出端用于反映被刷新重置信号进行采样后的第一触发器的输入端的值。

在一些实施例中，命令生成模块包括第一线性反馈移位寄存器模块和第一译码子模块，其中：

第一线性反馈移位寄存器模块，用于在刷新重置信号处于第一电平状态时，根据刷新重置信号对第一线性反馈移位寄存器模块进行初始化操作；以及在初始化操作之后，对第一时钟信号的时钟脉冲进行计数，生成第一计数信号，并将第一计数信号发送至第一译码子模块；

第一译码子模块，用于接收第一计数信号，并在第一计数信号表征的计数值满足第三预设值时，通过对第一计数信号进行译码处理，生成初始刷新信号。

在一些实施例中，第一计数信号包括第一子计数信号、第二子计数信号、第三子计数信号、第四子计数信号、第五子计数信号和第六子计数信号；

第一线性反馈移位寄存器模块包括第二触发器、第三触发器、第四触发器、第五触发器、第六触发器、第七触发器和第一异或门，第二触发器、第三触发器、第四触发器、第五触发器、第六触发器和第七触发器的时钟端均用于接收第一时钟信号，其中：

第二触发器的输入端用于接收第六子计数信号，第二触发器的第一输出端与第三触发器的输入端连接，用于输出第一子计数信号；

第三触发器的输入端用于接收第一子计数信号，第三触发器的第一输出端与第四触发器的输入端连接，用于输出第二子计数信号；

第四触发器的输入端用于接收第二子计数信号，第四触发器的第一输出端与第五触发器的输入端连接，用于输出第三子计数信号；

第五触发器的输入端用于接收第三子计数信号，第五触发器的第一输出端与第六触发器的输入端连接，用于输出第四子计数信号；

第六触发器的输入端用于接收第四子计数信号，第六触发器的第一输出端与第一异或门的第二输入端连接，用于输出第五子计数信号；

第一异或门的第一输入端用于接收第六子计数信号，第一异或门的输出端与第七触发器的输入端连接，第七触发器的第一输出端用于输出第六子计数信号。

在一些实施例中，第一译码子模块，用于在第一子计数信号处于第二电平状态，第二子计数信号、第三子计数信号、第四子计数信号、第五子计数信号和第六子计数信号均处于第一电平状态时，生成的初始刷新信号为高电平。

在一些实施例中，第一译码子模块包括第一与非门、第二与非门、第一或非门、第一非门、第二或非门、第三与非门和第二非门，其中：

第一与非门的第一输入端用于接收第六子计数信号，第一与非门的第二输入端用于接收第五子计数信号，第一与非门的输出端与第一或非门的第一输入端连接；第二与非门的第一输入端用于接收第四子计数信号，第二与非门的第二输入端用于接收第三子计数信号，第二与非门的输出端与第一或非门的第二输入端连接，第一或非门的输出端与第三与非门的第一输入端连接；

第一非门的输入端用于接收第二子计数信号，第一非门的输出端与第二或非门的第一输入端连接，第二或非门的第二输入端用于接收第一子计数信号，第二或非门的输出端与第三与非门的第二输入端连接；

第三与非门的输出端与第二非门的输入端连接，第二非门的输出端用于输出初始刷新信号。

在一些实施例中，计数控制模块包括第二线性反馈移位寄存器模块和第二译码子模块，其中：

第二线性反馈移位寄存器模块，用于接收第三时钟信号，对第三时钟信号的时钟脉冲进行计数，生成第二计数信号，并将第二计数信号发送至第二译码子模块；

第二译码子模块，用于接收第二计数信号，并在第二计数信号表征的计数值满足第四预设值时，通过对第二计数信号进行译码处理，生成刷新结束信号或者预充电结束信号。

在一些实施例中，第二译码子模块包括刷新译码模块和预充电译码模块，第四预设值包括第一预设值或第二预设值；其中：

刷新译码模块，用于接收第二计数信号，并在第二计数信号表征的计数值满足第一预设值时，通过对第二计数信号进行译码处理，生成刷新结束信号；

预充电译码模块，用于接收第二计数信号，并在第二计数信号表征的计数值满足第二预设值时，通过对第二计数信号进行译码处理，生成预充电结束信号。

在一些实施例中，第一预设值与相邻刷新脉冲的间隔时间之间的乘积大于或等于预设集中刷新时间，相邻刷新脉冲的间隔时间大于第二时序值；

第二预设值与相邻预充电脉冲的间隔时间之间的乘积大于或等于预设集中常规操作时间。

在一些实施例中，第二译码子模块还包括激活译码模块，其中：

激活译码模块，用于接收第二计数信号，并在第二线性反馈移位寄存器模块进行重置时，通过对第二计数信号进行译码处理，得到标志信号。

在一些实施例中，逻辑处理模块包括第八触发器、第一与门和第二与门，其中：

第八触发器的输入端用于接收初始刷新信号，第八触发器的时钟端用于接收第二时钟信号，第八触发器的第一输出端用于输出采样刷新信号；

第一与门的第一输入端用于接收标志信号，第一与门的第二输入端用于接收采样刷新信号，第一与门的输出端用于输出目标激活信号；

第二与门的第一输入端用于接收采样刷新信号，第二与门的第二输入端用于接收刷新窗口信号，第二与门的输出端用于输出目标刷新信号。

本公开实施例提供了一种存储器，在该存储器中，存储阵列包括多个存储单元，在存储阵列中使用行地址和列地址指示存储单元；刷新控制电路包括命令生成模块、计数控制模块和逻辑处理模块，其中：命令生成模块用于根据第一时钟信号和刷新重置信号生成初始刷新信号；计数控制模块用于对初始刷新信号中的刷新脉冲进行计数操作且在第一计数值满足第一预设值时，确定所接收的最后一个刷新脉冲，并生成标志信号；逻辑处理模块用于接收第二时钟信号、标志信号和初始刷新信号，根据第二时钟信号对初始刷新信号进行采样处理，得到采样刷新信号；以及根据采样刷新信号生成目标刷新信号，根据采样刷新信号和标志信号生成目标激活信号。这样，由于目标刷新信号用于对存储阵列执行刷新操作，目标激活信号用于对存储阵列执行激活操作；而且目标刷新信号中的第一个刷新脉冲与刷新重置信号之间的时间间隔满足第一时序条件，目标刷新信号中的最后一个刷新脉冲与目标激活信号之间的时间间隔满足第二时序条件；如此，该刷新控制电路不仅实现了目标刷新信号的生成和插入，而且使得目标刷新信号都是在预设时间段内进行集中刷新，同时还能够满足刷新时序要求；另外，该刷新控制电路还能够减少刷新控制电路的面积，最终提升了存储器性能。

附图说明

图1为一种存储器的刷新时序示意图；

图2为本公开实施例提供的一种存储器的组成结构示意图；

图3为本公开实施例提供的一种刷新控制电路的组成结构示意图一；

图4为本公开实施例提供的一种刷新控制电路的组成结构示意图二；

图5为本公开实施例提供的一种刷新控制电路的组成结构示意图三；

图6为本公开实施例提供的一种命令生成模块的组成结构示意图；

图7为本公开实施例提供的一种第一线性反馈移位寄存器模块的组成结构示意图；

图8为本公开实施例提供的一种第一译码子模块的组成结构示意图；

图9为本公开实施例提供的一种计数控制模块的组成结构示意图一；

图10为本公开实施例提供的一种计数控制模块的组成结构示意图二；

图11为本公开实施例提供的一种逻辑处理模块的组成结构示意图一；

图12为本公开实施例提供的一种逻辑处理模块的组成结构示意图二；

图13为本公开实施例提供的一种刷新控制电路的详细结构示意图一；

图14为本公开实施例提供的一种刷新控制电路的详细结构示意图二；

图15为本公开实施例提供的一种刷新控制电路的信号时序示意图；

图16为本公开实施例提供的一种刷新控制方法的流程示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

对本公开实施例进行进一步详细说明之前，先对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释：

动态随机存取存储器（Dynamic Random Access Memory，DRAM）；

存储器内建自测试（Memory Build In Self Test，MBIST）；

双倍速率（Double Data Rate，DDR）；

第五代双倍速率（Fifth Double Data Rate，DDR5）；

联合电子设备工程委员会（Joint Electron Device Engineering Council，JEDEC）；

存储阵列（Memory array）；

存储单元（Memory cell）；

老化（Burn In，BI）；

刷新（Refresh，REF）；

预充电（Pre-charge，PRE）；

激活（Active，ACT）；

写（Write，WR）；

读（Read，RD）；

行地址选通（Row Address Strobe，RAS）；

列地址选通（Column Address Strobe，CAS）；

线性反馈移位寄存器（Linear Feedback Shift Register，LFSR）；

单位时钟周期（tCK）。

随着半导体工艺的快速发展，信号的传输速率越来越快。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率（Double Data Rate，DDR）传输的存储器等器件。

在DRAM芯片中，这里包括一个或多个存储阵列，每个存储阵列的行数量为G，列数量为H，即每个存储阵列可以由G×H个存储单元组成，每个存储单元可以存储一位数据；其中，G和H均为正整数。其中，存储单元通过存储电容进行电荷的存储，电荷的存储量可以表示存储的数据的大小。但是，存储电容存储的电荷量会随着时间的推移而变化，该过程称为漏电。在漏电程度较大时，会导致存储的数据发生变化，也就是通常所说该存储单元失效。这时候如果不刷新，那么存储单元会因为漏电而失去存储的数据。所以必须隔一段时间刷新一次存储单元。换句话说，在存储单元因为漏电失效之前，或者在存储单元的数据保留时间之前，如果及时刷新了存储单元，就可以恢复电荷，保证存储单元的数据不出错。

为了确保存储功能的正确性，这里需要对存储器进行测试，例如进行存储器内建自测试（Memory Build In Self Test，MBIST）。在这里，“内建”的含义是指针对存储器的测试向量由内建的存储器测试逻辑自动产生，而非外部测试机台（Auto-Test-Equipment，ATE）生成。在MBIST测试中，只需要借助机台传输测试的指令，就可以从测试数据输出（TestData Output，TDO）接口获取测试结果。

MBIST是一种存储器内建自测试技术，它集成在存储器内部，通过生成读写命令及地址等信息对DRAM进行测试。由DDR5 JEDEC标准可知，每个存储单元必须在32毫秒（millisecond，ms）之内进行一次刷新。然而，在Y-page Fast模式下写完整个存储阵列的时间超过了32ms的刷新周期，特别在Burn In模式下，刷新周期从32ms缩减到了4ms，因此需要插入刷新命令，但是无法保证DDR5 JEDEC标准的刷新时序要求。

可以理解，刷新命令与下一个有效命令之间的延迟时间必须大于或等于最小刷新周期（可以用tRFC表示），tRFC时间参数取决于存储器密度和刷新模式的设置，例如刷新模式可以包括普通刷新（Normal Refresh）模式或细粒度刷新（Fine Granularity Refresh，FGR）模式，但不做任何限定。

示例性地，图1示出了一种存储器的刷新时序示意图。如图1所示，在刷新（Refresh，REF）命令前DRAM芯片必须处于空闲（idle）状态，每个刷新命令的最小时间间隔为tRFC，平均刷新周期为tREFI。其中，T0时刻的REF命令与Ta0时刻的REF命令的时间间隔为tRFC1，Ta0时刻的REF命令与下一个有效（VALID）命令的时间间隔也为tRFC1。另外，表1示出了正常刷新操作下不同存储器密度（Device density）对应的tRFC参数。表1

还可以理解，一般的Y-page Fast模式会先激活存储阵列中的一个行，经过tRCD时间后进行连续的写命令直至该行所有的列遍历完成；其中，每两个写命令之间的时间间隔为tCCD。然后经过tWR时间后进行预充电命令，随后经过tRP时间后再进行下一行的激活命令，循环直至遍历完整个存储阵列中所有的行。在完成该存储阵列中所有行的写操作后，再使用相同的方式进行读操作。其中，tCCD时间表示每两个写命令/读命令之间的时间间隔，具体可以是指CAS命令到CAS命令之间的时延。tCCD时间可以是写命令之间的时间间隔，或者也可以是读命令之间的时间间隔。tRCD时间表示激活命令到写命令/读命令之间的延迟时间，也就是说，在发送写命令/读命令时必须与前面的激活命令有一个间隔，这个间隔被定义为tRCD，即RAS命令到CAS命令之间的时延。另外，tWR时间表示写恢复时间（WriteRecovery Time），该值用来确保在预充电发生前，写缓冲中的数据可以被正确写进存储单元中；tRP时间表示行地址预充电时间（Row Pre-charge Timing），该值用来设定在另一行地址能被激活之前，当前行需要的充电时间。但经过计算发现该模式下写完整个存储阵列的时间超过了刷新周期（例如，32ms），特别在Burn In模式下，刷新周期缩减到4ms，因此需要插入刷新命令，但是无法保证DDR5 JEDEC标准的刷新时序要求。

基于此，本公开实施例提供了一种存储器，由于目标刷新信号用于对存储阵列执行刷新操作，目标激活信号用于对存储阵列执行激活操作；而且目标刷新信号中的第一个刷新脉冲与刷新重置信号之间的时间间隔满足第一时序条件，目标刷新信号中的最后一个刷新脉冲与目标激活信号之间的时间间隔满足第二时序条件；如此，该刷新控制电路不仅实现了目标刷新信号的生成和插入，而且使得目标刷新信号都是在预设时间段内进行集中刷新，同时还能够满足刷新时序要求；另外，该刷新控制电路还能够减少刷新控制电路的面积，最终提升了存储器性能。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图2，其示出了本公开实施例提供的一种存储器的组成结构示意图。如图2所示，存储器10包括存储阵列11和刷新控制电路12，存储阵列11包括多个存储单元111，在存储阵列11中使用行地址和列地址指示存储单元111；刷新控制电路12包括命令生成模块121、计数控制模块122和逻辑处理模块123，其中：

命令生成模块121，用于接收第一时钟信号和刷新重置信号，根据第一时钟信号和刷新重置信号生成初始刷新信号；

计数控制模块122，用于接收初始刷新信号，对初始刷新信号中的刷新脉冲进行计数操作且在第一计数值满足第一预设值时，确定所接收的最后一个刷新脉冲，并生成标志信号；其中，第一计数值表示初始刷新信号中的刷新脉冲的计数值；

逻辑处理模块123，用于接收第二时钟信号、标志信号和初始刷新信号，根据第二时钟信号对初始刷新信号进行采样处理，得到采样刷新信号；以及根据采样刷新信号生成目标刷新信号，根据采样刷新信号和标志信号生成目标激活信号。

需要说明的是，在本公开实施例中，目标刷新信号用于对存储阵列11执行刷新操作，目标激活信号用于对存储阵列11执行激活操作；且目标刷新信号中的第一个刷新脉冲与刷新重置信号之间的时间间隔满足第一时序条件，且目标刷新信号中的最后一个刷新脉冲与目标激活信号之间的时间间隔满足第二时序条件。

还需要说明的是，在本公开实施例中，对于存储器10而言，可以是诸如静态随机存取存储器（Static Random Access Memory，SRAM）、动态随机存取存储器（Dynamic RandomAccess Memory，DRAM）、同步动态随机存取存储器（Synchronous Dynamic Random AccessMemory，SDRAM）、双倍数据速率同步动态随机存取存储器（Double Data Rate SDRAM，DDRSDRAM）等等，这里对此并不作具体限定。

还需要说明的是，在本公开实施例中，对于存储器10而言，其中，刷新控制电路12具体可以是一种DDR5 MBIST中刷新命令的生成与插入电路。也就是说，本公开实施例涉及集成电路设计中存储器内建自测试电路设计，特别涉及对DDR5芯片执行MBIST操作时刷新命令的生成与插入。这里，刷新控制电路12不仅可以应用于DDR5芯片中的Y-page Fast测试模式下刷新命令的生成以及插入，而且其他命令规划和产生电路及计数时序控制电路均可采用此设计，本公开实施例对此不作具体限定。

还需要说明的是，在本公开实施例中，第一时钟信号和第二时钟信号的频率相同。在一些实施例中，第一时钟信号可以是根据第二时钟信号和刷新窗口信号生成。其中，只有在刷新窗口信号指示当前时间段进行刷新操作时才会生成第一时钟信号，而且第一时钟信号的频率与第二时钟信号的频率相同；在刷新窗口信号指示当前时间段不进行刷新操作时，这时候屏蔽第一时钟信号，从而还能够达到节省功耗的目的。

还需要说明的是，在本公开实施例中，目标激活信号用于对存储阵列11执行激活操作。当目标刷新信号中的最后一个刷新脉冲与目标激活信号之间的时间间隔满足第二时序条件时，这时候会进入常规操作（Normal Operation）时间段，在该常规操作时间段内会执行激活（ACT）、读（RD）、写（WR）、预充电（PRE）等常规命令。

在一些实施例中，第一时序条件指示：目标刷新信号中的第一个刷新脉冲与刷新重置信号之间的时间间隔大于或等于第一时序值；第二时序条件指示：目标刷新信号中的最后一个刷新脉冲与目标激活信号之间的时间间隔大于或等于第二时序值。

在一些实施例中，第一时序值等于技术标准中规定的预充电时间；第二时序值等于技术标准中规定刷新命令和下一个有效命令之间的延迟时间。

需要说明的是，在本公开实施例中，第一时序值可以表示为tRP，第二时序值可以表示为tRFC。也就是说，目标刷新信号中的第一个刷新脉冲与刷新重置信号之间的时间间隔大于或等于tRP，目标刷新信号中的最后一个刷新脉冲与目标激活信号之间的时间间隔大于或等于tRFC。

还需要说明的是，在JEDEC标准中，为了确保存储在DRAM芯片中的数据不丢失，内存控制器必须以平均间隔（tREFI）发出刷新命令。但在可以应用刷新命令之前，必须对DRAM芯片的所有存储块（Bank）进行预充电并空闲至少tRP(min)时间。一旦发出刷新命令，在发出下一个有效命令之前必须有tRFC(min)的延迟时间。需要注意，这里提到的tREFI是指刷新命令之间的“平均”间隔时间。其中，tRP表示预充电时间，在应用刷新命令之前，必须对Bank进行预充电并在tRP期间处于空闲状态；tRFC表示刷新命令和下一个有效命令之间的延迟。

在一些实施例中，对于刷新控制电路12而言，参见图3，刷新控制电路12还可以包括第一选择模块124，且第一选择模块124与计数控制模块122连接，其中：

第一选择模块124，用于接收初始刷新信号、预充电信号和刷新窗口信号，根据刷新窗口信号的电平状态，将初始刷新信号或者预充电信号作为第三时钟信号发送给计数控制模块122；

其中，预充电信号用于指示对存储单元进行预充电操作，刷新窗口信号用于指示当前时间段是否进行刷新操作。

需要说明的是，在本公开实施例中，第一选择模块124可以为数据选择器（Multiplexer，MUX），对此不作具体限定。

还需要说明的是，在本公开实施例中，在刷新窗口信号为第一电平状态时，表示存储阵列中的存储单元正处于刷新时间段。这时候，可以是由初始刷新信号或预充电信号作为第三时钟信号，在计数达到相应的次数后形成刷新时间段的始终，即可生成这个刷新窗口信号。其中，预充电信号是指在常规操作时间段进行数据读写时产生的一个周期性的信号，它的作用是为了关闭存储阵列中的行。另外，JEDEC标准规定，只有关闭行，让所有存储块进入空闲状态才能执行刷新操作。

还需要说明的是，在本公开实施例中，如果当前时间段处于预设集中刷新时间，那么刷新窗口信号用于指示当前时间段进行刷新操作；如果当前时间段处于预设集中常规操作时间，那么刷新窗口信号用于指示当前时间段不进行刷新操作。

在一些实施例中，预设集中刷新时间可以为1ms，预设集中常规操作时间可以为3ms，但是不作具体限定。示例性地，这里的刷新控制电路12可以是每4ms内进行1ms的集中刷新，刷新次数为3200次。

在一些实施例中，第一选择模块124，用于在刷新窗口信号处于第一电平状态时，选择初始刷新信号作为第三时钟信号；或者，在刷新窗口信号处于第二电平状态时，选择预充电信号作为第三时钟信号；

其中，第一电平状态表示对存储单元进行刷新操作，第二电平状态表示不对存储单元进行刷新操作。

需要说明的是，在本公开实施例中，第一电平状态可以为高电平状态，如逻辑1；第二电平状态可以为低电平状态，如逻辑0，但是对此不作具体限定。

还需要说明的是，在本公开实施例中，在刷新窗口信号处于第一电平状态时，将会对存储单元进行刷新操作；即在刷新操作期间，第一选择模块124将选择初始刷新信号作为第三时钟信号。

还需要说明的是，在本公开实施例中，当刷新操作结束后，刷新窗口信号处于第二电平状态。在刷新窗口信号处于第二电平状态时，此时不对存储单元进行刷新操作；也就是说，在刷新窗口信号处于第二电平状态时，这时候对存储单元进行常规操作，在常规操作期间，第一选择模块124将选择预充电信号作为第三时钟信号。

还需要说明的是，在本公开实施例中，第一时钟信号是DRAM进行刷新操作时专用的时钟信号，而且第一时钟信号是由第二时钟信号通过刷新窗口信号生成的信号。具体地，当刷新窗口信号处于第一电平状态时，这时候会产生与第二时钟信号频率相同的第一时钟信号；但是当刷新窗口信号处于第二电平状态时，这时候会屏蔽第一时钟信号，导致命令生成模块121不启动，从而可以节省功耗。

在一些实施例中，如图3所示，计数控制模块122，还用于在初始刷新信号作为第三时钟信号时，对初始刷新信号中的刷新脉冲进行计数操作且在第一计数值满足第一预设值时，生成刷新结束信号；或者，在预充电信号作为第三时钟信号时，对预充电信号中的预充电脉冲进行计数操作且在第二计数值满足第二预设值时，生成预充电结束信号。

其中，第一计数值表示初始刷新信号中的刷新脉冲的计数值，第二计数值表示预充电信号中的预充电脉冲的计数值。

需要说明的是，在本公开实施例中，第一预设值可以为3280，第二预设值可以为2240，但是这里对此不作具体限定。

还需要说明的是，在本公开实施例中，在第一计数值满足第一预设值时，会生成刷新结束信号，这时候存储单元结束刷新操作并进入常规操作时间段；或者，在第二计数值满足第二预设值时，会生成预充电结束信号，这时候存储单元结束常规操作并进入刷新时间段。

在一些实施例中，在图3所示刷新控制电路12的基础上，参见图4，刷新控制电路12还可以包括第二选择模块125，其中：

第二选择模块125，用于接收刷新窗口信号、刷新结束信号和预充电结束信号，以及在刷新窗口信号处于第一电平状态时，选择刷新结束信号作为刷新重置信号；或者，在刷新窗口信号处于第二电平状态时，选择预充电结束信号作为刷新重置信号。

需要说明的是，在本公开实施例中，第二选择模块125可以为数据选择器，对此不作具体限定。

还需要说明的是，在本公开实施例中，当刷新窗口信号处于第一电平状态时，这时候会从刷新结束信号和预充电结束信号中选择刷新结束信号来作为刷新重置信号；或者，当刷新窗口信号处于第二电平状态时，这时候会从刷新结束信号和预充电结束信号中选择预充电结束信号来作为刷新重置信号；从而可以实现复用计数控制模块122，达到减少电路面积的目的。

在一些实施例中，在图4所示刷新控制电路12的基础上，参见图5，刷新控制电路12还可以包括第一触发器DFF1，第一触发器DFF1的时钟端用于接收刷新重置信号，第一触发器DFF1的输入端与第一触发器DFF1的第二输出端连接，第一触发器DFF1的第一输出端用于输出刷新窗口信号；

其中，第一触发器DFF1的第一输出端与第二输出端之间为反相关系，且第一触发器DFF1的第一输出端用于反映被刷新重置信号进行采样后的第一触发器DFF1的输入端的值。

需要说明的是，在本公开实施例中，第一触发器DFF1可以为D型触发器（DataFlip-Flop或Delay Flip-Flop，DFF）。其中，D型触发器是一个具有记忆功能的、具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。这里，D型触发器具有两个稳定状态，即“0”和“1”，在时钟端接收到的信号的作用下，可以从一个稳定状态翻转到另一个稳定状态。

还需要说明的是，在本公开实施例中，对于第一触发器DFF1，这里可以包括时钟端 （CK）、输入端（D）、第一输出端（Q）和第二输出端（

）；除此之外，也可以包括置位端（SET）和 复位端（RST）等，但是图中未示出。

也就是说，在本公开实施例中，当初始刷新信号中的刷新脉冲计数满足第一预设值以及预充电信号中的预充电脉冲计数满足第二预设值时，会形成刷新时间段的始终，就可以生成刷新窗口信号。

在一些实施例中，对于命令生成模块121而言，参见图6，命令生成模块121可以包括第一线性反馈移位寄存器模块1211和第一译码子模块1212，其中：

第一线性反馈移位寄存器模块1211，用于在刷新重置信号处于第一电平状态时，根据刷新重置信号对第一线性反馈移位寄存器模块1211进行初始化操作；以及在初始化操作之后，对第一时钟信号的时钟脉冲进行计数，生成第一计数信号，并将第一计数信号发送至第一译码子模块1212；

第一译码子模块1212，用于接收第一计数信号，并在第一计数信号表征的计数值满足第三预设值时，通过对第一计数信号进行译码处理，生成初始刷新信号。

需要说明的是，在本公开实施例中，在刷新重置信号处于第一电平状态时，第一线性反馈移位寄存器模块1211被初始化。具体地，在刷新重置信号处于第一电平状态时，刷新重置信号起重置作用，也就是初始化作用，这时候第一线性反馈移位寄存器模块1211被初始化。在初始化操作之后，刷新重置信号处于第二电平状态，此时第一线性反馈移位寄存器模块1211才能正常运行计数，并且将所生成的第一计数信号发送至第一译码子模块1212。

还需要说明的是，在本公开实施例中，第一电平状态可以为高电平状态，如逻辑1；第二电平状态可以为低电平状态，如逻辑0，但是对此不作具体限定。

还需要说明的是，因为刷新信号不同于常规的读写信号等，由DDR5 JEDEC标准可知，刷新信号作用期间的地址信息由内部的刷新控制器提供，所以存储器只需提供刷新信号即可，而不用提供地址信息；因此，这里的计数器选择了线性反馈移位寄存器（LinearFeedback Shift Register，LFSR），再结合相应的解码和重置（RESET）控制，便可实现任意周期的计数器。

还需要说明的是，在本公开实施例中，刷新控制电路会每4ms内进行1ms的集中刷新，刷新次数为3200次，经过计算可得初始刷新信号的时间间隔tRFC需要为315纳秒（nanosecond，ns）。另外，在本公开实施例中，单位时钟周期tCK为5ns，为了满足tRFC为315ns的要求，第一线性反馈移位寄存器模块1211可以选择6比特（6bits）的LFSR生成以63tCK，即315ns为一个周期的循环产生初始刷新信号。也就是说，第三预设值可以为63，但是第三预设值不会超过第一线性反馈移位寄存器模块1211的最大计数值。

进一步地，在一些实施例中，第一计数信号包括第一子计数信号、第二子计数信号、第三子计数信号、第四子计数信号、第五子计数信号和第六子计数信号。

对于第一线性反馈移位寄存器模块1211而言，参见图7，第一线性反馈移位寄存器模块1211包括第二触发器a1、第三触发器a2、第四触发器a3、第五触发器a4、第六触发器a5、第一异或门a6和第七触发器a7，第二触发器a1、第三触发器a2、第四触发器a3、第五触发器a4、第六触发器a5和第七触发器a7的时钟端均用于接收第一时钟信号，其中：

第二触发器a1的输入端用于接收第六子计数信号，第二触发器a1的第一输出端与第三触发器a2的输入端连接，用于输出第一子计数信号；

第三触发器a2的输入端用于接收第一子计数信号，第三触发器a2的第一输出端与第四触发器a3的输入端连接，用于输出第二子计数信号；

第四触发器a3的输入端用于接收第二子计数信号，第四触发器a3的第一输出端与第五触发器a4的输入端连接，用于输出第三子计数信号；

第五触发器a4的输入端用于接收第三子计数信号，第五触发器a4的第一输出端与第六触发器a5的输入端连接，用于输出第四子计数信号；

第六触发器a5的输入端用于接收第四子计数信号，第六触发器a5的第一输出端与第一异或门a6的第二输入端连接，用于输出第五子计数信号；

第一异或门a6的第一输入端用于接收第六子计数信号，第一异或门a6的输出端与第七触发器a7的输入端连接，第七触发器a7的第一输出端用于输出第六子计数信号。

需要说明的是，在本公开实施例中，第二触发器a1、第三触发器a2、第四触发器a3、第五触发器a4、第六触发器a5和第七触发器a7均可以为D型触发器，并且第二触发器a1、第三触发器a2、第四触发器a3、第五触发器a4、第六触发器a5和第七触发器a7的复位端均用于接收刷新重置信号。

还需要说明的是，在本公开实施例中，第一计数信号可以用CNT_R<5:0>表示。具体地，第一子计数信号可以用CNT_R<0>表示，第二子计数信号可以用CNT_R<1>表示，第三子计数信号可以用CNT_R<2>表示，第四子计数信号可以用CNT_R<3>表示，第五子计数信号可以用CNT_R<4>表示，第六子计数信号可以用CNT_R<5>表示。

还需要说明的是，在本公开实施例中，第一线性反馈移位寄存器模块1211可以是6bits LFSR；其中，6bits LFSR的方程表达式为

，其表示为第一线性反馈移位寄存器模块1211最多可以生成（/>

-1）个伪随机数。

还需要说明的是，在本公开实施例中，6bits LFSR被重置后会有一个初始状态，而后每输入一个时钟信号，就会生成一个伪随机数，即为另一个状态，所以6bits LFSR的第四个状态是指6bits LFSR生成的第四个伪随机数。可以理解地，本公开实施例可以将刷新重置信号的第一个刷新重置脉冲移位4tCK作为初始刷新信号的第一个刷新脉冲。

进一步地，在一些实施例中，对于第一译码子模块1212而言，参见图8，第一译码子模块1212，用于在第一子计数信号处于第二电平状态，第二子计数信号、第三子计数信号、第四子计数信号、第五子计数信号和第六子计数信号均处于第一电平状态时，生成的初始刷新信号为高电平。

需要说明的是，在本公开实施例中，第一电平状态可以为高电平状态，如逻辑1；第二电平状态可以为低电平状态，如逻辑0，但是对此不作具体限定。也就是说，在本公开实施例中，对于第一译码子模块1212而言，在CNT_R<5:0>为111110时，这时候生成的初始刷新信号才为高电平。

还需要说明的是，在本公开实施例中，通过第一译码子模块1212解码出6bitsLFSR的第四个状态作为初始刷新信号，此时初始刷新信号的第一个刷新脉冲与刷新重置信号的第一个刷新重置脉冲间隔4tCK，然后将初始刷新信号移位1tCK，生成目标刷新信号，此时目标刷新信号的第一个刷新脉冲与刷新重置信号的第一个刷新重置脉冲之间的时间间隔则可以满足5tCK的tRP时序要求，从而使得预充电信号到刷新脉冲之间的时序满足tRP时序要求，也就保证了常规操作切换到刷新操作时的时序要求。

在一些实施例中，如图8所示，第一译码子模块1212可以包括第一与非门U1、第二与非门U2、第一或非门U3、第一非门U4、第二或非门U5、第三与非门U6和第二非门U7，其中：

第一与非门U1的第一输入端用于接收第六子计数信号，第一与非门U1的第二输入端用于接收第五子计数信号，第一与非门U1的输出端与第一或非门U3的第一输入端连接；第二与非门U2的第一输入端用于接收第四子计数信号，第二与非门U2的第二输入端用于接收第三子计数信号，第二与非门U2的输出端与第一或非门U3的第二输入端连接，第一或非门U3的输出端与第三与非门U6的第一输入端连接；

第一非门U4的输入端用于接收第二子计数信号，第一非门U4的输出端与第二或非门U5的第一输入端连接，第二或非门U5的第二输入端用于接收第一子计数信号，第二或非门U5的输出端与第三与非门U6的第二输入端连接；

第三与非门U6的输出端与第二非门U7的输入端连接，第二非门U7的输出端用于输出初始刷新信号。

需要说明的是，在本公开实施例中，第一与非门U1的第一输入端和第二输入端、第二与非门U2的第一输入端和第二输入端、第一非门U4的输入端和第二或非门U5的第二输入端作为第一译码子模块1212的输入端，分别用于接收第六子计数信号、第五子计数信号、第四子计数信号、第三子计数信号、第二子计数信号和第一子计数信号；第二非门U7的输出端作为第一译码子模块1212的输出端，用于输出初始刷新信号。

在一些实施例中，对于计数控制模块122而言，参见图9，计数控制模块122可以包括第二线性反馈移位寄存器模块1221和第二译码子模块1222，其中：

第二线性反馈移位寄存器模块1221，用于接收第三时钟信号，对第三时钟信号的时钟脉冲进行计数，生成第二计数信号，并将第二计数信号发送至第二译码子模块1222；

第二译码子模块1222，用于接收第二计数信号，并在第二计数信号表征的计数值满足第四预设值时，通过对第二计数信号进行译码处理，生成刷新结束信号或者预充电结束信号。

需要说明的是，在本公开实施例中，第二计数信号可以用REF_CNT<11:0>表示。

还需要说明的是，在本公开实施例中，第二线性反馈移位寄存器模块1221可以是12bits LFSR。其中，第四预设值可以包括第一预设值或第二预设值，但是不论是第一预设值或第二预设值均不会超过第二线性反馈移位寄存器模块1221的最大计数值。

还需要说明的是，在本公开实施例中，在刷新窗口信号处于第一电平状态时，第二计数信号表示对初始刷新信号中的刷新脉冲进行计数操作时产生的计数信号；或者，在刷新窗口信号处于第二电平状态时，第二计数信号表示对预充电信号中的预充电脉冲进行计数操作时产生的计数信号。

还需要说明的是，在本公开实施例中，刷新控制电路会每4ms内进行1ms的集中刷新。可以理解地，在刷新操作时，通过使用第二线性反馈移位寄存器模块1221对初始刷新信号中的刷新脉冲进行计数操作来达到计时1ms的目的；在常规操作时，通过复用第二线性反馈移位寄存器模块1221对预充电信号中的预充电脉冲进行计数操作来达到计时3ms的目的。

进一步地，在一些实施例中，在图9所示计数控制模块122的基础上，参见图10，第二译码子模块1222可以包括刷新译码模块b1和预充电译码模块b2，第四预设值包括第一预设值或第二预设值；其中：

刷新译码模块b1，用于接收第二计数信号，并在第二计数信号表征的计数值满足第一预设值时，通过对第二计数信号进行译码处理，生成刷新结束信号；

预充电译码模块b2，用于接收第二计数信号，并在第二计数信号表征的计数值满足第二预设值时，通过对第二计数信号进行译码处理，生成预充电结束信号。

需要说明的是，在本公开实施例中，在第二计数信号表征的计数值满足第一预设值时，通过刷新译码模块b1生成刷新结束信号，第二线性反馈移位寄存器模块1221被初始化，存储单元进行常规操作并屏蔽初始刷新信号（即用于刷新操作的时钟）；而在第二计数信号表征的计数值满足第二预设值时，通过预充电译码模块b2生成预充电结束信号，这时候存储单元会结束常规操作并进入刷新时间段。

在一些实施例中，第一预设值与相邻刷新脉冲的间隔时间之间的乘积大于或等于预设集中刷新时间，相邻刷新脉冲的间隔时间大于第二时序值；

第二预设值与相邻预充电脉冲的间隔时间之间的乘积大于或等于预设集中常规操作时间。

需要说明的是，在本公开实施例中，第一预设值可以为3280，第二预设值可以为2240，但是对此并不作具体限定。

还需要说明的是，在本公开实施例中，预设集中刷新时间可以为1ms，预设集中常规操作时间可以为3ms；第二时序值可以为315ns。另外，在Y-page Fast模式下，预充电信号的预充电脉冲到下一个预充电脉冲的时间间隔为268tCK，也就是说，相邻预充电脉冲的间隔时间为268tCK，但是对此也不作具体限定。

在一些实施例中，如图10所示，第二译码子模块1222还可以包括激活译码模块b3，其中：

激活译码模块b3，用于接收第二计数信号，并在第二线性反馈移位寄存器模块1221进行重置时，通过对第二计数信号进行译码处理，得到标志信号。

需要说明的是，在本公开实施例中，当刷新操作结束生成刷新结束信号，并选择刷新结束信号作为刷新重置信号之后，对第二线性反馈移位寄存器模块1221的初始状态进行译码，可以生成标志信号。

还需要说明的是，在本公开实施例中，激活译码模块b3的功能是根据标志信号的电平状态，区分初始刷新信号经过采样移位后得到的采样刷新信号是作为目标刷新信号或者是作为目标激活信号输出。具体地，当标志信号处于高电平状态时，刷新控制电路输出目标激活信号，这时候进入常规操作时间段并对存储单元进行激活操作。

在一些实施例中，对于逻辑处理模块123而言，参见图11，逻辑处理模块123可以包括第一与门U8、第二与门U9和第八触发器U10，其中：

第八触发器U10的输入端用于接收初始刷新信号，第八触发器U10的时钟端用于接收第二时钟信号，第八触发器U10的第一输出端用于输出采样刷新信号；

第一与门U8的第一输入端用于接收标志信号，第一与门U8的第二输入端用于接收采样刷新信号，第一与门U8的输出端用于输出目标激活信号；

第二与门U9的第一输入端用于接收采样刷新信号，第二与门U9的第二输入端用于接收刷新窗口信号，第二与门U9的输出端用于输出目标刷新信号。

可以理解地，与门可以由与非门和非门组成。因此，在另一些实施例中，参见图12，逻辑处理模块123可以包括第八触发器U10、第四与非门U11、第三非门U12、第五与非门U13和第四非门U14，其中：

第八触发器U10的输入端用于接收初始刷新信号，第八触发器U10的时钟端用于接收第二时钟信号，第八触发器U10的第一输出端用于输出采样刷新信号；

第四与非门U11的第一输入端用于接收标志信号，第四与非门U11的第二输入端用于接收采样刷新信号，第四与非门U11的输出端与第三非门U12的输入端连接，第三非门U12的输出端用于输出目标激活信号；

第五与非门U13的第一输入端用于接收采样刷新信号，第五与非门U13的第二输入端用于接收刷新窗口信号，第五与非门U13的输出端与第四非门U14的输入端连接，第四非门U14的输出端用于输出目标刷新信号。

需要说明的是，在本公开实施例中，初始刷新信号的最后一个脉冲经过采样移位后将不会在刷新窗口信号处于第一电平状态的时间段内，而是与标志信号进行与逻辑运算生成目标激活信号。

还需要说明的是，在本公开实施例中，标志信号与采样刷新信号进行与逻辑运算生成的目标激活信号，其与目标刷新信号中的最后一个刷新脉冲之间的时间间隔满足tRFC时序要求；在进入常规操作时间段后，目标激活信号再与后续正常的激活信号结合起来即可对存储阵列进行激活操作。

本公开实施例提供了一种存储器，由于目标刷新信号用于对存储阵列执行刷新操作，目标激活信号用于对存储阵列执行激活操作；而且目标刷新信号中的第一个刷新脉冲与刷新重置信号之间的时间间隔满足第一时序条件，目标刷新信号中的最后一个刷新脉冲与目标激活信号之间的时间间隔满足第二时序条件；如此，该刷新控制电路不仅实现了目标刷新信号的生成和插入，而且使得目标刷新信号都是在预设时间段内进行集中刷新，同时还能够满足刷新时序要求；另外，该刷新控制电路还能够减少刷新控制电路的面积，最终提升了存储器性能。

本公开的另一实施例中，基于前述实施例所述的存储器10，在插入刷新命令时为了最大程度的减少电路面积并满足JEDEC标准的时序要求，图13示出了本公开实施例提供的一种刷新控制电路的详细结构示意图一。如图13所示，刷新控制电路12可以包括命令生成模块221、计数控制模块222、第一选择模块223和第二选择模块224。

其中，命令生成模块221可以由第一线性反馈移位寄存器模块和第一译码子模块，即由6bits LFSR和第一译码子模块组成；计数控制模块222可以由第二线性反馈移位寄存器模块和第二译码子模块，即由12bits LFSR和第二译码子模块组成；具体连接关系详见图13。另外，第一选择模块223可以用MUX1表示，第二选择模块224可以用MUX2表示，第一时钟信号可以用CKR表示，刷新重置信号可以用RST_REF表示，初始刷新信号可以用REF表示，预充电信号可以用BIST_PRE表示，刷新窗口信号可以用REF_WINDOW表示，第三时钟信号可以用REF_CLK表示，刷新结束信号可以用REF_END表示，预充电结束信号可以用PRE_END表示。

需要说明的是，如图13所示，单位时钟周期tCK为5ns，为满足JEDEC标准的要求可以选择第一线性反馈移位寄存器模块生成以63tCK，即315ns为一个周期的循环产生REF信号；再以第二线性反馈移位寄存器模块作为REF信号的计数器，并且以REF信号作为时钟信号，在第二线性反馈移位寄存器模块计数到3280次后通过相应的译码电路（即第二译码子模块）生成REF_END信号，并初始化所有的LFSR（即第一线性反馈移位寄存器模块和第二线性反馈移位寄存器模块）；随后进入常规操作并关闭命令生成模块221的时钟，避免继续产生REF信号。

同理，在常规操作时间段，可以通过复用第二线性反馈移位寄存器模块计数BIST_PRE信号的次数来达到计时3ms的目的，由于Y-page Fast模式下BIST_PRE信号的脉冲到下一个BIST_PRE信号的脉冲的时间间隔为268tCK；通过计算，当第二线性反馈移位寄存器模块计数达到2240次后则生成PRE_END信号，可以结束常规操作进入刷新时间段。

进一步地，在一些实施例中，在图13所示刷新控制电路12的基础上，图14示出了本公开实施例提供的一种刷新控制电路的详细结构示意图二。如图14所示，刷新控制电路12可以包括命令生成模块、计数控制模块、第一选择模块223、第二选择模块224、第一触发器225、第八触发器226、第四与非门227、第三非门228、第五与非门229和第四非门230。

其中，命令生成模块由第一线性反馈移位寄存器模块2211和第一译码子模块2212组成；计数控制模块由第二线性反馈移位寄存器模块2221和第二译码子模块2222组成；第二译码子模块2222包括刷新译码模块c1、预充电译码模块c2和激活译码模块c3；第八触发器226、第四与非门227、第三非门228、第五与非门229和第四非门230组成逻辑处理模块；具体连接关系详见图14。另外，第一计数信号可以用CNT_R<5:0>表示，第二计数信号可以用REF_CNT<11:0>表示，标志信号可以用REF_ACT表示，第二时钟信号可以用BIST_CLK表示，采样刷新信号可以用BIST_REF0表示，目标刷新信号可以用BIST_REF表示，目标激活信号可以用BIST_ACT1表示。

需要说明的是，如图14所示，第一线性反馈移位寄存器模块2211用于接收CKR信号，生成CNT_R<5:0>信号，并将CNT_R<5:0>信号发送至第一译码子模块2212；第一译码子模块2212用于接收CNT_R<5:0>信号，并在CNT_R<5:0>信号表征的计数值满足第三预设值时，通过对CNT_R<5:0>信号进行译码处理，生成REF信号。第一选择模块223用于接收REF信号、BIST_PRE信号和REF_WINDOW信号，并根据REF_WINDOW信号的电平状态，将REF信号或者BIST_PRE信号作为REF_CLK信号发送给第二线性反馈移位寄存器模块2221。第二线性反馈移位寄存器模块2221用于接收REF_CLK信号，对REF_CLK信号的时钟脉冲进行计数，生成REF_CNT<11:0>信号，并将REF_CNT<11:0>信号发送至第二译码子模块2222；第二译码子模块2222用于接收REF_CNT<11:0>信号，并生成REF_END信号、PRE_END信号或者REF_ACT信号。第二选择模块224用于接收REF_WINDOW信号、REF_END信号和PRE_END信号，以及在REF_WINDOW信号处于高电平状态时，选择REF_END信号作为RST_REF信号；或者，在REF_WINDOW信号处于低电平状态时，选择PRE_END信号作为RST_REF信号。第一触发器225的时钟端用于接收RST_REF信号，第一触发器225的第一输出端用于输出REF_WINDOW信号。第三非门228的输出端用于输出BIST_ACT1信号，第四非门230的输出端用于输出BIST_REF信号。

还需要说明的是，如图14所示，在刷新时间段，此时在REF_WINDOW信号处于高电平状态，即REF_WINDOW信号有效时，CKR信号有效，其可以作为刷新操作的时钟，用于对存储阵列进行集中刷新操作；在这种情况下，选择REF信号作为REF_CLK信号，选择REF_END信号作为RST_REF信号。当刷新操作结束后，REF_WINDOW信号可以由高电平状态变换为低电平状态（即刷新窗口关闭），这时候对存储阵列进行常规操作。其中，REF信号的最后一个刷新脉冲在经过一个单位时钟周期的移位操作后，该刷新脉冲将不再处于刷新窗口的范围，而是与REF_ACT信号进行与逻辑运算生成BIST_ACT1信号；在常规操作期间，可以选择BIST_PRE信号作为REF_CLK信号，当计数结束后生成PRE_END信号作为RST_REF信号，此时会重新进入刷新窗口，即再次对存储阵列进行集中刷新操作。

基于图13和图14所示的刷新控制电路12，其对应的信号时序可以如图15所示。如图15所示，在预设集中刷新时间1ms内，REF_WINDOW信号处于高电平状态，CKR信号有效，这时候CKR信号可以源源不断的产生脉冲，作为刷新操作的时钟；在预设集中常规操作时间3ms内，REF_WINDOW信号处于低电平状态，CK信号有效，这时候CK信号可以源源不断的产生脉冲，作为常规操作的时钟。另外，为了满足JEDEC的时序要求，BIST_REF信号中相邻两个脉冲之间的时间间隔（即刷新间隔）为tRFC，BIST_REF信号的第一个刷新脉冲与RST_REF信号的第一个刷新重置脉冲之间的时间间隔为tRP，BIST_REF信号的最后一个刷新脉冲与BIST_ACT信号的时间间隔为tRFC。

具体来说，在图15中，在1ms的刷新时间段内，通过第一线性反馈移位寄存器模块2211和第一译码子模块2212可以产生REF信号的刷新脉冲，将REF信号的刷新脉冲移位一个单位时钟周期（1T），并与REF_WINDOW信号进行与逻辑运算后，可以得到BIST_REF信号的刷新脉冲，其表示在刷新时间段内的真实刷新命令，用于对存储阵列进行集中刷新操作；在这个时间段内，REF_ACT信号处于低电平，同时根据BIST_CLK信号对REF信号进行采样处理，生成BIST_REF0信号，而且BIST_REF0信号与REF信号之间的时间间隔为一个单位时钟周期；直至在REF信号的最后一个刷新脉冲发出时会生成REF_END信号，也即刷新重置信号RST_REF；此时初始化所有的LFSR，根据RST_REF信号可以生成处于高电平状态的REF_ACT信号；将REF_ACT信号与BIST_REF0信号进行与逻辑运算，便可生成满足tRFC时序要求的BIST_ACT1信号，再与后续正常的激活信号BIST_ACT结合起来对存储阵列进行激活操作。其中，需要注意的是，为了使得最后一个真实的刷新脉冲BIST_REF到进入常规操作时间段的激活信号BIST_ACT之间满足tRFC要求，REF信号会多生成一个刷新脉冲，这个刷新脉冲并不作BIST_REF使用，而是用于产生BIST_ACT1信号，这样就可以满足JEDEC规定的刷新命令到常规命令之间的时间间隔不小于tRFC，即刷新间隔。

随后，进入常规操作时间段并关闭刷新电路的时钟，在3ms的常规操作时间段内，首先通过BIST_ACT信号的第一个脉冲激活存储阵列中的一个行，在经过第一时间段（如图15中所示的263T）后生成BIST_PRE信号，用于对存储阵列进行预充电操作；其中，在第一时间段内，需要对该行中的所有列进行写操作/读操作，在所有列全部遍历完成之后，并且还需要经过tWR时间才会生成BIST_PRE信号；然后再经过tRP时间后生成BIST_ACT信号的第二个脉冲，用于激活存储阵列中的下一个行；这里，tWR时间表示写恢复时间（Write RecoveryTime），该值用来确保在预充电发生前，写缓冲中的数据可以被正确写进存储单元中；tRP时间表示行地址预充电时间（Row Precharge Timing），该值用来设定在另一行地址能被激活之前，当前行需要的充电时间（如图15中所示的5T）。

这样，依次类推，直至针对BIST_PRE信号的计时3ms时，这时候会生成PRE_END信号，再生成刷新重置信号RST_REF；然后结束常规操作时间段并进入刷新时间段。

另外，需要注意的是，BIST_ACT信号的相邻两个脉冲之间的时间间隔为268个单位时钟周期（268T），即BIST_PRE信号的相邻两个脉冲之间的时间间隔也为268个单位时钟周期。另外，常规操作结束之后生成的RST_REF信号与REF信号的第一个刷新脉冲之间的时间间隔为四个单位时钟周期（4T），但是作为真实的刷新信号BIST_REF是由REF信号的刷新脉冲进行一个单位时钟周期的移位生成的，因此，RST_REF信号与真实的刷新信号BIST_REF的第一个刷新脉冲之间的时间间隔满足tRP时间（即5T），也就能够满足BIST_PRE信号的最后一个预充电脉冲到BIST_REF信号的第一个刷新脉冲之间的时间间隔大于tRP。

本实施例提供了一种存储器，通过上述实施例对前述实施例的具体实现进行了详细阐述，从中可以看出，本实施例的技术方案涉及集成电路设计中存储器内建自测试电路设计，特别涉及对DDR5芯片执行MBIST操作时刷新命令的生成与插入。通过对刷新控制电路中刷新命令的插入设计，可以使其在满足JEDEC标准规定的时序前提下，使用尽可能少的器件，减少电路面积。

在本公开的又一实施例中，参见图16，其示出了本公开实施例提供的一种刷新控制方法的流程示意图。如图16所示，该方法可以包括：

S301、通过命令生成模块接收第一时钟信号和刷新重置信号，根据第一时钟信号和刷新重置信号生成初始刷新信号。

S302、通过计数控制模块接收初始刷新信号，对初始刷新信号中的刷新脉冲进行计数操作且在第一计数值满足第一预设值时，确定所接收的最后一个刷新脉冲，并生成标志信号。

S303、通过逻辑处理模块接收第二时钟信号、标志信号和初始刷新信号，根据第二时钟信号对初始刷新信号进行采样处理，得到采样刷新信号；以及根据采样刷新信号生成目标刷新信号，根据采样刷新信号和标志信号生成目标激活信号。

需要说明的是，在本公开实施例中，第一计数值表示初始刷新信号中的刷新脉冲的计数值；目标刷新信号用于对存储阵列执行刷新操作，目标激活信号用于对存储阵列执行激活操作；且目标刷新信号中的第一个刷新脉冲与刷新重置信号之间的时间间隔满足第一时序条件，且目标刷新信号中的最后一个刷新脉冲与目标激活信号之间的时间间隔满足第二时序条件。

还需要说明的是，在本公开实施例中，该刷新控制方法可以应用于前述实施例所述的存储器10。该存储器可以进行MBIST测试，其中，本公开实施例主要是涉及集成电路中存储器内建自测试电路的设计，尤其是涉及DDR5芯片中Y-page Fast测试模式的电路设计。

在一些实施例中，刷新控制电路还包括第一选择模块，且第一选择模块与计数控制模块连接，该方法还可以包括：

通过第一选择模块接收初始刷新信号、预充电信号和刷新窗口信号，根据刷新窗口信号的电平状态，将初始刷新信号或者预充电信号作为第三时钟信号发送给计数控制模块；

其中，预充电信号用于指示对存储单元进行预充电操作，刷新窗口信号用于指示当前时间段是否进行刷新操作。

在一些实施例中，刷新控制电路还包括第二选择模块，该方法还可以包括：

通过第二选择模块接收刷新窗口信号、刷新结束信号和预充电结束信号，以及在刷新窗口信号处于第一电平状态时，选择刷新结束信号作为刷新重置信号；或者，在刷新窗口信号处于第二电平状态时，选择预充电结束信号作为刷新重置信号。

在一些实施例中，命令生成模块包括第一线性反馈移位寄存器模块和第一译码子模块，该方法还可以包括：

通过第一线性反馈移位寄存器模块在刷新重置信号处于第一电平状态时，对第一时钟信号的时钟脉冲进行计数，生成第一计数信号，并将第一计数信号发送至第一译码子模块；

通过第一译码子模块接收第一计数信号，并在第一计数信号表征的计数值满足第三预设值时，通过对第一计数信号进行译码处理，生成初始刷新信号。

在一些实施例中，计数控制模块包括第二线性反馈移位寄存器模块和第二译码子模块，该方法还可以包括：

通过第二线性反馈移位寄存器模块接收第三时钟信号，对第三时钟信号的时钟脉冲进行计数，生成第二计数信号，并将第二计数信号发送至第二译码子模块；

通过第二译码子模块接收第二计数信号，并在第二计数信号表征的计数值满足第四预设值时，通过对第二计数信号进行译码处理，生成刷新结束信号或者预充电结束信号。

进一步地，在本公开实施例中，这里还提供了一种刷新控制方法，该方法还可以包括：

对存储阵列中的存储单元写入第一数据；

对存储阵列中的存储单元进行数据读取，得到第二数据；

根据第一数据和第二数据，确定第一存储部分是否发生故障。

进一步地，还可以将存储阵列划分为多部分，以下为将存储阵列划分为两部分进行举例。在一些实施例中，该方法还可以包括：

对存储阵列中的第一存储部分写入第一数据；对存储阵列中的第一存储部分进行数据读取，得到第二数据；

在第一存储部分的数据读取结束后，对存储阵列中的第二存储部分写入第三数据；对存储阵列中的第二存储部分进行数据读取，得到第四数据；

根据第一数据和第二数据，确定第一存储部分是否发生故障；以及根据第三数据和第四数据，确定第二存储部分是否发生故障。

也就是说，对于第一存储部分的测试，可以是先写入第一数据，然后再进行读取，得到第二数据；如果写入的第一数据与读出的第二数据一致，那么可以说明第一存储部分中的存储单元均未发生故障；同理，对于第二存储部分的测试，可以是先写入第三数据，然后再进行读取，得到第四数据；如果写入的第三数据与读出的第四数据一致，那么可以说明第二存储部分中的存储单元均未发生故障。

本公开实施例提供了一种刷新控制方法，具体提供了一种DDR5 MBIST中刷新命令的生成与插入的方法。通过命令生成模块接收第一时钟信号和刷新重置信号，根据第一时钟信号和刷新重置信号生成初始刷新信号；通过计数控制模块接收初始刷新信号，对初始刷新信号中的刷新脉冲进行计数操作且在第一计数值满足第一预设值时，确定所接收的最后一个刷新脉冲，并生成标志信号；通过逻辑处理模块接收第二时钟信号、标志信号和初始刷新信号，根据第二时钟信号对初始刷新信号进行采样处理，得到采样刷新信号；以及根据采样刷新信号生成目标刷新信号，根据采样刷新信号和标志信号生成目标激活信号。这样，利用该刷新控制电路，不仅实现了目标刷新信号的生成和插入，而且使得目标刷新信号都是在预设时间段内进行集中刷新，同时还能够满足刷新时序要求；另外，该刷新控制电路还能够减少刷新控制电路的面积，最终提升了存储器性能。

以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种存储器，其特征在于，所述存储器包括存储阵列和刷新控制电路，所述存储阵列包括多个存储单元，在所述存储阵列中使用行地址和列地址指示所述存储单元；所述刷新控制电路包括命令生成模块、计数控制模块和逻辑处理模块，其中：

所述命令生成模块，用于接收第一时钟信号和刷新重置信号，根据所述第一时钟信号和所述刷新重置信号生成初始刷新信号；

所述计数控制模块，用于接收所述初始刷新信号，对所述初始刷新信号中的刷新脉冲进行计数操作且在第一计数值满足第一预设值时，确定所接收的最后一个刷新脉冲，并生成标志信号；其中，所述第一计数值表示所述初始刷新信号中的刷新脉冲的计数值；

所述逻辑处理模块，用于接收第二时钟信号、所述标志信号和所述初始刷新信号，根据所述第二时钟信号对所述初始刷新信号进行采样处理，得到采样刷新信号；以及根据所述采样刷新信号生成目标刷新信号，根据所述采样刷新信号和所述标志信号生成目标激活信号；

其中，所述目标刷新信号用于对所述存储阵列执行刷新操作，所述目标激活信号用于对所述存储阵列执行激活操作；且所述目标刷新信号中的第一个刷新脉冲与所述刷新重置信号之间的时间间隔满足第一时序条件，且所述目标刷新信号中的最后一个刷新脉冲与所述目标激活信号之间的时间间隔满足第二时序条件。

2.根据权利要求1所述的存储器，其特征在于，

所述第一时序条件指示：所述目标刷新信号中的第一个刷新脉冲与所述刷新重置信号之间的时间间隔大于或等于第一时序值；

所述第二时序条件指示：所述目标刷新信号中的最后一个刷新脉冲与所述目标激活信号之间的时间间隔大于或等于第二时序值。

3.根据权利要求2所述的存储器，其特征在于，

所述第一时序值等于技术标准中规定的预充电时间；

所述第二时序值等于技术标准中规定刷新命令和下一个有效命令之间的延迟时间。

4.根据权利要求2所述的存储器，其特征在于，所述刷新控制电路还包括第一选择模块，且所述第一选择模块与所述计数控制模块连接，其中：

所述第一选择模块，用于接收所述初始刷新信号、预充电信号和刷新窗口信号，根据所述刷新窗口信号的电平状态，将所述初始刷新信号或者所述预充电信号作为第三时钟信号发送给所述计数控制模块；

其中，所述预充电信号用于指示对所述存储单元进行预充电操作，所述刷新窗口信号用于指示当前时间段是否进行刷新操作。

5.根据权利要求4所述的存储器，其特征在于，

所述第一选择模块，用于在所述刷新窗口信号处于第一电平状态时，选择所述初始刷新信号作为所述第三时钟信号；或者，在所述刷新窗口信号处于第二电平状态时，选择所述预充电信号作为所述第三时钟信号；

其中，所述第一电平状态表示对所述存储单元进行刷新操作，所述第二电平状态表示不对所述存储单元进行刷新操作。

6.根据权利要求4所述的存储器，其特征在于，

所述计数控制模块，还用于在所述初始刷新信号作为所述第三时钟信号时，对所述初始刷新信号中的刷新脉冲进行计数操作且在所述第一计数值满足第一预设值时，生成刷新结束信号；或者，在所述预充电信号作为所述第三时钟信号时，对所述预充电信号中的预充电脉冲进行计数操作且在第二计数值满足第二预设值时，生成预充电结束信号；

其中，所述第二计数值表示所述预充电信号中的预充电脉冲的计数值。

7.根据权利要求6所述的存储器，其特征在于，所述刷新控制电路还包括第二选择模块，其中：

所述第二选择模块，用于接收所述刷新窗口信号、所述刷新结束信号和所述预充电结束信号，以及在所述刷新窗口信号处于第一电平状态时，选择所述刷新结束信号作为所述刷新重置信号；或者，在刷新窗口信号处于第二电平状态时，选择所述预充电结束信号作为所述刷新重置信号。

8.根据权利要求7所述的存储器，其特征在于，所述刷新控制电路还包括第一触发器，所述第一触发器的时钟端用于接收所述刷新重置信号，所述第一触发器的输入端与所述第一触发器的第二输出端连接，所述第一触发器的第一输出端用于输出所述刷新窗口信号；

其中，所述第一触发器的第一输出端与第二输出端之间为反相关系，且所述第一触发器的第一输出端用于反映被所述刷新重置信号进行采样后的所述第一触发器的输入端的值。

9.根据权利要求1所述的存储器，其特征在于，所述命令生成模块包括第一线性反馈移位寄存器模块和第一译码子模块，其中：

所述第一线性反馈移位寄存器模块，用于在所述刷新重置信号处于第一电平状态时，根据所述刷新重置信号对所述第一线性反馈移位寄存器模块进行初始化操作；以及在所述初始化操作之后，对所述第一时钟信号的时钟脉冲进行计数，生成第一计数信号，并将所述第一计数信号发送至所述第一译码子模块；

所述第一译码子模块，用于接收所述第一计数信号，并在所述第一计数信号表征的计数值满足第三预设值时，通过对所述第一计数信号进行译码处理，生成所述初始刷新信号。

10.根据权利要求9所述的存储器，其特征在于，所述第一计数信号包括第一子计数信号、第二子计数信号、第三子计数信号、第四子计数信号、第五子计数信号和第六子计数信号；

所述第一线性反馈移位寄存器模块包括第二触发器、第三触发器、第四触发器、第五触发器、第六触发器、第七触发器和第一异或门，所述第二触发器、所述第三触发器、所述第四触发器、所述第五触发器、所述第六触发器和所述第七触发器的时钟端均用于接收所述第一时钟信号，其中：

所述第二触发器的输入端用于接收所述第六子计数信号，所述第二触发器的第一输出端与所述第三触发器的输入端连接，用于输出所述第一子计数信号；

所述第三触发器的输入端用于接收所述第一子计数信号，所述第三触发器的第一输出端与所述第四触发器的输入端连接，用于输出所述第二子计数信号；

所述第四触发器的输入端用于接收所述第二子计数信号，所述第四触发器的第一输出端与所述第五触发器的输入端连接，用于输出所述第三子计数信号；

所述第五触发器的输入端用于接收所述第三子计数信号，所述第五触发器的第一输出端与所述第六触发器的输入端连接，用于输出所述第四子计数信号；

所述第六触发器的输入端用于接收所述第四子计数信号，所述第六触发器的第一输出端与所述第一异或门的第二输入端连接，用于输出所述第五子计数信号；

所述第一异或门的第一输入端用于接收所述第六子计数信号，所述第一异或门的输出端与所述第七触发器的输入端连接，所述第七触发器的第一输出端用于输出所述第六子计数信号。

11.根据权利要求10所述的存储器，其特征在于，

所述第一译码子模块，用于在所述第一子计数信号处于第二电平状态，所述第二子计数信号、所述第三子计数信号、所述第四子计数信号、所述第五子计数信号和所述第六子计数信号均处于第一电平状态时，生成的所述初始刷新信号为高电平。

12.根据权利要求11所述的存储器，其特征在于，所述第一译码子模块包括第一与非门、第二与非门、第一或非门、第一非门、第二或非门、第三与非门和第二非门，其中：

所述第一与非门的第一输入端用于接收所述第六子计数信号，所述第一与非门的第二输入端用于接收所述第五子计数信号，所述第一与非门的输出端与所述第一或非门的第一输入端连接；所述第二与非门的第一输入端用于接收所述第四子计数信号，所述第二与非门的第二输入端用于接收所述第三子计数信号，所述第二与非门的输出端与所述第一或非门的第二输入端连接，所述第一或非门的输出端与所述第三与非门的第一输入端连接；

所述第一非门的输入端用于接收所述第二子计数信号，所述第一非门的输出端与所述第二或非门的第一输入端连接，所述第二或非门的第二输入端用于接收所述第一子计数信号，所述第二或非门的输出端与所述第三与非门的第二输入端连接；

所述第三与非门的输出端与所述第二非门的输入端连接，所述第二非门的输出端用于输出所述初始刷新信号。

13.根据权利要求6所述的存储器，其特征在于，所述计数控制模块包括第二线性反馈移位寄存器模块和第二译码子模块，其中：

所述第二线性反馈移位寄存器模块，用于接收所述第三时钟信号，对所述第三时钟信号的时钟脉冲进行计数，生成第二计数信号，并将所述第二计数信号发送至所述第二译码子模块；

所述第二译码子模块，用于接收所述第二计数信号，并在所述第二计数信号表征的计数值满足第四预设值时，通过对所述第二计数信号进行译码处理，生成所述刷新结束信号或者所述预充电结束信号。

14.根据权利要求13所述的存储器，其特征在于，所述第二译码子模块包括刷新译码模块和预充电译码模块，所述第四预设值包括所述第一预设值或所述第二预设值；其中：

所述刷新译码模块，用于接收所述第二计数信号，并在所述第二计数信号表征的计数值满足所述第一预设值时，通过对所述第二计数信号进行译码处理，生成所述刷新结束信号；

所述预充电译码模块，用于接收所述第二计数信号，并在所述第二计数信号表征的计数值满足所述第二预设值时，通过对所述第二计数信号进行译码处理，生成所述预充电结束信号。

15.根据权利要求14所述的存储器，其特征在于，

所述第一预设值与相邻刷新脉冲的间隔时间之间的乘积大于或等于预设集中刷新时间，所述相邻刷新脉冲的间隔时间大于所述第二时序值；

所述第二预设值与相邻预充电脉冲的间隔时间之间的乘积大于或等于预设集中常规操作时间。

16.根据权利要求15所述的存储器，其特征在于，所述第二译码子模块还包括激活译码模块，其中：

所述激活译码模块，用于接收所述第二计数信号，并在所述第二线性反馈移位寄存器模块进行重置时，通过对所述第二计数信号进行译码处理，得到所述标志信号。

17.根据权利要求4所述的存储器，其特征在于，所述逻辑处理模块包括第八触发器、第一与门和第二与门，其中：

所述第八触发器的输入端用于接收所述初始刷新信号，所述第八触发器的时钟端用于接收所述第二时钟信号，所述第八触发器的第一输出端用于输出所述采样刷新信号；

所述第一与门的第一输入端用于接收所述标志信号，所述第一与门的第二输入端用于接收所述采样刷新信号，所述第一与门的输出端用于输出所述目标激活信号；

所述第二与门的第一输入端用于接收所述采样刷新信号，所述第二与门的第二输入端用于接收所述刷新窗口信号，所述第二与门的输出端用于输出所述目标刷新信号。

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