KR100957065B1 - 반도체 메모리, 반도체 메모리의 테스트 방법 및 시스템 - Google Patents

반도체 메모리, 반도체 메모리의 테스트 방법 및 시스템 Download PDF

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Abstract

본 발명은 테스트 효율을 향상시키고, 테스트 비용을 삭감하는 것을 목적으로 한다.
어드레스 전환 회로는 제1 동작 모드 중에, 제1 어드레스 단자군에 공급되는 로우 어드레스 신호 및 제2 어드레스 단자군에 공급되는 칼럼 어드레스 신호를 받는다. 또한, 어드레스 전환 회로는 제2 동작 모드 중에, 제2 어드레스 단자군에 공급되는 로우 어드레스 신호를 받고, 그 후 제2 어드레스 단자군에 공급되는 칼럼 어드레스 신호를 받는다. 받은 로우 어드레스 신호 및 칼럼 어드레스 신호는 로우 디코더 및 칼럼 디코더에 공급된다. 반도체 메모리의 동작 테스트를 제2 동작 모드로 실시함으로써, 한번에 테스트할 수 있는 반도체 메모리의 수를 늘릴 수 있다. 다른 반도체 메모리의 테스트 자산을 이용하여, 반도체 메모리를 테스트하는 것이 가능하게 된다. 이 결과, 테스트 효율을 향상할 수 있고, 테스트 비용을 삭감할 수 있다.

Description

반도체 메모리, 반도체 메모리의 테스트 방법 및 시스템{SEMICONDUCTOR MEMORY, TEST METHOD OF SEMICONDUCTOR MEMORY, AND SYSTEM}
본 발명은 로우 어드레스 신호 및 칼럼 어드레스 신호를 받아 동작하는 반도체 메모리에 관한 것이다.
의사 SRAM 등의 반도체 메모리는 DRAM의 메모리 셀(다이내믹 메모리 셀)을 가지며, 메모리 셀의 리프레시 동작을 내부에서 자동적으로 실행함으로써 SRAM으로서 동작한다. 의사 SRAM은 판독 동작 또는 기록 동작을 실행하지 않는 기간에, CPU 등의 컨트롤러에 인식되지 않고 리프레시 동작을 실행한다. 리프레시 동작은 의사 SRAM의 내부에서 주기적으로 발생하는 내부 리프레시 요구에 응답하여, 내부 어드레스 카운터로 생성되는 어드레스 신호를 이용하여 실행된다(예컨대 특허문헌 1 참조.).
[특허문헌 1] 일본 특허 공개 평1-125796호 공보
의사 SRAM의 메모리 코어는 DRAM의 메모리 코어와 동일한 구조를 갖고 있고, 메모리 코어는 DRAM으로서 동작한다. 이 때문에 DRAM과 의사 SRAM이 제조되는 경우에, DRAM과 동일한 프로그램을 의사 SRAM의 테스트에 사용할 수 있으면, 테스트 효율은 향상한다. 특히 매트릭스형으로 배치되는 메모리 셀에 소정의 데이터 패턴을 기록하기 위한 테스트 패턴은 메모리 코어의 레이아웃 구조에 의존하여 설계된다. 이 때문에 동일한 구조의 메모리 코어를 갖는 의사 SRAM과 DRAM에서, 각각 테스트 패턴을 설계하는 것은 낭비이다.
그러나 의사 SRAM에서는, 로우 어드레스 신호와 칼럼 어드레스 신호는 액세스 커맨드와 함께 서로 상이한 단자를 통해 동시에 공급된다(어드레스 논 멀티플렉스 방식). 한편 DRAM에서는, 로우 어드레스 신호와 칼럼 어드레스 신호는 공통의 어드레스 단자로부터 순차적으로 공급된다(어드레스 멀티플렉스 방식). 따라서 종래, DRAM의 테스트 패턴을 의사 SRAM의 테스트에 이용할 수 없었다.
본 발명의 목적은 다른 반도체 메모리의 테스트 자산을 이용하여, 반도체 메모리를 테스트 가능하게 함으로써, 테스트 효율을 향상시키고, 테스트 비용을 삭감하는 것이다.
본 발명의 하나의 형태에서는, 메모리 코어는, 복수의 메모리 셀, 메모리 셀에 접속된 복수의 워드선, 메모리 셀에 접속된 복수의 비트선, 로우 어드레스 신호 에 따라서 워드선을 선택하는 로우 디코더, 및 칼럼 어드레스 신호에 따라서 비트선을 선택하는 칼럼 디코더를 포함한다. 어드레스 전환 회로는 제1 동작 모드 중에, 제1 어드레스 단자군에 공급되는 로우 어드레스 신호 및 제2 어드레스 단자군에 공급되는 칼럼 어드레스 신호를 받고, 받은 로우 어드레스 신호 및 칼럼 어드레스 신호를 로우 디코더 및 칼럼 디코더에 공급한다. 또한 어드레스 전환 회로는 제2 동작 모드 중에, 제2 어드레스 단자군에 공급되는 로우 어드레스 신호를 받고, 그 후, 제2 어드레스 단자군에 공급되는 칼럼 어드레스 신호를 받으며, 받은 로우 어드레스 신호 및 칼럼 어드레스 신호를 로우 디코더 및 칼럼 디코더에 공급한다.
제2 동작 모드에서는, 어드레스를 받기 위해 필요한 어드레스 단자의 수는, 제1 동작 모드에 비해 적다. 이 때문에 반도체 메모리의 동작 테스트를 제2 동작 모드에서 실시함으로써, 한번에 테스트할 수 있는 반도체 메모리의 수를 늘릴 수 있다. 또한, 로우 어드레스 신호 및 칼럼 어드레스 신호를 동일한 어드레스 단자로 순차적으로 받아 동작하는 다른 반도체 메모리의 테스트 자산을 이용하여, 반도체 메모리를 테스트하는 것이 가능하게 된다. 이 결과, 테스트 효율을 향상할 수 있고, 테스트 비용을 삭감할 수 있다. 예컨대 반도체 메모리의 테스트에서는, 우선 반도체 메모리는 제2 동작 모드로 설정된다. 다음에 로우 어드레스 신호 및 칼럼 어드레스 신호가 순차적으로 제2 어드레스 단자군에 공급되고, 반도체 메모리의 동작 테스트가 실시된다. 예컨대 제1 동작 모드는 통상 동작 모드이고, 제2 동작 모드는 테스트 모드이다. 예컨대 반도체 메모리는 반도체 메모리를 액세스하는 컨트롤러와 함께 시스템을 구성한다.
본 발명에서는 다른 반도체 메모리의 테스트 자산을 이용하여, 반도체 메모리를 테스트할 수 있기 때문에, 테스트 효율을 향상할 수 있고, 테스트 비용을 삭감할 수 있다.
(실시예)
이하, 실시형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 도시한 신호선은 복수개로 구성되어 있다. 또한 굵은 선이 접속되어 있는 블록의 일부는, 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 선두에 "/"가 붙어 있는 신호 및 말미에 "X"가 붙어 있는 신호는 부논리를 나타내고 있다. 말미에 "Z"가 붙어 있는 신호는 정논리를 나타내고 있다. 도면 중의 이중 원은 외부 단자(패드)를 나타내고 있다. 도면 중의 이중 사각 표시는 반도체 메모리가 웨이퍼 상태일 때에 전압이 공급되는 테스트 단자(패드)이다.
도 1은 제1 실시형태를 도시하고 있다. 반도체 메모리(MEM)는 예컨대 의사 SRAM이다. 의사 SRAM은 DRAM의 메모리 셀을 가지며, SRAM의 인터페이스를 갖는다. 반도체 메모리(MEM)는 메모리 코어 및 어드레스 전환 회로를 갖고 있다. 메모리 코어는, 복수의 메모리 셀(MC), 메모리 셀(MC)에 접속된 복수의 워드선(WL), 메모리 셀(MC)에 접속된 복수의 비트선(BL, /BL), 로우 어드레스 신호(RAD)에 따라서 워드선(WL)을 선택하는 로우 디코더(RDEC), 및 칼럼 어드레스 신호(CAD)에 따라서 비트선(BL, /BL)을 선택하는 칼럼 디코더(CDEC)를 갖는다. 어드레스 전환 회로는, 모드 신호(CIFZ)가 제1 동작 모드를 나타낼 때에, 제1 어드레스 단자군(ADa)에 공급되는 로우 어드레스 신호(RAD)(AD9-15) 및 제2 어드레스 단자군(ADb)에 공급되는 칼럼 어드레스 신호(CAD)(AD0-8)를 받고, 받은 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD)를 로우 디코더(RDEC) 및 칼럼 디코더(CDEC)에 공급한다. 또한 어드레스 전환 회로는, 모드 신호(CIFZ)가 제2 동작 모드를 나타낼 때에, 제2 어드레스 단자군(ADb)에 공급되는 로우 어드레스 신호(RAD)(AD0-8)를 받고, 그 후 제2 어드레스 단자군(ADb)에 공급되는 칼럼 어드레스 신호(CAD)(AD0-8)를 받으며, 받은 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD)를 로우 디코더(RDEC) 및 칼럼 디코더(CDEC)에 공급한다. 제2 동작 모드에서는 어드레스(AD)를 받기 위해 필요한 어드레스 단자의 수는 적다.
제1 실시형태에서는, 예컨대 메모리(MEM)의 동작 테스트를 제2 동작 모드에서 실시함으로써, 한번에 테스트할 수 있는 메모리(MEM)의 수를 늘릴 수 있다. 또한 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD)를 동일한 어드레스 단자(ADb)로 순차적으로 받아 동작하는 DRAM 등의 테스트 자산(테스트 패턴 등)을 이용하여, 메모리(MEM)를 테스트하는 것이 가능하게 된다. 이 결과, 테스트 효율을 향상할 수 있고, 테스트 비용을 삭감할 수 있다. 메모리(MEM)의 테스트는, 예컨대 도 26에 도시하는 테스트 시스템에 의해 실시된다. 메모리(MEM)의 테스트로는, 우선 메모리(MEM)는 제2 동작 모드로 설정된다. 다음에 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD)가 순차적으로 제2 어드레스 단자군(ADb)에 공급되고, 메모리(MEM)의 동작 테스트가 실시된다. 예컨대 제1 동작 모드는 통상 동작 모드(의 사 SRAM 인터페이스 모드)이고, 제2 동작 모드는 테스트 모드(SDRAM 인터페이스 모드)이다. 메모리(MEM)는, 예컨대 도 25에 도시하는 바와 같이, 메모리(MEM)를 액세스하는 컨트롤러와 함께 시스템을 구성한다.
도 2는 제2 실시형태를 도시하고 있다. 제1 실시형태와 동일한 요소에 대해서는 상세한 설명은 생략한다. 메모리(MEM)는 도 1에 추가로, 액세스 제어 회로를 갖고 있다. 반도체 메모리(MEM)는, 예컨대 의사 SRAM이다. 메모리(MEM)는, 예컨대 도 25에 도시하는 바와 같이, 메모리(MEM)를 액세스하는 컨트롤러와 함께 시스템을 구성한다. 메모리(MEM)의 테스트는, 예컨대 도 26에 도시하는 테스트 시스템에 의해 실시된다.
액세스 제어 회로는, 모드 신호(CIFZ)가 제1 동작 모드를 나타낼 때에, 메모리 코어의 액세스 동작을 실행하기 위한 액세스 제어 신호[예컨대 도 4에 도시하는 이퀄라이즈 신호(EQZ), 비트 제어 신호(BLTZ), 워드 제어 신호(WLONZ), 센스 앰프 제어 신호(SAEZ), 칼럼 제어 신호(CLPZ), 라이트 앰프 제어 신호(WAEZ), 리드 앰프 제어 신호(RAEZ) 등]를, 칼럼 어드레스 신호(CAD) 및 로우 어드레스 신호(RAD)와 함께 공급되는 액세스 커맨드(CMD)에 응답하여 메모리 코어에 출력한다. 또한 액세스 제어 회로는, 모드 신호(CIFZ)가 제2 동작 모드를 나타낼 때에, 액세스 제어 신호를, 어드레스 전환 회로로의 칼럼 어드레스 신호(CAD)의 공급에 응답하여 메모리 코어에 출력한다. 이것에 의해 칼럼 어드레스 신호(CAD)와 로우 어드레스 신호(RAD)를 상이한 타이밍으로 받는 제2 동작 모드 중에, 칼럼 어드레스 신호(CAD)의 공급에 맞춰 메모리 코어를 동작시킬 수 있다.
이상, 제2 실시형태에 있어서도, 제1 실시형태와 같은 효과를 얻을 수 있다. 또한 어드레스 멀티플렉스 방식의 DRAM 등의 테스트 자산을 이용하여 메모리(MEM)를 테스트하는 경우에, 메모리 코어의 동작 타이밍을 어드레스의 공급 타이밍에 맞출 수 있어, 메모리(MEM)를 정확하게 동작시킬 수 있다. 이 결과, 테스트 효율을 향상할 수 있고, 테스트 비용을 삭감할 수 있다.
도 3은 제3 실시형태에서의 액세스 제어 회로의 상세를 도시하고 있다. 제1 및 제2 실시형태와 동일한 요소에 대해서는 상세한 설명은 생략한다. 액세스 제어 회로를 제외하는 구성은 도 2와 동일하다. 즉, 반도체 메모리(MEM)는, 예컨대 의사 SRAM이다. 메모리(MEM)는, 예컨대 도 25에 도시하는 바와 같이, 메모리(MEM)를 액세스하는 컨트롤러와 함께 시스템을 구성한다. 메모리(MEM)의 테스트는, 예컨대 도 26에 도시하는 테스트 시스템에 의해 실시된다.
액세스 제어 회로는 액티브 제어 회로, 커맨드 출력 제어 회로 및 코어 제어 회로를 갖고 있다. 액티브 제어 회로는, 제1 동작 모드 중에 액티브 인에이블 신호(ACTENZ)를 계속 활성화하고, 제2 동작 모드 중에 액티브 인에이블 신호(ACTENZ)를 칼럼 어드레스 신호(CAD)의 공급에 응답하여 활성화한다. 커맨드 출력 제어 회로는, 액티브 인에이블 신호(ACTENZ)의 활성화 중에, 액세스 커맨드(CMD)를 액세스 요구 신호(RDPZ 또는 WRPZ)로서 출력하고, 액티브 인에이블 신호(ACTENZ)의 비활성화 중에 액세스 요구 신호(RDPZ, WRPZ)의 출력을 금지한다. 액세스 요구 신호(RDPZ)는 판독 커맨드에 응답하여 생성되고, 액세스 요구 신호(WRPZ)는 기록 커맨드에 응답하여 생성된다. 코어 제어 회로는 메모리 코어의 액세스 동작을 실행하 기 위해, 액세스 요구 신호(RDPZ 또는 WRPZ)에 따라서 액세스 제어 신호를 생성한다.
이 실시형태에서는, 커맨드 출력 제어 회로는 액티브 인에이블 신호(ACTENZ)의 비활성화 중에 액세스 커맨드(CMD)를 받았을 때에, 액티브 인에이블 신호(ACTENZ)가 활성화될 때까지, 액세스 요구 신호(RDPZ 또는 WRPZ)를 출력하지 않는다. 따라서 제2 동작 모드 중, 액세스 요구 신호(RDPZ 또는 WRPZ)는 액티브 인에이블 신호(ACTENZ)의 활성화에 동기하여 출력된다. 이것에 의해 액세스 제어 회로는, 칼럼 어드레스 신호(CAD)의 공급에 응답하여 액세스 제어 신호를 메모리 코어에 출력할 수 있다.
이상, 제3 실시형태에 있어서도, 제1 및 제2 실시형태와 같은 효과를 얻을 수 있다. 또한 액티브 인에이블 신호(ACTENZ)에 따라서, 액세스 요구 신호(RDPZ, WRPZ)의 출력을 허가/금지함으로써, 간이한 회로에 의해 메모리 코어가 액세스 동작을 시작하는 타이밍을 동작 모드에 따라서 변경할 수 있다. 즉 어드레스 멀티플렉스 방식의 DRAM 등의 테스트 자산을 이용하여 메모리(MEM)를 테스트하는 경우에, 메모리(MEM)를 정확하게 동작할 수 있다. 이 결과, 테스트 효율을 향상할 수 있고, 테스트 비용을 삭감할 수 있다.
도 4는 제4 실시형태를 도시하고 있다. 반도체 메모리(MEM)는, 예컨대 의사 SRAM 타입의 FCRAM(Fast Cycle RAM)이다. 이 FCRAM은 DRAM의 메모리 셀을 가지며, SRAM의 인터페이스를 갖는다. 메모리(MEM)는, 테스트 엔트리 회로(10), IF 제어 회로(12), CR 제어 회로(14), 컨피규레이션 레지스터(16), 커맨드 버퍼(18), 커맨드 생성 회로(20), 코어 제어 회로(22), 어드레스 제어 회로(24), 리프레시 요구 생성 회로(26), 리프레시 어드레스 카운터(28), 어드레스 버퍼(30), 어드레스 전환 회로(32), 어드레스 선택 회로(34), 데이터 입출력 버퍼(36), 데이터 제어 회로(38) 및 메모리 코어(40)를 갖고 있다.
특별히 도시하지 않지만, 메모리(MEM)는, 불량의 메모리 셀 등을 구제하기 위한 용장 회로와, 용장 회로를 사용 가능하게 하기 위한 용장 퓨즈 회로, 용장 제어 회로를 갖고 있다. 예컨대 용장 회로는, 용장 메모리 셀, 용장 메모리 셀에 접속된 용장 워드선, 용장 워드선에 접속된 용장 워드 디코더 및 용장 워드 드라이버 등을 갖고 있다. 용장 퓨즈 회로는 불량 어드레스를 기억한다. 용장 제어 회로는 어드레스 신호가 불량 어드레스와 일치하는 것을 검출하고, 통상의 메모리 셀의 액세스를 금지하여 용장 메모리 셀의 액세스를 허가한다. 또한 메모리(MEM)는 후술하는 도 25에 도시하는 바와 같이, CPU와 함께 시스템을 구성한다.
테스트 엔트리 회로(10)는 테스트 커맨드와 함께 공급되는 어드레스 신호(RAD, CAD)에 따라서 테스트 신호(TESZ)(TES1Z, TES2Z, TES3Z, TES4Z, TESnZ)를 생성한다. 테스트 커맨드는 커맨드 버퍼(18)를 통해 공급된다. 테스트 커맨드(TESZ)에 따라서 메모리(MEM) 내의 테스트 회로가 동작하고, 메모리(MEM)의 테스트가 실시된다. 테스트 엔트리 회로(10)의 동작은 도 6, 도 7, 도 8에 도시한다.
IF 제어 회로(12)는 테스트 패드(IF)(테스트 단자)의 전압값 및 테스트 신호(TES1-4Z)의 값에 따라서, 공통 인터페이스 모드 신호(CIFZ)(이하, 모드 신호라고도 칭함) 및 레지스터 설정 신호(CCRZ)를 출력한다. 모드 신호(CIFZ)가 활성화되 는 공통 인터페이스 모드(테스트 모드 TEST; SDRAM 인터페이스 모드; 제2 동작 모드) 중, 메모리(MEM)의 입출력 인터페이스는 SDRAM의 인터페이스 사양으로 설정된다. 이것에 의해 후술하는 바와 같이, SDRAM의 테스트 패턴을 이용하여 LSI 테스터에 의해 메모리(MEM)를 테스트할 수 있다. 모드 신호(CIFZ)가 비활성화되어 있는 통상 동작 모드(제1 동작 모드; FCRAM 인터페이스 모드) 중, 메모리(MEM)의 입출력 인터페이스는 통상의 FCRAM(의사 SRAM) 인터페이스 사양으로 설정된다. IF 제어 회로(12)의 상세는 도 5에 도시한다.
CR 제어 회로(14)(컨피규레이션 레지스터 제어 회로)는 컨피규레이션 레지스터(16)를 설정하기 위한 소정의 커맨드 및 어드레스 신호(RAD, CAD)를 받았을 때에, 설정 신호(SETP0Z, SETP1Z)를 출력한다. CR 제어 회로(14)는 레지스터 설정 신호(CCRZ)가 고논리 레벨로 활성화되어 있을 때, 어드레스 신호(RAD, CAD)의 값을 레지스터 설정 비트(CRBIT)로서 출력한다. CR 제어 회로(14)는 레지스터 설정 신호(CCRZ)가 저논리 레벨로 활성화되어 있을 때, 데이터(DQ)[공통 데이터 버스(CDB)]의 값을 레지스터 설정 비트(CRBIT)로서 출력한다. CR 제어 회로(14)의 상세는 도 9에 도시한다.
컨피규레이션 레지스터(16)는, 레지스터 설정 비트(CRBIT)의 값을 설정 신호(SETP0Z 또는 SETP1Z)에 동기하여 받고, 받은 값을 기억하며, 기억하고 있는 값을 레지스터 신호(CR)로서 출력한다. 예컨대 레지스터 신호(CR)는 버스트 길이, 동작 모드, 판독 레이턴시 등을 설정하기 위해 출력된다. 버스트 길이는 1회의 판독 커맨드에 응답하여 데이터 단자(DQ)로부터 출력되는 데이터의 출력 횟수, 및 1회의 기록 커맨드에 응답하여 데이터 단자(DQ)로 받는 데이터의 입력 횟수이다. 동작 모드는 클록 신호(CLK)에 동기로 기록 동작 또는 판독 동작을 실행하는 동기 모드, 또는 클록 신호(CLK)에 비동기로 기록 동작 또는 판독 동작을 실행하는 비동기 모드 중 어느 하나이다. 판독 레이턴시는 판독 커맨드를 받은 후 최초의 판독 데이터(DQ)가 출력되기까지의 클록 사이클 수이다. 컨피규레이션 레지스터(16)의 상세는 도 9에 도시한다.
커맨드 버퍼(18)는 클록 신호(CLK) 및 커맨드 신호(CMD)[칩 인에이블 신호(CE2, /CE1), 어드레스 밸리드(address valid) 신호(/ADV), 아웃풋 인에이블 신호(/OE), 라이트 인에이블 신호(/WE), 상부 바이트 컨트롤 신호(/UB) 및 하부 바이트 컨트롤 신호(/LB)]를 받아, 받은 신호를 칩 인에이블 신호(CE1Z, CE1X), 어드레스 밸리드 신호(ADVZ, ADVX), 아웃풋 인에이블 신호(OEZ), 라이트 인에이블 신호(WEZ, WEX), 상부 바이트 컨트롤 신호(UBZ) 및 하부 바이트 컨트롤 신호(LBZ)로서 커맨드 생성 회로(20) 등에 출력한다.
커맨드 생성 회로(20)는 커맨드 버퍼(18)로부터의 신호(외부 액세스 요구) 또는 리프레시 요구 회로(26)로부터의 리프레시 요구에 따라서, 판독 동작을 실행하기 위한 판독 신호(RDPZ), 기록 동작을 실행하기 위한 기록 신호(WRPZ) 또는 리프레시 동작을 실행하기 위한 리프레시 신호(REFPZ)를 출력한다. 커맨드 생성 회로(20)의 아비터(ARB)는 판독 커맨드 및 기록 커맨드와, 리프레시 요구(RREQ)와의 우선 순위를 결정한다. 예컨대 아비터(ARB)는 판독 커맨드와 리프레시 요구(RREQ)를 동시에 받았을 때에, 리프레시 요구(RREQ)를 우선시킨다. 판독 커맨드에 응답하 는 판독 신호(RDPZ)의 출력은 리프레시 요구(RREQ)에 응답하는 리프레시 동작이 완료할 때까지 보류된다. 반대로 판독 동작 중에 리프레시 요구(RREQ)가 공급되었을 때, 리프레시 요구(RREQ)에 응답하는 리프레시 신호(REFPZ)의 출력은 판독 동작이 완료할 때까지 일시 보류된다.
또한, 커맨드 생성 회로(20)는 액세스 동작(판독 동작, 기록 동작 및 리프레시 동작)을 실행하기 위한 후술하는 제어 신호(PRENX, PRATD, PWENX, PWATD, ACTENZ, REREZ) 등을 출력한다. 또한 커맨드 생성 회로(20)는 공통 인터페이스 모드 중과 통상 동작 모드 중에서 일부의 제어 신호의 출력 타이밍을 변경한다. 커맨드 생성 회로(20)의 상세는 도 13에 도시한다.
코어 제어 회로(22)는 리프레시 동작을 실행할 때에, 리프레시 신호(REFZ)를 고논리 레벨로 변화하고, 리프레시 동작을 실행하지 않을 때에, 리프레시 신호(REFZ)를 저논리 레벨로 변화한다. 코어 제어 회로(22)는 판독 신호(RDPZ), 기록 신호(WRPZ) 또는 리프레시 신호(REFPZ)에 응답하여, 메모리 코어(40)의 액세스 동작(판독 동작, 기록 동작 또는 리프레시 동작)을 제어하기 위해, 액세스 제어 신호[이퀄라이즈 신호(EQZ), 비트 제어 신호(BLTZ), 워드 제어 신호(WLONZ), 센스 앰프 제어 신호(SAEZ), 칼럼 제어 신호(CLPZ)(CLPDZ), 라이트 앰프 제어 신호(WAEZ), 리드 앰프 제어 신호(RAEZ) 등]를 출력한다. 코어 제어 회로(22)의 상세는 도 17에 도시한다.
이퀄라이즈 신호(EQZ)는 비트선(BL, /BL)을 프리차지하기 위한 타이밍 신호이다. 비트 제어 신호(BLTZ)는 비트선 쌍(BL, /BL)을 센스 앰프(SA)에 접속하기 위 한 타이밍 신호이다. 워드 제어 신호(WLONZ)는 워드선(WL)을 활성화하기 위한 타이밍 신호이다. 센스 앰프 제어 신호(SAEZ)는 센스 앰프(SA)를 활성화하기 위한 타이밍 신호이다. 칼럼 제어 신호(CLPZ)(CLPDZ)는 비트선 쌍(BL, /BL)을 데이터 버스(MDQ)에 접속하기 위한 칼럼 스위치(CSW)를 온하기 위한 타이밍 신호이다. 라이트 앰프 제어 신호(WAEZ)는 라이트 앰프(WA)를 동작하기 위한 타이밍 신호이다. 리드 앰프 제어 신호(RAEZ)는 리드 앰프(RA)를 동작하기 위한 타이밍 신호이다.
커맨드 생성 회로(20) 및 코어 제어 회로(22)는 도 15, 도 16, 도 28, 도 30 등에 도시하는 바와 같이, 통상 동작 모드 중에 메모리 코어(40)의 액세스 동작을 실행하기 위한 액세스 제어 신호를, 칼럼 어드레스 신호(CAD) 및 로우 어드레스 신호(RAD)와 함께 공급되는 액세스 커맨드(RD, WR)에 응답하여 메모리 코어(40)에 출력하고, 공통 인터페이스 모드 중에, 액세스 제어 신호를, 어드레스 전환 회로(32)에의 칼럼 어드레스 신호(IAD0-8)의 공급에 응답하여 메모리 코어(40)에 출력하는 액세스 제어 회로로서 동작한다.
어드레스 제어 회로(24)는 모드 신호(CIFZ) 및 커맨드 버퍼(18)로부터의 칩 인에이블 신호(CE1X), 어드레스 밸리드 신호(ADVX) 등에 따라서, 어드레스 전환 회로(32)의 동작을 제어하기 위한 어드레스 래치 신호(ADLATZ, RADLATZ, PALATZ) 및 칼럼 어드레스 인에이블 신호(CAENZ)를 출력한다. 어드레스 래치 신호(ADLATZ) 및 칼럼 어드레스 인에이블 신호(CAENZ)는 커맨드 생성 회로(20)에도 출력된다. 어드레스 제어 회로(24)의 상세는 도 14에 도시한다.
리프레시 요구 생성 회로(26)는, 예컨대 발진 신호를 소정의 주기로 출력하 는 발진기를 갖고 있다. 리프레시 요구 생성 회로(26)는 발진 신호의 주파수를 분주하고, 리프레시 요구(RREQ)(내부 액세스 요구)를 생성한다. 리프레시 요구 생성 회로(26)는 컨피규레이션 레지스터(16)의 리프레시 금지 비트가 세트되어 있을 때, 도시하지 않는 리프레시 금지 신호를 받아 리프레시 요구(RREQ)의 생성을 정지한다. 이것에 의해, 리프레시 동작은 금지된다. 또한 리프레시 동작을 금지하기 위해, 리프레시 금지 신호를 커맨드 생성 회로(20)에 공급하고, 커맨드 생성 회로(20)에 의한 리프레시 요구(RREQ)의 접수를 금지하여도 좋다. 리프레시 어드레스 카운터(28)는 리프레시 요구(RREQ)에 동기하여, 리프레시 어드레스 신호(RRAD)를 순차 생성한다. 리프레시 어드레스 신호(RRAD)는 워드선(WL)을 선택하기 위한 로우 어드레스 신호이다.
어드레스 버퍼(30)는 어드레스 단자(AD)에 공급되는 어드레스 신호(AD)(AD0-22)를 로우 어드레스 신호(RAD) 또는 칼럼 어드레스 신호(CAD)로서 받고, 받은 어드레스 신호를 내부 어드레스 신호(IAD)(IAD0-22)로서 출력한다. 후술하는 바와 같이, 이 메모리(MEM)는 통상 동작 모드 중에, 로우 어드레스 신호(RAD)와 칼럼 어드레스 신호(CAD)를 서로 상이한 어드레스 단자(AD)로 동시에 받는 어드레스 논 멀티플렉스 모드로 동작한다. 또한 메모리(MEM)는 공통 인터페이스 모드 중에, 로우 어드레스 신호(RAD)와 칼럼 어드레스 신호(CAD)를 공통의 어드레스 단자(AD)로 순차적으로 받는 어드레스 멀티플렉스 모드로 동작한다. 로우 어드레스 신호(RAD)는 워드선(WL)을 선택하기 위해 공급된다. 칼럼 어드레스 신호(CAD)는 비트선 쌍(BL, /BL)을 선택하기 위해 공급된다.
어드레스 전환 회로(32)는 통상 동작 모드 중에, 어드레스 단자(AD0-8)에 공급되는 어드레스 신호를 칼럼 어드레스 신호(CAD)로서 출력하고, 어드레스 단자(AD9-22)에 공급되는 어드레스 신호를 로우 어드레스 신호(RAD)로서 출력한다. 어드레스 전환 회로(32)는 공통 인터페이스 모드 중에, 최초로 어드레스 단자(AD0-13)에 공급되는 어드레스 신호를 로우 어드레스 신호(RAD)로서 출력하고, 다음에 어드레스 단자(AD0-8)에 공급되는 어드레스 신호를 칼럼 어드레스 신호(CAD)로서 출력한다. 어드레스 전환 회로(32)의 상세는 도 18에 도시한다.
어드레스 선택 회로(34)는 리프레시 동작을 실행할 때에 리프레시 어드레스 신호(RRAD)를 선택하고(REFZ=고레벨), 리프레시 동작을 실행하지 않을 때에 로우 어드레스 신호(RAD)를 선택하며(REFZ=저레벨), 선택한 신호를 내부 로우 어드레스 신호(IRAD)로서 메모리 코어(30)에 출력한다. 데이터 입출력 버퍼(36)는 기록 데이터 신호를 데이터 단자(DQ)(예컨대 16 비트)를 통해 수신하고, 수신한 데이터 신호를 데이터 버스(DB)에 출력한다. 또한 데이터 입출력 버퍼(36)는 후술하는 메모리 셀(MC)로부터의 판독 데이터 신호를 데이터 버스(DB)를 통해 수신하고, 수신한 데이터 신호를 데이터 단자(DQ)에 출력한다.
데이터 제어 회로(38)는 기록 동작시에, 기록 데이터 신호(DIN)를 칼럼 어드레스 신호(CAD0-2)에 대응하는 데이터 버스(DB)에 출력한다. 데이터 제어 회로(38)는 판독 동작시에, 데이터 버스(DB) 상의 판독 데이터를 칼럼 어드레스 신호(CAD0-2)에 따라서 선택하여, 판독 데이터 신호(DOUT)로서 출력한다. 데이터 제어 회로(38)의 상세는 도 22에 도시한다.
메모리 코어(40)는 메모리 블록(MBLK), 칼럼 디코더(CDEC), 리드 앰프(RA) 및 라이트 앰프(WA)를 갖고 있다. 메모리 블록(MBLK)은 로우 블록(RBLK)(RBLK0-1; 메모리 블록)과, 로우 블록(RBLK0-1)에 대응하는 로우 디코더(RDEC)와, 로우 블록(RBLK0-1) 사이에 배치된 센스 앰프 영역(SAA)을 갖고 있다. 또한 로우 블록(RBLK)의 수는 4개, 8개 또는 10개 등이어도 좋다. 로우 디코더(RDEC)는 로우 어드레스 신호(RAD)에 따라서 워드선(WL)을 선택한다. 센스 앰프 영역(SAA)은 로우 블록(RBLK0-1)에 각각 대응하는 프리차지 회로(PRE) 및 접속 스위치(BT)와, 로우 블록(RBLK0-1)에 공유되는 센스 앰프(SA) 및 칼럼 스위치(CSW)를 갖고 있다.
칼럼 디코더(CDEC)는 칼럼 어드레스 신호(CAD)에 따라서 비트선(BL, /BL)을 선택한다. 구체적으로는 칼럼 디코더(CDEC)는 최대의 버스트 길이에 대응하는 수의 비트선 쌍(BL, /BL)을 선택하기 위해, 칼럼 어드레스 신호(CAD3-8)를 디코드한다. 리드 앰프(RA)는 판독 액세스 동작시에 칼럼 스위치(CSW)를 통해 데이터 버스(MDQ)에 출력되는 상보의 판독 데이터를 증폭한다. 라이트 앰프(WA)는 기록 액세스 동작시에 공통 데이터 버스(DB)를 통해 공급되는 상보의 기록 데이터를 증폭하고, 비트선 쌍(BL, /BL)에 공급한다. 메모리 코어(40)의 상세는 도 23에 도시한다.
도 5는 도 4에 도시한 IF 제어 회로(12)의 상세를 도시하고 있다. IF 제어 회로(12)는 셀렉터(SEL1, SEL2), 저항(R1) 및 스위치 회로(SW1)를 갖고 있다. 셀렉터(SEL1)는, 테스트 신호(TES1Z)(모드 선택 제어 신호)가 저논리 레벨일 때에 테스트 패드(IF)의 값을 모드 신호(CIFZ)로서 출력하고, 테스트 신호(TES1Z)가 고논리 레벨일 때에 테스트 신호(TES2Z)(모드 전환 신호)의 값을 모드 신호(CIFZ)로서 출 력한다. 이것에 의해 테스트 패드(IF)가 전원선 등에 접속되어 있는 경우에도 후술하는 도 36 등에 도시하는 바와 같이, 메모리(MEM)의 동작 모드를 변경할 수 있다.
셀렉터(SEL2)는, 테스트 신호(TES1Z)가 저논리 레벨일 때에 테스트 패드(IF)의 값을 레지스터 설정 신호(CCRZ)로서 출력하고, 테스트 신호(TES1Z)가 고논리 레벨일 때에 테스트 신호(TES3Z)(레지스터 전환 신호)의 값을 레지스터 설정 신호(CCRZ)로서 출력한다. 이것에 의해 테스트 패드(IF)가 전원선 등에 접속되어 있는 경우에도, 후술하는 도 36 등에 도시하는 바와 같이, 컨피규레이션 레지스터(16)의 설정 방법을 변경할 수 있다.
스위치 회로(SW1)는, 테스트 신호(TES4Z)(차단 신호)가 저논리 레벨일 때에 온하고, 테스트 패드(IF)를 접지선(소정의 전압이 공급되는 전압선)에 접속한다. 스위치 회로(SW1)는, 테스트 신호(TES4Z)가 고논리 레벨일 때에 오프하고, 테스트 패드(IF)를 플로팅 상태로 설정한다. 스위치 회로(SW1)를 오프함으로써, 테스트 패드(IF)가 전원선 등에 접속되어 있는 경우에도, 테스트 패드(IF)로부터 접지선에 누설 전류가 흐르는 것을 방지할 수 있다. 따라서 메모리(MEM)의 테스트에 있어서, 전류값을 정확히 측정할 수 있다.
도 6은 공통 인터페이스(IF) 모드 중의 테스트 엔트리 회로(10)의 동작을 도시하고 있다. 파선으로 도시한 클록 신호(CLK)는 메모리(MEM)에 실제로 공급되는 것은 아니고, 커맨드 신호(/CE1, /ADV, /WE, /OE)에 의해 생성되는 사이클을 도시하고 있다. 테스트 엔트리 회로(10)는 클록 단자(CLK)로 클록 신호(CLK)를 받지 않고 동작한다. 공통 인터페이스 모드(CIFZ=H 레벨)에서는, 도 8에 도시하는 SDRAM의 테스트 모드 엔트리에 이용되는 테스트 커맨드(TEST1-TEST8)(테스트 패턴)가 메모리(MEM)에 공급된다. 도 6에서는 /UB 신호 및 /LB 신호가 고논리 레벨로 비활성화되어 있기 때문에, 메모리(MEM)에 공급되는 커맨드 신호는 통상의 액세스 동작에 사용되지 않는 일리걸 커맨드이다.
공통 인터페이스 모드 중, 테스트 엔트리 회로(10)는 테스트 커맨드(TEST1-8)가 옳을 때, 4회째의 /OE 신호의 하강 에지에 동기하여 칼럼 어드레스 신호(CAD0-8)[AD0-8; 서브 테스트 코드(SCD)]를 받는다. 테스트 엔트리 회로(10)는 최초의 테스트 커맨드(TEST1)와 함께 공급된 로우 어드레스 신호(RAD0-13)[AD0-13; 메인 테스트 코드(MCD)]와 서브 테스트 코드(SCD)가 테스트 신호(TESZ)의 세트를 나타낼 때에, 메모리 코어(40) 등의 내부 회로를 테스트하기 위해, 대응하는 테스트 신호(TESZ)를 활성화하고, 메모리(MEM)를 테스트하기 위한 테스트 모드에 엔트리한다. 이와 같이, 공통 인터페이스 모드 중, 테스트 엔트리 회로(10)는 메인 테스트 코드(MCD) 및 서브 테스트 코드(SCD)를, 로우 어드레스 신호(RAD)와 칼럼 어드레스 신호(CAD)로서 순차적으로 받는다(어드레스 멀티플렉스).
도면에는 도시하지 않지만, 테스트 엔트리 회로(10)는, 메인 테스트 코드(MCD) 및 서브 테스트 코드(SCD)가 테스트 신호(TESZ)의 리셋을 나타낼 때에, 대응하는 테스트 신호(TESZ)를 비활성화한다.
도 7은 FCRAM 인터페이스(IF) 모드(통상 동작 모드) 중인 테스트 엔트리 회로(10)의 동작을 도시하고 있다. 통상 동작 모드에서는 메인 테스트 코드(MCD) 및 서브 테스트 코드(SCD)를, 로우 어드레스 신호(RAD0-13)(AD9-22) 및 칼럼 어드레스 신호(CAD0-8)(AD0-8)로서 한번에 받는다. 이 때문에 테스트 신호(TES1Z) 등을 활성화하기 위한 테스트 패턴은 도 6보다 하나 적다. 그 외의 동작은 도 6과 동일하다.
도 8은 SDRAM의 테스트 모드 엔트리를 도시하고 있다. SDRAM에서는, 예컨대 2회의 일리걸 커맨드와 함께 공급되는 로우 어드레스 신호(RAD0-13)[AD0-13; 메인 테스트 코드(MCD)]와 칼럼 어드레스 신호(CAD0-8)[AD0-8; 서브 테스트 코드(SCD)]에 따라서 테스트 신호(TESZ)가 활성화된다. 그 후 6회의 더미 서브 테스트 코드(DSCD)가 공급된다.
도 6에 도시한 공통 인터페이스 모드에서는 SDRAM과 마찬가지로, 메인 테스트 코드(MCD) 및 서브 테스트 코드(SCD)를 어드레스 멀티플렉스 방식으로 받고, 테스트 모드에 엔트리 또는 테스트 모드로부터 엑시트할 수 있다. 이 때문에 메모리(MEM)를 테스트할 때에, 어드레스 단자(AD14-22)를 미사용으로 할 수 있고, LSI 테스터로 한번에 테스트할 수 있는 메모리(MEM)의 수를 늘릴 수 있다. 또한 테스트 모드 엔트리를 위해 공급되는 테스트 패턴(TEST1-TEST8)을, SDRAM과 공통으로 할 수 있다. 따라서 각 단자에 공급하는 신호의 타이밍을 결정하는 정의 파일을 제외하고, 테스트 프로그램을 SDRAM과 공통으로 할 수 있다.
도 9는 도 4에 도시한 CR 제어 회로(14) 및 컨피규레이션 레지스터(16)의 상세를 도시하고 있다. CR 제어 회로(14)는 어드레스 판정 회로(ADJDG), CR 세트 제어 회로(CRSET) 및 컨피규레이션 레지스터(16)의 비트(REG)에 대응하는 복수의 셀렉터(SEL)를 갖고 있다. 어드레스 판정 회로(ADJDG)는 레지스터 설정 신호(CCRZ)가 저논리 레벨일 때, 어드레스 신호(RAD, CAD)가 모두 고논리 레벨일 때에, 어드레스 판정 신호(CRADZ)를 고논리 레벨로 변화하고, 어드레스 신호(RAD, CAD) 중 어느 1 비트가 저논리 레벨일 때에, 어드레스 판정 신호(CRADZ)를 저논리 레벨로 변화한다. 또한 어드레스 판정 회로(ADJDG)는 레지스터 설정 신호(CCRZ)가 고논리 레벨일 때, 어드레스 신호(RAD, CAD)의 값에 상관없이, 어드레스 판정 신호(CRADZ)를 고논리 레벨로 설정한다.
CR 세트 제어 회로(CRSET)는 메모리(MEM)의 외부로부터 공급되는 판독 커맨드 및 기록 커맨드를 판독 신호(RDPZ) 및 기록 신호(WRPZ)로서 검출한다. CR 세트 제어 회로(CRSET)는 검출한 커맨드에 대응하는 어드레스 판정 신호(CRADZ)가 모두 고논리 레벨이고, 커맨트의 공급 순서와 공급 횟수가 미리 정해진 규칙과 동일할 때에, 설정 펄스 신호(SETP0Z, SETP1Z)를 순차적으로 출력한다. 셀렉터(SEL)는 레지스터 설정 신호(CCRZ)가 저논리 레벨일 때, 공통 데이터 버스(CDB)에 공급되는 데이터 신호(DQ)를 레지스터 설정 비트(CRBIT)로서 출력한다. 셀렉터(SEL)는 레지스터 설정 신호(CCRZ)가 고논리 레벨일 때, 어드레스 신호(RAD, CAD)의 값을 레지스터 설정 비트(CRBIT)로서 출력한다.
컨피규레이션 레지스터(16)는 레지스터 설정 비트(CRBIT)마다 2개의 레지스터[REG0(REG00, REG10, REG20, …), REG1(REG01, REGl1, REG21, …)]를 갖고 있다. 레지스터(REG0)는 설정 펄스 신호(SETP0Z)에 동기하여 레지스터 설정 비트(CRBIT)의 값을 기억하고, 레지스터 신호[CR0(CR00, CR10, CR20, …)]로서 출력한다. 레지스터(REG1)는 설정 펄스 신호(SETP1Z)에 동기하여 레지스터 설정 비트(CRBIT)의 값을 기억하고, 레지스터 신호[CR1(CR01, CR11, CR21, … )]로서 출력한다.
도 10은 공통 인터페이스 모드 중의 CR 제어 회로(14) 및 컨피규레이션 레지스터(16)의 동작을 도시하고 있다. 공통 인터페이스 모드에서는 어드레스 신호(RAD, CAD)에 상관없이, 어드레스 판정 신호(CRADZ)는 고논리 레벨(H)에 고정된다[도 10(a)]. 이것에 의해 어드레스 신호(RAD, CAD)에, 도 12에 도시하는 데이터 신호(DQ)와 동일한 값(RDa, RDa, RDa, KEY0-2)을 순차적으로 공급할 수 있다[도 10(b)]. 바꿔 말하면, 공통 인터페이스 모드 중에 어드레스 신호를 이용하여 설정되는 SDRAM의 모드 레지스터 설정과 동일한 테스트 패턴을 사용하여, 컨피규레이션 레지스터(16)를 설정할 수 있다.
CR 제어 회로(14)는, 1회의 판독 커맨드(RD)와 5회의 기록 커맨드(WR)가 연속하여 메모리(MEM)에 공급되었을 때, 마지막 2회의 기록 커맨드(WR)와 함께 공급된 어드레스 신호(RAD, CAD)의 값을 코드(KEY1, KEY2)로서, 컨피규레이션 레지스터(16)의 레지스터(REG0, REG1)에 각각 기록한다[도 10(c, d)]. 그리고 컨피규레이션 레지스터(16)는 기록된 값에 대응하는 레지스터 신호(CR0, CR1)를 출력한다. 또한 코드(KEY0)는, 예컨대 최하위 비트가 고논리 레벨일 때에 컨피규레이션 레지스터(16)의 설정 동작이 행해지고, 최하위 비트가 저논리 레벨일 때에 컨피규레이션 레지스터(16)의 베리파이 동작이 행해진다.
도 11은 FCRAM 인터페이스(IF) 모드 중 CR 제어 회로(14) 및 컨피규레이션 레지스터(16)의 동작을 도시하고 있다. 통상 동작 모드에서는, CR 제어 회로(14)는 어드레스 신호(RAD, CAD)의 값이 모두 고논리 레벨(H)일 때만, 설정 펄스 신호(SETP0Z, SETP1Z)를 순차적으로 출력한다[도 11(a)]. 그리고 마지막 2회의 기록 커맨드(WR)와 함께 공급된 데이터 신호(DQ)의 값을 코드(KEY1, KEY2)로서, 컨피규레이션 레지스터(16)의 레지스터(REG0, REG1)에 각각 기록한다[도 11(b, c)]. 레지스터(REG0, REG1)의 설정이 데이터 신호(DQ)의 값을 이용하여 행해지는 것을 제외하고, 도 11의 동작은 도 10과 동일하다.
도 12는 도 9에 도시한 CR 제어 회로(14) 및 컨피규레이션 레지스터(16)의 동작의 개요를 도시하고 있다. 테스트 신호(TES1Z)가 저논리 레벨(L)로 설정되어 있을 때, 레지스터 설정 신호(CCRZ)의 논리는 테스트 패드(IF)의 논리와 동일하다[도 12(a, b)]. 테스트 패드(IF)에 고논리 레벨(H)이 공급되어 있을 때, 컨피규레이션 레지스터(16)는 어드레스 신호(AD)에 따라서 설정된다[도 12(a)]. 테스트 패드(IF)에 저논리 레벨(L)이 공급되어 있을 때, 컨피규레이션 레지스터(16)는 데이터 신호(DQ)에 따라서 설정된다[도 12(b)].
한편, 테스트 신호(TES1Z)가 고논리 레벨(H)로 설정되어 있을 때, 레지스터 설정 신호(CCRZ)의 논리는 테스트 신호(TES3Z)의 논리와 동일하다[도 12(c, d)]. 테스트 신호(TES3Z)에 고논리 레벨(H)이 공급되어 있을 때, 컨피규레이션 레지스터(16)는 어드레스 신호(AD)에 따라서 설정된다[도 12(c)]. 테스트 신호(TES3Z)에 저논리 레벨(L)이 공급되어 있을 때, 컨피규레이션 레지스터(16)는 데이터 신호(DQ)에 따라서 설정된다[도 12(d)].
도 13은 도 4에 도시한 커맨드 생성 회로(20)의 상세를 도시하고 있다. 커맨드 생성 회로(20)는 입력 신호의 천이 에지를 검출하는 천이 에지 검출기(ATDGEN1-6), 펄스 확장기(EXTPLS), NAND 게이트, 마스크 회로(MSK1), 아비터(ARB) 및 커맨 드 출력 제어 회로(CMDCTL)를 갖고 있다.
천이 에지 검출기(ATDGEN1)는 칼럼 어드레스 인에이블 신호(CAENZ)의 활성화 중에 동작하고, 어드레스 신호(CAD3-8)의 각각의 천이 에지를 검출하였을 때에, 검출 펄스(ADT1)를 출력한다. 천이 에지 검출기(ATDGEN2)는 칼럼 어드레스 인에이블 신호(CAENZ)의 활성화 중에 동작하고, 칩 인에이블 신호(CE1Z) 및 어드레스 밸리드 신호(ADVZ) 각각의 상승 에지(어서트 타이밍)를 검출하였을 때에, 검출 펄스(ADT2)를 출력한다. 천이 에지 검출기(ATDGEN3)는 칼럼 어드레스 인에이블 신호(CAENZ)의 활성화 중에 동작하고, 상부 바이트 컨트롤 신호(UBZ) 및 하부 바이트 컨트롤 신호(LBZ) 각각의 상승 에지(어서트 타이밍)를 검출하였을 때, 검출 펄스(ADT3)를 출력한다.
천이 에지 검출기(ATDGEN4)는 칼럼 어드레스 인에이블 신호(CAENZ)의 활성화 중에 동작하고, 라이트 인에이블 신호(WEX)의 상승 에지(니게이트(negate) 타이밍)를 검출하였을 때에, 펄스 형상의 라이트 종료 신호(WEREZ)를 출력한다. 천이 에지 검출기(ATDGEN5)(기록 천이 에지 검출기)는 판독 동작 중(OEZ 신호=고논리 레벨)에 어드레스 래치 신호(ADLATZ)가 고논리 레벨 기간에, 칼럼 어드레스 신호(CAD0-2)의 천이 에지를 검출하였을 때에, 펄스 형상의 리드 어드레스 천이 신호(PRATD)를 출력한다. 천이 에지 검출기(ATDGEN6)는 기록 동작 중[기록 커맨드 신호(WEZ)의 고논리 레벨 중]에 어드레스 래치 신호(ADLATZ)가 고논리 레벨 기간에, 칼럼 어드레스 신호(CAD0-2)의 천이 에지를 검출하였을 때에, 기록 검출 펄스(PWATD)를 출력한다.
펄스 확장기(EXTPLS)는 NAND 게이트로 논리 연산을 하기 위해 검출 펄 스(ADT1-3)의 하강 에지를 지연시키고, 펄스폭을 확장한다. 그리고 마스크 회로(MSK1)는 고논리 레벨의 모드 신호(CIFZ)를 받고 있을 때(즉, 공통 인터페이스 모드 중), 가장 느린 상승 에지를 갖는 검출 펄스(ADT1-3)에 동기하여 액티브 인에이블 신호(ACTENZ)를 생성한다. 이것에 의해 액세스 동작에 필요한 신호가 모두 갖춰진 후에, 액세스 동작을 시작할 수 있어, 메모리 코어(40)가 오동작하는 것을 방지할 수 있다. 마스크 회로(MSK1)는 저논리 레벨의 모드 신호(CIFZ)를 받고 있을 때(즉, 통상 동작 모드 중), 액티브 인에이블 신호(ACTENZ)를 고논리 레벨로 고정한다. 액티브 인에이블 신호(ACTENZ)는 메모리 코어(40)의 액세스 동작을 시작하기 위한 트리거 신호이다.
아비터(ARB)는 전술한 바와 같이, 판독 커맨드(RD) 및 기록 커맨드(WR)와, 리프레시 요구(RREQ)가 경합하였을 때에 이들의 우선 순위를 결정하고, 결정한 우선 순위에 따라서, 판독 신호(RDZ), 기록 신호(WRZ) 또는 리프레시 신호(RFZ)를 출력한다. 판독 신호(RDZ), 기록 신호(WRZ) 또는 리프레시 신호(RFZ)의 활성화 상태는 커맨드 출력 제어 회로(CMDCTL)로부터 판독 신호(RDPZ), 기록 신호(WRPZ) 또는 리프레시 신호(REFPZ)가 출력될 때까지 아비터(ARB) 내에서 유지된다.
커맨드 출력 제어 회로(CMDCTL)는 액티브 인에이블 신호(ACTENZ)가 활성화 중에, 판독 신호(RDZ), 기록 신호(WRZ)(액세스 커맨드) 또는 리프레시 신호(RFZ)의 활성화에 응답하여 판독 신호(RDPZ), 기록 신호(WRPZ)(액세스 요구 신호) 또는 리프레시 신호(REFPZ)를 출력한다. 커맨드 출력 제어 회로(CMDCTL)는 액티브 인에이블 신호(ACTENZ)가 비활성화 중에, 판독 신호(RDPZ), 기록 신호(WRPZ) 또는 리프레 시 신호(REFPZ)의 출력을 금지하고, 액티브 인에이블 신호(ACTENZ)의 상승 에지에 동기하여 판독 신호(RDPZ), 기록 신호(WRPZ) 또는 리프레시 신호(REFPZ)를 출력한다.
천이 에지 검출기(ATDGEN1-3), 펄스 확장기(EXTPLS) 및 마스크 회로(MSK1)는 통상 동작 모드 중에 액티브 인에이블 신호(ACTENZ)를 계속 활성화하고, 공통 인터페이스 모드 중에, 액티브 인에이블 신호(ACTENZ)를 칼럼 어드레스 신호(CAD3-8)의 공급에 응답하여 활성화하는 액티브 제어 회로로서 동작한다.
도 14는, 도 4에 도시한 어드레스 제어 회로(24)의 상세를 도시하고 있다. 어드레스 제어 회로(24)는 래치 신호 생성기(LATGEN1, LATGEN2), 펄스 생성기(PLSGEN), CA 인에이블 생성기(CAENGEN)(플립플롭 회로) 및 지연 래치 생성기(DLATGEN)를 갖고 있다. 래치 신호 생성기(LATGEN1)는 칩 인에이블 신호(CE1X) 및 어드레스 밸리드 신호(ADVX)가 함께 활성화되어 있을 때에, 로우 어드레스 래치 신호(RADLATZ)를 활성화한다. 래치 신호 생성기(LATGEN2)는 칼럼 어드레스 인에이블 신호(CAENZ)가 활성화 중에, 칩 인에이블 신호(CE1X) 및 어드레스 밸리드 신호(ADVX)가 함께 활성화되어 있을 때에, 어드레스 래치 신호(ADLATZ)를 활성화한다.
펄스 생성기(PLSGEN)는 로우 어드레스 래치 신호(RADLATZ)의 하강 에지에 동기하여 래치 인에이블 신호(LATENDPX)를 생성한다. CA 인에이블 생성기(CAENGEN)는 모드 신호(CIFZ)의 활성화 중(공통 인터페이스 모드 중)에 동작하고, 래치 인에이블 신호(LATENDPX)에 동기하여 세팅되며, 칼럼 어드레스 인에이블 신호(CAENZ)를 활성화하고, 칩 인에이블 신호(CE1Z)의 하강 에지에 동기하여 칼럼 어드레스 인에이블 신호(CAENZ)를 비활성화한다. 또한 CA 인에이블 생성기(CAENGEN)는 모드 신호(CIFZ)의 비활성화 중(통상 동작 모드 중)에 동작을 정지하고, 칼럼 어드레스 인에이블 신호(CAENZ)를 활성화 레벨(고논리 레벨)로 고정한다. 지연 래치 생성기(DLATGEN)는 기록 검출 펄스(PWATD) 또는 라이트 종료 신호(WEREZ)에 동기하여 지연 어드레스 래치 신호(DADLATZ)를 활성화한다.
도 15는 공통 인터페이스 모드 중의 기록 동작에서의 어드레스 제어 회로(24) 및 커맨드 생성 회로(20)의 동작을 도시하고 있다. 공통 인터페이스 모드에서는 메모리(MEM)는 SDRAM과 동일한 인터페이스 사양으로 동작한다. 이 때문에 최초의 어드레스 밸리드 신호(/ADV)에 동기하여 로우 어드레스(RA00)(AD0-13)가 공급되고, 다음의 어드레스 밸리드 신호(/ADV)에 동기하여 칼럼 어드레스 신호(CA00)(AD0-8)가 공급된다[도 15(a, b)]. 어드레스 단자(AD14-22)는 공통 인터페이스 모드 중(테스트 모드 중)에 오픈하고, 어드레스 신호(AD14-22)의 값은 부정(H 레벨 또는 L 레벨)이다.
최초의 어드레스 밸리드 신호(/ADV)의 상승 에지에 동기하여 래치 인에이블 신호(LATENDPX)가 생성되고, 칼럼 어드레스 인에이블 신호(CAENZ)가 활성화한다[도 15(c)]. 이것에 의해 천이 에지 검출기(ATDGEN1-4)가 동작을 시작하고, 검출 펄스(ADT1-3)가 출력되며[도 15(d)], 액티브 인에이블 신호(ACTENZ)가 출력된다[도 15(e)]. 또한 도 17의 RAS 생성 회로(RASGEN)는 액티브 인에이블 신호(ACTENZ)가 고레벨일 때만, 액세스 동작을 실행하기 위해 판독 신호(RDPZ), 기록 신호(WRPZ) 또는 리프레시 신호(REFPZ)에 대응하여 기본 타이밍 신호(RASZ)를 출력한다[도 15(f)]. 그리고 도 24에 도시하는 바와 같이 액세스 동작[워드선(WL)의 활성화]이 시작된다.
어드레스 제어 회로(24)는 칼럼 어드레스 인에이블 신호(CAENZ)의 활성화 중, 어드레스 밸리드 신호(/ADV)에 동기하여 어드레스 래치 신호(ADLATZ)를 활성화한다[도 15(g)]. 천이 에지 검출기(ATDGEN6)는 페이지 기록 동작을 실행하기 위해 칼럼 어드레스 신호(CAD0-2)의 변화에 동기하여 기록 검출 펄스(PWATD)를 출력한다[도 15(h, i, j)]. 페이지 기록 동작은 도 28에 도시한다. 이 실시형태에서는 칼럼 어드레스 신호(CAD)의 변화에 따라서 기록 검출 펄스(PWATD)를 생성함으로써, 클록 신호(CLK)를 이용하지 않고, 페이지 기록 동작을 실행할 수 있다. 바꿔 말하면, SDRAM의 버스트 기록 동작용 테스트 패턴을 이용하여, 메모리(MEM)를 테스트할 수 있다.
도 16은 통상 동작 모드 중의 기록 동작에서의 어드레스 제어 회로(24) 및 커맨드 생성 회로(20)의 동작을 도시하고 있다. 통상 동작 모드에서는 칼럼 어드레스 인에이블 신호(CAENZ) 및 액티브 인에이블 신호(ACTENZ)는 고논리 레벨로 고정된다[도 16(a, b)]. 이 때문에 검출 펄스(ADT1-3)는 생성되지 않는다[도 16(c)]. 칼럼 어드레스 신호(CAD0-2)는 어드레스 래치 신호(ADLATZ)의 저레벨 기간에서만 변화하기 때문에, 기록 검출 펄스(PWATD)는 생성되지 않는다[도 16(d)]. 도 17의 RAS 생성 회로(RASGEN)는 액티브 인에이블 신호(ACTENZ)가 고레벨이기 때문에, 액세스 동작을 실행하기 위해, 판독 신호(RDPZ), 기록 신호(WRPZ) 또는 리프레시 신 호(REFPZ)에 동기하여 기본 타이밍 신호(RASZ)를 출력한다[도 16(e)]. 그리고 도 24에 도시하는 바와 같이 액세스 동작[워드선(WL)의 활성화]이 시작된다.
도 17은 도 4에 도시한 코어 제어 회로(22)의 상세를 도시하고 있다. 코어 제어 회로(22)는 RAS 생성 회로(RASGEN), 비트 제어 회로(BLTCTL), 이퀄라이즈 제어 회로(EQCTL), 워드 제어 회로(WLCTL), 센스 앰프 제어 회로(SAECTL), 프리차지 생성 회로(PREGEN), 칼럼 제어 회로(CLCTL) 및 타이밍 조정 회로(TADJ)를 갖고 있다.
RAS 생성 회로(RASGEN)는 판독 신호(RDPZ), 기록 신호(WRPZ) 또는 리프레시 신호(REFPZ)에 응답하여, 기본 타이밍 신호(RASZ)를 생성한다. 비트 제어 회로(BLTCTL)는 기본 타이밍 신호(RASZ)에 따라서 비트 제어 신호(BLTZ)를 생성한다. 이퀄라이즈 제어 회로(EQCTL)는 비트 제어 신호(BLTZ)에 따라서, 이퀄라이즈 제어 신호(EQZ)를 생성한다. 워드 제어 회로(WLCTL)는 비트 제어 신호(BLTZ) 및 기본 타이밍 신호(RASZ)에 따라서 워드 제어 신호(WLONZ)를 생성한다. 센스 앰프 제어 회로(SAECTL)는 워드 제어 신호(WLONZ)에 따라서 센스 앰프 제어 신호(SAEZ)를 생성한다. 프리차지 생성 회로(PREGEN)는 센스 앰프 제어 신호(SAEZ)에 따라서 프리차지 제어 신호(PREX)를 생성한다. 프리차지 제어 신호(PREX)는, 기본 타이밍 신호(RASZ)를 비활성화하기 위해 사용된다.
칼럼 제어 회로(CLCTL)는 기록 동작시에, 센스 앰프 제어 신호(SAEZ)의 활성화 기간에, 기록 검출 펄스(PWATD) 및 라이트 종료 신호(WEREZ)에 따라서 칼럼 제어 신호(CLPZ)를 생성한다. 칼럼 제어 회로(CLCTL)는 판독 동작시 및 리프레시 동 작시에, 센스 앰프 제어 신호(SAEZ)의 활성화에 동기하여 칼럼 제어 신호(CLPZ)를 생성한다. 타이밍 조정 회로(TADJ)는 칼럼 제어 신호(CLPZ)에 따라서 지연 칼럼 제어 신호(CLPDZ) 및 라이트 앰프 제어 신호(WAEZ)를 생성한다. 라이트 앰프 제어 신호(WAEZ)는 기록 동작시에만 생성된다. 코어 제어 회로(22)의 동작은 도 24에 도시한다.
도 18은 도 4에 도시한 어드레스 전환 회로(32)의 상세를 도시하고 있다. 어드레스 전환 회로(32)는 공통 인터페이스 모드(어드레스 멀티플렉스 모드) 중에, 순차적으로 공급되는 어드레스 신호(AD0-13)(IAD0-13) 및 어드레스 신호(AD0-8)(IAD0-8)를 로우 어드레스 신호(RAD0-13) 및 칼럼 어드레스 신호(CAD0-8)로서 출력하고, 통상 동작 모드(어드레스 논 멀티플렉스 모드) 중에, 어드레스 신호(AD0-22)(IAD0-22)를 로우 어드레스 신호(RAD0-13) 및 칼럼 어드레스 신호(CAD0-8)로서 출력하는 회로이다. 이 때문에 어드레스 전환 회로(32)는 어드레스 래치 생성기(ALGEN), 로우 어드레스 래치(RALAT), 어드레스 입력 스위치(AINSW1-3), 내부 어드레스 래치(IADLAT1, IADLAT2), 지연 회로(DLY1) 및 칼럼 셀렉터(CSEL)를 갖고 있다.
어드레스 래치 생성기(ALGEN)는, 칼럼 어드레스 인에이블 신호(CAENZ)가 비활성화 중에, 로우 어드레스 래치 신호(RADLATZ)에 동기하여 로우 어드레스 래치 신호(RADLATX)를 생성한다. 로우 어드레스 래치(RALAT)는 로우 어드레스 래치 신호(RADLATX)에 동기하여 내부 어드레스 신호(IAD0-4, 5-8, 9-13)의 값을 각각 래치하고, 래치한 값을 로우 어드레스 신호(MRAD0-4, 5-8, 9-13)로서 출력한다.
어드레스 입력 스위치(AINSW1)는, 모드 신호(CIFZ)가 비활성화되는 통상 동작 모드 중에 온하고, 내부 어드레스 신호(IAD9-13, 14-17, 18-22)를 로우 어드레스 신호(SRAD0-4, 5-8, 9-13)로서 출력한다. 어드레스 입력 스위치(AINSW2)는, 모드 신호(CIFZ)가 활성화되는 공통 인터페이스 모드 중에 온하고, 로우 어드레스 신호(MRAD0-4, 5-8, 9-13)를 로우 어드레스 신호(SRAD0-4, 5-8, 9-13)로서 출력한다. 어드레스 입력 스위치(AINSW3)는 통상 동작 모드 중(CIFZ=저논리 레벨)에 온하고, 또는 공통 인터페이스 모드(CIFZ=고논리 레벨) 중에 칼럼 어드레스 인에이블 신호(CAENZ)가 활성화되었을 때에 온하며, 내부 어드레스 신호(IAD0-4, 5-8)를 칼럼 어드레스 신호(SCAD0-4, 5-8)로서 출력한다.
내부 어드레스 래치(IADLAT1)(어드레스 래치 회로)는 칼럼 어드레스 신호(SCAD0-4, 5-8) 및 로우 어드레스 신호(SRAD0-4, 5-8, 9-13)를, 칼럼 어드레스 인에이블 신호(CAENZ)의 활성화 중에 생성되는 어드레스 래치 신호(ADLATZ)에 동기하여 각각 래치하고, 칼럼 어드레스 신호(ICAD0-2, CAD3-8) 및 로우 어드레스 신호(RAD0-13)로서 메모리 코어(40)에 출력한다. 즉 칼럼 어드레스 신호(CAD3-8)와 로우 어드레스 신호(RAD0-13)는 메모리 코어(40)에 동시에 출력된다. 따라서 공통 인터페이스 모드에 있어서, 메모리 코어(40)에의 칼럼 어드레스 신호(CAD3-8)와 로우 어드레스 신호(RAD0-13)의 공급 타이밍을, 통상 동작 모드와 동일하게 할 수 있다. 이 결과, 메모리 코어(40)를 오동작시키지 않고, 액세스 동작을 실행할 수 있다. 또한 칼럼 어드레스(CAD0-2)는 도 4에 도시한 바와 같이, 데이터 제어 회로(38)에 공급되기 때문에, 칼럼 어드레스 신호(CAD3-8)의 메모리 코어(40)로의 공 급 타이밍과 일치시킬 필요는 없다.
지연 회로(DLY1)는 칼럼 어드레스 신호(ICAD0-2)를 지연시켜 내부 어드레스 래치(IADLAT2)에 공급한다. 내부 어드레스 래치(IADLAT2)는 지연된 칼럼 어드레스 신호(ICAD0-2)를 지연 어드레스 래치 신호(DADLATZ)에 동기하여 래치하고, 페이지 기록 어드레스 신호(PWAD0-2)로서 출력한다. 칼럼 셀렉터(CSEL)는 라이트 인에이블 신호(WEZ)가 활성화 중에 페이지 기록 어드레스 신호(PWAD0-2)를 칼럼 어드레스 신호(CAD0-2)로서 출력하고, 라이트 인에이블 신호(WEZ)가 비활성화 중(즉, 판독 동작 중)에 칼럼 어드레스 신호(ICAD0-2)를 칼럼 어드레스 신호(CAD0-2)로서 출력한다.
도 19는 어드레스 단자(AD)에 공급되는 어드레스 신호를 도시하고 있다. 전술한 바와 같이, 통상 동작 모드(NRLMD) 중, 어드레스 단자[AD0-8(제2 어드레스 단자군), AD9-13(제3 어드레스 단자군), AD14-22(제1 어드레스 단자군)]에 공급되는 어드레스 신호(AD)는, 칼럼 어드레스 신호(CAD0-8) 및 로우 어드레스 신호(RAD0-13)로서 디코더 등의 내부 회로에 공급된다. 한편 공통 인터페이스 모드(CIFMD) 중, 최초의 어드레스 밸리드 신호(/ADV)에 동기하여 어드레스 단자(AD0-8)에 공급되는 어드레스 신호는, 로우 어드레스 신호(RAD0-13)로서 내부 회로에 공급된다. 다음 어드레스 밸리드 신호(/ADV)에 동기하여 어드레스 단자(AD0-8)에 공급되는 어드레스 신호는 칼럼 어드레스 신호(CAD0-8)로서 내부 회로에 공급된다. 최초의 어드레스 밸리드 신호(/ADV)는 SDRAM의 로우 어드레스 스트로브 신호(/RAS)에 대응한다. 다음의 어드레스 밸리드 신호(/ADV)는 SDRAM의 칼럼 어드레스 스트로브 신 호(/CAS)에 대응한다. 어드레스 단자(AD9-13)에서 받는 로우 어드레스 신호(RAD)의 비트 번호(0-4 또는 9-13)는 통상 동작 모드(NRLMD)와 공통 인터페이스 모드(CIFMD)에서 서로 상이하다. 이것에 의해 로우 어드레스 신호(RAD)의 비트수가 칼럼 어드레스 신호(CAD)의 비트수보다 많은 경우에도, 공통 인터페이스 모드 중에 어드레스 전환 회로(32)에 의해 어드레스 신호(AD)를 올바르게 전환할 수 있다.
도 20은 공통 인터페이스 모드 중에서의 어드레스 제어 회로(24) 및 어드레스 전환 회로(32)의 동작을 도시하고 있다. 공통 인터페이스 모드에서는 어드레스 단자(AD14-22)는 미사용이다. 공통 인터페이스 모드에서는 최초의 어드레스 밸리드 신호(/ADV)가 공급될 때, 칼럼 어드레스 인에이블 신호(CAENZ)는 저논리 레벨이다[도 20(a)]. 이 때문에, 로우 어드레스 래치 신호(RADLATZ)에 동기하여 로우 어드레스 래치 신호(RADLATX)가 생성된다[도 20(b)]. 어드레스 단자(AD0-13)에 공급되는 로우 어드레스 신호(RA00)는 로우 어드레스 래치 신호(RADLATX)의 저논리 레벨 기간에 로우 어드레스 래치(RALAT)를 통해 로우 어드레스 신호(MRA0)로서 출력된다[도 20(c)]. 로우 어드레스 신호(MRAD)는 어드레스 입력 스위치(AINSW2)를 통해 로우 어드레스 신호(SRAD)로서 출력된다[도 20(d)].
최초의 어드레스 밸리드 신호(/ADV)의 상승 에지에 동기하여 칼럼 어드레스 인에이블 신호(CAENZ)가 활성화된다[도 20(e)]. 칼럼 어드레스 인에이블 신호(CAENZ)가 활성화에 동기하여 로우 어드레스 래치 신호(RADLATX)가 비활성화되고, 로우 어드레스 신호(RA00)는 로우 어드레스 래치(RALAT)에 래치된다[도 20(f)].
칼럼 어드레스 인에이블 신호(CAENZ)의 활성화에 의해, 도 18에 도시한 어드레스 입력 스위치(AINSW3)가 온하고, 어드레스 신호(AD0-8)가 칼럼 어드레스 신호(SCAD)로서 출력된다[도 20(g)]. 다음의 어드레스 밸리드 신호(/ADV)의 하강 에지에 동기하여 어드레스 래치 신호(ADLATZ)가 활성화된다[도 20(h)]. 어드레스 신호(SCAD, SRAD)는 어드레스 래치 신호(ADLATZ)의 고논리 레벨 기간에 내부 어드레스 래치(IADLAT1)을 통해 칼럼 어드레스 신호(CAD0-8) 및 로우 어드레스 신호(RAD0-13)로서 출력된다[도 20(i)]. 칩 인에이블 신호(/CE1) 및 어드레스 밸리드 신호(/ADV)의 상승 에지에 동기하여 칼럼 어드레스 인에이블 신호(CAENZ) 및 어드레스 래치 신호(ADLATZ)가 비활성화된다[도 20(j)]. 어드레스 신호(SCAD, SRAD)는 어드레스 래치 신호(ADLATZ)의 비활성화에 동기하여 내부 어드레스 래치(IADLAT1)에 래치된다[도 20(k)].
도 21은 통상 동작 모드 중에서의 어드레스 제어 회로(24) 및 어드레스 전환 회로(32)의 동작을 도시하고 있다. 통상 동작 모드에서는, 칼럼 어드레스 인에이블 신호(CAENZ) 및 로우 어드레스 래치 신호(RADLATX)는 고논리 레벨(H)에 고정된다[도 21(a, b)]. 이 때문에, 도 18에 도시한 어드레스 입력 스위치(AINSW2)가 오프되고, 어드레스 입력 스위치(AINSW1)가 온한다. 어드레스 래치 신호(ADLATZ)는 어드레스 밸리드 신호(/ADV)에 동기하여 활성화된다[도 21(c)].
어드레스 입력 스위치(AINSW1)를 통해 공급되는 로우 어드레스(RA00) 및 칼럼 어드레스(CA00)는 어드레스 래치 신호(ADLATZ)의 고논리 레벨 기간에 내부 어드레스 래치(IADLAT1)을 통해 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD) 로서 출력된다[도 21(d)]. 어드레스 밸리드 신호(/ADV)의 상승 에지에 동기하여 어드레스 래치 신호(ADLATZ)가 비활성화된다[도 21(e)]. 어드레스 신호(SCAD, SRAD)는 어드레스 래치 신호(ADLATZ)의 비활성화에 동기하여 내부 어드레스 래치(IADLAT1)에 래치된다[도 21도(f)].
도 22는 도 4에 도시한 데이터 제어 회로(38)의 상세를 도시하고 있다. 특히 도 22에서는 기록 동작에 관계하는 회로만을 도시하고 있다. 데이터 제어 회로(38)는 데이터 제어 회로(DTCTL), 데이터 조정 회로(DTADJ) 및 데이터 래치(DTLAT)를 갖고 있다. 데이터 제어 회로(DTCTL)는 라이트 인에이블 신호(PWENX)의 활성화 중에 기록 검출 펄스(PWATD)에 동기하여 라이트 데이터 래치 신호(WDLZ)를 출력하고, 라이트 종료 신호(WEREZ)에 동기하여 라이트 데이터 래치 신호(WDLZ)를 출력하며, 또는 버스트 클록 신호(BCLK)에 동기하여 라이트 데이터 래치 신호(WDLZ)를 출력한다.
데이터 조정 회로(DTADJ)는 기록 데이터 신호(DIN)의 타이밍(셋업 시간 및 홀드 시간)을 조정하고, 데이터 신호(DT)로서 출력한다. 데이터 래치(DTLAT)는 라이트 데이터 래치 신호(WDLZ)에 동기하여 데이터 신호(DT)를 래치하고, 공통 데이터 버스(CDB)를 통해 메모리 코어(40)에 출력한다.
도 23은 도 4에 도시한 메모리 코어(30)의 주요부의 상세를 도시하고 있다. 또한 편의상, 도 23에서는 접속 스위치(BT)를 통해 비트선(BL, /BL)에 접속된 데이터선도, 비트선(BL, /BL)이라고 칭한다. 각 로우 블록(RBLK0-1)은 매트릭스형으로 배치된 복수의 메모리 셀(MC)과, 도면의 세로 방향으로 나열되는 메모리 셀(MC)에 접속된 워드선(WL)과, 도면의 가로 방향으로 나열되는 메모리 셀(MC)에 접속된 비트선(BL, /BL)을 갖는다. 각 로우 블록(RBLK0-1)의 구성은 도 1의 메모리 셀 어레이와 동일하다. 메모리 셀(MC)은 데이터를 전하로서 유지하기 위한 커패시터(기억부)와, 이 커패시터에 일단을 비트선(BL)(또는 /BL)에 접속하기 위한 트랜스퍼 트랜지스터를 갖고 있다. 커패시터의 타단은 셀 플레이트 전압선(VCP)(도시 생략)에 접속되어 있다. 트랜스퍼 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다. 워드선(WL)의 선택(고레벨로의 활성화)에 의해 판독 동작, 기록 동작, 및 리프레시 동작 중 어느 하나가 실행된다. 워드선(WL)에 접속된 메모리 셀(MC)은 비트선(BL, /BL)의 한쪽에 접속되어 있다. 이것에 의해, 예컨대 비트선(BL)에 접속된 메모리 셀(MC)을 액세스할 때에, 비트선(/BL)은 참조 전압선[프리차지 전압(VPR)]으로서 기능한다.
접속 스위치(BT)는 nMOS 트랜지스터(스위치)에 의해 구성되어 있다. nMOS 트랜지스터의 소스/드레인 중 한 쪽은 비트선(BL)(또는 /BL)에 접속되고, nMOS 트랜지스터의 소스/드레인 중 다른 쪽은 센스 앰프(SA)에 접속되어 있다. nMOS 트랜지스터의 게이트는 스위치 제어 신호(BT)(BT0, BT1)를 받고 있다. 접속 스위치(BT)는 고레벨의 스위치 제어 신호(BT)를 받고 있는 동안, 로우 블록(RBLK)의 비트선(BL, /BL)을 센스 앰프(SA)에 접속한다. 이 실시형태에서는 비트선(BL, /BL)에 접속된 한 쌍의 접속 스위치(BT)는 서로 독립적으로 동작한다.
프리차지 회로(PRE)는 상보의 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속하기 위한 한 쌍의 nMOS 트랜지스터와, 비트선(BL, /BL)을 상호 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 프리차지 회로(PRE)의 nMOS 트랜지스터의 게이트는 프리차지 제어 신호(BRS)(BRS0, BRS1)를 받고 있다. 프리차지 회로(PRE)는 메모리 셀(MC)의 비액세스 중을 나타내는 고레벨의 프리차지 제어 신호(BRS)를 받고 있는 동안, 비트선(BL, /BL)에 프리차지 전압(VPR)을 공급하고, 비트선(BL, /BL)의 전압을 이퀄라이즈한다.
센스 앰프(SA)는 입력과 출력이 서로 접속된 한 쌍의 CMOS 인버터로 구성되어 있다. 각 CM0S 인버터의 입력(트랜지스터의 게이트)은 비트선(BL)(또는 /BL)에 접속되어 있다. 각 CM0S 인버터는 도면의 가로 방향으로 나열되는 nM0S 트랜지스터와 pM0S 트랜지스터로 구성된다. 각 CM0S 인버터의 pM0S 트랜지스터의 소스는 센스 앰프 활성화 신호(PSA)를 받고 있다. 각 CMOS 인버터의 nMOS 트랜지스터의 소스는 센스 앰프 활성화 신호(NSA)를 받고 있다. 센스 앰프 활성화 신호(PSA)는, 센스 앰프(SA)가 동작할 때에 고레벨로 설정되고, 센스 앰프(SA)가 동작하지 않을 때에, 프리차지 전압(VPR)으로 설정된다. 센스 앰프 활성화 신호(NSA)는, 센스 앰프(SA)가 동작할 때에 저레벨로 설정되고, 센스 앰프(SA)가 동작하지 않을 때에, 프리차지 전압(VPR)으로 설정된다.
칼럼 스위치(CSW)는 비트선(BL)을 데이터선(DT)에 접속하는 nMOS 트랜지스터와, 비트선(/BL)을 데이터선(/DT)에 접속하는 nMOS 트랜지스터로 구성되어 있다. 각 nM0S 트랜지스터의 게이트는 칼럼 스위치 신호(CL)를 받고 있다. 판독 동작시에, 센스 앰프(SA)로 증폭된 비트선(BL, /BL) 상의 판독 데이터 신호는 칼럼 스위치(CSW)를 통해 데이터선(DT, /DT)에 전달된다. 기록 동작시에, 데이터선(DT, /DT) 을 통해 공급되는 기록 데이터 신호는 비트선(BL, /BL)을 통해 메모리 셀(MC)에 기록된다.
도 24는 도 17에 도시한 코어 제어 회로(22) 및 도 23에 도시한 메모리 코어(40)의 동작을 도시하고 있다. 이 예에서는 판독 커맨드(RD) 또는 기록 커맨드(WR)가 공급되고, 또는 리프레시 요구(RREQ)가 발생하며, 로우 블록(RBLK0)의 판독 동작, 기록 동작 또는 리프레시 동작이 실행된다. 액세스 요구로부터 액세스 동작이 완료하기까지의 액세스 사이클 시간은, 예컨대 100 ns이다.
우선, 액세스 요구(RD, WR 또는 RREQ)에 대응하여 기본 타이밍 신호(RASZ), 비트 제어 신호(BLTZ), 이퀄라이즈 제어 신호(EQZ), 워드 제어 신호(WLONZ) 및 센스 앰프 제어 신호(SAEZ)가 순차적으로 활성화된다[도 24(a, b, c, d, e)]. 기본 타이밍 신호(RASZ)는 공통 인터페이스 모드 중, 칼럼 어드레스 인에이블 신호(CAENZ)에 동기하여 생성된다.
비트 제어 신호(BLTZ)에 동기하여 프리차지 제어 신호(BRS)(이 예에서는 BRS0)가 비활성화된다[도 24(f)]. 프리차지 제어 신호(BRS0)의 비활성화에 의해, 액세스 동작을 실행하는 비트선(BL, /BL)과 프리차지 전압선(VPR)과의 접속이 해제된다. 또한 비트 제어 신호(BLTZ)에 동기하여, 액세스 동작을 실행하지 않는 비트선(BL, /BL)에 대응하는 스위치 제어 신호(BT)(이 예에서는 BT1)가 비활성화된다[도 24(g)].
워드 제어 신호(WLONZ)의 활성화에 동기하여 워드선(WL)이 활성화되고, 메모리 셀(MC)로부터 비트선(BL)(또는 /BL)에 데이터가 판독된다[도 24(h)]. 또한 센스 앰프(SA)는 센스 앰프 제어 신호(SAEZ)의 활성화에 동기하여 증폭 동작을 시작하고, 비트선 쌍(BL, /BL)의 전압차[메모리 셀(MC)로부터 비트선(BL)(또는 /BL)에 판독된 신호량]를 증폭한다[도 24(i)].
라이트 앰프(WA)를 동작하기 위한 라이트 앰프 제어 신호(WAEZ)는 기록 동작(WR)시에 활성화되고, 판독 동작(RD)시에 비활성화된다[도 24(j)]. 비트선 쌍(BL, /BL)의 전압차가 충분히 커진 후, 즉 판독 데이터(RDT)가 비트선 쌍(BL, /BL)에 판독된 후, 칼럼 제어 신호(CLPZ)가 활성화되고, 칼럼 어드레스(CAD)에 의해 선택되는 칼럼 스위치(CSW)가 온한다[도 24(k)]. 기록 동작(WR)에서는 칼럼 스위치(CSW)를 통해 비트선(BL, /BL)에 기록 데이터(WDT)가 공급된다[도 24(1)]. 판독 동작(RD)에서는 비트선(BL, /BL) 상의 판독 데이터(RDT)가 칼럼 스위치(CSW)를 통해 데이터 버스(MDQ)에 출력된다[도 24(m)]. 또한 리프레시 동작에서는 칼럼 제어 신호(CLPZ)가 계속 비활성화되는 것을 제외하고, 판독 동작과 동일하다.
센스 앰프(SA)가 동작을 시작한 후 소정 시간 후에, 프리차지 신호(PREX)가 일시적으로 활성화되고[도 24(n)], 기본 타이밍 신호(RASZ)가 비활성화된다[도 24(o)]. 기본 타이밍 신호(RASZ)의 비활성화에 동기하여, 워드 제어 신호(WLONZ), 비트 제어 신호(BLTZ), 이퀄라이즈 제어 신호(EQZ) 및 센스 앰프 제어 신호(SAEZ)가 순차적으로 비활성화된다[도 24(p, q, r, s)]. 워드 제어 신호(WLONZ)의 비활성화에 동기하여 워드선(WL)이 비활성화되고, 메모리 셀(MC)의 기억부와 비트선(BL)(또는 /BL)과의 접속이 해제된다[도 24(t)]. 비트 제어 신호(BLTZ)의 비활성화에 동기하여 프리차지 제어 신호(BRS)(이 예에서는 BRS0)가 활성화된다[도 24(u)]. 프리차지 제어 신호(BRS0)의 활성화에 의해, 액세스 동작을 실행한 비트선(BL, /BL)이 프리차지 전압선(VPR)에 접속된다[도 24(v)]. 또한 비트 제어 신호(BLTZ)의 비활성화에 동기하고, 액세스 동작을 실행하지 않는 비트선(BL, /BL)에 대응하는 스위치 제어 신호(BT)(이 예에서는 BT1)가 활성화되며, 이들 비트선(BL, /BL)은 센스 앰프(SA)에 접속된다[도 24(w)]. 그리고 액세스 동작이 완료한다.
도 25는 제4 실시형태의 시스템을 도시하고 있다. 시스템은 실리콘 기판 상에 집적된 시스템 인 패키지(SIP)(System In Package)로서 형성되어 있다.
SIP는 도 4에 도시한 메모리(MEM)와, 플래시 메모리(FLASH), 플래시 메모리(FLASH)를 액세스하는 메모리 컨트롤러(MCNT), 및 시스템 전체를 제어하는 CPU(컨트롤러)를 갖고 있다. CPU, 메모리(MEM) 및 메모리 컨트롤러(MCNT)는 시스템 버스(SBUS)에 의해 서로 접속되어 있다. SIP는 외부 버스를 통해 상위의 시스템(SYS)에 접속된다. 시스템(SYS)은, 예컨대 휴대 전화 등의 휴대기기이다. CPU는 메모리(MEM)를 액세스하기 위해, 클록 신호(CLK), 커맨드 신호(CMD), 어드레스 신호(AD) 및 기록 데이터 신호(DQ)를 출력하고, 메모리(MEM)로부터 판독 데이터 신호(DQ)를 수신한다. 클록 신호(CLK)는 메모리(MEM)를 동기 모드로 동작시킬 때만 메모리(MEM)에 공급된다.
도 26은 제4 실시형태의 테스트 시스템을 도시하고 있다. 우선 반도체 제조 공정에 의해 반도체 웨이퍼(WAF) 상에 복수의 메모리(MEM)가 형성된다. 메모리(MEM)는 웨이퍼(WAF)로부터 추출되기 전에 LSI 테스터(TEST)에 의해 테스트된다(도 36, 도 37). LSI 테스터(TEST)로부터는 제어 신호뿐만 아니라, 전원 전압(VDD) 및 접지 전압(VSS)이 공급된다. 메모리(MEM)는, 예컨대 도시하지 않는 프로브 카드의 프로브(PRB)를 통해 LSI 테스터(TEST)에 접속된다. 1 테스트에 합격한 메모리(MEM)는 단체로 패키징되고, 또는 다른 반도체칩과 함께 패키징된다(PKG). 패키징된 메모리(MEM)는 LSI 테스터(TEST)에 의해 테스트된다(도 38, 도 39). 도면에서는 하나의 메모리(MEM)가 LSI 테스터(TEST)에 접속되어 있지만, 복수의 메모리(MEM)(예컨대 4개)를 LSI 테스터(TEST)에 한번에 접속하여도 좋다. LSI 테스터(TEST)에 한번에 접속하는 메모리(MEM)의 수는 LSI 테스터(TEST)의 단자수와 메모리(MEM)의 단자수에 의존한다.
LSI 테스터(TEST)는 공통 인터페이스 모드로 메모리(MEM)를 테스트할 때, SDRAM의 테스트 패턴을 이용하여, 칩 셀렉트 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE), 데이터 마스크 신호(DQM), 어드레스 신호(AD) 및 기록 데이터 신호(DQ)를 메모리(MEM)에 공급하고, 판독 데이터 신호(DQ)를 메모리(MEM)로부터 받는다. 이 때, CKE 신호, /CS 신호, /RAS 신호, /CAS 신호 및 DQM 신호는 CE2 단자, /CE1 단자, /ADV 단자, /OE 단자 및 /UB, /LB 단자에 공급된다.
한편, LSI 테스터(TEST)는 통상 동작 모드로 메모리(MEM)를 테스트할 때, 칩 인에이블 신호(CE2, /CE1), 어드레스 밸리드 신호(/ADV), 아웃풋 인에이블 신호(/OE), 라이트 인에이블 신호(/WE), 상부 바이트 컨트롤 신호(/UB), 하부 바이트 컨트롤 신호(/LB), 어드레스 신호(AD) 및 기록 데이터 신호(DQ)를 메모리(MEM)에 공급하고, 판독 데이터 신호(DQ)를 메모리(MEM)로부터 받는다.
도 27은 테스트 모드(공통 인터페이스 모드)에서의 메모리(MEM)의 단자와, SDRAM의 단자와의 관계를 도시하고 있다. 전술한 바와 같이, 테스트 모드 중, LSI 테스터(TEST)는 CE2 단자, /CE1 단자, /ADV 단자, /OE 단자 및 /UB, /LB 단자를, SDRAM의 CKE 단자, /CS 단자, /RAS 단자, /CAS 단자 및 DQM 단자로서 취급하고, SDRAM의 테스트 패턴을 이용하여 메모리(MEM)를 테스트한다.
도 28은 공통 인터페이스 모드에서의 기록 동작(페이지 기록 동작)을 도시하고 있다. 도면에 도시한 동작은 SDRAM에 버스트 기록 동작을 실행시키기 위한 테스트 패턴을, LSI 테스터(TEST)가 메모리(MEM)에 공급함으로써 실시된다. LSI 테스터(TEST)는 SDRAM에 대한 액티브 커맨드(ACT), 기록 커맨드(WRA) 및 복수의 페이지 기록 커맨드(PWR)를 테스트 패턴으로서 메모리(MEM)에 출력한다[도 28(a)]. 이 테스트 패턴은 메모리(MEM)에 공급하는 신호의 타이밍을 결정하는 정의 파일을 제외하고, SDRAM의 테스트 패턴과 동일하다. 테스트 프로그램을 SDRAM과 공통으로 할 수 있기 때문에, 테스트 설계 기간을 단축할 수 있고, 테스트 비용을 삭감할 수 있다.
메모리(MEM)는 액티브 커맨드(ACT)를, 기록 커맨드로서 받는다. 이 때, 칼럼 어드레스 인에이블 신호(CAENZ)[도 20(a)]는 저레벨로 설정되어 있기 때문에, 메모리 코어(40)는 기록 동작을 시작하지 않는다. 액티브 커맨드(ACT)와 함께 메모리(MEM)에 공급되는 로우 어드레스 신호(RA00)(AD0-13)는 로우 어드레스 래치(RALAT)에 유지된다[도 28(b)].
다음에, 칼럼 어드레스 신호(CA00)(AD0-8)가 기록 커맨드(WRA)와 함께 공급 된다[도 28(c)]. 어드레스 래치 신호(ADLATZ)가 활성화되고[도 28(d)], 로우 어드레스 신호(RA00) 및 칼럼 어드레스 신호(CA00)가 메모리 코어(40)에 공급된다. 어드레스 밸리드 신호(/ADV)의 상승 에지에 동기하여, 도 20(e)에 도시하는 바와 같이, 칼럼 어드레스 인에이블 신호(CAENZ)가 활성화되고, 도 15(e)에 도시한 바와 같이, 액티브 인에이블 신호(ACTENZ)가 활성화된다. 액티브 인에이블 신호(ACTENZ)의 활성화에 동기하여, 센스 앰프(SA)가 동작을 시작하고, 메모리 코어(40)의 기록 동작이 시작된다[도 28(e)]. 또한 공통 인터페이스 모드에서는, 기록 커맨드(WRA)의 사이클은, 메모리 코어(40)의 액티브 동작[워드선(WL)의 활성화와 센스 앰프(SA)의 증폭 동작]을 포함시키기 위해 SDRAM에 비해 길게 해야 한다. 그러나 이것은 신호의 타이밍을 결정하는 정의 파일을 수정함으로써 대응할 수 있기 때문에, 테스트 패턴을 변경할 필요는 없다.
또한, 기록 데이터(D0)가 기록 커맨드(WRA)와 함께 공급된다[도 28(f)]. 도 22에 도시한 데이터 제어 회로(38)는 기록 데이터(D0)를 라이트 데이터 래치 신호(WDLZ)에 동기하여 공통 데이터 버스(CDB)에 출력한다[도 28(g)]. 칼럼 어드레스(CAD0-2)의 전환에 응답하여 칼럼 제어 신호(CLPZ, CLPDZ)가 순차적으로 활성화되고[도 28(h)], 기록 데이터(D0)는 데이터 버스(MDQ)를 통해 메모리 셀(MC)에 기록된다[도 28(i)]. 이 후, 칼럼 어드레스(CAD0-2)가 전환될 때마다 칼럼 제어 신호(CLPZ, CLPDZ)가 순차적으로 활성화되고, 기록 데이터(D1, D2, …, D7)는 메모리 셀(MC)에 순차적으로 기록된다[도 28(j)]. 칼럼 어드레스(CAD0-2)의 전환을 도 13에 도시한 커맨드 생성 회로(20)로 검출함으로써, 클록 신호(CLK)를 메모리(MEM)에 공급하지 않고, SDRAM의 테스트 패턴을 이용하여 페이지 기록 동작을 실행할 수 있다.
도 29는 일반 SDRAM의 기록 동작을 도시하고 있다. SDRAM에 공급되는 커맨드는 도 28과 동일하다. 도 28과 도 29를 비교하면 명백한 바와 같이, 공통 인터페이스 모드에서는 SDRAM의 커맨드를 이용하여, SDRAM과 동일한 사이클로, 기록 데이터를 메모리(MEM)에 기록할 수 있다. 즉, 메모리(MEM)에 공급된 기록 데이터는 SDRAM과 마찬가지로, 다음 사이클로 메모리 셀(MC)에 기록된다.
도 30은 FCRAM 인터페이스 모드에서의 기록 동작을 도시하고 있다. FCRAM 인터페이스 모드에서는 로우 어드레스(RA00) 및 칼럼 어드레스(CA00)가 어드레스 단자(AD0-22)를 이용하여 기록 커맨드(WR)와 함께 공급된다[도 30(a)]. 그리고 어드레스 밸리드 신호(/ADV)의 상승 에지에 동기하여 칼럼 제어 신호(CLPZ)(CLPDZ)가 출력되고[도 30(b)], 기록 데이터(D0)가 메모리 셀(MC)에 기록된다. 이와 같이, FCRAM 인터페이스 모드에서는 통상의 FCRAM에 공급되는 커맨드를 이용하여 메모리(MEM)에 데이터를 기록할 수 있다.
도 31은 FCRAM 인터페이스 모드에서의 버스트 기록 동작을 도시하고 있다. 이 예에서는 버스트 길이(BL)는 "8"이다. 버스트 기록 동작은 클록 신호(CLK)에 동기하여 실행된다(동기 모드). 우선, 로우 어드레스(RA00) 및 칼럼 어드레스(CA00)가 어드레스 단자(AD0-22)를 이용하여 기록 커맨드(WR)와 함께 공급된다[도 31(a)]. 기록 커맨드(WR)의 다음 사이클로부터 기록 데이터(D0-D7)가 순차 공급된다[도 31(b)].
다음에, 버스트 클록 신호(BCLK)에 동기하는 라이트 데이터 래치 신호(WDLZ)에 의해, 기록 데이터(D0-D7)는 순차 공통 데이터 버스(CDB)에 출력된다[도 31(c)]. 기록 데이터(D3 및 D7)에 동기하여 칼럼 제어 신호[CLPZ(CLPDZ)]가 출력되고, 4개의 기록 데이터(D0-D3, D4-D7)가 데이터 버스(MDQ)를 통해 메모리 셀(MC)에 순차적으로 기록된다[도 31(d, e)]. 이와 같이, FCRAM 인터페이스 모드에서는 통상의 FCRAM에 공급되는 커맨드를 이용하여 메모리(MEM)에 버스트 기록 동작을 실행시킬 수 있다.
도 32는 공통 인터페이스 모드에서의 판독 동작을 도시하고 있다. 어드레스 신호의 수신 동작은 도 28과 동일하다. 공통 인터페이스 모드이기 때문에, LSI 테스터(TEST)는 SDRAM에 대한 액티브 커맨드(ACT), 판독 커맨드(RDA) 및 복수의 페이지 판독 커맨드(PRD)를 테스트 패턴으로서 메모리(MEM)에 출력한다[도 32(a)]. 이 테스트 패턴은 메모리(MEM)에 공급하는 신호의 타이밍을 결정하는 정의 파일을 제외하고, SDRAM의 테스트 패턴과 동일하다. 테스트 프로그램을 SDRAM과 공통으로 할 수 있기 때문에, 테스트 설계 기간을 단축할 수 있고, 테스트 비용을 삭감할 수 있다.
공통 인터페이스 모드의 판독 동작에서는 도 28과 마찬가지로, 어드레스 밸리드 신호(/ADV)의 상승 에지에 동기하여, 도 20(e)에 도시한 바와 같이, 칼럼 어드레스 인에이블 신호(CAENZ)가 활성화되고, 도 15(e)에 도시한 바와 같이, 액티브 인에이블 신호(ACTENZ)가 활성화된다. 액티브 인에이블 신호(ACTENZ)의 활성화에 동기하여 센스 앰프(SA)가 동작을 시작하고, 메모리 코어(40)의 판독 동작이 시작 된다[도 32(b)]. 판독 동작에서는 칼럼 제어 신호(CLPZ)(CLPDZ)는 센스 앰프 제어 신호(SAEZ)에 응답하고, 판독 커맨드(RDA)가 공급된 사이클 중에 2회 생성된다[도 32(c)]. 칼럼 어드레스(CAD0-2)의 전환에 응답하여 리드 어드레스 천이 신호(PRATD)가 생성되고[도 32(d)], 데이터 버스(MDQ) 및 공통 데이터 버스(CDB)를 통해, 판독 데이터(D0-D7)가 데이터 단자(DQ)에 출력된다[도 32(e)]. 또한 공통 인터페이스 모드에서는, 판독 커맨드(RDA)의 사이클은 메모리 코어(40)의 액티브 동작[워드선(WL)의 활성화와 센스 앰프(SA)의 증폭 동작]을 포함하게 하기 위해, SDRAM에 비해 길게 해야 한다. 그러나 이것은, 신호의 타이밍을 결정하는 정의 파일을 수정함으로써 대응할 수 있기 때문에, 테스트 패턴을 변경할 필요는 없다.
도 33은 일반 SDRAM의 판독 동작을 도시하고 있다. 도면에서는 판독 레이턴시(RL)가 "2"인 예를 도시하고 있다. SDRAM에 공급되는 커맨드는 도 32와 동일하다. 도 32와 도 33을 비교하면 명백한 바와 같이, 공통 인터페이스 모드에서는 SDRAM의 커맨드를 이용하여, 판독 데이터를 메모리(MEM)로부터 판독할 수 있다.
도 34는 FCRAM 인터페이스 모드에서의 판독 동작을 도시하고 있다. FCRAM 인터페이스 모드에서는, 로우 어드레스(RA00) 및 칼럼 어드레스(CA00)가 어드레스 단자(AD0-22)를 이용하여 판독 커맨드(RD)와 함께 공급된다[도 34(a)]. 그리고 판독 커맨드(RD)에 응답하여 센스 앰프 제어 신호(SAEZ) 및 칼럼 제어 신호(CLPZ)(CLPDZ)가 순차적으로 출력되고[도 34(b)], 메모리 셀(MC)로부터 판독 데이터가 판독된다[도 34(c)]. 이와 같이, FCRAM 인터페이스 모드에서는, 통상의 FCRAM에 공급되는 커맨드를 이용하여 메모리(MEM)로부터 데이터를 판독할 수 있다.
도 35는 FCRAM 인터페이스 모드에서의 버스트 판독 동작을 도시하고 있다. 이 예에서는 버스트 길이(BL)는 "8", 판독 레이턴시(RL)는 "2"이다. 버스트 판독 동작은 클록 신호(CLK)에 동기하여 실행된다(동기 모드). 우선, 로우 어드레스(RA00) 및 칼럼 어드레스(CA00)가 어드레스 단자(AD0-22)를 이용하여 판독 커맨드(RD)와 함께 공급된다[도 35(a)]. 판독 커맨드(RD)의 다음 사이클로 센스 앰프 제어 신호(SAEZ)가 활성화된다[도 35(b)]. 비트선(BL, /BL) 상의 판독 데이터(D0-D3, D4-D7)는 2회 연속하여 활성화되는 칼럼 제어 신호(CLPZ)(CLPDZ)에 동기하여 데이터 버스(MDQ)에 전송되고[도 35(c)], 추가로 공통 데이터 버스(CDB)에 전송된다[도 35(d)]. 그리고 판독 데이터(D0-D7)는 버스트 클록 신호(BCLK)에 동기하여 데이터 단자(DQ)에 순차적으로 출력된다[도 35(e)]. 이와 같이, FCRAM 인터페이스 모드에서는 통상의 FCRAM에 공급되는 커맨드를 이용하여 메모리(MEM)에 버스트 판독 동작을 실행시킬 수 있다.
도 36은 공통 인터페이스 모드를 이용한 메모리(MEM)의 테스트 방법을 도시하고 있다. 이 흐름에 의해, 웨이퍼 상태의 메모리(MEM)가 테스트된다. 도 36의 흐름은 도 26에 도시한 테스터(TEST)가 테스트 프로그램을 실행함으로써 실시된다. 어드레스 단자(AD14-22)는 테스터(TEST)에 접속되지 않는다. 메모리(MEM)가 데이터 신호의 압축 테스트 기능을 갖는 경우, 데이터 단자(DQ)의 일부도 테스터(TEST)에 접속되지 않는다. 이와 같이, 테스트에 이용하는 단자수를 줄임으로써, 한번에 테스트할 수 있는 메모리(MEM)의 수를 늘릴 수 있다.
테스터(TEST)는 단계 S10에 있어서, 테스트 패드(IF)에 전원 전압(VDD)[고레 벨(H)]을 공급한다. 메모리(MEM)의 파워 온시에, 테스트 신호(TES1-4Z)는 저논리 레벨(L)에 초기화되어 있다. 이 때문에 고레벨(H)의 테스트 패드(IF)에 의해, 메모리(MEM)의 동작 모드는 공통 인터페이스 모드로 설정된다. 또한 고레벨(H)의 테스트 패드(IF)에 의해, 레지스터 설정 신호(CCRZ)가 고논리 레벨로 설정되기 때문에, 컨피규레이션 레지스터(16)는 어드레스 신호(AD)에 의해 설정 가능하게 된다.
다음에, 단계 S12에 있어서, 컨피규레이션 레지스터(16)가 어드레스 신호(AD)에 의해 설정되고, 메모리(MEM)의 내부 상태가 설정된다. 이 때, 컨피규레이션 레지스터(16)의 리프레시 금지 비트를 세팅하여 리프레시 동작을 금지하여도 좋다. 단계 14에 있어서, 테스트 커맨드가 테스트 엔트리 회로(10)에 공급되고, 테스트 신호(TES1Z, TES2Z)가 고논리 레벨(H)로 설정된다. 이것에 의해 공통 인터페이스 모드 그대로, 레지스터 설정 신호(CCRZ)가 저논리 레벨로 설정된다. 즉, 컨피규레이션 레지스터(16)는 데이터 신호(DQ)에 의해 설정 가능하게 되어, 컨피규레이션 레지스터(16)가 잘못 설정되는 것을 방지할 수 있다. 구체적으로는 컨피규레이션 레지스터(16)의 설정 사양을 데이터 신호(DQ)로 전환함으로써, 테스트 중에 컨피규레이션 레지스터(16)를 설정하기 위해 어드레스 신호(RAD, CAD)를 모두 고논리 레벨(H)로 유지해야 한다. 컨피규레이션 레지스터(16)를 설정하기 위한 조건을 엄격하게 함으로써, 컨피규레이션 레지스터(16)가 잘못 설정되는 것을 확실하게 방지할 수 있다.
단계 S16에 있어서, 테스트 커맨드가 테스트 엔트리 회로(10)에 공급되고, 테스트 신호(TES4Z)가 고논리 레벨(H)로 설정된다. 이것에 의해 도 5에 도시한 바 와 같이, 테스트 패드(IF)와 접지선과의 접속이 해제되어, 테스트 패드(IF)로부터 접지선에 누설 전류가 흐르는 것을 방지할 수 있다. 단계 S18에 있어서, 스탠바이 전류 등의 테스트가 실시된다. 단계 S16의 처리에 의해, 누설 전류는 흐르지 않기 때문에, 전류값을 정확히 측정할 수 있다.
단계 S20에 있어서, 복수의 테스트 신호(TESZ) 중 적어도 어느 하나가 고논리 레벨(H)로 설정된다. 단계 S22에 있어서, 공통 인터페이스 모드(즉, SDRAM 인터페이스)에서 메모리(MEM)의 동작 테스트가 실시된다. 동작 테스트에서는, 특히 메모리 코어(40) 내의 테스트가 실시된다.
다음에, 단계 S24에 있어서, 레지스터 설정 신호(CCRZ)를 고논리 레벨로 설정하기 위해, 테스트 신호(TES1Z)가 저논리 레벨(L)로 설정된다. 단계 26에 있어서, 컨피규레이션 레지스터(16)가 어드레스 신호(AD)에 의해 설정되고, 메모리(MEM)의 내부 상태가 변경된다. 단계 28에 있어서, 테스트 신호(TES1Z)가 다시 고논리 레벨(H)로 설정되고, 컨피규레이션 레지스터(16)는 데이터 신호(DQ)에 의해 설정 가능하게 된다. 그리고 단계 S30에 있어서, 공통 인터페이스 모드(즉, SDRAM 인터페이스)로 메모리(MEM)의 다른 동작 테스트가 실시된다. 단계 S24부터 단계 S30을 반복함으로써, 복수의 동작 테스트를 실시할 수 있다. 그리고 공통 인터페이스 모드에 의한 웨이퍼 상태에서의 테스트가 종료한다.
도 37은 FCRAM 인터페이스 모드를 이용한 메모리(MEM)의 테스트 방법을 도시하고 있다. 이 흐름에 의해, 웨이퍼 상태의 메모리(MEM)가 테스트된다. 도 37의 흐름은 도 26에 도시한 테스터(TEST)가 테스트 프로그램을 실행함으로써 실시된다. 이 테스트에서는 메모리(MEM)(FCRAM) 고유의 주변 회로의 테스트나, FCRAM으로서 동작시켰을 때의 동작 전류의 테스트가 실시된다. 메모리 셀(MC)의 동작 테스트는 도 36의 테스트로 실시되어 있기 때문에, 어드레스 단자(AD14-22)는 테스터(TEST)에 접속되지 않아서 좋다.
단계 S40부터 단계 S46은 도 36의 단계 S10부터 단계 S16과 동일하다. 단계 S48에서는 판독 커맨드 및 기록 커맨드가 최소 사이클로 공급되고, 또는 버스트 판독 동작, 버스트 기록 동작이 실행되며, 동작 전류가 테스트된다. 단계 S50에 있어서, 테스트 신호(TES1Z, TES2Z 및 TES3Z)가 각각 고논리 레벨(H), 저논리 레벨(L) 및 저논리 레벨(L)로 설정된다. 이것에 의해 FCRAM 인터페이스 모드 그대로, 레지스터 설정 신호(CCRZ)가 저논리 레벨로 설정된다. 즉, 컨피규레이션 레지스터(16)는 데이터 신호(DQ)에 의해 설정 가능하게 되어, 컨피규레이션 레지스터(16)가 잘못 설정되는 것을 방지할 수 있다.
단계 S52에 있어서, FCRAM 인터페이스 모드로 메모리(MEM) 고유의 동작 테스트가 실시된다. 이 때, 어드레스 단자(AD0-9)를 어드레스 단자(AD14-22)에 대응하는 어드레스 버퍼에 접속하는 기능[어드레스 신호(AD)의 전환 회로]을 메모리(MEM)에 갖게 함으로써, 어드레스 단자(AD14-22)에 접속된 회로의 테스트를 실시할 수 있다. 이 테스트는, 테스트 엔트리 회로(10)에 의해 설정 가능한 어느 테스트 모드에 의해 실시할 수 있다. 그리고, 단계 S54에 있어서, 테스트 신호(TES1Z)가 저논리 레벨(L)로 설정됨으로써, 레지스터 설정 신호(CCRZ)는 고논리 레벨로 설정된다. 컨피규레이션 레지스터(16)는 어드레스 신호(AD)에 의해 설정 가능하게 된다. 그리 고 공통 인터페이스 모드에 의한 웨이퍼 상태에서의 테스트가 종료한다.
도 38은 공통 인터페이스 모드를 이용한 메모리(MEM)의 테스트 방법을 도시하고 있다. 이 흐름에 의해, 패키징된 메모리(MEM)가 테스트된다. 도 38의 흐름은 도 26에 도시한 테스터(TEST)가 테스트 프로그램을 실행함으로써 실시된다. 어드레스 단자(AD14-22)는 테스터(TEST)에 접속되지 않는다. 이 때문에, 패키지에 밀봉된 메모리(MEM)에서도, 한번에 테스트할 수 있는 메모리(MEM)의 수를 늘릴 수 있다.
단계 S60은 테스트 시작시의 초기 상태를 나타내고 있다. 패키지 내에서 메모리(MEM)의 테스트 패드(IF)는 오픈 상태이고, 테스트 패드(IF)의 노드는 도 5에 도시한 저항(R1)을 통해 접지선에 접속되어 있다(IF=L레벨). 메모리(MEM)의 파워 온시에, 테스트 신호(TES1-4Z)는 L 레벨로 초기화되어 있다. 이 때문에 메모리(MEM)는 FCRAM 인터페이스 모드로 설정된다. 컨피규레이션 레지스터(16)는 데이터 신호(DQ)에 의해 설정 가능하다.
단계 S62에 있어서, 데이터 단자(DQ)를 이용하여 컨피규레이션 레지스터(16)가 설정된다. 단계 S64에 있어서, 테스트 신호(TES1Z, TES2Z)가 함께 고논리 레벨(H)로 설정되고, 메모리(MEM)는 공통 인터페이스 모드로 설정된다. 그리고 단계 S66에 있어서, 공통 인터페이스 모드(즉, SDRAM 인터페이스)로 메모리(MEM)의 동작 테스트가 실시된다. 동작 테스트에서는, 특히 메모리 코어(40) 내의 테스트가 실시된다. 단계 S68에 있어서, 테스트 신호(TES1Z, TES2Z)가 모두 저논리 레벨(L)로 설정되고, 메모리(MEM)는 FCRAM 인터페이스 모드로 설정된다. 그리고, 공통 인터페이스 모드에 의한 패키지 상태에서의 테스트가 종료한다. 또한 도 38의 테스트에서는 도 36과 마찬가지로, 스탠바이 전류 등의 전류의 테스트를 실시하여도 좋다.
도 39는 FCRAM 인터페이스 모드를 이용한 메모리(MEM)의 테스트 방법을 도시하고 있다. 이 흐름에 의해, 패키징된 메모리(MEM)가 테스트된다. 도 39의 흐름은 도 26에 도시한 테스터(TEST)가 테스트 프로그램을 실행함으로써 실시된다. 단계 S70, S72는 도 39의 단계 S60, S62와 동일하다. 이 상태에서 메모리(MEM)는 FCRAM 인터페이스 모드로 설정된다. 컨피규레이션 레지스터(16)는 데이터 신호(DQ)에 의해 설정 가능하다.
단계 S74에 있어서, FCRAM 인터페이스 모드로 메모리(MEM) 고유의 동작 테스트가 실시된다. 이 때, 도 37과 마찬가지로, 예컨대 테스트 엔트리 회로(10)에 의해 설정 가능한 어느 테스트 모드에 의해, 어드레스 단자(AD14-22)에 접속된 회로의 테스트를 실시할 수 있다. 그리고, FCRAM 인터페이스 모드에 의한 패키지 상태에서의 테스트가 종료한다.
이상, 제4 실시형태에서는, 메모리(MEM)를 테스트할 때에, 어드레스 단자(AD14-22)를 미사용으로 할 수 있어, 한 번에 테스트할 수 있는 메모리(MEM)의 수를 늘릴 수 있다. 또한, 어드레스 멀티플렉스 방식의 DRAM 등의 테스트 자산(예컨대 SDRAM의 테스트 프로그램)을 이용하여, 메모리(MEM)를 테스트하는 것이 가능하게 된다. 이 결과, 테스트 효율을 향상할 수 있고, 테스트 비용을 삭감할 수 있다.
이상의 실시형태에 있어서 설명한 발명을 정리하여, 부기로서 개시한다.
(부기 1)
복수의 메모리 셀, 상기 메모리 셀에 접속된 복수의 워드선, 상기 메모리 셀에 접속된 복수의 비트선, 로우 어드레스 신호에 따라서 상기 워드선을 선택하는 로우 디코더, 및 칼럼 어드레스 신호에 따라서 상기 비트선을 선택하는 칼럼 디코더를 포함하는 메모리 코어와,
제1 동작 모드 중에, 제1 어드레스 단자군에 공급되는 로우 어드레스 신호 및 제2 어드레스 단자군에 공급되는 칼럼 어드레스 신호를 받고, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코더에 공급하며, 제2 동작 모드 중에, 상기 제2 어드레스 단자군에 공급되는 상기 로우 어드레스 신호를 받고, 그 후, 상기 제2 어드레스 단자군에 공급되는 상기 칼럼 어드레스 신호를 받으며, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코더에 공급하는 어드레스 전환 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 2)
부기 1 기재의 반도체 메모리에 있어서,
상기 제1 동작 모드 중에, 상기 메모리 코어의 액세스 동작을 실행하기 위한 액세스 제어 신호를, 상기 칼럼 어드레스 신호 및 상기 로우 어드레스 신호와 함께 공급되는 액세스 커맨드에 응답하여 상기 메모리 코어에 출력하고, 상기 제2 동작 모드 중에, 상기 액세스 제어 신호를, 상기 어드레스 전환 회로에의 상기 칼럼 어드레스 신호의 공급에 응답하여 상기 메모리 코어에 출력하는 액세스 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 3)
부기 2 기재의 반도체 메모리에 있어서,
상기 액세스 제어 회로는,
상기 제1 동작 모드 중에 액티브 인에이블 신호를 계속 활성화하고, 상기 제2 동작 모드 중에, 상기 액티브 인에이블 신호를 상기 칼럼 어드레스 신호의 공급에 응답하여 활성화하는 액티브 제어 회로와,
상기 액티브 인에이블 신호의 활성화 중에, 상기 액세스 커맨드를 액세스 요구 신호로서 출력하며, 상기 액티브 인에이블 신호의 비활성화 중에 상기 액세스 요구 신호의 출력을 금지하는 커맨드 출력 제어 회로와,
상기 액세스 요구 신호에 따라서 상기 액세스 제어 신호를 생성하는 코어 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 4)
부기 3 기재의 반도체 메모리에 있어서,
상기 액티브 제어 회로는, 상기 칼럼 어드레스 신호의 천이 에지 및 상기 액세스 커맨드를 검출하였을 때에 검출 펄스를 각각 출력하는 복수의 천이 에지 검출기를 포함하고, 상기 제2 동작 모드 중에, 가장 느리게 출력되는 검출 펄스에 동기하여 상기 액티브 인에이블 신호를 활성화하는 것을 특징으로 하는 반도체 메모리.
(부기 5)
부기 1 기재의 반도체 메모리에 있어서,
상기 제1 동작 모드 중에 칼럼 어드레스 인에이블 신호를 계속 활성화하고, 상기 제2 동작 모드 중에 최초의 액세스 커맨드의 공급 후에 상기 칼럼 어드레스 인에이블 신호를 활성화하는 어드레스 제어 회로와,
상기 칼럼 어드레스 인에이블 신호의 활성화 중에 액세스 커맨드에 동기하여 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 래치하고, 래치한 어드레스 신호를 상기 메모리 코어에 출력하는 어드레스 래치 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 6)
부기 1 기재의 반도체 메모리에 있어서,
상기 제2 동작 모드 중에 기록 커맨드를 받고 있을 때에 동작하고, 상기 칼럼 어드레스 신호의 천이 에지를 검출할 때마다 기록 검출 펄스를 출력하는 기록 천이 에지 검출기와,
상기 메모리 셀에 기록하는 기록 데이터를 상기 각 기록 검출 펄스에 응답하여 상기 메모리 코어에 공급하는 데이터 제어 회로를 포함하며,
상기 기록 커맨드를 받고 있는 동안에, 상기 칼럼 어드레스 신호의 전환마다 기록 데이터가 공급되는 것을 특징으로 하는 반도체 메모리.
(부기 7)
부기 6 기재의 반도체 메모리에 있어서,
상기 기록 커맨드에 대응하는 최초의 기록 데이터를, 상기 칼럼 어드레스 신호의 공급 타이밍에 맞춰 받는 데이터 입력 버퍼를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 8)
부기 1 기재의 반도체 메모리에 있어서,
상기 어드레스 전환 회로는, 상기 제1 및 제2 동작 모드 중에 제3 어드레스 단자군에 공급되는 로우 어드레스 신호를 받고,
상기 제3 어드레스 단자군에서 받는 상기 로우 어드레스 신호의 비트 번호는, 상기 제1 동작 모드와 상기 제2 동작 모드에서 서로 상이한 것을 특징으로 하는 반도체 메모리.
(부기 9)
부기 1 기재의 반도체 메모리에 있어서,
상기 제1 동작 모드는, 상기 제1 및 제2 어드레스 단자군을 이용하여 반도체 메모리를 액세스하는 통상 동작 모드이고, 상기 제2 동작 모드는, 상기 제1 어드레스 단자군만을 이용하여 반도체 메모리를 액세스하는 테스트 모드인 것을 특징으로 하는 반도체 메모리
(부기 10)
부기 1 기재의 반도체 메모리에 있어서,
상기 제1 동작 모드는, 상기 칼럼 어드레스 신호 및 상기 로우 어드레스 신호를 동시에 받는 어드레스 논 멀티플렉스 모드이고,
상기 제2 동작 모드는, 상기 칼럼 어드레스 신호 및 상기 로우 어드레스 신호를 순차적으로 받는 어드레스 멀티플렉스 모드인 것을 특징으로 하는 반도체 메모리.
(부기 11)
부기 1 기재의 반도체 메모리에 있어서,
레지스터 설정 신호의 논리 레벨에 따라서, 상기 칼럼 어드레스 신호 및 상기 로우 어드레스 신호 중 적어도 어느 하나, 또는 데이터 신호가 공급되고, 상기 반도체 메모리의 동작 사양을 변경하기 위한 컨피규레이션 레지스터를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 12)
부기 11 기재의 반도체 메모리에 있어서,
상기 레지스터 설정 신호의 논리 레벨에 따라서, 상기 칼럼 어드레스 신호 및 상기 로우 어드레스 신호 중 적어도 어느 하나, 또는 데이터 신호를 선택하고, 선택한 신호를 상기 컨피규레이션 레지스터에 출력하는 컨피규레이션 레지스터 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 13)
부기 11 기재의 반도체 메모리에 있어서,
모드 선택 제어 신호가 제1 논리 레벨을 나타낼 때에, 테스트 단자에 공급되는 전압값에 따라서 상기 레지스터 설정 신호를 출력하고, 상기 모드 선택 제어 신호가 제2 논리 레벨을 나타낼 때에 레지스터 전환 신호의 논리 레벨에 따라서 상기 레지스터 설정 신호를 출력하는 셀렉터를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 14)
부기 1 기재의 반도체 메모리에 있어서,
모드 선택 제어 신호가 제1 논리 레벨을 나타낼 때에, 테스트 단자에 공급되는 전압값에 따라서 상기 제1 또는 제2 동작 모드를 나타내는 모드 신호를 출력하고, 상기 모드 선택 제어 신호가 제2 레벨을 나타낼 때에 모드 전환 신호의 레벨에 따라서 상기 모드 신호를 출력하는 셀렉터를 포함하며,
상기 어드레스 전환 회로는, 상기 모드 신호가 나타내는 상기 제1 또는 제2 동작 모드에 따라서 동작하는 것을 특징으로 하는 반도체 메모리.
(부기 15)
부기 14 기재의 반도체 메모리에 있어서,
소정의 전압이 공급되는 전압선과 상기 테스트 단자 사이에 배치되고, 차단 신호가 제1 레벨을 나타낼 때에 온하며, 상기 차단 신호가 제2 레벨을 나타낼 때에 오프하는 스위치 회로를 포함하고,
상기 셀렉터는, 상기 소정의 전압을 받았을 때에, 상기 제1 동작 모드를 나타내는 상기 모드 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 16)
부기 1 기재의 반도체 메모리에 있어서,
상기 제1 동작 모드 중에, 복수의 테스트 커맨드와 함께 상기 제1 어드레스 단자군에 공급되는 상기 칼럼 어드레스 신호 및 상기 제2 어드레스 단자군에 공급되는 상기 로우 어드레스 신호를 테스트 코드로서 받고, 상기 제2 동작 모드 중에, 상기 테스트 커맨드와 함께 상기 제1 어드레스 단자군에 순차적으로 공급되는 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 테스트 코드로서 받으며, 받은 테스트 코드에 따라서 내부 회로를 테스트하기 위한 테스트 신호를 출력하는 테스트 엔트리 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 17)
복수의 메모리 셀, 상기 메모리 셀에 접속된 복수의 워드선, 상기 메모리 셀에 접속된 복수의 비트선, 로우 어드레스 신호에 따라서 상기 워드선을 선택하는 로우 디코더, 및 칼럼 어드레스 신호에 따라서 상기 비트선을 선택하는 칼럼 디코더를 포함하는 메모리 코어와,
제1 동작 모드 중에, 제1 어드레스 단자군에 공급되는 로우 어드레스 신호 및 제2 어드레스 단자군에 공급되는 칼럼 어드레스 신호를 받고, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코더에 공급하며, 제2 동작 모드 중에, 상기 제2 어드레스 단자군에 공급되는 상기 로우 어드레스 신호를 받고, 그 후, 상기 제2 어드레스 단자군에 공급되는 상기 칼럼 어드레스 신호를 받으며, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코더에 공급하는 어드레스 전환 회로를 포함한 반도체 메모리의 테스트 방법으로서,
상기 반도체 메모리를 상기 제2 동작 모드로 설정하고,
상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 순차적으로 상기 제2 어드레스 단자군에 공급하며, 상기 반도체 메모리의 동작 테스트를 실시하는 것을 특징으로 하는 반도체 메모리의 테스트 방법.
(부기 18)
부기 17 기재의 반도체 메모리의 테스트 방법에 있어서,
상기 동작 테스트 후, 상기 반도체 메모리를 상기 제1 동작 모드로 설정하고,
상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 순차적으로 상기 제1 및 제2 어드레스 단자군에 공급하며, 상기 반도체 메모리의 동작 테스트를 실시하는 것을 특징으로 하는 반도체 메모리의 테스트 방법.
(부기 19)
반도체 메모리와, 반도체 메모리를 액세스하는 컨트롤러를 포함한 시스템으로서,
상기 반도체 메모리는,
복수의 메모리 셀, 상기 메모리 셀에 접속된 복수의 워드선, 상기 메모리 셀에 접속된 복수의 비트선, 로우 어드레스 신호에 따라서 상기 워드선을 선택하는 로우 디코더, 및 칼럼 어드레스 신호에 따라서 상기 비트선을 선택하는 칼럼 디코더를 포함하는 메모리 코어와,
제1 동작 모드 중에, 제1 어드레스 단자군에 공급되는 로우 어드레스 신호 및 제2 어드레스 단자군에 공급되는 칼럼 어드레스 신호를 받고, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코더에 공급하며, 제2 동작 모드 중에, 상기 제2 어드레스 단자군에 공급되는 상기 로우 어드레스 신호를 받고, 그 후, 상기 제2 어드레스 단자군에 공급되는 상기 칼 럼 어드레스 신호를 받으며, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코더에 공급하는 어드레스 전환 회로를 포함하고 있는 것을 특징으로 하는 시스템.
이상, 본 발명에 대해서 상세히 설명해 왔지만, 상기한 실시형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 명백하다.
(산업상이용가능성)
본 발명은 로우 어드레스 신호 및 칼럼 어드레스 신호를 받아 동작하는 반도체 메모리 및 이 반도체 메모리의 테스트 방법에 적용 가능하다.
도 1은 제1 실시형태를 도시하는 블록도.
도 2는 제2 실시형태를 도시하는 블록도.
도 3은 제3 실시형태를 도시하는 블록도.
도 4는 제4 실시형태를 도시하는 블록도.
도 5는 도 4에 도시한 IF 제어 회로의 상세를 도시하는 회로도.
도 6은 공통 인터페이스 모드 중의 테스트 엔트리 회로의 동작을 도시하는 타이밍도.
도 7은 FCRAM 인터페이스 모드 중의 테스트 엔트리 회로(10)의 동작을 도시하는 타이밍도.
도 8은 SDRAM의 테스트 모드 엔트리를 도시하는 타이밍도.
도 9는 도 4에 도시한 CR 제어 회로 및 컨피규레이션 레지스터의 상세를 도시하는 블록도.
도 10은 공통 인터페이스 모드 중의 CR 제어 회로 및 컨피규레이션 레지스터의 동작을 도시하는 타이밍도.
도 11은 FCRAM 인터페이스 모드 중의 CR 제어 회로 및 컨피규레이션 레지스터 동작을 도시하는 타이밍도.
도 12는 도 9에 도시한 CR 제어 회로 및 컨피규레이션 레지스터의 동작의 개요를 도시하는 설명도.
도 13은 도 4에 도시한 커맨드 생성 회로의 상세를 도시하는 회로도.
도 14는 도 4에 도시한 어드레스 제어 회로의 상세를 도시하는 회로도.
도 15는 공통 인터페이스 모드 중의 기록 동작에서의 어드레스 제어 회로 및 커맨드 생성 회로의 동작을 도시하는 타이밍도.
도 16은 FCRAM 인터페이스 모드 중의 기록 동작에서의 어드레스 제어 회로 및 커맨드 생성 회로의 동작을 도시하는 타이밍도.
도 17은 도 4에 도시한 코어 제어 회로의 상세를 도시하는 블록도.
도 18은 도 4에 도시한 어드레스 전환 회로의 상세를 도시하는 블록도.
도 19는 어드레스 단자(AD)에 공급되는 어드레스 신호를 도시하는 설명도.
도 20은 공통 인터페이스 모드 중에서의 어드레스 제어 회로 및 어드레스 전환 회로의 동작을 도시하는 타이밍도.
도 21은 FCRAM 인터페이스 모드 중에서의 어드레스 제어 회로 및 어드레스 전환 회로의 동작을 도시하는 타이밍도.
도 22는 도 4에 도시한 데이터 제어 회로의 상세를 도시하는 블록도.
도 23은 도 4에 도시한 메모리 코어의 주요부의 상세를 도시하는 회로도.
도 24는 도 17에 도시한 코어 제어 회로 및 도 23에 도시한 메모리 코어의 동작을 도시하는 타이밍도.
도 25는 제4 실시형태의 시스템을 도시하는 블록도.
도 26은 제4 실시형태의 테스트 시스템을 도시하는 블록도.
도 27은 테스트 모드(공통 인터페이스 모드)에서의 메모리(MEM)의 단자와 SDRAM의 단자와의 관계를 도시하는 설명도.
도 28은 공통 인터페이스 모드에서의 기록 동작을 도시하는 타이밍도.
도 29는 SDRAM의 기록 동작을 도시하는 타이밍도.
도 30은 FCRAM 인터페이스 모드에서의 기록 동작을 도시하는 타이밍도.
도 31은 FCRAM 인터페이스 모드에서의 버스트 기록 동작을 도시하는 타이밍도.
도 32는 공통 인터페이스 모드에서의 판독 동작을 도시하는 타이밍도.
도 33은 SDRAM의 판독 동작을 도시하는 타이밍도.
도 34는 FCRAM 인터페이스 모드에서의 판독 동작을 도시하는 타이밍도.
도 35는 FCRAM 인터페이스 모드에서의 버스트 판독 동작을 도시하는 타이밍도.
도 36은 공통 인터페이스 모드를 이용한 메모리의 테스트 방법을 도시하는 흐름도.
도 37은 FCRAM 인터페이스 모드를 이용한 메모리의 테스트 방법을 도시하는 흐름도.
도 38은 공통 인터페이스 모드를 이용한 메모리의 테스트 방법을 도시하는 흐름도.
도 39는 FCRAM 인터페이스 모드를 이용한 메모리의 테스트 방법을 도시하는 흐름도.
(부호의 설명)
10: 테스트 엔트리 회로 12: IF 제어 회로
14: CR 제어 회로 16: 컨피규레이션 레지스터
18: 커맨드 버퍼 20: 커맨드 생성 회로
22: 코어 제어 회로 24: 어드레스 제어 회로
26: 리프레시 요구 생성 회로 28: 리프레시 어드레스 카운터
30: 어드레스 버퍼 32: 어드레스 전환 회로
34: 어드레스 선택 회로 36: 데이터 입출력 버퍼
38: 데이터 제어 회로 40: 메모리 코어
BL, /BL: 비트선 CAD: 칼럼 어드레스 신호
CDEC: 칼럼 디코더 MC: 메모리 셀
RAD: 로우 어드레스 신호 RDEC: 로우 디코더
WL: 워드선

Claims (10)

  1. 복수의 메모리 셀, 상기 메모리 셀에 접속된 복수의 워드선, 상기 메모리 셀에 접속된 복수의 비트선, 로우 어드레스 신호에 따라서 상기 워드선을 선택하는 로우 디코더, 및 칼럼 어드레스 신호에 따라서 상기 비트선을 선택하는 칼럼 디코더를 포함하는 메모리 코어와,
    제1 동작 모드 중에, 제1 어드레스 단자군에 공급되는 로우 어드레스 신호 및 제2 어드레스 단자군에 공급되는 칼럼 어드레스 신호를 받고, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코더에 공급하며, 제2 동작 모드 중에, 상기 제2 어드레스 단자군에 공급되는 상기 로우 어드레스 신호를 받고, 그 후, 상기 제2 어드레스 단자군에 공급되는 상기 칼럼 어드레스 신호를 받으며, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코더에 공급하는 어드레스 전환 회로
    를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 제1 동작 모드 중에, 상기 메모리 코어의 액세스 동작을 실행하기 위한 액세스 제어 신호를, 상기 칼럼 어드레스 신호 및 상기 로우 어드레스 신호와 함께 공급되는 액세스 커맨드에 응답하여 상기 메모리 코어에 출력하고, 상기 제2 동작 모드 중에, 상기 액세스 제어 신호를, 상기 어드레스 전환 회로에의 상기 칼럼 어드레스 신호의 공급에 응답하여 상기 메모리 코어에 출력하는 액세스 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 상기 액세스 제어 회로는,
    상기 제1 동작 모드 중에 액티브 인에이블 신호를 계속 활성화하고, 상기 제2 동작 모드 중에, 상기 액티브 인에이블 신호를 상기 칼럼 어드레스 신호의 공급에 응답하여 활성화하는 액티브 제어 회로와,
    상기 액티브 인에이블 신호의 활성화 중에, 상기 액세스 커맨드를 액세스 요구 신호로서 출력하고, 상기 액티브 인에이블 신호의 비활성화 중에 상기 액세스 요구 신호의 출력을 금지하는 커맨드 출력 제어 회로와,
    상기 액세스 요구 신호에 따라서 상기 액세스 제어 신호를 생성하는 코어 제어 회로
    를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서,
    상기 제1 동작 모드 중에 칼럼 어드레스 인에이블 신호를 계속 활성화하고, 상기 제2 동작 모드 중에 최초의 액세스 커맨드의 공급 후에 상기 칼럼 어드레스 인에이블 신호를 활성화하는 어드레스 제어 회로와,
    상기 칼럼 어드레스 인에이블 신호의 활성화 중에 액세스 커맨드에 동기하여 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 래치하고, 래치한 어드레스 신호를 상기 메모리 코어에 출력하는 어드레스 래치 회로
    를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서,
    상기 제2 동작 모드 중에 기록 커맨드를 받고 있을 때에 동작하고, 상기 칼럼 어드레스 신호의 천이 에지를 검출할 때마다 기록 검출 펄스를 출력하는 기록 천이 에지 검출기와,
    상기 메모리 셀에 기록하는 기록 데이터를 상기 각 기록 검출 펄스에 응답하여 상기 메모리 코어에 공급하는 데이터 제어 회로
    를 포함하며,
    상기 기록 커맨드를 받고 있는 동안에, 상기 칼럼 어드레스 신호의 전환마다 기록 데이터가 공급되는 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 레지스터 설정 신호의 논리 레벨에 따라서, 상기 칼럼 어드레스 신호 및 상기 로우 어드레스 신호 중 적어도 어느 하나, 또는 데이터 신호가 공급되고, 상기 반도체 메모리의 동작 사양을 변경하기 위한 컨피규레이션 레지스터를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서, 모드 선택 제어 신호가 제1 논리 레벨을 나타낼 때에, 테스트 단자에 공급되는 전압값에 따라서 상기 제1 또는 제2 동작 모드를 나타내는 모드 신호를 출력하고, 상기 모드 선택 제어 신호가 제2 논리 레벨을 나타낼 때에, 모드 전환 신호의 레벨에 따라서 상기 모드 신호를 출력하는 셀렉터를 포함하며,
    상기 어드레스 전환 회로는, 상기 모드 신호가 나타내는 상기 제1 또는 제2 동작 모드에 따라서 동작하는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 상기 제1 동작 모드 중에, 복수의 테스트 커맨드와 함께 상기 제1 어드레스 단자군에 공급되는 상기 칼럼 어드레스 신호 및 상기 제2 어드레스 단자군에 공급되는 상기 로우 어드레스 신호를 테스트 코드로서 받고, 상기 제2 동작 모드 중에, 상기 테스트 커맨드와 함께 상기 제1 어드레스 단자군에 순차적으로 공급되는 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 테스트 코드로서 받으며, 받은 테스트 코드에 따라서 내부 회로를 테스트하기 위한 테스트 신호를 출력하는 테스트 엔트리 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  9. 복수의 메모리 셀, 상기 메모리 셀에 접속된 복수의 워드선, 상기 메모리 셀에 접속된 복수의 비트선, 로우 어드레스 신호에 따라서 상기 워드선을 선택하는 로우 디코더, 및 칼럼 어드레스 신호에 따라서 상기 비트선을 선택하는 칼럼 디코더를 포함하는 메모리 코어와,
    제1 동작 모드 중에, 제1 어드레스 단자군에 공급되는 로우 어드레스 신호 및 제2 어드레스 단자군에 공급되는 칼럼 어드레스 신호를 받고, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코 더에 공급하며, 제2 동작 모드 중에, 상기 제2 어드레스 단자군에 공급되는 상기 로우 어드레스 신호를 받고, 그 후, 상기 제2 어드레스 단자군에 공급되는 상기 칼럼 어드레스 신호를 받으며, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코더에 공급하는 어드레스 전환 회로
    를 포함한 반도체 메모리의 테스트 방법으로서,
    상기 반도체 메모리를 상기 제2 동작 모드로 설정하고,
    상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 순차적으로 상기 제2 어드레스 단자군에 공급하여, 상기 반도체 메모리의 동작 테스트를 실시하는 것을 특징으로 하는 반도체 메모리의 테스트 방법.
  10. 반도체 메모리와, 반도체 메모리를 액세스하는 컨트롤러를 포함한 시스템으로서,
    상기 반도체 메모리는,
    복수의 메모리 셀, 상기 메모리 셀에 접속된 복수의 워드선, 상기 메모리 셀에 접속된 복수의 비트선, 로우 어드레스 신호에 따라서 상기 워드선을 선택하는 로우 디코더, 및 칼럼 어드레스 신호에 따라서 상기 비트선을 선택하는 칼럼 디코더를 포함하는 메모리 코어와,
    제1 동작 모드 중에, 제1 어드레스 단자군에 공급되는 로우 어드레스 신호 및 제2 어드레스 단자군에 공급되는 칼럼 어드레스 신호를 받고, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코 더에 공급하며, 제2 동작 모드 중에, 상기 제2 어드레스 단자군에 공급되는 상기 로우 어드레스 신호를 받고, 그 후, 상기 제2 어드레스 단자군에 공급되는 상기 칼럼 어드레스 신호를 받으며, 받은 상기 로우 어드레스 신호 및 상기 칼럼 어드레스 신호를 상기 로우 디코더 및 상기 칼럼 디코더에 공급하는 어드레스 전환 회로
    를 포함하고 있는 것을 특징으로 하는 시스템.
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