JP2003233989A - 半導体記憶装置及びプリチャージ方法 - Google Patents

半導体記憶装置及びプリチャージ方法

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JP2003233989A
JP2003233989A JP2002031090A JP2002031090A JP2003233989A JP 2003233989 A JP2003233989 A JP 2003233989A JP 2002031090 A JP2002031090 A JP 2002031090A JP 2002031090 A JP2002031090 A JP 2002031090A JP 2003233989 A JP2003233989 A JP 2003233989A
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sense amplifier
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precharge
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Toshiya Mishiro
俊哉 三代
Toshikazu Nakamura
俊和 中村
Satoshi Eto
聡 江渡
Ayako Sato
綾子 佐藤
Masato Matsumiya
正人 松宮
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Abstract

(57)【要約】 【課題】本発明は、ＳＲＡＭを模擬するオートプリチャ
ージ機能を備え、ページモード及びバーストモードでデ
ータを読み出すことが可能なＤＲＡＭを提供することを
目的とする。 【解決手段】半導体記憶装置は、メモリセルにトランジ
スタを介して接続される第１のビット線と、転送ゲート
と、第１のビット線に転送ゲートを介して接続される第
２のビット線と、第２のビット線に接続されるセンスア
ンプと、第１のビット線をプリチャージする第１のプリ
チャージ回路と、第２のビット線をプリチャージする第
２のプリチャージ回路を含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に半導体記憶
装置に関し、詳しくはプリチャージを実行する半導体記
憶装置に関する。
【従来の技術】従来から携帯電話等のある種の電子機器
にはＳＲＡＭ（Static Random AccessMemory）がメモリ
装置として使用されているが、ＳＲＡＭは集積度が低
く、容量を大きくするとコストが大幅に増えてしまうと
いう問題がある。これに対してＤＲＡＭは、低コストで
大記憶容量を実現するに適している。従って、ＳＲＡＭ
を使用した構成の過去の膨大な蓄積を生かすために、Ｓ
ＲＡＭと同一のインターフェースを備えたＤＲＡＭを提
供することが望まれる。
【０００２】ＤＲＡＭではメモリセルが保持するデータ
を周期的にリフレッシュする必要があるが、ＳＲＡＭで
はリフレッシュ動作は必要ない。従って、リフレッシュ
の必要がないＳＲＡＭを模擬するＤＲＡＭ（擬似ＳＲＡ
Ｍ）では、外部からは見えない形且つ適切なリフレッシ
ュタイミングで、内部的にリフレッシュ動作を自動的に
実行するよう構成される。
【０００３】まずビット線対をＶｃｃ／２にプリチャー
ジしておく。読み出し時にワード線を立ち上げるとセル
の繋がっているビット線対に差電位が生じるので、これ
をセンスアンプで増幅して読み出す。その後回路内部で
設定した期間が経過すると、ワード線を立ち下げ、ビッ
ト線対をＶｃｃ／２レベルに固定する自動プリチャージ
（オートプリチャージ）動作を実行することで読み出し
作業を完了する。
【０００４】また疑似ＳＲＡＭにおいては、読み出し或
いは書き込み動作の終了後にビット線を直ちにプリチャ
ージ電位（Ｖｃｃ／２）に設定することで、セルとビッ
ト線との間で生じる電荷のリークを最小限に抑制するこ
とが出来る。これにより、リフレッシュ特性を改善する
ことが可能となる。
【発明が解決しようとする課題】上記のような疑似ＳＲ
ＡＭにおいては、データを読み出す際にオートプリチャ
ージを実行するので、センスアンプのビット線対は読み
出し動作の後に、Ｖｃｃ／２レベルに自動的に固定され
てしまう。この結果、同一ワード線上の異なるコラムア
ドレスへのアクセスが連続する場合であっても、各デー
タアクセスの度にそのワード線を立ち上げる動作が必要
になる。従って、同一ワード線上へのアクセスの場合
に、従来のＤＲＡＭのページモードのような高速なデー
タの読み出しを実行することが出来ない。
【０００５】以上の点を鑑み、本発明は、ＳＲＡＭを模
擬するオートプリチャージ機能を備え、ページモード及
びバーストモードでデータを読み出すことが可能なＤＲ
ＡＭを提供することを目的とする。
【課題を解決するための手段】本発明による半導体記憶
装置は、メモリセルにトランジスタを介して接続される
第１のビット線と、転送ゲートと、該第１のビット線に
該転送ゲートを介して接続される第２のビット線と、該
第２のビット線に接続されるセンスアンプと、該第１の
ビット線をプリチャージする第１のプリチャージ回路
と、該第２のビット線をプリチャージする第２のプリチ
ャージ回路と、該転送ゲートを閉じて該第１のプリチャ
ージ回路により該第１のビット線をプリチャージした後
に該第２のプリチャージ回路により該第２のビット線を
プリチャージするよう制御する制御回路を含むことを特
徴とする。
【０００６】上記半導体記憶装置においては、メモリセ
ル部分の第１のビット線をプリチャージする第１のプリ
チャージ回路と、センスアンプ部分の第２のビット線を
プリチャージする第２のプリチャージ回路とが、独立し
て設けられる。従って、転送ゲートを閉じて第１のプリ
チャージ回路によりメモリセル部分のビット線をプリチ
ャージした後に、第２のプリチャージ回路によりセンス
アンプ部分のビット線をプリチャージするよう制御する
ことが可能となる。センスアンプ部分のビット線をプリ
チャージする迄の期間は、センスアンプにデータが保持
されているので、ページモード及びバーストモードによ
り同一のローアドレス上の複数のコラムアドレスからデ
ータを読み出すことが出来る。
【０００７】またセンスアンプ部分のビット線をプリチ
ャージする際には、寄生容量の大きなメモリセル部分の
ビット線は既にオートプリチャージされており、センス
アンプを非駆動状態にしてセンスアンプ部分のビット線
だけをプリチャージすればよい。従って、高速にプリチ
ャージ動作を実行して、次の読み出し或いは書き込み動
作に移行することが可能である。
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
【０００８】図１は、本発明による半導体記憶装置の概
略構成を示す図である。
【０００９】図１の半導体記憶装置は、電源コントロー
ルユニット１１、タイミングコントロールユニット１
２、ローアドレスラッチ＆バッファユニット１３、コラ
ムアドレスラッチ＆バッファユニット１４、コラムデコ
ーダ１５、ローデコーダ１６、出力データコントロール
ユニット１７、入出力データバッファ１８、入力データ
ラッチコントロールユニット１９、センススイッチ２
０、及びメモリセルアレイ２１を含む。
【００１０】電源コントロールユニット１１は、外部電
源をもとに内部で生成する電源電圧をコントロールす
る。タイミングコントロールユニット１２は、外部から
供給されるＣＥ２、／ＣＥ１、／WE、／ＯＥ等の制御信
号に基づいて、クロック同期で各種内部回路をコントロ
ールする回路である。ローアドレスラッチ＆バッファユ
ニット１３は、外部から供給されるローアドレスをラッ
チ及びバッファし、バッファしているローアドレスをロ
ーデコーダ１６に供給する。コラムアドレスラッチ＆バ
ッファユニット１４は、外部から供給されるコラムアド
レスをラッチ及びバッファし、バッファしているコラム
アドレスをコラムデコーダ１５に供給する。
【００１１】コラムデコーダ１５は、コラムアドレスラ
ッチ＆バッファユニット１４から供給されるコラムアド
レスをデコードし、コラムアドレスで指定されるコラム
選択線を活性化する。ローデコーダ１６は、ローアドレ
スラッチ＆バッファユニット１３から供給されるローア
ドレスをデコードし、ローアドレスで指定されるワード
線を活性化する。活性化されたワード線に接続されるメ
モリセルのデータは、ビット線に読み出されセンスアン
プで増幅される。読み出し動作の場合、センスアンプで
増幅されたデータは、活性化されたコラム選択線により
選択され、出力データコントロールユニット１７及び入
出力データバッファ１８を介して半導体記憶装置外部に
出力される。書き込み動作の場合、半導体記憶装置外部
から入出力データバッファ１８及び入力データラッチコ
ントロールユニット１９を介して書き込みデータが供給
され、活性化されたコラム選択線により選択されるコラ
ムアドレスのセンスアンプに書き込まれる。この書き込
みデータとメモリセルから読み出され再書き込みされる
べきデータとが、活性化されたワード線に接続されるメ
モリセルに書き込まれる。これらのワード線、ビット
線、センスアンプ等はメモリセルアレイ２１に設けられ
ている。
【００１２】センススイッチ２０は、書き込み動作の場
合は入力データラッチコントロールユニット１９からの
書き込みデータをメモリセルアレイ２１に供給し、読み
出し動作の場合はメモリセルアレイ２１からの読み出し
データを出力データコントロールユニット１７に供給す
るために、データ伝送経路を切り替える。出力データコ
ントロールユニット１７によるデータ出力動作は、タイ
ミングコントロールユニット１２によりアウトプットイ
ネーブル信号ＯＥに応じて制御される。
【００１３】入力データラッチコントロールユニット１
９は、書き込みデータを格納する入力データラッチを含
む。ＳＲＡＭを模擬するＤＲＡＭにおいては、読み出し
動作の場合、外部から入力されるアドレスのアドレス遷
移が検出されると遷移後のアドレスに対するコア動作を
実行して、メモリセルアレイ２１からデータを読み出
す。また書き込み動作の場合には、外部から入力される
アドレスのアドレス遷移が検出されると遷移後のアドレ
スに対するコア動作を実行するが、入力データラッチの
データをメモリセルアレイ２１へ実際に書き込む動作は
アドレス確定まで待つ必要があるために次の書き込みサ
イクルで実行する。このような動作によって、ＳＲＡＭ
と同様のインターフェースを提供することが出来る。な
おアドレス変化なく書き込み動作に続いて読み出し動作
を実行する場合には、メモリセルアレイ２１にはデータ
はまだ書き込まれておらず入力データラッチに残ってい
る状態であるので、メモリセルアレイ２１からではなく
入力データラッチからデータを読み出すように、センス
スイッチ２０を制御する。
【００１４】図２は、本発明によるセンスアンプの周辺
回路を示す図である。
【００１５】図２の回路は、ＮＭＯＳトランジスタ３１
乃至３３、ＰＭＯＳトランジスタ３４乃至３６、ＮＭＯ
Ｓトランジスタ３７乃至５１を含む。
【００１６】ＮＭＯＳトランジスタ３１乃至３３及びＰ
ＭＯＳトランジスタ３４乃至３６はセンスアンプを構成
し、ビット線ＢＬ及び／ＢＬ或いはビット線ＢＬ’及び
／ＢＬ’間の電位を増幅することでビット線に接続され
るデータを読み出す。読み出されたデータは、コラム選
択信号ｃｌｓｚをＨＩＧＨにすることで、ＮＭＯＳトラ
ンジスタ４６及び４７を介して、グローバルデータ線の
データｇｄｂｚ及びｇｄｂｘとして読み出される。或い
はコラム選択信号ｃｌｓｚをＨＩＧＨにすることで、Ｎ
ＭＯＳトランジスタ４６及び４７を介して、グローバル
データ線のデータｇｄｂｚ及びｇｄｂｘをビット線に転
送する。なおセンスアンプ駆動信号ｌｅｚ及びｌｅｘ
は、センスアンプを電源電位及びグランド電位に接続し
て、センスアンプを駆動するための信号である。
【００１７】ＮＭＯＳトランジスタ４８及び４９は、セ
ンスアンプとビット線ＢＬ及び／ＢＬとの接続・非接続
を制御する。またＮＭＯＳトランジスタ５０及び５１
は、センスアンプとビット線ＢＬ’及び／ＢＬ’との接
続・非接続を制御する。ＮＭＯＳトランジスタ４８及び
４９を転送制御信号ｂｌｔ１によりオンすることで、ビ
ット線ＢＬ及び／ＢＬをセンスアンプに接続する。或い
は、ＮＭＯＳトランジスタ５０及び５１を転送制御信号
ｂｌｔ２によりオンすることで、ビット線ＢＬ’及び／
ＢＬ’をセンスアンプに接続する。
【００１８】ＮＭＯＳトランジスタ４３乃至４５は、プ
リチャージ信号ｂｒｓｘ０がＨＩＧＨになると、センス
アンプ部分のビット線を電位ｖｐｒにプリチャージする
と共にビット線間の電位をイコライズする。ＮＭＯＳト
ランジスタ３７乃至３９は、プリチャージ信号ｂｒｓｘ
１がＨＩＧＨになると、ビット線ＢＬ及び／ＢＬを電位
ｖｐｒにプリチャージすると共にビット線間の電位をイ
コライズする。また同様に、ＮＭＯＳトランジスタ４０
乃至４２は、プリチャージ信号ｂｒｓｘ２がＨＩＧＨに
なると、ビット線ＢＬ’及び／ＢＬ’を電位ｖｐｒにプ
リチャージすると共にビット線間の電位をイコライズす
る。
【００１９】本発明においては、ビット線ＢＬ及び／Ｂ
Ｌ用のプリチャージ回路であるＮＭＯＳトランジスタ３
７乃至３９を設けると共に、ビット線ＢＬ’及び／Ｂ
Ｌ’用のプリチャージ回路であるＮＭＯＳトランジスタ
４０乃至４２を設けることで、センスアンプ部分のプリ
チャージ動作とは独立してビット線ＢＬ及び／ＢＬ及び
ビット線ＢＬ’及び／ＢＬ’のプリチャージ動作を実行
することが出来る。
【００２０】図３は、図２の回路の動作を説明する図で
ある。図４は、比較対象として従来のオートプリチャー
ジ機能を有するＤＲＡＭのコア動作を示す図である。
【００２１】図３において、まずプリチャージ信号ｂｒ
ｓｘ１をＨＩＧＨ（昇圧電位Ｖｐ）にすることでビット
線ＢＬ及び／ＢＬを電位ｖｐｒ（＝Ｖｃｃ／２）にプリ
チャージする。その後動作開始を示すアクティブ信号ａ
ｃｔがＨＩＧＨになり動作の開始を指示すると、センス
アンプ駆動信号ｌｅｚ及びｌｅｘがそれぞれＬＯＷ及び
ＨＩＧＨになり、センスアンプを非駆動の状態とする。
更にプリチャージ信号ｂｒｓｘ０をＨＩＧＨ（昇圧電位
Ｖｐ）とすることで、センスアンプ部分のビット線を電
位ｖｐｒ（＝Ｖｃｃ／２）にプリチャージする。なおこ
の期間、転送制御信号ｂｌｔ１はＬＯＷであり、ビット
線ＢＬ及び／ＢＬとセンスアンプとは分離されている。
【００２２】その後、転送制御信号ｂｌｔ１をＨＩＧＨ
にすることでビット線ＢＬ及び／ＢＬとセンスアンプと
を接続し、ワード線選択信号ＷＬをＨＩＧＨにすること
で選択ローアドレスのメモリセルをビット線ＢＬ及び／
ＢＬに接続する。これによりメモリセルのデータがビッ
ト線ＢＬ及び／ＢＬに読み出され、ビット線の電位ｂｌ
及び／ｂｌがプリチャージ電位Ｖｃｃ／２から変化す
る。その後センスアンプ駆動信号ｌｅｚ及びｌｅｘをそ
れぞれＨＩＧＨ及びＬＯＷとすることで、センスアンプ
を駆動して、ビット線の電位ｂｌ及び／ｂｌを増幅す
る。ビット線の電位がｂｌ及び／ｂｌ増幅されている期
間に、コラム選択によりビット線にアクセスする。例え
ば、読み出し動作時には、この増幅されたビット線の電
位ｂｌ及び／ｂｌのデータを、コラム選択により読み出
す。
【００２３】このときワード線選択信号ＷＬをＬＯＷに
する。また転送制御信号ｂｌｔ１をＬＯＷにすること
で、ビット線ＢＬ及び／ＢＬをセンスアンプから切り離
す。
【００２４】コラム選択によるアクセス後に、オートプ
リチャージ機能によりプリチャージ信号ｂｒｓｘ１をＨ
ＩＧＨにすることでビット線ＢＬ及び／ＢＬをプリチャ
ージする。これによりビット線の電位ｂｌ及び／ｂｌは
電位ｖｐｒ（＝Ｖｃｃ／２）に設定される。このときセ
ンスアンプは、ビット線から切り離されているのでリセ
ットされない。次のアクティブ信号ａｃｔが入力される
まで、センスアンプ駆動信号ｌｅｚ及びｌｅｘはそれぞ
れＨＩＧＨ及びＬＯＷのままであり、センスアンプのデ
ータは保持されている。このアクティブ信号ａｃｔはロ
ーアドレスが変化したことを検出して生成される信号で
あり、新たなローアドレスに対するアクセス動作の開始
を示す信号である。
【００２５】なお上記動作は、ビット線ＢＬ及び／ＢＬ
に接続されるメモリセルにアクセスする場合の動作を説
明したが、ビット線ＢＬ’及び／ＢＬ’に接続されるメ
モリセルにアクセスする場合の動作も同様である。
【００２６】従来のＤＲＡＭコアの構成では、図２にお
いてＮＭＯＳトランジスタ３７乃至３９及びＮＭＯＳト
ランジスタ４０乃至４２からなるビット線専用のプリチ
ャージ回路が設けられていない。その場合には、コラム
アクセス後に図４のＡで示すタイミングにおいてセンス
アンプ駆動信号ｌｅｚ及びｌｅｘをそれぞれＬＯＷ及び
ＨＩＧＨにすることでセンスアンプを非駆動として、更
にオートプリチャージ機能によりＢで示すタイミングに
おいてプリチャージ信号ｂｒｓｘをＨＩＧＨにすること
で、センスアンプ部分及びビット線ＢＬ及び／ＢＬを同
時にプリチャージする。
【００２７】このように従来はコラムアクセス後にセン
スアンプ部分及びビット線ＢＬ及び／ＢＬを同時にプリ
チャージしていたのに対して、本発明では、コラムアク
セス後にセンスアンプ部分とビット線ＢＬ及び／ＢＬと
を分離して、メモリセル部分のビット線ＢＬ及び／ＢＬ
だけをオートプリチャージ機能によりプリチャージす
る。センスアンプ部分は駆動状態としておき、ローアド
レス遷移によるアクセス動作開始を指示するアクティブ
信号が到来するまで、センスアンプのデータを保持して
おく。従って、同一のローアドレス上の異なるコラムア
ドレスをアクセスする場合には、ワード線を再度立ち上
げることなく、センスアンプに保持されているデータを
読み出せばよいので、高速なデータ読み出しが可能とな
る。またアクティブ信号に応じてセンスアンプをプリチ
ャージする際には、寄生容量の大きなビット線ＢＬ及び
／ＢＬは既にオートプリチャージされており、非駆動状
態のセンスアンプ部分だけをプリチャージすればよいの
で、高速にプリチャージ動作を実行して次の読み出し或
いは書き込み動作に移行することが可能である。
【００２８】図５は、本発明において同一のローアドレ
ス上の異なるコラムアドレスをアクセスする動作を示す
図である。
【００２９】図５において、ビット線電位ｂｌ及び／ｂ
ｌがセンスアンプにより増幅されると、ワード線を非活
性状態にし、その後センスアンプをビット線から切り離
す。更にプリチャージ信号ｂｒｓｘ１を活性化すること
で、ビット線ＢＬ及び／ＢＬをオートプリチャージす
る。外部よりコラムアドレスを切り替えて同一のワード
線に繋がるメモリセルをアクセスする場合、非同期式疑
似ＳＲＡＭではコラムアドレスに対応するコラム選択線
ｃｌを活性化させる。これにより、データを保持してい
るセンスアンプから、活性化するコラム選択線ｃｌのデ
ータを読み出す。また同期式疑似ＳＲＡＭでは、一定周
期の外部クロック信号と同期してコラムアドレスを取り
込み、このクロック信号と同期して内部でアドレスをイ
ンクリメントすることでアドレスを順次発生させ，それ
に対応するコラム選択線ｃｌを順次活性化させる。これ
により、データを保持しているセンスアンプから、順次
活性化するコラム選択線ｃｌのデータを読み出す。この
ようにして、同一のローアドレス上のデータを高速に読
み出しするページモード或いはバーストモードを実現す
ることが出来る。ページモードの最中にローアドレスが
切り替わりアクティブ信号ａｃｔが活性化されると、図
４に示した動作が実行され、異なるローアドレスに対す
るアクセス動作が実行される。
【００３０】図６は、コア動作を制御するための構成を
示す図である。
【００３１】図６の回路は、ローアドレスラッチ＆バッ
ファユニット１３、ローデコーダ１６、ＡＴＤ回路６
１、ａｃｔ信号発生回路６２、センスアンプ制御回路６
３、ｂｌｔ生成回路６４、ｌｅ生成回路６５、ｂｒｓｘ
０生成回路６６、ｂｒｓｘ１生成回路６７、ワード線制
御回路６８、センスアンプ回路７０及び７１、ＮＭＯＳ
トランジスタ７２及び７３、及びメモリセル７４及び７
５を含む。
【００３２】ＡＴＤ（address transition detection）
回路６１は、外部から供給されローアドレスラッチ＆バ
ッファユニット１３に格納されるローアドレスが遷移す
るとパルス信号を発生する。このパルス信号を基にし
て、ａｃｔ信号発生回路６２はアクティブ信号ａｃｔを
発生する。アクティブ信号ａｃｔはローデコーダ１６及
びセンスアンプ制御回路６３に供給される。センスアン
プ制御回路６３は、アクティブ信号ａｃｔを開始タイミ
ングとして種々のタイミング制御信号を生成し、これら
のタイミング信号をｂｌｔ生成回路６４、ｌｅ生成回路
６５、ｂｒｓｘ０生成回路６６、ｂｒｓｘ１生成回路６
７、及びワード線制御回路６８に供給する。
【００３３】ｂｌｔ生成回路６４、ｌｅ生成回路６５、
ｂｒｓｘ０生成回路６６、及びｂｒｓｘ１生成回路６７
はそれぞれ、ｂｌｔ1やｂｌｔ2に相当する転送制御信号
ｂｌｔｚ、センスアンプ駆動信号ｌｅｚ及びｌｅｘ、セ
ンスアンプ部分のプリチャージ信号ｂｒｓｘ０、及びビ
ット線部分のプリチャージ信号ｂｒｓｘ１を生成する。
またワード線制御回路６８は、ワード線活性化タイミン
グを制御する信号ｗｌｐｚを生成して、ローデコーダ１
６に供給する。センスアンプ回路７０及び７１は、図２
に示されるような構成を有し、ワード線ＷＬが活性化さ
れＮＭＯＳトランジスタ７２及び７３が導通すると、メ
モリセル７４及び７５のデータをビット線を介して受け
取る。
【００３４】図７は、センスアンプ制御回路６３の構成
を示す回路図である。
【００３５】図７のセンスアンプ制御回路６３は、ＮＯ
Ｒ回路８１及び８２、ＮＡＮＤ回路８３、インバータ８
４及び８５、及びディレイ回路８６乃至９１を含む。Ｎ
ＯＲ回路８１及び８２はＲＳフリップフロップを構成
し、このＲＳフリップフロップは信号ａｃｔによりセッ
トされ、信号ｐｒｅｐｚによりリセットされる。信号ａ
ｃｔによりＲＳフリップフロップがセットされると、タ
イミング信号ｒａｓｚがＨＩＧＨとなり、このＨＩＧＨ
の信号がディレイ回路８６乃至９１を順次伝播して、各
タイミング信号ｒａｓｚ、ｒａｓ０ｚ、ｒａｓ１ｚ、ｒ
ａｓ２ｚ、ｒａｓ３ｚ、ｒａｓ４ｚ、及びｒａｓ５ｚを
生成する。タイミング信号ｒａｓ４ｚ及びｒａｓ５ｚに
基づいて、ＮＡＮＤ回路８３とインバータ８４及び８５
とからなる論理回路が信号ｐｒｅｐｚを生成して、ＲＳ
フリップフロップに供給する。具体的には、タイミング
信号ｒａｓ４ｚがＨＩＧＨになるタイミングで、ＲＳフ
リップフロップをリセットするように制御される。
【００３６】図８は、ｂｌｔ生成回路６４の構成の一例
を示す回路図である。図８のｂｌｔ生成回路６４は、Ｎ
ＯＲ回路９１、インバータ９２、及びレベル変換回路９
３を含む。図７のセンスアンプ制御回路６３により生成
されるタイミング信号ｒａｓ０ｚ及びｒａｓ４ｚを入力
として、ｒａｓ０ｚの立ち上がりからｒａｓ４ｚの立ち
下がりまでＨＩＧＨになる信号を生成し、更にレベル変
換回路９３で信号のＨＩＧＨレベルを変換して昇圧電位
Ｖｐにすることで、ｂｌｔ1やｂｌｔ2に相当する転送制
御信号ｂｌｔｚを生成する。
【００３７】図９は、ｌｅ生成回路６５の構成の一例を
示す回路図である。図９のｌｅ生成回路６５は、ＮＡＮ
Ｄ回路１０１及びインバータ１０２乃至１０４を含む。
図７のセンスアンプ制御回路６３により生成されるタイ
ミング信号ｒａｓｚ及びｒａｓ３ｚを入力として、ｒａ
ｓｚの立ち上がりからｒａｓ３ｚの立ち上がりまでＨＩ
ＧＨになる信号を生成しセンスアンプ駆動信号ｌｅｘと
し、その反転信号をセンスアンプ駆動信号ｌｅｚとす
る。
【００３８】図１０は、ｂｒｓｘ０生成回路６６の構成
の一例を示す回路図である。図１０のｂｒｓｘ０生成回
路６６は、ＮＡＮＤ回路１１１、インバータ１１２及び
１１３、及びレベル変換回路１１４を含む。図７のセン
スアンプ制御回路６３により生成されるタイミング信号
ｒａｓ０ｚ及びｒａｓ１ｚを入力として、ｒａｓ０ｚの
立ち上がりからｒａｓ１ｚの立ち上がりまでＨＩＧＨに
なる信号を生成し、更にレベル変換回路９３で信号のＨ
ＩＧＨレベルを変換して昇圧電位Ｖｐにすることで、セ
ンスアンプのビット線部分をプリチャージする信号ｂｒ
ｓｘ０を生成する。
【００３９】図１１は、ｂｒｓｘ１生成回路６７の構成
の一例を示す回路図である。図１１のｂｒｓｘ１生成回
路６７は、ＮＯＲ回路１２１、インバータ１２２及び１
２３、及びレベル変換回路１２４を含む。図７のセンス
アンプ制御回路６３により生成されるタイミング信号ｒ
ａｓ０ｚ及びｒａｓ４ｚを入力として、ｒａｓ０ｚの立
ち上がりからｒａｓ４ｚの立ち下がりまでＬＯＷになる
信号を生成し、更にレベル変換回路９３で信号のＨＩＧ
Ｈレベルを変換して昇圧電位Ｖｐにすることで、メモリ
セルに接続されるビット線をプリチャージする信号ｂｒ
ｓｘ１を生成する。
【００４０】図１２は、ワード線制御回路６８の構成の
一例を示す回路図である。図１２のワード線制御回路６
８は、ＮＯＲ回路１３１及びインバータ１３２を含む。
図７のセンスアンプ制御回路６３により生成されるタイ
ミング信号ｒａｓ２ｚ及びｒａｓ３ｚを入力として、ｒ
ａｓ２ｚの立ち上がりからｒａｓ３ｚの立ち下がりまで
ＨＩＧＨになる信号を生成し、ワード線の活性化タイミ
ングを示す信号ｗｌｐｚとしてローデコーダ１６に供給
する。
【００４１】図１３は、センスアンプ制御回路６３によ
り生成される各タイミング信号とそれに応じて各信号生
成回路で生成される信号のタイミングを示す図である。
【００４２】図１３に示されるように、センスアンプ制
御回路６３により生成される各タイミング信号ｒａｓ
ｚ、ｒａｓ０ｚ、ｒａｓ１ｚ、ｒａｓ２ｚ、ｒａｓ３
ｚ、ｒａｓ４ｚ、及びｒａｓ５ｚは、ディレイ回路の遅
延に応じて順次ＨＩＧＨになり、その後所定の期間ＨＩ
ＧＨを持続してＬＯＷに戻る信号である。これらの信号
の立ち上がりタイミング或いは立下りタイミングを用い
て、図１３の下部に示される各信号ｐｒｅｐｚ、ｌｅ
ｚ、ｌｅｘ、ｂｒｓｘ０、ｂｒｓｘ１、ｂｌｔｚ、及び
ｗｌｐｚを生成する。コア動作においては、プリチャー
ジ信号ｂｒｓｘ０のＨＩＧＨに応じてセンスアンプ部分
のビット線をプリチャージし、更に転送制御信号ｂｌｔ
ｚのＨＩＧＨに応じてメモリセル部分のビット線をセン
スアンプに接続する。その後信号ｗｌｐｚのＨＩＧＨに
応じてワード線を活性化し、センスアンプ駆動信号ｌｅ
ｚ及びｌｅｘをそれぞれＨＩＧＨ及びＬＯＷにすること
で、ビット線のデータを増幅する。信号ｗｌｐｚがＬＯ
Ｗになりワード線が非活性化した後に、転送制御信号ｂ
ｌｔｚのＬＯＷに応じてメモリセル部分のビット線をセ
ンスアンプから切離し、プリチャージ信号ｂｒｓｘ１の
ＨＩＧＨに応じてメモリセル部分のビット線をプリチャ
ージする。
【００４３】以上説明した各信号に応じた動作によっ
て、本発明においては、メモリセル部分のビット線をプ
リチャージした後も、ローアドレス遷移による動作開始
を指示するアクティブ信号が到来するまで、センスアン
プのデータを保持しておく。従って、同一のローアドレ
ス上の異なるコラムアドレスをアクセスする場合には、
ワード線を再度立ち上げることなく、センスアンプに保
持されているデータを読み出せばよいので、高速なデー
タ読み出しが可能となる。
【００４４】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【発明の効果】本発明では、コラムアクセス後にセンス
アンプ部分とビット線とを分離して、メモリセル部分の
ビット線だけをオートプリチャージ機能によりプリチャ
ージする。センスアンプ部分は駆動状態としておき、ロ
ーアドレス遷移によるアクセス動作開始を指示するアク
ティブ信号が到来するまで、センスアンプのデータを保
持しておく。従って、同一のローアドレス上の異なるコ
ラムアドレスをアクセスする場合には、ワード線を再度
立ち上げることなく、センスアンプに保持されているデ
ータを読み出せばよいので、高速なデータ読み出しが可
能となる。またアクティブ信号に応じてセンスアンプを
プリチャージする際には、寄生容量の大きなビット線は
既にオートプリチャージされており、非駆動状態のセン
スアンプ部分だけをプリチャージすればよいので、高速
にプリチャージ動作を実行して次の読み出し或いは書き
込み動作に移行することが可能である。
【００４５】これによりＳＲＡＭを模擬するＤＲＡＭに
おいて、ページモード及びバーストモードでデータを読
み出すことが可能となる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の概略構成を示す
図である。
【図２】本発明によるセンスアンプの周辺回路を示す図
である。
【図３】図２の回路の動作を説明する図である。
【図４】比較対象として従来のオートプリチャージ機能
を有するＤＲＡＭのコア動作を示す図である。
【図５】本発明において同一のローアドレス上の異なる
コラムアドレスをアクセスする動作を示す図である。
【図６】コア動作を制御するための構成を示す図であ
る。
【図７】センスアンプ制御回路の構成を示す回路図であ
る。
【図８】ｂｌｔ生成回路の構成の一例を示す回路図であ
る。
【図９】ｌｅ生成回路の構成の一例を示す回路図であ
る。
【図１０】ｂｒｓｘ０生成回路の構成の一例を示す回路
図である。
【図１１】ｂｒｓｘ１生成回路の構成の一例を示す回路
図である。
【図１２】ワード線制御回路の構成の一例を示す回路図
である。
【図１３】センスアンプ制御回路により生成される各タ
イミング信号とそれに応じて各信号生成回路で生成され
る信号のタイミングを示す図である。
【符号の説明】
１１ 電源コントロールユニット １２ タイミングコントロールユニット １３ ローアドレスラッチ＆バッファユニット １４ コラムアドレスラッチ＆バッファユニット １５ コラムデコーダ １６ ローデコーダ １７ 出力データコントロールユニット １８ 入出力データバッファ １９ 入力データラッチコントロールユニット ２０ センススイッチ ２１ メモリセルアレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江渡 聡 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 綾子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松宮 正人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5M024 AA49 BB15 BB35 CC65 CC67 CC68 CC74 CC82 DD77 DD87 GG01 JJ30 PP01 PP02 PP03 PP07

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】メモリセルにトランジスタを介して接続さ
    れる第１のビット線と、 転送ゲートと、 該第１のビット線に該転送ゲートを介して接続される第
    ２のビット線と、 該第２のビット線に接続されるセンスアンプと、 該第１のビット線をプリチャージする第１のプリチャー
    ジ回路と、 該第２のビット線をプリチャージする第２のプリチャー
    ジ回路と、 該転送ゲートを閉じて該第１のプリチャージ回路により
    該第１のビット線をプリチャージした後に該第２のプリ
    チャージ回路により該第２のビット線をプリチャージす
    るよう制御する制御回路を含むことを特徴とする半導体
    記憶装置。
  2. 【請求項２】該制御回路は、該第１のプリチャージ回路
    により該第１のビット線をプリチャージする動作を、該
    第１のビット線と該メモリセルとの間にある該トランジ
    スタを閉じてから所定時間後に自動的に実行することを
    特徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】外部から入力されるローアドレスの遷移を
    検出するアドレス遷移検出回路を更に含み、該制御回路
    は、該第２のプリチャージ回路により該第２のビット線
    をプリチャージする動作を、該アドレス遷移回路による
    ローアドレス遷移の検出に応じて実行することを特徴と
    する請求項１記載の半導体記憶装置。
  4. 【請求項４】該第１のプリチャージ回路により該第１の
    ビット線をプリチャージした後に該第２のプリチャージ
    回路により該第２のビット線をプリチャージする前に、
    同一のローアドレスに対応する複数の該センスアンプか
    ら複数のデータを順次読み出すことを特徴とする請求項
    １記載の半導体記憶装置。
  5. 【請求項５】メモリセル部分のビット線をセンスアンプ
    部分のビット線から切離し、 該センスアンプのデータを保持しながら該メモリセル部
    分のビット線をプリチャージし、 該メモリセル部分のビット線をプリチャージした後に該
    センスアンプ部分のビット線をプリチャージし、 該メモリセル部分のビット線をプリチャージしてから該
    センスアンプ部分のビット線をプリチャージするまでの
    期間に、同一ローアドレス上の異なるコラムアドレスの
    データを該センスアンプから読み出す各段階を含むこと
    を特徴とする半導体記憶装置のプリチャージ方法。
  6. 【請求項６】外部から供給されるローアドレスの遷移の
    検出に応じて該センスアンプ部分のビット線をプリチャ
    ージすることを特徴とする請求項５記載のプリチャージ
    方法。
  7. 【請求項７】該メモリセル部分のビット線をプリチャー
    ジするタイミングはコア動作において固定のタイミング
    であることを特徴とする請求項５記載のプリチャージ方
    法。
  8. 【請求項８】メモリセル部分のビット線をプリチャージ
    する回路と、 センスアンプ部分のビット線をプリチャージする回路を
    含み、該メモリセル部分のビット線と該センスアンプ部
    分のビット線とを独立に異なるタイミングでプリチャー
    ジする半導体記憶装置。
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