JP3553027B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等からなる半導体記憶装置に関し、特に、ＤＲＡＭの高速化技術に関する。
【０００２】
【従来の技術】
以下、米国特許第５８５６９４０号に開示されている、２つのトランジスタ（２Ｔ）及び１つのストレージキャパシタ（１Ｃ）からなるメモリセル（２Ｔ１Ｃ型メモリセル）を有し、各メモリセルがそれぞれ２本ずつのワード線及びビット線と接続された、デュワルワード線及びデュワルビット線方式における「省待ち時間（Ｌｏｗ Ｌａｔｅｎｃｙ）ＤＲＡＭセル」に関して、図面を参照しながら説明する。
【０００３】
図１は、従来の省待ち時間ＤＲＡＭセルを有する半導体記憶装置のメモリセルの回路構成を示す図である。図１において、メモリセル１００は、第１のスイッチトランジスタ１０２と、第２のスイッチトランジスタ１０３と、ストレージキャパシタ１０４とから構成される。
【０００４】
第１のスイッチトランジスタ１０２は、そのゲートが第１のワード線ＷＬ０Ａと接続され、そのドレインが第１のビット線ＢＬ０Ａと接続され、そのソースがストレージノード１０１と接続されている。第２のスイッチトランジスタ１０３は、そのゲートが第２のワード線ＷＬ０Ｂと接続され、そのドレインが第２のビット線ＢＬ０Ｂと接続され、そのソースがストレージノード１０１と接続されている。ストレージキャパシタ１０４は、一方の電極がストレージノード１０１と接続され、他方の電極がセルプレート（ＣＰ）となる。
【０００５】
このように、メモリセル１００は、一つのストレージキャパシタ１０４に対して、独立に制御可能な第１のスイッチトランジスタ１０２と第２のスイッチトランジスタ１０３とを有している。従って、複数のメモリセル１００における、第１のワード線ＷＬ０Ａ及び第１のビット線ＢＬ０Ａと、第２のワード線ＷＬ０Ｂ及び第２のビット線ＢＬ０Ｂとにインターリーブ動作を行えるために、読み出し動作、書き込み動作を高速に行うことができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、ランダムサイクル時間は、読み出し動作完了期間と書き込み動作の完了期間のワーストとなる期間によって、その最小時間が規定される。読み出し動作の場合は、ストレージキャパシタ１０４にすでに格納されている蓄積電荷が再度、センスアンプによって再書き込みされるため高速に読み出し動作が完了するが、書き込み動作において、ストレージキャパシタ１０４に蓄えられている電荷と反対論理のデータ書き込みを実施する場合は、充電にかかる時間が大きくなるため、書き込み動作の完了期間は読み出し動作以上に大きくなり、ランダムアクセスサイクル時間が書き込み動作によって長くなってしまい、ＤＲＡＭを高速化させる際に問題となる。
【０００７】
本発明は、かかる問題点を鑑みてなされたものであり、その目的は、２Ｔ１Ｃ型または１Ｔ１Ｃ型メモリセルに対する書き込み動作の完了時間を短縮し、ランダムアクセスサイクルの高速化を図った半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、ストレージキャパシタに電荷を蓄えてデータを保持するメモリセルと、ワード線の活性化によってメモリセルに結合されるビット線と、ビット線に結合されるセンスアンプと、センスアンプを駆動する駆動信号を発生するセンスアンプ駆動回路とを備え、センスアンプ駆動回路は、デコード信号に応じて、書き込み時にのみ駆動信号を活性化する第１のトランジスタと、読み出し時またはリフレッシュ時に駆動信号を活性化する第２のトランジスタとを含み、第１のトランジスタは、第２のトランジスタよりも早いタイミングで駆動され、書き込みデータは、駆動信号を活性化するより前にビット線に転送されるよう構成したことを特徴とする。
【００１０】
上記の構成によれば、書き込み時のセンスアンプの増幅開始を、読み出し時に比較して早めることによって、ビット線の電圧を早期に書き込みに十分な電圧とし、短時間でストレージキャパシタに十分な電荷を転送することができる。このため、書き込みに要する時間を削減することができ、半導体記憶装置の動作を高速化することができる。また、デコード信号に応じてセンスアンプの増幅開始タイミングを変更するきめ細かい制御が可能になる。
【００１５】
また、本発明に係る半導体記憶装置において、センスアンプ駆動回路は、書き込み時に、選択されたワード線が活性化するよりも前に駆動信号を発生することが好ましい。
【００１６】
この構成によれば、ワード線の活性期間を十分にメモリセルに対する書き込みのために用いることができ、さらに半導体記憶装置の動作を高速化することができる。
【００１７】
また、本発明に係る半導体記憶装置において、センスアンプ駆動回路を複数有し、書き込み時、デコード信号に応じて、書き込みが行われるメモリセルに対しては、読み出し時よりも早いタイミングで対応する駆動信号を発生し、リフレッシュのみが行われるメモリセルに対しては読み出し時と同じタイミングで対応する駆動信号を発生することが好ましい。
【００１８】
この構成によれば、書き込み時、リフレッシュ動作のみを行なうメモリセルが混在する場合でも、リフレッシュ動作を行ないながら、書き込み対象のメモリセルに本発明による高速な書き込みを行なうことができる。
【００１９】
また、本発明に係る半導体記憶装置において、書き込み時、書き込みが行われるメモリセルに対しては、選択されたワード線が活性化するよりも前に、対応する駆動信号を発生することが好ましい。
【００２０】
この構成によれば、ワード線の活性期間を十分にメモリセルに対する書き込みのために用いることができ、さらに半導体記憶装置の動作を高速化することができる。
【００２１】
また、本発明に係る半導体記憶装置において、書き込み時、書き込みが行われるメモリセルとリフレッシュが行われるメモリセルとの境界領域に、固定電位が印加されビット線方向に伸びる配線を設けることが好ましい。
【００２２】
この構成によれば、書き込み対象のメモリセルのビット線をセンス増幅している間に発生するノイズが、リフレッシュを行なうメモリセルのビット線に影響を及ぼすことを抑制することができる。
【００２３】
また、本発明に係る半導体記憶装置において、メモリセルは、ストレージキャパシタに一端が接続された２つのスイッチングトランジスタを備えた２Ｔ１Ｃ型メモリセルであることが好ましい。
【００２４】
この構成によれば、２つのスイッチングトランジスタをインターリーブ動作させることができ、さらに半導体記憶装置の動作を高速化することができる。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照して説明する。
【００２６】
図４は、本発明の一実施形態によるセンスアンプドライブ回路の構成を示す回路図である。
【００２７】
図４において、センスアンプドライブ回路２０は、センスアンプドライブ信号ＳＡＰ、ＳＡＮによって、書き込み時と読み出し時あるいは再電荷充電時に、センスアンプの起動タイミングを可変設定するために、イコライズ回路２１と、書き込み用の第１のドライバ２２と、読み出しまたはリフレッシュ用の第２のドライバ２３とから構成される。
【００２８】
イコライズ回路２１は、センスアンプの起動を行う前に、ある電位ＶＢＰへイコライズ及びプリチャージを行う。第１のドライバ２２は、外部アドレス入力と書き込みコマンドによって生成されるデコード信号Ｙ及びその反転信号／Ｙを受けて、センスアンプドライブ信号ＳＡＮ及びＳＡＰをセンスアンプに供給する。第２のドライバ２３は、Ｙ、／Ｙよりも遅れて発生される信号ＳＥＰ及びＳＥＮを受けて、センスアンプドライブ信号ＳＡＮ及びＳＡＰをセンスアンプに供給する。
【００２９】
外部入力によりアクセスが指定されると、センスアンプ列のイコライズを指定するイコライズ信号ＥＱが論理ＨｉｇｈレベルからＬｏｗレベルに遷移する。同時に入力された外部アドレスによりデコードされた信号Ｙ及びその反転信号／Ｙがそれぞれ論理ＬｏｗからＨｉｇｈ、論理ＨｉｇｈからＬｏｗに遷移すると、センスアンプドライブ信号ＳＡＮ及びＳＡＰが、イコライズ電位ＶＢＰからそれぞれ論理Ｌｏｗレベル及び論理Ｈｉｇｈレベルへと遷移して、センスアンプを起動する。
【００３０】
外部から当該半導体記憶装置への命令が書き込みではなく、読み出しまたはリフレッシュである場合、デコード信号Ｙ及びその反転信号／Ｙは遷移せず、遅れて発生された信号ＳＥＮ及びＳＥＰにより、読み出しまたはリフレッシュ用の第２のドライバ２３がセンスアンプを活性化するため、指定アドレスのみ書き込み時におけるセンスアンプ起動の高速化が実現できる。
【００３１】
図５は、センスアンプドライブ回路２０における、イコライズ信号ＥＱ、デコード信号Ｙ、／Ｙ、及びセンスアンプ起動信号に基づき発生された信号ＳＥＮ、ＳＥＰによる、センスアンプドライブ信号ＳＡＮ及びＳＡＰの変化を示したタイミング図である。
【００３２】
図５において、外部から入力されたアドレス信号に基づいて発生されるイコライズ信号ＥＱが論理ＨｉｇｈレベルからＬｏｗレベルに遷移すると、イコライズ回路２１はイコライズを終了して、センスアンプドライブ信号ＳＡＮ、ＳＡＰはハイインピーダンス状態になる。外部から入力された書き込み命令とそのアドレスに基づいて発生されるデコード信号Ｙ、／Ｙはそれぞれ論理ＬｏｗレベルからＨｉｇｈレベルに、論理ＨｉｇｈレベルからＬｏｗレベルへと遷移する。書き込み用の第１のドライバ２２は、デコード信号Ｙ、／Ｙの遷移に応じて、センスアンプドライブ信号ＳＡＮをイコライズ電位ＶＢＰからＬｏｗレベルへと遷移させ、センスアンプドライブ信号ＳＡＰをイコライズ電位ＶＢＰからＨｉｇｈレベルへと遷移させる。それによって、センスアンプによるラッチをかけ、その後に活性化する信号ＳＥＮ、ＳＥＰによって、読み出しまたはリフレッシュ用の第２のドライバ２３がセンスアンプの増幅を加速する。
【００３３】
書き込みが終了した後、イコライズ信号ＥＱは論理Ｈｉｇｈレベルへと遷移し、読み出しまたはリフレッシュ時のアクセスで発生するデコードによって、再度、イコライズ信号ＥＱが論理Ｌｏｗレベルへと遷移し、読み出し時とリフレッシュ時は、デコード信号Ｙ、／Ｙが遷移せず書き込み用の第１のドライバ２２は動作しない。所定の時間だけ遅延した後に発生する信号ＳＥＰ、ＳＥＮにより、センスアンプドライブ信号ＳＡＮ、ＳＡＰがそれぞれイコライズ電位ＶＢＰから論理Ｌｏｗレベル、論理Ｈｉｇｈレベルへと遷移する。
【００３４】
なお、センスアンプドライバへ印加する信号として、デコード信号Ｙ、／Ｙに代えて、これを遅延させた信号を用いてもよい。
【００３５】
図６は、図４のセンスアンプドライブ回路（ＳＡＤ）２０によって駆動されるセンスアンプ列を含むメモリセルアレイ群を示す構成図である。
【００３６】
図６において、センスアンプ列６０は、単一のセンスアンプドライブ回路２０からのセンスアンプドライブ信号ＳＡＮ、ＳＡＰによって駆動される。センスアンプドライブ回路２０は、図４の回路動作により、書き込み時のデコード信号Ｙ、／Ｙを受けた第１のドライバ２２によって、センスアンプドライブ信号ＳＡＮ、ＳＡＰを供給する。このため、書き込みを指定されたセンスアンプ列６０は、読み出しまたはリフレッシュ動作よりも速い時点で起動して、書き込み動作を開始する。したがって、書き込み時の高速化を実現することができる。なお、デコード信号Ｙ、／Ｙに従って、書き込みデータＤＬ、／ＤＬがビット線ＢＬ０、／ＢＬ０〜ＢＬｎ、／ＢＬｎに転送され、その遅延関係は、ビット線にデータが転送されてからセンスアンプドライブ信号ＳＡＮ、ＳＡＰが活性化するよう調整されている。
【００３７】
図７は、図６の構成をとるセンスアンプ列６０と図４の構成をとるセンスアンプドライブ回路２０とが１つのブロックとして複数個配置された場合の半導体記憶装置の構成図である。図７の構成の場合、複数のデコードがなされて書き込みが行われる大容量半導体記憶装置において、高速書き込み動作を実施すると同時に、所定のリフレッシュ動作と読み出し動作も実施可能となる。
【００３８】
図８は、図７の半導体記憶装置における各部信号のタイミング図である。
【００３９】
図８において、書き込みを指定されたデコードアドレスＹ０が書き込みデータＤＬ、／ＤＬをビット線ＢＬ０、／ＢＬ０へ転送し、デコードアドレスＹ０、／Ｙ０によってセンスアンプドライブ信号ＳＡＮ、ＳＡＰをセンスアンプに供給し、センスアンプによりビット線のデータが増幅される。その後、選択されたワード線ＷＬａが活性化し論理Ｈｉｇｈレベルへと遷移する。一方、書き込みが指定されていないビット線ＢＬｎについては、アドレスデコード信号Ｙｍが遷移しないため、センスアンプドライブ信号ＳＡＮ、ＳＡＰは既存のタイミングで発生し、通常のリフレッシュ動作のみを行なう。
【００４０】
図９は、すべてのメモリセルアレイが書き換えられる場合の半導体記憶装置の構成例を示す図である。
【００４１】
図９において、半導体記憶装置は、センスアンプ起動信号生成回路１０、センスアンプドライブ回路２０、及びセンスアンプ列６０に加えて、外部から入力された信号に基づき、プリデコード信号ＰＸ及び書き込み命令信号ＷＴを発生する入力回路９１と、センスアンプ起動信号ＳＥを受けて、センスアンプドライブ回路２０に信号ＳＥＰ及びＳＥＮを出力するセンスアンプコントロール回路（ＳＡＣ）９２とからなる。
【００４２】
図２は、センスアンプ起動信号生成回路１０の構成を示す回路図である。図２において、センスアンプ起動信号生成回路１０は、センスアンプ起動信号のタイミングを可変設定するために、プリデコード信号ＰＸ＿ｎ、ＰＸ＿ｍ、ＰＸ＿ｏ、ＰＸ＿ｑ（まとめてＰＸで表す）をデコードするデコード回路１１と、デコード回路１１の出力信号ＳＥ１を所定の時間だけ遅延させる遅延回路１２と、デコード部１１の出力信号ＳＥ１と、信号遅延部１２により遅延された出力信号ＳＥ２とを、書き込みコマンドによって発生された書き込み命令信号ＷＴによって選択する選択回路１３とから構成される。
【００４３】
センスアンプ起動信号生成回路１０は、センスアンプ起動信号ＳＥのタイミングを可変設定するために、書き込みコマンドによって発生された信号ＷＴが論理Ｈｉｇｈレベルである場合に、デコード回路１１の出力信号ＳＥ１をセンスアンプ起動信号ＳＥとして出力し、ＷＴが論理Ｌｏｗレベルである場合には、遅延回路１２の出力信号ＳＥ２をセンスアンプ起動信号ＳＥとして出力する。
【００４４】
図３は、図２のセンスアンプ起動信号生成回路１０におけるプリデコード信号ＰＸ、書き込み命令信号ＷＴ、及びセンスアンプ起動信号ＳＥのタイミング図である。
【００４５】
図３において、プリデコード信号ＰＸは外部コマンドによって発生し、信号ＰＸが論理ＬｏｗレベルからＨｉｇｈレベルへに遷移すると同時に入力される書き込み命令信号ＷＴが論理ＬｏｗレベルからＨｉｇｈレベルに遷移すると、選択部１３によって、デコード回路１１の出力信号ＳＥ１がセンスアンプ起動信号ＳＥとして転送される。また、プリデコード信号ＰＸが論理ＬｏｗレベルからＨｉｇｈレベルへ遷移し、書き込み命令信号ＷＴが論理Ｌｏｗレベルである場合に、選択回路１３によって、遅延回路１２の出力信号ＳＥ２がセンスアンプ起動信号ＳＥとして転送される。
【００４６】
図２のセンスアンプ起動信号生成回路１０を用いることにより、選択されたメモリセルアレイすべての書き換えが実施される場合に、センスアンプ起動信号ＳＥが書き込み時のみ高速に発生されることになり、読み出しまたはリフレッシュ時には、所定の時間だけ遅延されて発生されるため、高速な書き込みと、通常の読み出しまたはリフレッシュ動作が可能となる。この場合、図４のセンスアンプドライブ回路２０を使用しなくとも、図２のセンスアンプ起動信号生成回路１０を用いるだけで上記機能の実現が可能である。また、センスアンプ起動信号生成回路１０を書き込みと読み出し時において遅延調整を実施しない従来構成とし、図４のセンスアンプドライブ回路２０と、デコード信号Ｙ、／Ｙとをそのまま用いて、全メモリセルアレイを選択する形式にしても上記機能を実現することが可能となる。図１０は、図９の半導体記憶装置における各部信号のタイミング図である。
【００４７】
図１１は、図６、図７により構成される書き込み動作の高速化と動じにリフレッシュ動作を行なう半導体記憶装置において、書き込みされるビット線が、リフレッシュ動作を行なうビット線に対してタイミングとしては早い段階で増幅されるため、リフレッシュ動作を実施するビット線の電荷転送がノイズによって破壊されるのを防止するため、センスアンプドライバ２０（ＳＡＤ）の領域にあたるメモリセル群のビット線方向に金属配線２００を設けて、それを接地電位に接続した例である。
【００４８】
なお、金属配線２００は、接地電位、電源電位、内部発生電位のいずれかに接続されるが、デバイス特性に応じてその電位が自由に変わることはあり得る。
【００４９】
【発明の効果】
以上のように、本発明によれば、半導体記憶装置において、チャージキャパシタの蓄積電荷を反転する書き込み時間を短縮することで、ランダムアクセスサイクルの高速化を実現することが可能となる。
【図面の簡単な説明】
【図１】２Ｔ１Ｃ型メモリセルの構成図
【図２】センスアンプ起動信号生成回路１０の構成を示す回路図
【図３】図２のセンスアンプ起動信号生成回路１０における信号タイミング図
【図４】センスアンプドライブ回路２０の構成を示す回路図
【図５】図４のセンスアンプドライブ回路２０における信号タイミング図
【図６】図４のセンスアンプドライブ回路２０によって駆動されるセンスアンプ列６０を含むメモリセルアレイ群を示す構成図
【図７】図６の構成をとるセンスアンプ列６０と図４の構成をとるセンスアンプドライブ回路２０とが１つのブロックとして複数個配置された場合の半導体記憶装置の構成図
【図８】図７の半導体記憶装置における信号タイミング図
【図９】図２のセンスアンプ起動信号生成回路１０を用いた場合の半導体記憶装置の構成図
【図１０】図９の半導体記憶装置の信号タイミング図
【図１１】図６または図７の構成にノイズ対策を施した半導体記憶装置の構成図
【符号の説明】
１０ センスアンプ起動信号生成回路
１１ デコード回路
１２ 遅延回路
１３ 選択回路
２０ センスアンプドライブ回路
２１ イコライズ回路
２２ 第１のドライバ
２３ 第２のドライバ
６０ センスアンプ列
９１ 入力回路
９２ センスアンプコントロール回路
１００ ２Ｔ１Ｃ型メモリセル
２００ 金属配線
【発明の属する技術分野】
本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等からなる半導体記憶装置に関し、特に、ＤＲＡＭの高速化技術に関する。
【０００２】
【従来の技術】
以下、米国特許第５８５６９４０号に開示されている、２つのトランジスタ（２Ｔ）及び１つのストレージキャパシタ（１Ｃ）からなるメモリセル（２Ｔ１Ｃ型メモリセル）を有し、各メモリセルがそれぞれ２本ずつのワード線及びビット線と接続された、デュワルワード線及びデュワルビット線方式における「省待ち時間（Ｌｏｗ Ｌａｔｅｎｃｙ）ＤＲＡＭセル」に関して、図面を参照しながら説明する。
【０００３】
図１は、従来の省待ち時間ＤＲＡＭセルを有する半導体記憶装置のメモリセルの回路構成を示す図である。図１において、メモリセル１００は、第１のスイッチトランジスタ１０２と、第２のスイッチトランジスタ１０３と、ストレージキャパシタ１０４とから構成される。
【０００４】
第１のスイッチトランジスタ１０２は、そのゲートが第１のワード線ＷＬ０Ａと接続され、そのドレインが第１のビット線ＢＬ０Ａと接続され、そのソースがストレージノード１０１と接続されている。第２のスイッチトランジスタ１０３は、そのゲートが第２のワード線ＷＬ０Ｂと接続され、そのドレインが第２のビット線ＢＬ０Ｂと接続され、そのソースがストレージノード１０１と接続されている。ストレージキャパシタ１０４は、一方の電極がストレージノード１０１と接続され、他方の電極がセルプレート（ＣＰ）となる。
【０００５】
このように、メモリセル１００は、一つのストレージキャパシタ１０４に対して、独立に制御可能な第１のスイッチトランジスタ１０２と第２のスイッチトランジスタ１０３とを有している。従って、複数のメモリセル１００における、第１のワード線ＷＬ０Ａ及び第１のビット線ＢＬ０Ａと、第２のワード線ＷＬ０Ｂ及び第２のビット線ＢＬ０Ｂとにインターリーブ動作を行えるために、読み出し動作、書き込み動作を高速に行うことができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、ランダムサイクル時間は、読み出し動作完了期間と書き込み動作の完了期間のワーストとなる期間によって、その最小時間が規定される。読み出し動作の場合は、ストレージキャパシタ１０４にすでに格納されている蓄積電荷が再度、センスアンプによって再書き込みされるため高速に読み出し動作が完了するが、書き込み動作において、ストレージキャパシタ１０４に蓄えられている電荷と反対論理のデータ書き込みを実施する場合は、充電にかかる時間が大きくなるため、書き込み動作の完了期間は読み出し動作以上に大きくなり、ランダムアクセスサイクル時間が書き込み動作によって長くなってしまい、ＤＲＡＭを高速化させる際に問題となる。
【０００７】
本発明は、かかる問題点を鑑みてなされたものであり、その目的は、２Ｔ１Ｃ型または１Ｔ１Ｃ型メモリセルに対する書き込み動作の完了時間を短縮し、ランダムアクセスサイクルの高速化を図った半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、ストレージキャパシタに電荷を蓄えてデータを保持するメモリセルと、ワード線の活性化によってメモリセルに結合されるビット線と、ビット線に結合されるセンスアンプと、センスアンプを駆動する駆動信号を発生するセンスアンプ駆動回路とを備え、センスアンプ駆動回路は、デコード信号に応じて、書き込み時にのみ駆動信号を活性化する第１のトランジスタと、読み出し時またはリフレッシュ時に駆動信号を活性化する第２のトランジスタとを含み、第１のトランジスタは、第２のトランジスタよりも早いタイミングで駆動され、書き込みデータは、駆動信号を活性化するより前にビット線に転送されるよう構成したことを特徴とする。
【００１０】
上記の構成によれば、書き込み時のセンスアンプの増幅開始を、読み出し時に比較して早めることによって、ビット線の電圧を早期に書き込みに十分な電圧とし、短時間でストレージキャパシタに十分な電荷を転送することができる。このため、書き込みに要する時間を削減することができ、半導体記憶装置の動作を高速化することができる。また、デコード信号に応じてセンスアンプの増幅開始タイミングを変更するきめ細かい制御が可能になる。
【００１５】
また、本発明に係る半導体記憶装置において、センスアンプ駆動回路は、書き込み時に、選択されたワード線が活性化するよりも前に駆動信号を発生することが好ましい。
【００１６】
この構成によれば、ワード線の活性期間を十分にメモリセルに対する書き込みのために用いることができ、さらに半導体記憶装置の動作を高速化することができる。
【００１７】
また、本発明に係る半導体記憶装置において、センスアンプ駆動回路を複数有し、書き込み時、デコード信号に応じて、書き込みが行われるメモリセルに対しては、読み出し時よりも早いタイミングで対応する駆動信号を発生し、リフレッシュのみが行われるメモリセルに対しては読み出し時と同じタイミングで対応する駆動信号を発生することが好ましい。
【００１８】
この構成によれば、書き込み時、リフレッシュ動作のみを行なうメモリセルが混在する場合でも、リフレッシュ動作を行ないながら、書き込み対象のメモリセルに本発明による高速な書き込みを行なうことができる。
【００１９】
また、本発明に係る半導体記憶装置において、書き込み時、書き込みが行われるメモリセルに対しては、選択されたワード線が活性化するよりも前に、対応する駆動信号を発生することが好ましい。
【００２０】
この構成によれば、ワード線の活性期間を十分にメモリセルに対する書き込みのために用いることができ、さらに半導体記憶装置の動作を高速化することができる。
【００２１】
また、本発明に係る半導体記憶装置において、書き込み時、書き込みが行われるメモリセルとリフレッシュが行われるメモリセルとの境界領域に、固定電位が印加されビット線方向に伸びる配線を設けることが好ましい。
【００２２】
この構成によれば、書き込み対象のメモリセルのビット線をセンス増幅している間に発生するノイズが、リフレッシュを行なうメモリセルのビット線に影響を及ぼすことを抑制することができる。
【００２３】
また、本発明に係る半導体記憶装置において、メモリセルは、ストレージキャパシタに一端が接続された２つのスイッチングトランジスタを備えた２Ｔ１Ｃ型メモリセルであることが好ましい。
【００２４】
この構成によれば、２つのスイッチングトランジスタをインターリーブ動作させることができ、さらに半導体記憶装置の動作を高速化することができる。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照して説明する。
【００２６】
図４は、本発明の一実施形態によるセンスアンプドライブ回路の構成を示す回路図である。
【００２７】
図４において、センスアンプドライブ回路２０は、センスアンプドライブ信号ＳＡＰ、ＳＡＮによって、書き込み時と読み出し時あるいは再電荷充電時に、センスアンプの起動タイミングを可変設定するために、イコライズ回路２１と、書き込み用の第１のドライバ２２と、読み出しまたはリフレッシュ用の第２のドライバ２３とから構成される。
【００２８】
イコライズ回路２１は、センスアンプの起動を行う前に、ある電位ＶＢＰへイコライズ及びプリチャージを行う。第１のドライバ２２は、外部アドレス入力と書き込みコマンドによって生成されるデコード信号Ｙ及びその反転信号／Ｙを受けて、センスアンプドライブ信号ＳＡＮ及びＳＡＰをセンスアンプに供給する。第２のドライバ２３は、Ｙ、／Ｙよりも遅れて発生される信号ＳＥＰ及びＳＥＮを受けて、センスアンプドライブ信号ＳＡＮ及びＳＡＰをセンスアンプに供給する。
【００２９】
外部入力によりアクセスが指定されると、センスアンプ列のイコライズを指定するイコライズ信号ＥＱが論理ＨｉｇｈレベルからＬｏｗレベルに遷移する。同時に入力された外部アドレスによりデコードされた信号Ｙ及びその反転信号／Ｙがそれぞれ論理ＬｏｗからＨｉｇｈ、論理ＨｉｇｈからＬｏｗに遷移すると、センスアンプドライブ信号ＳＡＮ及びＳＡＰが、イコライズ電位ＶＢＰからそれぞれ論理Ｌｏｗレベル及び論理Ｈｉｇｈレベルへと遷移して、センスアンプを起動する。
【００３０】
外部から当該半導体記憶装置への命令が書き込みではなく、読み出しまたはリフレッシュである場合、デコード信号Ｙ及びその反転信号／Ｙは遷移せず、遅れて発生された信号ＳＥＮ及びＳＥＰにより、読み出しまたはリフレッシュ用の第２のドライバ２３がセンスアンプを活性化するため、指定アドレスのみ書き込み時におけるセンスアンプ起動の高速化が実現できる。
【００３１】
図５は、センスアンプドライブ回路２０における、イコライズ信号ＥＱ、デコード信号Ｙ、／Ｙ、及びセンスアンプ起動信号に基づき発生された信号ＳＥＮ、ＳＥＰによる、センスアンプドライブ信号ＳＡＮ及びＳＡＰの変化を示したタイミング図である。
【００３２】
図５において、外部から入力されたアドレス信号に基づいて発生されるイコライズ信号ＥＱが論理ＨｉｇｈレベルからＬｏｗレベルに遷移すると、イコライズ回路２１はイコライズを終了して、センスアンプドライブ信号ＳＡＮ、ＳＡＰはハイインピーダンス状態になる。外部から入力された書き込み命令とそのアドレスに基づいて発生されるデコード信号Ｙ、／Ｙはそれぞれ論理ＬｏｗレベルからＨｉｇｈレベルに、論理ＨｉｇｈレベルからＬｏｗレベルへと遷移する。書き込み用の第１のドライバ２２は、デコード信号Ｙ、／Ｙの遷移に応じて、センスアンプドライブ信号ＳＡＮをイコライズ電位ＶＢＰからＬｏｗレベルへと遷移させ、センスアンプドライブ信号ＳＡＰをイコライズ電位ＶＢＰからＨｉｇｈレベルへと遷移させる。それによって、センスアンプによるラッチをかけ、その後に活性化する信号ＳＥＮ、ＳＥＰによって、読み出しまたはリフレッシュ用の第２のドライバ２３がセンスアンプの増幅を加速する。
【００３３】
書き込みが終了した後、イコライズ信号ＥＱは論理Ｈｉｇｈレベルへと遷移し、読み出しまたはリフレッシュ時のアクセスで発生するデコードによって、再度、イコライズ信号ＥＱが論理Ｌｏｗレベルへと遷移し、読み出し時とリフレッシュ時は、デコード信号Ｙ、／Ｙが遷移せず書き込み用の第１のドライバ２２は動作しない。所定の時間だけ遅延した後に発生する信号ＳＥＰ、ＳＥＮにより、センスアンプドライブ信号ＳＡＮ、ＳＡＰがそれぞれイコライズ電位ＶＢＰから論理Ｌｏｗレベル、論理Ｈｉｇｈレベルへと遷移する。
【００３４】
なお、センスアンプドライバへ印加する信号として、デコード信号Ｙ、／Ｙに代えて、これを遅延させた信号を用いてもよい。
【００３５】
図６は、図４のセンスアンプドライブ回路（ＳＡＤ）２０によって駆動されるセンスアンプ列を含むメモリセルアレイ群を示す構成図である。
【００３６】
図６において、センスアンプ列６０は、単一のセンスアンプドライブ回路２０からのセンスアンプドライブ信号ＳＡＮ、ＳＡＰによって駆動される。センスアンプドライブ回路２０は、図４の回路動作により、書き込み時のデコード信号Ｙ、／Ｙを受けた第１のドライバ２２によって、センスアンプドライブ信号ＳＡＮ、ＳＡＰを供給する。このため、書き込みを指定されたセンスアンプ列６０は、読み出しまたはリフレッシュ動作よりも速い時点で起動して、書き込み動作を開始する。したがって、書き込み時の高速化を実現することができる。なお、デコード信号Ｙ、／Ｙに従って、書き込みデータＤＬ、／ＤＬがビット線ＢＬ０、／ＢＬ０〜ＢＬｎ、／ＢＬｎに転送され、その遅延関係は、ビット線にデータが転送されてからセンスアンプドライブ信号ＳＡＮ、ＳＡＰが活性化するよう調整されている。
【００３７】
図７は、図６の構成をとるセンスアンプ列６０と図４の構成をとるセンスアンプドライブ回路２０とが１つのブロックとして複数個配置された場合の半導体記憶装置の構成図である。図７の構成の場合、複数のデコードがなされて書き込みが行われる大容量半導体記憶装置において、高速書き込み動作を実施すると同時に、所定のリフレッシュ動作と読み出し動作も実施可能となる。
【００３８】
図８は、図７の半導体記憶装置における各部信号のタイミング図である。
【００３９】
図８において、書き込みを指定されたデコードアドレスＹ０が書き込みデータＤＬ、／ＤＬをビット線ＢＬ０、／ＢＬ０へ転送し、デコードアドレスＹ０、／Ｙ０によってセンスアンプドライブ信号ＳＡＮ、ＳＡＰをセンスアンプに供給し、センスアンプによりビット線のデータが増幅される。その後、選択されたワード線ＷＬａが活性化し論理Ｈｉｇｈレベルへと遷移する。一方、書き込みが指定されていないビット線ＢＬｎについては、アドレスデコード信号Ｙｍが遷移しないため、センスアンプドライブ信号ＳＡＮ、ＳＡＰは既存のタイミングで発生し、通常のリフレッシュ動作のみを行なう。
【００４０】
図９は、すべてのメモリセルアレイが書き換えられる場合の半導体記憶装置の構成例を示す図である。
【００４１】
図９において、半導体記憶装置は、センスアンプ起動信号生成回路１０、センスアンプドライブ回路２０、及びセンスアンプ列６０に加えて、外部から入力された信号に基づき、プリデコード信号ＰＸ及び書き込み命令信号ＷＴを発生する入力回路９１と、センスアンプ起動信号ＳＥを受けて、センスアンプドライブ回路２０に信号ＳＥＰ及びＳＥＮを出力するセンスアンプコントロール回路（ＳＡＣ）９２とからなる。
【００４２】
図２は、センスアンプ起動信号生成回路１０の構成を示す回路図である。図２において、センスアンプ起動信号生成回路１０は、センスアンプ起動信号のタイミングを可変設定するために、プリデコード信号ＰＸ＿ｎ、ＰＸ＿ｍ、ＰＸ＿ｏ、ＰＸ＿ｑ（まとめてＰＸで表す）をデコードするデコード回路１１と、デコード回路１１の出力信号ＳＥ１を所定の時間だけ遅延させる遅延回路１２と、デコード部１１の出力信号ＳＥ１と、信号遅延部１２により遅延された出力信号ＳＥ２とを、書き込みコマンドによって発生された書き込み命令信号ＷＴによって選択する選択回路１３とから構成される。
【００４３】
センスアンプ起動信号生成回路１０は、センスアンプ起動信号ＳＥのタイミングを可変設定するために、書き込みコマンドによって発生された信号ＷＴが論理Ｈｉｇｈレベルである場合に、デコード回路１１の出力信号ＳＥ１をセンスアンプ起動信号ＳＥとして出力し、ＷＴが論理Ｌｏｗレベルである場合には、遅延回路１２の出力信号ＳＥ２をセンスアンプ起動信号ＳＥとして出力する。
【００４４】
図３は、図２のセンスアンプ起動信号生成回路１０におけるプリデコード信号ＰＸ、書き込み命令信号ＷＴ、及びセンスアンプ起動信号ＳＥのタイミング図である。
【００４５】
図３において、プリデコード信号ＰＸは外部コマンドによって発生し、信号ＰＸが論理ＬｏｗレベルからＨｉｇｈレベルへに遷移すると同時に入力される書き込み命令信号ＷＴが論理ＬｏｗレベルからＨｉｇｈレベルに遷移すると、選択部１３によって、デコード回路１１の出力信号ＳＥ１がセンスアンプ起動信号ＳＥとして転送される。また、プリデコード信号ＰＸが論理ＬｏｗレベルからＨｉｇｈレベルへ遷移し、書き込み命令信号ＷＴが論理Ｌｏｗレベルである場合に、選択回路１３によって、遅延回路１２の出力信号ＳＥ２がセンスアンプ起動信号ＳＥとして転送される。
【００４６】
図２のセンスアンプ起動信号生成回路１０を用いることにより、選択されたメモリセルアレイすべての書き換えが実施される場合に、センスアンプ起動信号ＳＥが書き込み時のみ高速に発生されることになり、読み出しまたはリフレッシュ時には、所定の時間だけ遅延されて発生されるため、高速な書き込みと、通常の読み出しまたはリフレッシュ動作が可能となる。この場合、図４のセンスアンプドライブ回路２０を使用しなくとも、図２のセンスアンプ起動信号生成回路１０を用いるだけで上記機能の実現が可能である。また、センスアンプ起動信号生成回路１０を書き込みと読み出し時において遅延調整を実施しない従来構成とし、図４のセンスアンプドライブ回路２０と、デコード信号Ｙ、／Ｙとをそのまま用いて、全メモリセルアレイを選択する形式にしても上記機能を実現することが可能となる。図１０は、図９の半導体記憶装置における各部信号のタイミング図である。
【００４７】
図１１は、図６、図７により構成される書き込み動作の高速化と動じにリフレッシュ動作を行なう半導体記憶装置において、書き込みされるビット線が、リフレッシュ動作を行なうビット線に対してタイミングとしては早い段階で増幅されるため、リフレッシュ動作を実施するビット線の電荷転送がノイズによって破壊されるのを防止するため、センスアンプドライバ２０（ＳＡＤ）の領域にあたるメモリセル群のビット線方向に金属配線２００を設けて、それを接地電位に接続した例である。
【００４８】
なお、金属配線２００は、接地電位、電源電位、内部発生電位のいずれかに接続されるが、デバイス特性に応じてその電位が自由に変わることはあり得る。
【００４９】
【発明の効果】
以上のように、本発明によれば、半導体記憶装置において、チャージキャパシタの蓄積電荷を反転する書き込み時間を短縮することで、ランダムアクセスサイクルの高速化を実現することが可能となる。
【図面の簡単な説明】
【図１】２Ｔ１Ｃ型メモリセルの構成図
【図２】センスアンプ起動信号生成回路１０の構成を示す回路図
【図３】図２のセンスアンプ起動信号生成回路１０における信号タイミング図
【図４】センスアンプドライブ回路２０の構成を示す回路図
【図５】図４のセンスアンプドライブ回路２０における信号タイミング図
【図６】図４のセンスアンプドライブ回路２０によって駆動されるセンスアンプ列６０を含むメモリセルアレイ群を示す構成図
【図７】図６の構成をとるセンスアンプ列６０と図４の構成をとるセンスアンプドライブ回路２０とが１つのブロックとして複数個配置された場合の半導体記憶装置の構成図
【図８】図７の半導体記憶装置における信号タイミング図
【図９】図２のセンスアンプ起動信号生成回路１０を用いた場合の半導体記憶装置の構成図
【図１０】図９の半導体記憶装置の信号タイミング図
【図１１】図６または図７の構成にノイズ対策を施した半導体記憶装置の構成図
【符号の説明】
１０ センスアンプ起動信号生成回路
１１ デコード回路
１２ 遅延回路
１３ 選択回路
２０ センスアンプドライブ回路
２１ イコライズ回路
２２ 第１のドライバ
２３ 第２のドライバ
６０ センスアンプ列
９１ 入力回路
９２ センスアンプコントロール回路
１００ ２Ｔ１Ｃ型メモリセル
２００ 金属配線
Claims (6)
- ストレージキャパシタに電荷を蓄えてデータを保持するメモリセルと、
ワード線の活性化によって前記メモリセルに結合されるビット線と、
前記ビット線に結合されるセンスアンプと、
前記センスアンプを駆動する駆動信号を発生するセンスアンプ駆動回路とを備え、
前記センスアンプ駆動回路は、デコード信号に応じて、書き込み時にのみ前記駆動信号を活性化する第１のトランジスタと、読み出し時またはリフレッシュ時に前記駆動信号を活性化する第２のトランジスタとを含み、前記第１のトランジスタは、前記第２のトランジスタよりも早いタイミングで駆動され、
書き込みデータは、前記駆動信号を活性化するより前に前記ビット線に転送されるよう構成したことを特徴とする半導体記憶装置。 - 前記センスアンプ駆動回路は、書き込み時に、選択されたワード線が活性化するよりも前に前記駆動信号を発生することを特徴とする請求項１記載の半導体記憶装置。
- 前記センスアンプ駆動回路を複数有し、書き込み時、デコード信号に応じて、書き込みが行われるメモリセルに対しては、読み出し時よりも早いタイミングで対応する駆動信号を発生し、リフレッシュのみが行われるメモリセルに対しては読み出し時と同じタイミングで対応する駆動信号を発生することを特徴とする請求項１記載の半導体記憶装置。
- 書き込み時、書き込みが行われるメモリセルに対しては、選択されたワード線が活性化するよりも前に、対応する駆動信号を発生することを特徴とする請求項３記載の半導体記憶装置。
- 書き込み時、書き込みが行われるメモリセルとリフレッシュが行われるメモリセルとの境界領域に、固定電位が印加されビット線方向に伸びる配線を設けたことを特徴とする請求項３記載の半導体記憶装置。
- 前記メモリセルは、前記ストレージキャパシタに一端が接続された２つのスイッチングトランジスタを備えた２Ｔ１Ｃ型メモリセルであることを特徴とする請求項１記載の半導体記憶装置。
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