JP2004213830A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ＤＲＡＭのランダムアクセス動作において、高速な書き込みを実現でき、しかも書き込みデータの信頼性を維持できる半導体記憶装置を実現する。
【解決手段】メモリセルアレイのビット線ＢＬ／ＢＬと入出力データ線ＬＩＯ／ＬＩＯＢとの間に書き込みゲート１６２を設けて、書き込みのとき、選択ワード線の活性化とともに当該書き込みゲートを開き、書き込みデータに応じて入出力データ線に設定された書き込み信号が書き込みゲート１６２を介して選択ビット線に印加する。これによって、書き込み時に選択ワード線が活性化された直後から選択メモリセルに対してデータの書き込みを実行でき、選択メモリセルの書き込みが非選択メモリセルの読み出し及びリフレッシュと並行に行われるので、選択メモリセルに対して電荷の蓄積時間を十分確保でき、書き込みの高速化を実現できる。
【選択図】図２
【解決手段】メモリセルアレイのビット線ＢＬ／ＢＬと入出力データ線ＬＩＯ／ＬＩＯＢとの間に書き込みゲート１６２を設けて、書き込みのとき、選択ワード線の活性化とともに当該書き込みゲートを開き、書き込みデータに応じて入出力データ線に設定された書き込み信号が書き込みゲート１６２を介して選択ビット線に印加する。これによって、書き込み時に選択ワード線が活性化された直後から選択メモリセルに対してデータの書き込みを実行でき、選択メモリセルの書き込みが非選択メモリセルの読み出し及びリフレッシュと並行に行われるので、選択メモリセルに対して電荷の蓄積時間を十分確保でき、書き込みの高速化を実現できる。
【選択図】図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関し、特に高速なデータ書き込みを実現可能なＤＲＡＭに関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、容量素子の蓄積電荷に応じてデータを記憶する半導体記憶装置であり、通常一つのキャパシタと一つのトランジスタによってメモリセルが構成されている。各メモリセルにおいてトランジスタの制御端子（ゲート）がワード線に接続され、ワード線に印加されている活性化電圧によってメモリセルが選択される。
【０００３】
図５は通常のＤＲＡＭの部分構成を示す回路図である。図示のように、ＤＲＡＭはメモリセルアレイ１００ａ、ビット線イコライザ１０２、センスアンプ１５０ａ及びカラムセレクタ１６０ａを有している。
なお、図５において、ワード線を選択するロウデコーダ及びカラムを選択するためのカラム選択信号ＹＳＥＬを出力するカラムデコーダが省略されている。
【０００４】
メモリセルアレイ１００ａは、行列状に配置されている複数のメモリセルによって構成されている。なお、図５では２つのメモリセルＭＣ１とＭＣ２のみが例示されている。
図示のように、メモリセルＭＣ１は、トランジスタ、例えば、ｎＭＯＳトランジスタＴｒ１及び電荷を保持するキャパシタＣｓ１によって構成されている。トランジスタＴｒ１のゲートがワード線ＷＬｎ に接続され、一方の電極がビット線ＢＬに接続され、他方の電極がキャパシタＣｓ１に接続されている。キャパシタＣｓ１の一方の電極がトランジスタＴｒ１に接続され、他方の電極がプレート線に接続されている。プレート線は、例えば、電圧Ｖｐに保持されている。
【０００５】
メモリセルＭＣ２は、図示のように、メモリセルＭＣ１とほぼ同じ構成を有し、トランジスタＴｒ２とキャパシタＣｓ２によって構成されている。トランジスタＴｒ２のゲートがワード線ＷＬｎ＋１ に接続され、一方の電極がビット線ＢＬＢに接続されている。なお、キャパシタＣｓ１とＣｓ２は、ビアを共有してプレート線に接続されている。
【０００６】
ワード線ＷＬｎ とＷＬｎ＋１ は、図示しないロウデコーダによって選択される。ロウアドレスに応じて選択されたワード線に活性化電圧が印加される。ここで、活性化電圧は、例えば、電源電圧ＶＤＤよりメモリセルＭＣ１，ＭＣ２を構成するｎＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ 分だけ高い電圧に設定されている。ビット線ＢＬとＢＬＢは、ビット線対を形成している。ビット線ＢＬとＢＬＢは、ビット線イコライザ１０２によって同じく電圧Ｖｂにイコライズされる。読み出しのとき、選択メモリセルの記憶データに応じてビット線ＢＬとＢＬＢの間に生じた電圧差がセンスアンプ１５０ａによって増幅される。
ビット線ＢＬとデータ線ＬＩＯとの間に、カラムセレクタ１６０ａを構成するトランジスタＱ４が接続され、ビット線ＢＬＢとデータ線ＬＩＯＢとの間に、カラムセレクタ１６０ａを構成するトランジスタＱ５が接続されている。
【０００７】
イコライザ１０２は、図示のように、トランジスタＱ１，Ｑ２及びＱ３によって構成されている。これらのトランジスタのゲートがビット線イコライズ信号ＢＬＥＱが印加される信号線に接続されている。読み出しの前に、ビット線イコライズ信号ＢＬＥＱが活性化状態、即ちハイレベルに保持されているので、トランジスタＱ１，Ｑ２とＱ３が導通し、ビット線ＢＬとＢＬＢがイコライズ電圧Ｖｂに保持される。そして、読み出しが開始したのち、ビット線イコライズ信号がローレベルに切り替えられ、トランジスタＱ１，Ｑ２とＱ３が遮断し、ビット線ＢＬとＢＬＢがフローティング状態になる。
【０００８】
センスアンプ１５０ａは、図示のように、ｐＭＯＳトランジスタＰＴ１，ＰＴ２及びｎＭＯＳトランジスタＮＴ１，ＮＴ２によって構成されている。これらのＭＯＳトランジスタによって、入出力端子が交互に接続されている２つのインバータからなるラッチ回路が構成されている。ビット線ＢＬとＢＬＢがラッチ回路の両方の端子にそれぞれ接続されている。ｐＭＯＳトランジスタＰＴ１とＰＴ２側に駆動電圧ＳＤＰが供給され、ｎＭＯＳトランジスタＮＴ１とＮＴ２側に駆動電圧ＳＤＮが供給される。なお、センスアンプを動作させるとき、駆動電圧ＳＤＰは、例えば電源電圧ＶＤＤに保持され、駆動電圧ＳＤＮは、接地電位に保持される。一方、センスアンプが待機時に駆動電圧ＳＤＰとＳＤＮは同じ電圧、例えば、電源電圧ＶＤＤと接地電位との中間電圧に保持される。
【０００９】
読み出しのとき、センスアンプ１５０ａには、駆動電圧ＳＤＰとＳＤＮが供給され、これに応じてセンスアンプが活性化される。このとき、センスアンプにより、ビット線ＢＬとＢＬＢの電位差が増幅されるので、選択メモリセルの記憶データが読み出されて外部に出力される。
【００１０】
カラムセレクタ１６０ａにおいて、トランジスタＱ４とＱ５は、カラム選択信号ＹＳＥＬによって制御される。カラム選択信号ＹＳＥＬは、図示していないカラムデコーダによって供給される。読み出しまたは書き込みのとき、選択されたカラムに対応するカラム選択信号ＹＳＥＬが活性化され、即ち、ハイレベルに保持される。これに応じて、トランジスタＱ４とＱ５が導通し、読み出しのとき、センスアンプ１５０ａによって増幅されたビット線ＢＬとＢＬＢの電圧がそれぞれデータ線ＬＩＯとＬＩＯＢに出力され、書き込みのとき、データ線ＬＩＯとＬＩＯＢの信号電圧がそれぞれビット線ＢＬとＢＬＢに出力される。
【００１１】
図６は、図５に示すＤＲＡＭの書き込み動作を示すタイミングチャートである。なお、ここで、ＤＲＡＭにおけるランダムアクセスでの書き込み動作を例に説明する。
以下、図５及び図６を参照しつつ、ランダムアクセスにおけるＤＲＡＭの書き込み動作について説明する。
【００１２】
ＤＲＡＭの書き込みには、読み出し動作が含まれている。これは、選択ワード線に接続されている書き込み対象以外のメモリセルの記憶データをリフレッシュし、データの信頼性を保証するためである。即ち、書き込みのとき、まず選択ワード線に接続されているすべてのメモリセルに対して読み出しが行われる。その後、選択メモリセルに外部から入力される書き込みデータが書き込まれ、その他のメモリセルに読み出したデータが書き込まれる。
【００１３】
図６に示すように、書き込みの前にビット線イコライズ信号ＢＬＥＱが活性化され、これに応じてビット線イコライザ１０２が活性化され、ビット線ＢＬ及びＢＬＢが電圧Ｖｂにプリチャージされている。読み出し開始後の時間ｔ０において、ビット線イコライズ信号ＢＬＥＱが非活性化され（リセットされ、例えば、ローレベルに保持され）、これに応じてビット線ＢＬとＢＬＢがフローティング状態に保持される。
【００１４】
その後、時間ｔ１においてロウデコーダによりワード線ＷＬが選択され、活性化される。ここで、選択ワード線ＷＬに電源電圧ＶＤＤよりも高い電圧が印加される。このため、選択ワード線ＷＬに接続されているメモリセルのトランジスタが活性化され、導通状態に切り替わる。それと同時に、各メモリセルのストレージノードＳＴＮ、即ち、トランジスタとキャパシタとの接続ノード内に蓄積されていた電荷と、プリチャージレベルにあるビット線ＢＬ及びＢＬＢの電荷の分配により、ビット線ＢＬとＢＬＢとの間に電位差ΔＢＬが発生する。
【００１５】
図６（Ｄ）に示すように、ビット線ＢＬとＢＬＢとの電位差ΔＢＬが所定のレベルに達した時間ｔ２において、センスアンプ１５０ａに駆動電圧ＳＤＰとＳＤＮが供給される。これに応じて、センスアンプ１５０ａが動作し、ビット線ＢＬとＢＬＢとの電位差が増幅される。このため選択メモリセル以外のメモリセルにおいて、増幅されたビット線ＢＬまたはＢＬＢの電圧に応じて記憶データが再書き込まれる。即ち、記憶データのリフレッシュが行われる。
【００１６】
センスアンプ１５０ａによって読み出しデータを増幅し終わった時点（ｔ３）で、カラムデコーダによって選択されたカラムに対応するカラム選択信号ＹＳＥＬが活性化される。このため、カラムセレクタ１６０ａにおいて、選択されたカラムに対応するトランジスタＱ４とＱ５が開き、書き込みデータに応じてデータ線ＬＩＯとＬＩＯＢに入力される書き込み信号がそれぞれビット線ＢＬとＢＬＢに印加される。
【００１７】
なお、図６（Ｃ）には書き込みデータと読み出しデータが異なる場合ビット線ＢＬ及びＢＬＢの電圧変化を示している。同図（Ｅ）に示すように、時間ｔ３においてカラム選択信号ＹＳＥＬが活性化されると、データ線ＬＩＯとＬＩＯＢに印加されている書き込み信号に応じて、ビット線ＢＬとＢＬＢの電圧が反転する。そして、反転したビット線ＢＬとＢＬＢの電圧がセンスアンプ１５０ａにより保持される。このため、ビット線ＢＬまたはＢＬＢの電圧に応じて、選択メモリセルのキャパシタの蓄積電荷が制御され、書き込みデータが選択メモリセルに書き込まれる。
【００１８】
書き込み終了後、図６に示すように時間ｔ４において、ロウデコーダによって選択ワード線ＷＬがローレベルに保持され、センスアンプ１５０ａに印加された駆動信号ＳＤＰとＳＤＮが所定の中間電位に保持される。そして、次回の読み出しまたは書き込みのために、ビット線イコライズ信号ＢＬＥＱが活性化され、これに応じてビット線ＢＬ及びＢＬＢが電圧Ｖｂにプリチャージされる。これにより書き込み動作が終了する。
【００１９】
【特許文献１】
特開平３−２７３５９４号公報
【００２０】
【発明が解決しようとする課題】
ところで、上述した従来の半導体記憶装置であるＤＲＡＭでは、上述したように、書き込みはビット線のイコライズが終了してセンスアンプにより読み出しデータを増幅したあと開始される。選択メモリセルへの書き込み電荷量を十分確保するための書き込み時間を所定の長さ保たなければならないので、書き込みの高速化は実現困難である。
【００２１】
昨今、キャッシュメモリやネットワーク向けのメモリにおいて、ビット単価の高いＳＲＡＭをビット単価が安く低消費電力のＤＲＡＭへ置き換えようとしたとき、ＤＲＡＭに高速なランダムアクセス特性が求められてくる。ＳＲＡＭのメモリセルはＤＲＡＭのセンスアンプとほぼ同じであり、例えば、６個のＭＯＳトランジスタで構成されている。ＳＲＡＭのランダムアクセスはＤＲＡＭのページモードアクセスと等価である。しかし、ＤＲＡＭのランダムアクセスは、上述したように、通常のページモードアクセスにビット線イコライズが終了してからセンスアンプが読み出したデータを増幅する期間、そして、増幅したデータをリストアして次のアクセスのためのプリチャージ期間が余分に必要である。
【００２２】
さらに、書き込みに関しては書き込みによってメモリセルのストレージノードに蓄積した電荷が次の読み出しまでの間にどれだけ残留しているかが重要であり、この残留電荷量が少なくなると次の読み出しにおいて記憶データを正しく読み出せなくなる。書き込みによりメモリセルのストレージノードに蓄積した電荷の量がセンスアンプがラッチさせてからワード線がリセットされるまでの時間の長さによって決まる。
【００２３】
しかし、ランダムアクセスモードでは、書き込みが高速化するにつれ、メモリセルへの注入電荷の量が低下し、書き込み後のストレージノードの電位が不十分な現象が現れる。その結果、メモリセルアレイ書き込み動作の高速化が妨げられる。即ち、ストレージノードの電位を確保するために、十分な書き込み期間を取らなければならなく、書き込み期間の短縮が困難になる。メモリセルのトランジスタのオン抵抗を低減させればある程度問題を解決できるが、トランジスタのゲート耐圧、メモリセルのストレージノードの蓄積電荷のリークを考慮すると、改善の効果がそれほど期待できない。
【００２４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ＤＲＡＭのランダムアクセス動作において、高速な書き込みを実現でき、しかも書き込みデータの信頼性を維持できる半導体記憶装置を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、容量素子の蓄積電荷に応じてデータを記憶するメモリセルが行列状に配置してなるメモリセルアレイにおいて、上記メモリセルの行ごとに設けられているワードと、上記メモリセルの列ごとに設けられているビット線とを含む半導体記憶装置であって、ビット線と入出力データ線との間に設けられ、書き込みのとき、選択ワード線が活性化状態になったとき導通し、書き込みデータに応じた上記入出力データ線に印加されている書き込み信号を選択的に上記ビット線に印加する書き込みゲートを有する。
【００２６】
また、本発明の半導体記憶装置は、容量素子の蓄積電荷に応じてデータを記憶するメモリセルが行列状に配置してなるメモリセルアレイにおいて、上記メモリセルの行ごとに設けられているワードと、上記メモリセルの列ごとに設けられているビット線とを含む半導体記憶装置であって、アドレスに応じて複数の列から一つを選択するカラム選択回路と、上記カラム選択回路と入出力データ線との間に設けられ、書き込みのとき、選択ワード線が活性化状態になったとき導通し、書き込みデータに応じた上記入出力データ線に印加されている書き込み信号を上記カラム選択回路を介して選択ビット線に印加する書き込みゲートを有する。
【００２７】
また、本発明では、好適には、上記書き込みゲートが上記ビット線と入出力データ線との間に接続されているスイッチング素子からなり、書き込みのとき入力アドレスによって選択されたカラムに対応する上記スイッチング素子を導通させる選択信号を生成し、上記書き込みゲートに供給するデコーダ回路を有する。
【００２８】
さらに、本発明では、好適には、上記メモリセルアレイにおいて、各カラムに２本のビット線からなるビット線対が設けられ、上記各ビット対の２本のビット線がツイストレイアウトで配置されている。
【００２９】
本発明によれば、メモリセルアレイの各列に設けられているビット線と入出力データ線との間に書き込みゲートが設けられ、書き込みのとき、選択ワード線の活性化とともに当該書き込みゲートが開き、書き込みデータに応じて入出力データ線に設定された書き込み信号が書き込みゲートを介して選択ビット線に印加される。このため、書き込みにおいて、選択ワード線が活性化された直後から選択メモリセルに対してデータの書き込みを実行でき、選択メモリセルの書き込みが非選択メモリセルの読み出し及びリフレッシュと並行に行われるので、選択メモリセルのキャパシタに対して電荷の蓄積時間を十分確保でき、書き込みの高速化を実現できる。
【００３０】
【発明の実施の形態】
第１実施形態
図１は本発明に係る半導体記憶装置、即ちＤＲＡＭの構成を示すブロック図である。
図示のように、ＤＲＡＭはメモリセルアレイ１００、ロウアドレスラッチ回路１１０、ロウデコーダ１２０、カラムアドレスラッチ回路１３０、カラムデコーダ１４０、センスアンプ１５０、カラムセレクタ１６０、入出力回路１７０、及びコマンド・タイミング発生回路１８０を有している。
【００３１】
以下、ＤＲＡＭの各構成部分について説明する。
メモリセルアレイ１００は、複数のメモリセルが行列状に配置されて構成されている。メモリセルがなす行列の各行においてワード線が配置され、各列にビット及びビット補線からなるビット線対が配置されている。読み出し及び書き込みのとき、ロウデコーダ１２０によって、ロウアドレスＲＡＤＲに従って、ロウアドレスＲＡＤＲによって指定されたワード線を選択するので、当該選択ワード線に接続されているメモリセルが選択される。そして、選択されたメモリセルに対して、ビット線を介してデータの読み出しまたは書き込みが行われる。
【００３２】
ロウアドレスラッチ回路１１０は、外部から入力されるアドレスＡＤＲのうち、ロウアドレスＲＡＤＲを保持して、ロウデコーダ１２０に出力する。
ロウデコーダ１２０は、ロウアドレスラッチ回路１１０からのロウアドレスＲＡＤＲに応じて、当該ロウアドレスＲＡＤＲによって指定されたワード線を選択し、選択したワード線に所定の活性化電圧を印加する。
【００３３】
カラムアドレスラッチ回路１３０は、外部から入力されるアドレスＡＤＲのうち、カラムアドレスＣＡＤＲを保持して、カラムデコーダ１４０に出力する。
カラムデコーダ１４０は、カラムアドレスラッチ回路１３０からのカラムアドレスＣＡＤＲに応じて、当該カラムアドレスＣＡＤＲによって指定されたビット線を選択するためのカラム選択信号ＣＳＥＬを発生し、カラムセレクタ１６０に出力する。
【００３４】
センスアンプ１５０は、読み出しのとき、選択メモリセルの記憶データに応じて選択ビット線対に生じた電圧差を増幅し、増幅した結果を読み出しデータとして入出力回路１７０を介して外部に出力する。書き込みのとき、入出力回路１７０を介して入力される書き込みデータに応じて、選択ビット線に所定の振幅を持つ差電圧を発生し、これによって選択メモリセルに書き込みデータを記憶させる。
【００３５】
カラムセレクタ１６０は、カラムデコーダ１４０から入力されるカラム選択信号ＣＳＥＬに応じて、カラムアドレスによって指定されたカラムを選択する。このため、当該選択されたカラムに対応するセンスアンプによって、読み出しまたは書き込みが行われる。
【００３６】
入出力回路１７０は、読み出しのとき、カラムセレクタ１６０によって選択されたセンスアンプからの読み出しデータを保持して外部に出力する。書き込みのとき、外部から入力される書き込みデータＤＱを保持して、カラムセレクタ１６０によって選択したセンスアンプに出力する。
【００３７】
コマンド・タイミング発生回路１８０は、外部から入力されるコマンドＣＭＤ及びシステムクロック信号ＣＬＫに応じて、上述した各部分回路の動作を制御するコマンド及びタイミング制御信号を発生し、それぞれの部分回路に供給する。例えば、コマンド・タイミング発生回路１８０は、ロウアドレスラッチ回路１１０、カラムアドレスラッチ回路１３０に、アドレスを保持するタイミングを制御するラッチ制御信号を出力する。また、センスアンプ１５０にセンスアンプイネーブル信号ＳＡＥを出力する。さらに、入出力回路１７０にデータの入出力タイミングを制御する入出力タイミング制御信号を出力する。
【００３８】
上述した各部分回路によって構成されている本実施形態のＤＲＡＭにおいて、コマンド・タイミング発生回路１８０によって出力されるコマンド及びタイミング制御信号に応じて、ロウアドレスラッチ回路１１０とカラムアドレスラッチ回路１３０によって、入力されるアドレスＡＤＲに含まれるロウアドレスＲＡＤＲ及びカラムアドレスＣＡＤＲがそれぞれラッチされる。ロウデコーダ１２０により、ロウアドレスＲＡＤＲに従ってワード線が選択され、選択ワード線が活性化される。そして、カラムデコーダ１４０によって、カラムアドレスＣＡＤＲに従ってカラム選択信号ＣＳＥＬが生成され、これに応じてカラムセレクタ１６０により所定のセンスアンプが選択され、当該センスアンプに対応する選択メモリセルに対して読み出し及び書き込みが行われる。
【００３９】
次に、図２に示す本実施形態のＤＲＡＭの部分回路を参照して、本実施形態のＤＲＡＭの構成についてさらに詳しく説明する。
ＤＲＡＭの部分回路は、図２に示すようにメモリセルアレイ１００ａ、ビット線イコライザ１０２、センスアンプ１５０ａ、書き込みゲート１６２、及び中間増幅回路１６４を有している。
【００４０】
以下、図２に示すＤＲＡＭの各部分について説明する。
メモリセルアレイ１００ａは、図１に示すメモリセルアレイ１００の一部分である。上述したように、メモリセルアレイ１００は、複数のメモリセルが行列状に配置されて構成されている。なお、図２に示すメモリセルアレイ１００ａでは、２つのメモリセルＭＣ１，ＭＣ２のみが例示されている。
【００４１】
メモリセルＭＣ１とＭＣ２は、図示のように、ＭＯＳトランジスタとキャパシタによって構成されており、ＭＯＳトランジスタのゲートがワード線に接続され、一方の端子がビット線ＢＬまたはＢＬＢに接続され、他方の端子がキャパシタに接続されている。このため、ワード線が活性化され、即ち、ハイレベルに保持されているとき、メモリセルのトランジスタが導通し、キャパシタがビット線ＢＬまたはＢＬＢに接続される。
【００４２】
なお、メモリセルにおいて、トランジスタとキャパシタとの接続点がストレージノードＳＴＮと呼ばれ、書き込みにより、キャパシタに所定の電荷が蓄積されるので、ストレージノードＳＴＮが書き込みデータに応じて一定の電位に保持される。
【００４３】
ビット線イコライザ１０２及びセンスアンプ１５０ａは、前述した従来のＤＲＡＭのそれぞれの構成部分と同じである。即ち、ビット線イコライザ１０２は、読み出しまたは書き込みの前に、活性化されたビット線イコライズ信号ＢＬＥＱに応じて、ビット線ＢＬとＢＬＢを所定の電位Ｖｂにプリチャージする。そして、プリチャージ後、ビット線イコライズ信号ＢＬＥＱがリセットされ、ビット線ＢＬとＢＬＢがフローティング状態に保持される。
センスアンプ１５０ａは、読み出しまたは書き込みのとき、ビット線ＢＬとＢＬＢの電位差を増幅する。そして、増幅したビット線ＢＬとＢＬＢの電圧を保持するラッチ回路としての機能も有する。
【００４４】
図２に示す書き込みゲート１６２及び中間増幅回路１６４は、図１に示すカラムセレクタ１６０に含まれる。
【００４５】
書き込みゲート１６２は、図２に示すように、トランスファゲートＴＧ１とＴＧ２によって構成されている。図示のように、トランスファゲートＴＧ１は、ビット線ＢＬとデータ線ＬＩＯとの間に接続され、トランスファゲートＴＧ２は、ビット線ＢＬＢとデータ線ＬＩＯＢとの間に接続されている。トランスファゲートＴＧ１及びＴＧ２を構成するｎＭＯＳトランジスタのゲートに、カラム書き込み選択信号ＣＳＷが印加され、トランスファゲートＴＧ１及びＴＧ２を構成するｐＭＯＳトランジスタのゲートに、カラム書き込み選択信号ＣＳＷＢが印加される。
【００４６】
なお、カラム書き込み選択信号ＣＳＷとＣＳＷＢは、図１に示すカラムデコーダ１４０によって生成され、互いに異なる論理レベルに保持される。書き込みのとき、カラムデコーダ１４０は、入力されるカラムアドレスＣＡＤＲに応じて、指定されたカラムを選択し、それに対応するカラム書き込み選択信号ＣＳＷ及びＣＳＷＢを活性化する。
【００４７】
例えば、選択されたカラムに対応するカラム書き込み選択信号ＣＳＷがハイレベル、ＣＳＷＢがローレベルに保持され、これに応じてトランスファゲートＴＧ１とＴＧ２が導通し、ビット線ＢＬ，ＢＬＢがそれぞれデータ線ＬＩＯ，ＬＩＯＢに接続される。一方、非選択状態では、カラム書き込み選択信号ＣＳＷがローレベル、ＣＳＷＢがハイレベルに保持されているので、トランスファゲートＴＧ１とＴＧ２が遮断し、ビット線ＢＬとＢＬＢがデータ線ＬＩＯ及びＬＩＯＢから切り離される。
【００４８】
中間増幅回路１６４は、図示のように、ｎＭＯＳトランジスタＱ４，Ｑ５，Ｑ６及びＱ７によって構成されている。トランジスタＱ４とＱ５によって差動増幅回路が構成されている。即ち、トランジスタＱ４とＱ５のソースが基準電位に共通に接続され、トランジスタＱ４のゲートがビット線ＢＬＢに接続され、トランジスタＱ５のゲートがビット線ＢＬに接続されている。トランジスタＱ４のコレクタがトランジスタＱ６を介してデータ線ＬＩＯに接続され、トランジスタＱ５のコレクタがトランジスタＱ７を介してデータ線ＬＩＯＢに接続されている。
【００４９】
トランジスタＱ６とＱ７のゲートには、カラム読み出し選択信号ＣＳＲが印加される。なお、カラム読み出し選択信号ＳＣＲは、図１に示すカラムデコーダ１４０によって生成され、読み出しのとき、選択カラムに対応するカラム読み出し選択信号ＣＳＲが活性化され、ハイレベルに保持される。
【００５０】
このため、読み出しのとき、選択カラムに対応する中間増幅回路１６４のトランジスタＱ６とＱ７が導通し、ビット線ＢＬとＢＬＢの電圧がそれぞれトランジスタＱ５とＱ４のゲートに入力される。そして、トランジスタＱ４とＱ５によって増幅された信号がトランジスタＱ６とＱ７を介してデータ線ＬＩＯ及びＬＩＯＢに出力される。
【００５１】
上述したように、本実施形態のＤＲＡＭにおいて、各カラムのビット線ＢＬ，ＢＬＢとデータ線ＬＩＯ，ＬＩＯＢとの間に、書き込みゲート１６２及び中間増幅回路１６４が設けられている。書き込みのとき、書き込みゲート１６２のトランスファゲートＴＧ１とＴＧ２を所望のタイミングで導通させることによって、非選択メモリセルにおける読み出し及び再書き込み動作と同時に、選択メモリセルに対して書き込みを行うことができる。従来のＤＲＡＭにおけるランダムアクセスの書き込みに較べて、選択メモリセルへの電荷蓄積時間をより長く確保でき、また、書き込みの高速化が図れる。以下、本実施形態のＤＲＡＭの回路図及びタイミングチャートを参照しつつ、書き込み動作を説明する。
【００５２】
図３は、本実施形態の書き込み動作を示すタイミングチャートである。以下、図２及び図３を参照しながら、本実施形態のＤＲＡＭの書き込み動作を説明する。
【００５３】
書き込みが開始する前に、ビット線イコライズ信号ＢＬＥＱが活性化状態にあり、ビット線ＢＬとＢＬＢが電圧Ｖｂにプリチャージされている。そして、書き込みが開始した時間ｔ０において、ビット線イコライズ信号ＢＬＥＱがリセットされ、ビット線ＢＬ及びＢＬＢがフローティング状態に保持される。
【００５４】
そして、図３（Ｂ）に示すように、時間ｔ１において、選択ワード線ＷＬが活性化される。また、図３（Ｅ）と（Ｆ）に示すように、データ線ＬＩＯとＬＩＯＢが書き込みデータに応じて電圧にそれぞれ確定された時点でカラム書き込み選択信号ＣＳＷとＣＳＷＢが活性化される。
【００５５】
即ち、書き込みのとき、ワード線ＷＬが活性化するとともに、カラム書き込み選択信号ＣＳＷとＣＳＷＢも活性化する。これによって、データ線ＬＩＯとＬＩＯＢの信号電圧がそれぞれ書き込みゲート１６２を通じて選択ビット線ＢＬとＢＬＢに印加される。このように、本実施形態のＤＲＡＭにおいて、書き込みが開始するとともに、選択メモリセルに対してデータの書き込みが開始される。一方、選択ワード線ＷＬに接続されている選択メモリセル以外のメモリセルに対して、通常のとおり読み出しと読み出しデータによる再書き込みが実行される。
【００５６】
以下、図３を参照しつつ書き込みのタイミングについてさらに詳しく説明する。図３（Ｃ）に示すように、カラム書き込み選択信号ＣＳＷとＣＳＷＢが活性化されると、データ線ＬＩＯとＬＩＯＢの信号電圧がそれぞれビット線ＢＬとＢＬＢに印加される。これに応じて、選択メモリセルのストレージノードＳＴＮが書き込みデータに応じてチャージされ、ノード電圧が変化する。
【００５７】
時間ｔ２において、センスアンプに駆動電圧ＳＤＰとＳＤＮが供給される。これに応じてセンスアンプ動作し、ビット線ＢＬとＢＬＢとの電位差が増幅される。そして、ビット線ＢＬとＢＬＢの電圧がセンスアンプによってラッチされた状態の時間ｔ３において、カラム書き込み選択信号ＣＳＷとＣＳＷＢがリセットされる。即ち、カラム書き込み選択信号ＣＳＷがローレベルに、ＣＳＷＢがハイレベルに保持される。これに従って、書き込みゲート１６２のトランスファゲートＴＧ１とＴＧ２が遮断し、ビット線ＢＬがデータ線ＬＩＯから切り離され、ビット線ＢＬＢがデータ線ＬＩＯＢから切り離される。
【００５８】
その後、センスアンプに駆動電圧ＳＤＰとＳＤＮの供給が続き、選択メモリセルのキャパシタに電荷が蓄積し、ストレージノードＳＴＮの電位が所定のレベルに達したとき、即ち、図３に示す時間ｔ４において、ワード線ＷＬがリセットされる。続いて、センスアンプに供給される駆動電圧ＳＤＰとＳＤＮがリセットされるとともに、ビット線イコライズ信号ＢＬＥＱが活性化される。これによって、ビット線ＢＬとＢＬＢが電圧Ｖｂにプリチャージされ、次回の書き込みまたは読み出し動作に備える。
【００５９】
以上説明したように、本実施形態のＤＲＡＭにおいて、書き込み時に選択ワード線ＷＬの活性化とともに、カラム書き込み選択信号ＣＳＷとＣＳＷＢも活性化され、これに応じて書き込みゲート１６２が導通し、データ線ＬＩＯとＬＩＯＢの書き込み信号が選択ビット線ＢＬとＢＬＢに印加される。その後、センスアンプ１５０ａに駆動電圧ＳＤＰとＳＤＮが供給され、センスアンプによりビット線ＢＬとＢＬＢの電位差が増幅され、さらにビット線ＢＬとＢＬＢの電圧がラッチされる。このため、選択メモリセルのキャパシタに書き込みデータに応じて電荷が蓄積され、ストレージノードＳＴＮの電位が変化し、この電位が所望のレベルに達したとき、ワード線ＷＬがリセットされ、また、センスアンプへの駆動電圧の供給が停止し、ビット線ＢＬとＢＬＢが次の書き込みまたは読み出しのためにプリチャージされ、書き込み動作が終了する。
【００６０】
このように、本実施形態のＤＲＡＭにおいて、書き込み時に選択メモリセルへのデータの書き込みが非選択メモリセルの読み出し及び再書き込みと同時に行われる。即ち、従来のＤＲＡＭの書き込みにおいてワード線活性化後、ストレージノードの蓄積電荷によるビット線電位差の発生そしてセンスアンプの活性化までの時間をストレージノードへの書き込みにあてられる。その結果、従来のＤＲＡＭの書き込み動作に較べて、例えば同じ書き込みサイクルで書き込みを行う場合、選択メモリセルのキャパシタへの電荷の蓄積時間をより長く取れ、書き込みデータの安定性を改善できる。
【００６１】
なお、本実施形態のＤＲＡＭにおいて、書き込み時に選択ビット線ＢＬとＢＬＢが同時に駆動されるので、ビット線間のカップリングによって、リフレッシュを行う隣り合ったビット線へのノイズの影響が心配される。このため、本実施形態に於いて、例えば、ビット線及びセンスアンプ内にツイストレイアウトを行うことによって、隣り合ったビット線間のカップリングを相殺することができ、書き込みを行う選択ビット線対が隣接するビット線への影響を抑制でき、記憶データの信頼性の向上を実現できる。
【００６２】
第２実施形態
図４は本発明に係る半導体記憶装置の第２の実施形態を示す回路図である。
図２に示すように、本実施形態の半導体記憶装置は、複数のカラムによって書き込みゲート１６２及び中間増幅回路１６４を共有する構成を有するＤＲＡＭである。
【００６３】
図４に示すＤＲＡＭでは、二つのカラムによって書き込みゲート１６２及び中間増幅回路１６４を共有する構成を例示している。図示のように、本実施形態のＤＲＡＭにおいて、ビット線ＢＬ０とＢＬ０Ｂからなるビット線対と、ビット線ＢＬ１とＢＬ１Ｂからなるビット線対がそれぞれ２つのカラムに対応して設けられている。
メモリセルアレイ１００ｂにおいて、メモリセルＭＣ１がビット線ＢＬ０に接続され、メモリセルＭＣ２がビット線ＢＬ０Ｂに接続されている。また、メモリセルＭＣ３がビット線ＢＬ１に接続され、メモリセルＭＣ４がビット線ＢＬ１Ｂに接続されている。メモリセルＭＣ１とＭＣ３がワード線ＷＬｎ によって選択され、メモリセルＭＣ２とＭＣ４がワード線ＷＬｎ＋１ によって選択される。
【００６４】
ビット線ＢＬ０とＢＬ０Ｂからなるビット線対に、ビット線イコライザＢＱ０及びセンスアンプＳＡ０が設けられ、同様に、ビット線ＢＬ１とＢＬ１Ｂからなるビット線対に、ビット線イコライザＢＱ１及びセンスアンプＳＡ１が設けられている。
【００６５】
図４に示すように、ビット線ＢＬ０とノードＮＤＭＢとの間に、トランスファゲートＴＧ０が設けられ、ビット線ＢＬ０ＢとノードＮＤＭとの間に、トランスファゲートＴＧ０Ｂが設けられている。また、ビット線ＢＬ１とノードＮＤＭＢとの間に、トランスファゲートＴＧ１が設けられ、ビット線ＢＬ１ＢとノードＮＤＭとの間に、トランスファゲートＴＧ１Ｂが設けられている。
トランスファゲートＴＧ０とＴＧ０Ｂを構成するｎＭＯＳトランジスタのゲートがカラム選択信号ＣＳＥＬ０が印加される信号線に接続され、ｐＭＯＳトランジスタのゲートがカラム選択信号ＣＳＥＬ０Ｂが印加される信号線に接続されている。一方、トランスファゲートＴＧ１とＴＧ１Ｂを構成するｎＭＯＳトランジスタのゲートがカラム選択信号ＣＳＥＬ１が印加される信号線に接続され、ｐＭＯＳトランジスタのゲートがカラム選択信号ＣＳＥＬ１Ｂが印加される信号線に接続されている。
【００６６】
トランスファゲートＴＧ０，ＴＧ０Ｂ，ＴＧ１及びＴＧ１Ｂによってセンスアンプセレクタ１５２が構成されている。このため、カラム選択信号ＣＳＥＬ０がハイレベル、ＣＳＥＬ０Ｂのローレベルの状態において、トランスファゲートＴＧ０とＴＧ０Ｂが導通し、センスアンプＳＡ０が選択される。一方、カラム選択信号ＣＳＥＬ１がハイレベル、ＣＳＥＬ１Ｂのローレベルの状態において、トランスファゲートＴＧ１とＴＧ１Ｂが導通し、センスアンプＳＡ１が選択される。なお、カラム選択信号ＣＳＥＬ０，ＣＳＥＬ０Ｂ，ＣＳＥＬ１とＣＳＥＬ１Ｂがカラムデコーダによって供給される。
【００６７】
書き込みゲート１６２は、センスアンプＳＡ０及びＳＡ１に対応する２つのカラムによって共有されている。図示のように、書き込みゲート１６２は、トランスファゲートＴＧＷとＴＧＷＢによって構成されている。トランスファゲートＴＧＷは、ノードＮＤＭＢとデータ線ＬＩＯとの間に設けられ、トランスファゲートＴＧＷＢは、ノードＮＤＭとデータ線ＬＩＯＢとの間に設けられている。
【００６８】
トランスファゲートＴＧＷとＴＧＷＢを構成するｎＭＯＳトランジスタのゲートがカラム書き込み選択信号ＣＳＷが印加される信号線に接続され、これらのトランスファゲートを構成するｐＭＯＳトランジスタのゲートがカラム書き込み選択信号ＣＳＷＢが印加される信号線に接続されている。このため、カラム書き込み選択信号ＣＳＷがハイレベル、ＣＳＷＢがローレベルのとき、トランスファゲートＴＧＷとＴＧＷＢが導通し、ノードＮＤＭＢがデータ線ＬＩＯに接続され、ノードＮＤＭがデータ線ＬＩＯＢに接続される。
【００６９】
図示のように、ノードＮＤＭに主ビット線ＢＬＭが接続され、また、ノードＮＤＭＢに主ビット線ＢＬＭＢが接続されている。主ビット線ＢＬＭとＢＬＭＢからなるビット線対に、主ビット線イコライザ１６６及び中間増幅回路１６４が設けられている。
【００７０】
主ビット線イコライザ１６６は、ビット線イコライズ信号ＢＬＥＱに応じて主ビット線ＢＬＭ及びＢＬＭＢをイコライズする。即ち、ビット線イコライズ信号ＢＬＥＱが活性化されるとき、主ビット線ＢＬＭ及びＢＬＭＢが電圧Ｖｂにプリチャージされる。
【００７１】
中間増幅回路１６４は、主ビット線ＢＬＭとＢＬＭＢの電位差を増幅し、増幅の結果をデータ線ＬＩＯ及びＬＩＯＢに出力する。
図４に示すように、中間増幅回路１６４は、差動増幅回路を構成するトランジスタＱ４，Ｑ５及び中間増幅回路１６４とデータ線ＬＩＯ，ＬＩＯＢとの間に設けられているトランジスタＱ６とＱ７によって構成されている。トランジスタＱ６とＱ７のゲートがカラム読み出し選択信号ＣＳＲが印加される信号線に接続されている。
【００７２】
中間増幅回路１６４は、読み出しのとき動作する。トランジスタＱ４のゲートに主ビット線ＢＬＭの電圧が印加され、トランジスタＱ５のゲートに主ビット線ＢＬＭＢの電圧が印加される。このため、読み出しのとき、中間増幅回路１６４によって主ビット線ＢＬＭとＢＬＭＢの電位差が増幅される。また、読み出しのとき、カラム読み出し選択信号ＣＳＲが活性化され、即ち、ハイレベルに保持されるので、トランジスタＱ６とＱ７が導通し、トランジスタＱ４とＱ５による増幅の結果がトランジスタＱ６とＱ７を介してデータ線ＬＩＯとＬＩＯＢに出力される。
【００７３】
次に、上述した本実施形態のＤＲＡＭの書き込み動作について説明する。
書き込みが開始する前に、活性化されたビット線イコライズ信号に応じて、各カラムに対応するビット線対及び主ビット線ＢＬＭとＢＬＭＢからなる主ビット線対がイコライズされ、すべてのビット線が電圧Ｖｂにプリチャージされる。そして、選択ワード線が活性化され、各カラムにおいて選択ワード線に接続されているメモリセルのトランジスタが導通する。ワード線の活性化とともに、カラム書き込み選択信号ＣＳＷとＣＳＷＢが活性化され、これに応じて書き込みゲート１６２のトランスファゲートが導通する。さらに、センスアンプセレクタ１５２によって、複数のセンスアンプのうち一つが選択され、それに対応するトランスファゲートが導通するように制御される。
【００７４】
この結果、データ線ＬＩＯとＬＩＯＢに印加された書き込み信号が書き込みゲート１６２及びセンスアンプセレクタ１５２を介して、選択されたカラムに対応するビット線対に印加されるので、選択メモリセルのキャパシタに対して、書き込みデータに応じて電荷の蓄積が行われる。
【００７５】
書き込みのとき、センスアンプセレクタ１５２において、カラム選択信号ＣＳＥＬに応じて、選択カラムに対応するトランスファゲートが導通し、それ以外のトランスファゲートがすべて遮断するように制御されるので、選択カラムのビット線対にのみ書き込みデータに応じた書き込み信号が印加される。また、選択ワード線の活性化とともに、カラム書き込み選択信号ＣＳＷ／ＣＳＷＢ及び選択カラムに対応するカラム選択信号が活性化されるので、選択メモリセルへのデータ書き込みが非選択メモリセルで行われる読み出し及び再書き込みと同時に実行される。
【００７６】
なお、読み出しのとき、書き込みと同様に、センスアンプセレクタ１５２によって複数のカラムから所定のカラムが選択され、選択カラムのセンスアンプによって増幅されたビット線電圧が主ビット線対を介して中間増幅回路１６４に入力される。そして、中間増幅回路１６４によって増幅された電圧がデータ線ＬＩＯとＬＩＯＢに出力されるので、選択メモリセルの記憶データが外部に読み出すことができる。
【００７７】
以上説明したように、本実施形態によれば、複数のカラムによって書き込みゲート１６２及び中間増幅回路１６４が共有され、書き込み時にセンスアンプセレクタ１５２によって、所定のセンスアンプが選択され、それに対応するビット線対に書き込みデータに応じた書き込み信号が印加されるので、選択メモリセルに対してデータの書き込みが行われる。さらに、本実施形態において、上述した本発明の第１の実施形態と同様に、書き込み時に選択メモリセルに対するデータの書き込みは、非選択メモリセルにおける読み出し及び再書き込みと同時に行われるので、同じ書き込みサイクルの場合、選択メモリセルのキャパシタへの電荷の蓄積時間を長く確保でき、記憶データの信頼性の向上を実現できるほか、書き込み時間の短縮が図れ、高速な書き込みサイクルが実現可能である。
【００７８】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、従来のＤＲＡＭに較べて、書き込み時間を短縮でき、かつメモリセルのキャパシタへの蓄積電荷量を十分確保でき、書き込みデータの信頼性の向上の実現できる。
また、本発明によれば、ＤＲＡＭのランダムアクセス動作において、書き込み時間を短縮でき、高速なランダムアクセスを実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の実施形態を示す構成図である。
【図２】本実施形態のＤＲＡＭの構成を示す回路図である。
【図３】本実施形態のＤＲＡＭの書き込み動作を示すタイミングチャートである。
【図４】本発明のＤＲＡＭの第２の実施形態を示す回路図である。
【図５】従来のＤＲＡＭの一構成例を示す回路図である。
【図６】従来のＤＲＡＭの書き込み動作を示すタイミングチャートである。
【符号の説明】
１００，１００ａ…メモリセルアレイ、１０２…ビット線イコライザ、１１０…ロウアドレスラッチ回路、１２０…ロウデコーダ、１３０…カラムアドレスラッチ回路、１４０…カラムデコーダ、１５０…センスアンプ、１６０…カラムセレクタ、１６２…書き込みゲート、１６４…中間増幅回路、１７０…入出力回路、１８０…コマンド・タイミング発生回路。
【発明の属する技術分野】
本発明は、半導体記憶装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関し、特に高速なデータ書き込みを実現可能なＤＲＡＭに関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、容量素子の蓄積電荷に応じてデータを記憶する半導体記憶装置であり、通常一つのキャパシタと一つのトランジスタによってメモリセルが構成されている。各メモリセルにおいてトランジスタの制御端子（ゲート）がワード線に接続され、ワード線に印加されている活性化電圧によってメモリセルが選択される。
【０００３】
図５は通常のＤＲＡＭの部分構成を示す回路図である。図示のように、ＤＲＡＭはメモリセルアレイ１００ａ、ビット線イコライザ１０２、センスアンプ１５０ａ及びカラムセレクタ１６０ａを有している。
なお、図５において、ワード線を選択するロウデコーダ及びカラムを選択するためのカラム選択信号ＹＳＥＬを出力するカラムデコーダが省略されている。
【０００４】
メモリセルアレイ１００ａは、行列状に配置されている複数のメモリセルによって構成されている。なお、図５では２つのメモリセルＭＣ１とＭＣ２のみが例示されている。
図示のように、メモリセルＭＣ１は、トランジスタ、例えば、ｎＭＯＳトランジスタＴｒ１及び電荷を保持するキャパシタＣｓ１によって構成されている。トランジスタＴｒ１のゲートがワード線ＷＬｎ に接続され、一方の電極がビット線ＢＬに接続され、他方の電極がキャパシタＣｓ１に接続されている。キャパシタＣｓ１の一方の電極がトランジスタＴｒ１に接続され、他方の電極がプレート線に接続されている。プレート線は、例えば、電圧Ｖｐに保持されている。
【０００５】
メモリセルＭＣ２は、図示のように、メモリセルＭＣ１とほぼ同じ構成を有し、トランジスタＴｒ２とキャパシタＣｓ２によって構成されている。トランジスタＴｒ２のゲートがワード線ＷＬｎ＋１ に接続され、一方の電極がビット線ＢＬＢに接続されている。なお、キャパシタＣｓ１とＣｓ２は、ビアを共有してプレート線に接続されている。
【０００６】
ワード線ＷＬｎ とＷＬｎ＋１ は、図示しないロウデコーダによって選択される。ロウアドレスに応じて選択されたワード線に活性化電圧が印加される。ここで、活性化電圧は、例えば、電源電圧ＶＤＤよりメモリセルＭＣ１，ＭＣ２を構成するｎＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ 分だけ高い電圧に設定されている。ビット線ＢＬとＢＬＢは、ビット線対を形成している。ビット線ＢＬとＢＬＢは、ビット線イコライザ１０２によって同じく電圧Ｖｂにイコライズされる。読み出しのとき、選択メモリセルの記憶データに応じてビット線ＢＬとＢＬＢの間に生じた電圧差がセンスアンプ１５０ａによって増幅される。
ビット線ＢＬとデータ線ＬＩＯとの間に、カラムセレクタ１６０ａを構成するトランジスタＱ４が接続され、ビット線ＢＬＢとデータ線ＬＩＯＢとの間に、カラムセレクタ１６０ａを構成するトランジスタＱ５が接続されている。
【０００７】
イコライザ１０２は、図示のように、トランジスタＱ１，Ｑ２及びＱ３によって構成されている。これらのトランジスタのゲートがビット線イコライズ信号ＢＬＥＱが印加される信号線に接続されている。読み出しの前に、ビット線イコライズ信号ＢＬＥＱが活性化状態、即ちハイレベルに保持されているので、トランジスタＱ１，Ｑ２とＱ３が導通し、ビット線ＢＬとＢＬＢがイコライズ電圧Ｖｂに保持される。そして、読み出しが開始したのち、ビット線イコライズ信号がローレベルに切り替えられ、トランジスタＱ１，Ｑ２とＱ３が遮断し、ビット線ＢＬとＢＬＢがフローティング状態になる。
【０００８】
センスアンプ１５０ａは、図示のように、ｐＭＯＳトランジスタＰＴ１，ＰＴ２及びｎＭＯＳトランジスタＮＴ１，ＮＴ２によって構成されている。これらのＭＯＳトランジスタによって、入出力端子が交互に接続されている２つのインバータからなるラッチ回路が構成されている。ビット線ＢＬとＢＬＢがラッチ回路の両方の端子にそれぞれ接続されている。ｐＭＯＳトランジスタＰＴ１とＰＴ２側に駆動電圧ＳＤＰが供給され、ｎＭＯＳトランジスタＮＴ１とＮＴ２側に駆動電圧ＳＤＮが供給される。なお、センスアンプを動作させるとき、駆動電圧ＳＤＰは、例えば電源電圧ＶＤＤに保持され、駆動電圧ＳＤＮは、接地電位に保持される。一方、センスアンプが待機時に駆動電圧ＳＤＰとＳＤＮは同じ電圧、例えば、電源電圧ＶＤＤと接地電位との中間電圧に保持される。
【０００９】
読み出しのとき、センスアンプ１５０ａには、駆動電圧ＳＤＰとＳＤＮが供給され、これに応じてセンスアンプが活性化される。このとき、センスアンプにより、ビット線ＢＬとＢＬＢの電位差が増幅されるので、選択メモリセルの記憶データが読み出されて外部に出力される。
【００１０】
カラムセレクタ１６０ａにおいて、トランジスタＱ４とＱ５は、カラム選択信号ＹＳＥＬによって制御される。カラム選択信号ＹＳＥＬは、図示していないカラムデコーダによって供給される。読み出しまたは書き込みのとき、選択されたカラムに対応するカラム選択信号ＹＳＥＬが活性化され、即ち、ハイレベルに保持される。これに応じて、トランジスタＱ４とＱ５が導通し、読み出しのとき、センスアンプ１５０ａによって増幅されたビット線ＢＬとＢＬＢの電圧がそれぞれデータ線ＬＩＯとＬＩＯＢに出力され、書き込みのとき、データ線ＬＩＯとＬＩＯＢの信号電圧がそれぞれビット線ＢＬとＢＬＢに出力される。
【００１１】
図６は、図５に示すＤＲＡＭの書き込み動作を示すタイミングチャートである。なお、ここで、ＤＲＡＭにおけるランダムアクセスでの書き込み動作を例に説明する。
以下、図５及び図６を参照しつつ、ランダムアクセスにおけるＤＲＡＭの書き込み動作について説明する。
【００１２】
ＤＲＡＭの書き込みには、読み出し動作が含まれている。これは、選択ワード線に接続されている書き込み対象以外のメモリセルの記憶データをリフレッシュし、データの信頼性を保証するためである。即ち、書き込みのとき、まず選択ワード線に接続されているすべてのメモリセルに対して読み出しが行われる。その後、選択メモリセルに外部から入力される書き込みデータが書き込まれ、その他のメモリセルに読み出したデータが書き込まれる。
【００１３】
図６に示すように、書き込みの前にビット線イコライズ信号ＢＬＥＱが活性化され、これに応じてビット線イコライザ１０２が活性化され、ビット線ＢＬ及びＢＬＢが電圧Ｖｂにプリチャージされている。読み出し開始後の時間ｔ０において、ビット線イコライズ信号ＢＬＥＱが非活性化され（リセットされ、例えば、ローレベルに保持され）、これに応じてビット線ＢＬとＢＬＢがフローティング状態に保持される。
【００１４】
その後、時間ｔ１においてロウデコーダによりワード線ＷＬが選択され、活性化される。ここで、選択ワード線ＷＬに電源電圧ＶＤＤよりも高い電圧が印加される。このため、選択ワード線ＷＬに接続されているメモリセルのトランジスタが活性化され、導通状態に切り替わる。それと同時に、各メモリセルのストレージノードＳＴＮ、即ち、トランジスタとキャパシタとの接続ノード内に蓄積されていた電荷と、プリチャージレベルにあるビット線ＢＬ及びＢＬＢの電荷の分配により、ビット線ＢＬとＢＬＢとの間に電位差ΔＢＬが発生する。
【００１５】
図６（Ｄ）に示すように、ビット線ＢＬとＢＬＢとの電位差ΔＢＬが所定のレベルに達した時間ｔ２において、センスアンプ１５０ａに駆動電圧ＳＤＰとＳＤＮが供給される。これに応じて、センスアンプ１５０ａが動作し、ビット線ＢＬとＢＬＢとの電位差が増幅される。このため選択メモリセル以外のメモリセルにおいて、増幅されたビット線ＢＬまたはＢＬＢの電圧に応じて記憶データが再書き込まれる。即ち、記憶データのリフレッシュが行われる。
【００１６】
センスアンプ１５０ａによって読み出しデータを増幅し終わった時点（ｔ３）で、カラムデコーダによって選択されたカラムに対応するカラム選択信号ＹＳＥＬが活性化される。このため、カラムセレクタ１６０ａにおいて、選択されたカラムに対応するトランジスタＱ４とＱ５が開き、書き込みデータに応じてデータ線ＬＩＯとＬＩＯＢに入力される書き込み信号がそれぞれビット線ＢＬとＢＬＢに印加される。
【００１７】
なお、図６（Ｃ）には書き込みデータと読み出しデータが異なる場合ビット線ＢＬ及びＢＬＢの電圧変化を示している。同図（Ｅ）に示すように、時間ｔ３においてカラム選択信号ＹＳＥＬが活性化されると、データ線ＬＩＯとＬＩＯＢに印加されている書き込み信号に応じて、ビット線ＢＬとＢＬＢの電圧が反転する。そして、反転したビット線ＢＬとＢＬＢの電圧がセンスアンプ１５０ａにより保持される。このため、ビット線ＢＬまたはＢＬＢの電圧に応じて、選択メモリセルのキャパシタの蓄積電荷が制御され、書き込みデータが選択メモリセルに書き込まれる。
【００１８】
書き込み終了後、図６に示すように時間ｔ４において、ロウデコーダによって選択ワード線ＷＬがローレベルに保持され、センスアンプ１５０ａに印加された駆動信号ＳＤＰとＳＤＮが所定の中間電位に保持される。そして、次回の読み出しまたは書き込みのために、ビット線イコライズ信号ＢＬＥＱが活性化され、これに応じてビット線ＢＬ及びＢＬＢが電圧Ｖｂにプリチャージされる。これにより書き込み動作が終了する。
【００１９】
【特許文献１】
特開平３−２７３５９４号公報
【００２０】
【発明が解決しようとする課題】
ところで、上述した従来の半導体記憶装置であるＤＲＡＭでは、上述したように、書き込みはビット線のイコライズが終了してセンスアンプにより読み出しデータを増幅したあと開始される。選択メモリセルへの書き込み電荷量を十分確保するための書き込み時間を所定の長さ保たなければならないので、書き込みの高速化は実現困難である。
【００２１】
昨今、キャッシュメモリやネットワーク向けのメモリにおいて、ビット単価の高いＳＲＡＭをビット単価が安く低消費電力のＤＲＡＭへ置き換えようとしたとき、ＤＲＡＭに高速なランダムアクセス特性が求められてくる。ＳＲＡＭのメモリセルはＤＲＡＭのセンスアンプとほぼ同じであり、例えば、６個のＭＯＳトランジスタで構成されている。ＳＲＡＭのランダムアクセスはＤＲＡＭのページモードアクセスと等価である。しかし、ＤＲＡＭのランダムアクセスは、上述したように、通常のページモードアクセスにビット線イコライズが終了してからセンスアンプが読み出したデータを増幅する期間、そして、増幅したデータをリストアして次のアクセスのためのプリチャージ期間が余分に必要である。
【００２２】
さらに、書き込みに関しては書き込みによってメモリセルのストレージノードに蓄積した電荷が次の読み出しまでの間にどれだけ残留しているかが重要であり、この残留電荷量が少なくなると次の読み出しにおいて記憶データを正しく読み出せなくなる。書き込みによりメモリセルのストレージノードに蓄積した電荷の量がセンスアンプがラッチさせてからワード線がリセットされるまでの時間の長さによって決まる。
【００２３】
しかし、ランダムアクセスモードでは、書き込みが高速化するにつれ、メモリセルへの注入電荷の量が低下し、書き込み後のストレージノードの電位が不十分な現象が現れる。その結果、メモリセルアレイ書き込み動作の高速化が妨げられる。即ち、ストレージノードの電位を確保するために、十分な書き込み期間を取らなければならなく、書き込み期間の短縮が困難になる。メモリセルのトランジスタのオン抵抗を低減させればある程度問題を解決できるが、トランジスタのゲート耐圧、メモリセルのストレージノードの蓄積電荷のリークを考慮すると、改善の効果がそれほど期待できない。
【００２４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ＤＲＡＭのランダムアクセス動作において、高速な書き込みを実現でき、しかも書き込みデータの信頼性を維持できる半導体記憶装置を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、容量素子の蓄積電荷に応じてデータを記憶するメモリセルが行列状に配置してなるメモリセルアレイにおいて、上記メモリセルの行ごとに設けられているワードと、上記メモリセルの列ごとに設けられているビット線とを含む半導体記憶装置であって、ビット線と入出力データ線との間に設けられ、書き込みのとき、選択ワード線が活性化状態になったとき導通し、書き込みデータに応じた上記入出力データ線に印加されている書き込み信号を選択的に上記ビット線に印加する書き込みゲートを有する。
【００２６】
また、本発明の半導体記憶装置は、容量素子の蓄積電荷に応じてデータを記憶するメモリセルが行列状に配置してなるメモリセルアレイにおいて、上記メモリセルの行ごとに設けられているワードと、上記メモリセルの列ごとに設けられているビット線とを含む半導体記憶装置であって、アドレスに応じて複数の列から一つを選択するカラム選択回路と、上記カラム選択回路と入出力データ線との間に設けられ、書き込みのとき、選択ワード線が活性化状態になったとき導通し、書き込みデータに応じた上記入出力データ線に印加されている書き込み信号を上記カラム選択回路を介して選択ビット線に印加する書き込みゲートを有する。
【００２７】
また、本発明では、好適には、上記書き込みゲートが上記ビット線と入出力データ線との間に接続されているスイッチング素子からなり、書き込みのとき入力アドレスによって選択されたカラムに対応する上記スイッチング素子を導通させる選択信号を生成し、上記書き込みゲートに供給するデコーダ回路を有する。
【００２８】
さらに、本発明では、好適には、上記メモリセルアレイにおいて、各カラムに２本のビット線からなるビット線対が設けられ、上記各ビット対の２本のビット線がツイストレイアウトで配置されている。
【００２９】
本発明によれば、メモリセルアレイの各列に設けられているビット線と入出力データ線との間に書き込みゲートが設けられ、書き込みのとき、選択ワード線の活性化とともに当該書き込みゲートが開き、書き込みデータに応じて入出力データ線に設定された書き込み信号が書き込みゲートを介して選択ビット線に印加される。このため、書き込みにおいて、選択ワード線が活性化された直後から選択メモリセルに対してデータの書き込みを実行でき、選択メモリセルの書き込みが非選択メモリセルの読み出し及びリフレッシュと並行に行われるので、選択メモリセルのキャパシタに対して電荷の蓄積時間を十分確保でき、書き込みの高速化を実現できる。
【００３０】
【発明の実施の形態】
第１実施形態
図１は本発明に係る半導体記憶装置、即ちＤＲＡＭの構成を示すブロック図である。
図示のように、ＤＲＡＭはメモリセルアレイ１００、ロウアドレスラッチ回路１１０、ロウデコーダ１２０、カラムアドレスラッチ回路１３０、カラムデコーダ１４０、センスアンプ１５０、カラムセレクタ１６０、入出力回路１７０、及びコマンド・タイミング発生回路１８０を有している。
【００３１】
以下、ＤＲＡＭの各構成部分について説明する。
メモリセルアレイ１００は、複数のメモリセルが行列状に配置されて構成されている。メモリセルがなす行列の各行においてワード線が配置され、各列にビット及びビット補線からなるビット線対が配置されている。読み出し及び書き込みのとき、ロウデコーダ１２０によって、ロウアドレスＲＡＤＲに従って、ロウアドレスＲＡＤＲによって指定されたワード線を選択するので、当該選択ワード線に接続されているメモリセルが選択される。そして、選択されたメモリセルに対して、ビット線を介してデータの読み出しまたは書き込みが行われる。
【００３２】
ロウアドレスラッチ回路１１０は、外部から入力されるアドレスＡＤＲのうち、ロウアドレスＲＡＤＲを保持して、ロウデコーダ１２０に出力する。
ロウデコーダ１２０は、ロウアドレスラッチ回路１１０からのロウアドレスＲＡＤＲに応じて、当該ロウアドレスＲＡＤＲによって指定されたワード線を選択し、選択したワード線に所定の活性化電圧を印加する。
【００３３】
カラムアドレスラッチ回路１３０は、外部から入力されるアドレスＡＤＲのうち、カラムアドレスＣＡＤＲを保持して、カラムデコーダ１４０に出力する。
カラムデコーダ１４０は、カラムアドレスラッチ回路１３０からのカラムアドレスＣＡＤＲに応じて、当該カラムアドレスＣＡＤＲによって指定されたビット線を選択するためのカラム選択信号ＣＳＥＬを発生し、カラムセレクタ１６０に出力する。
【００３４】
センスアンプ１５０は、読み出しのとき、選択メモリセルの記憶データに応じて選択ビット線対に生じた電圧差を増幅し、増幅した結果を読み出しデータとして入出力回路１７０を介して外部に出力する。書き込みのとき、入出力回路１７０を介して入力される書き込みデータに応じて、選択ビット線に所定の振幅を持つ差電圧を発生し、これによって選択メモリセルに書き込みデータを記憶させる。
【００３５】
カラムセレクタ１６０は、カラムデコーダ１４０から入力されるカラム選択信号ＣＳＥＬに応じて、カラムアドレスによって指定されたカラムを選択する。このため、当該選択されたカラムに対応するセンスアンプによって、読み出しまたは書き込みが行われる。
【００３６】
入出力回路１７０は、読み出しのとき、カラムセレクタ１６０によって選択されたセンスアンプからの読み出しデータを保持して外部に出力する。書き込みのとき、外部から入力される書き込みデータＤＱを保持して、カラムセレクタ１６０によって選択したセンスアンプに出力する。
【００３７】
コマンド・タイミング発生回路１８０は、外部から入力されるコマンドＣＭＤ及びシステムクロック信号ＣＬＫに応じて、上述した各部分回路の動作を制御するコマンド及びタイミング制御信号を発生し、それぞれの部分回路に供給する。例えば、コマンド・タイミング発生回路１８０は、ロウアドレスラッチ回路１１０、カラムアドレスラッチ回路１３０に、アドレスを保持するタイミングを制御するラッチ制御信号を出力する。また、センスアンプ１５０にセンスアンプイネーブル信号ＳＡＥを出力する。さらに、入出力回路１７０にデータの入出力タイミングを制御する入出力タイミング制御信号を出力する。
【００３８】
上述した各部分回路によって構成されている本実施形態のＤＲＡＭにおいて、コマンド・タイミング発生回路１８０によって出力されるコマンド及びタイミング制御信号に応じて、ロウアドレスラッチ回路１１０とカラムアドレスラッチ回路１３０によって、入力されるアドレスＡＤＲに含まれるロウアドレスＲＡＤＲ及びカラムアドレスＣＡＤＲがそれぞれラッチされる。ロウデコーダ１２０により、ロウアドレスＲＡＤＲに従ってワード線が選択され、選択ワード線が活性化される。そして、カラムデコーダ１４０によって、カラムアドレスＣＡＤＲに従ってカラム選択信号ＣＳＥＬが生成され、これに応じてカラムセレクタ１６０により所定のセンスアンプが選択され、当該センスアンプに対応する選択メモリセルに対して読み出し及び書き込みが行われる。
【００３９】
次に、図２に示す本実施形態のＤＲＡＭの部分回路を参照して、本実施形態のＤＲＡＭの構成についてさらに詳しく説明する。
ＤＲＡＭの部分回路は、図２に示すようにメモリセルアレイ１００ａ、ビット線イコライザ１０２、センスアンプ１５０ａ、書き込みゲート１６２、及び中間増幅回路１６４を有している。
【００４０】
以下、図２に示すＤＲＡＭの各部分について説明する。
メモリセルアレイ１００ａは、図１に示すメモリセルアレイ１００の一部分である。上述したように、メモリセルアレイ１００は、複数のメモリセルが行列状に配置されて構成されている。なお、図２に示すメモリセルアレイ１００ａでは、２つのメモリセルＭＣ１，ＭＣ２のみが例示されている。
【００４１】
メモリセルＭＣ１とＭＣ２は、図示のように、ＭＯＳトランジスタとキャパシタによって構成されており、ＭＯＳトランジスタのゲートがワード線に接続され、一方の端子がビット線ＢＬまたはＢＬＢに接続され、他方の端子がキャパシタに接続されている。このため、ワード線が活性化され、即ち、ハイレベルに保持されているとき、メモリセルのトランジスタが導通し、キャパシタがビット線ＢＬまたはＢＬＢに接続される。
【００４２】
なお、メモリセルにおいて、トランジスタとキャパシタとの接続点がストレージノードＳＴＮと呼ばれ、書き込みにより、キャパシタに所定の電荷が蓄積されるので、ストレージノードＳＴＮが書き込みデータに応じて一定の電位に保持される。
【００４３】
ビット線イコライザ１０２及びセンスアンプ１５０ａは、前述した従来のＤＲＡＭのそれぞれの構成部分と同じである。即ち、ビット線イコライザ１０２は、読み出しまたは書き込みの前に、活性化されたビット線イコライズ信号ＢＬＥＱに応じて、ビット線ＢＬとＢＬＢを所定の電位Ｖｂにプリチャージする。そして、プリチャージ後、ビット線イコライズ信号ＢＬＥＱがリセットされ、ビット線ＢＬとＢＬＢがフローティング状態に保持される。
センスアンプ１５０ａは、読み出しまたは書き込みのとき、ビット線ＢＬとＢＬＢの電位差を増幅する。そして、増幅したビット線ＢＬとＢＬＢの電圧を保持するラッチ回路としての機能も有する。
【００４４】
図２に示す書き込みゲート１６２及び中間増幅回路１６４は、図１に示すカラムセレクタ１６０に含まれる。
【００４５】
書き込みゲート１６２は、図２に示すように、トランスファゲートＴＧ１とＴＧ２によって構成されている。図示のように、トランスファゲートＴＧ１は、ビット線ＢＬとデータ線ＬＩＯとの間に接続され、トランスファゲートＴＧ２は、ビット線ＢＬＢとデータ線ＬＩＯＢとの間に接続されている。トランスファゲートＴＧ１及びＴＧ２を構成するｎＭＯＳトランジスタのゲートに、カラム書き込み選択信号ＣＳＷが印加され、トランスファゲートＴＧ１及びＴＧ２を構成するｐＭＯＳトランジスタのゲートに、カラム書き込み選択信号ＣＳＷＢが印加される。
【００４６】
なお、カラム書き込み選択信号ＣＳＷとＣＳＷＢは、図１に示すカラムデコーダ１４０によって生成され、互いに異なる論理レベルに保持される。書き込みのとき、カラムデコーダ１４０は、入力されるカラムアドレスＣＡＤＲに応じて、指定されたカラムを選択し、それに対応するカラム書き込み選択信号ＣＳＷ及びＣＳＷＢを活性化する。
【００４７】
例えば、選択されたカラムに対応するカラム書き込み選択信号ＣＳＷがハイレベル、ＣＳＷＢがローレベルに保持され、これに応じてトランスファゲートＴＧ１とＴＧ２が導通し、ビット線ＢＬ，ＢＬＢがそれぞれデータ線ＬＩＯ，ＬＩＯＢに接続される。一方、非選択状態では、カラム書き込み選択信号ＣＳＷがローレベル、ＣＳＷＢがハイレベルに保持されているので、トランスファゲートＴＧ１とＴＧ２が遮断し、ビット線ＢＬとＢＬＢがデータ線ＬＩＯ及びＬＩＯＢから切り離される。
【００４８】
中間増幅回路１６４は、図示のように、ｎＭＯＳトランジスタＱ４，Ｑ５，Ｑ６及びＱ７によって構成されている。トランジスタＱ４とＱ５によって差動増幅回路が構成されている。即ち、トランジスタＱ４とＱ５のソースが基準電位に共通に接続され、トランジスタＱ４のゲートがビット線ＢＬＢに接続され、トランジスタＱ５のゲートがビット線ＢＬに接続されている。トランジスタＱ４のコレクタがトランジスタＱ６を介してデータ線ＬＩＯに接続され、トランジスタＱ５のコレクタがトランジスタＱ７を介してデータ線ＬＩＯＢに接続されている。
【００４９】
トランジスタＱ６とＱ７のゲートには、カラム読み出し選択信号ＣＳＲが印加される。なお、カラム読み出し選択信号ＳＣＲは、図１に示すカラムデコーダ１４０によって生成され、読み出しのとき、選択カラムに対応するカラム読み出し選択信号ＣＳＲが活性化され、ハイレベルに保持される。
【００５０】
このため、読み出しのとき、選択カラムに対応する中間増幅回路１６４のトランジスタＱ６とＱ７が導通し、ビット線ＢＬとＢＬＢの電圧がそれぞれトランジスタＱ５とＱ４のゲートに入力される。そして、トランジスタＱ４とＱ５によって増幅された信号がトランジスタＱ６とＱ７を介してデータ線ＬＩＯ及びＬＩＯＢに出力される。
【００５１】
上述したように、本実施形態のＤＲＡＭにおいて、各カラムのビット線ＢＬ，ＢＬＢとデータ線ＬＩＯ，ＬＩＯＢとの間に、書き込みゲート１６２及び中間増幅回路１６４が設けられている。書き込みのとき、書き込みゲート１６２のトランスファゲートＴＧ１とＴＧ２を所望のタイミングで導通させることによって、非選択メモリセルにおける読み出し及び再書き込み動作と同時に、選択メモリセルに対して書き込みを行うことができる。従来のＤＲＡＭにおけるランダムアクセスの書き込みに較べて、選択メモリセルへの電荷蓄積時間をより長く確保でき、また、書き込みの高速化が図れる。以下、本実施形態のＤＲＡＭの回路図及びタイミングチャートを参照しつつ、書き込み動作を説明する。
【００５２】
図３は、本実施形態の書き込み動作を示すタイミングチャートである。以下、図２及び図３を参照しながら、本実施形態のＤＲＡＭの書き込み動作を説明する。
【００５３】
書き込みが開始する前に、ビット線イコライズ信号ＢＬＥＱが活性化状態にあり、ビット線ＢＬとＢＬＢが電圧Ｖｂにプリチャージされている。そして、書き込みが開始した時間ｔ０において、ビット線イコライズ信号ＢＬＥＱがリセットされ、ビット線ＢＬ及びＢＬＢがフローティング状態に保持される。
【００５４】
そして、図３（Ｂ）に示すように、時間ｔ１において、選択ワード線ＷＬが活性化される。また、図３（Ｅ）と（Ｆ）に示すように、データ線ＬＩＯとＬＩＯＢが書き込みデータに応じて電圧にそれぞれ確定された時点でカラム書き込み選択信号ＣＳＷとＣＳＷＢが活性化される。
【００５５】
即ち、書き込みのとき、ワード線ＷＬが活性化するとともに、カラム書き込み選択信号ＣＳＷとＣＳＷＢも活性化する。これによって、データ線ＬＩＯとＬＩＯＢの信号電圧がそれぞれ書き込みゲート１６２を通じて選択ビット線ＢＬとＢＬＢに印加される。このように、本実施形態のＤＲＡＭにおいて、書き込みが開始するとともに、選択メモリセルに対してデータの書き込みが開始される。一方、選択ワード線ＷＬに接続されている選択メモリセル以外のメモリセルに対して、通常のとおり読み出しと読み出しデータによる再書き込みが実行される。
【００５６】
以下、図３を参照しつつ書き込みのタイミングについてさらに詳しく説明する。図３（Ｃ）に示すように、カラム書き込み選択信号ＣＳＷとＣＳＷＢが活性化されると、データ線ＬＩＯとＬＩＯＢの信号電圧がそれぞれビット線ＢＬとＢＬＢに印加される。これに応じて、選択メモリセルのストレージノードＳＴＮが書き込みデータに応じてチャージされ、ノード電圧が変化する。
【００５７】
時間ｔ２において、センスアンプに駆動電圧ＳＤＰとＳＤＮが供給される。これに応じてセンスアンプ動作し、ビット線ＢＬとＢＬＢとの電位差が増幅される。そして、ビット線ＢＬとＢＬＢの電圧がセンスアンプによってラッチされた状態の時間ｔ３において、カラム書き込み選択信号ＣＳＷとＣＳＷＢがリセットされる。即ち、カラム書き込み選択信号ＣＳＷがローレベルに、ＣＳＷＢがハイレベルに保持される。これに従って、書き込みゲート１６２のトランスファゲートＴＧ１とＴＧ２が遮断し、ビット線ＢＬがデータ線ＬＩＯから切り離され、ビット線ＢＬＢがデータ線ＬＩＯＢから切り離される。
【００５８】
その後、センスアンプに駆動電圧ＳＤＰとＳＤＮの供給が続き、選択メモリセルのキャパシタに電荷が蓄積し、ストレージノードＳＴＮの電位が所定のレベルに達したとき、即ち、図３に示す時間ｔ４において、ワード線ＷＬがリセットされる。続いて、センスアンプに供給される駆動電圧ＳＤＰとＳＤＮがリセットされるとともに、ビット線イコライズ信号ＢＬＥＱが活性化される。これによって、ビット線ＢＬとＢＬＢが電圧Ｖｂにプリチャージされ、次回の書き込みまたは読み出し動作に備える。
【００５９】
以上説明したように、本実施形態のＤＲＡＭにおいて、書き込み時に選択ワード線ＷＬの活性化とともに、カラム書き込み選択信号ＣＳＷとＣＳＷＢも活性化され、これに応じて書き込みゲート１６２が導通し、データ線ＬＩＯとＬＩＯＢの書き込み信号が選択ビット線ＢＬとＢＬＢに印加される。その後、センスアンプ１５０ａに駆動電圧ＳＤＰとＳＤＮが供給され、センスアンプによりビット線ＢＬとＢＬＢの電位差が増幅され、さらにビット線ＢＬとＢＬＢの電圧がラッチされる。このため、選択メモリセルのキャパシタに書き込みデータに応じて電荷が蓄積され、ストレージノードＳＴＮの電位が変化し、この電位が所望のレベルに達したとき、ワード線ＷＬがリセットされ、また、センスアンプへの駆動電圧の供給が停止し、ビット線ＢＬとＢＬＢが次の書き込みまたは読み出しのためにプリチャージされ、書き込み動作が終了する。
【００６０】
このように、本実施形態のＤＲＡＭにおいて、書き込み時に選択メモリセルへのデータの書き込みが非選択メモリセルの読み出し及び再書き込みと同時に行われる。即ち、従来のＤＲＡＭの書き込みにおいてワード線活性化後、ストレージノードの蓄積電荷によるビット線電位差の発生そしてセンスアンプの活性化までの時間をストレージノードへの書き込みにあてられる。その結果、従来のＤＲＡＭの書き込み動作に較べて、例えば同じ書き込みサイクルで書き込みを行う場合、選択メモリセルのキャパシタへの電荷の蓄積時間をより長く取れ、書き込みデータの安定性を改善できる。
【００６１】
なお、本実施形態のＤＲＡＭにおいて、書き込み時に選択ビット線ＢＬとＢＬＢが同時に駆動されるので、ビット線間のカップリングによって、リフレッシュを行う隣り合ったビット線へのノイズの影響が心配される。このため、本実施形態に於いて、例えば、ビット線及びセンスアンプ内にツイストレイアウトを行うことによって、隣り合ったビット線間のカップリングを相殺することができ、書き込みを行う選択ビット線対が隣接するビット線への影響を抑制でき、記憶データの信頼性の向上を実現できる。
【００６２】
第２実施形態
図４は本発明に係る半導体記憶装置の第２の実施形態を示す回路図である。
図２に示すように、本実施形態の半導体記憶装置は、複数のカラムによって書き込みゲート１６２及び中間増幅回路１６４を共有する構成を有するＤＲＡＭである。
【００６３】
図４に示すＤＲＡＭでは、二つのカラムによって書き込みゲート１６２及び中間増幅回路１６４を共有する構成を例示している。図示のように、本実施形態のＤＲＡＭにおいて、ビット線ＢＬ０とＢＬ０Ｂからなるビット線対と、ビット線ＢＬ１とＢＬ１Ｂからなるビット線対がそれぞれ２つのカラムに対応して設けられている。
メモリセルアレイ１００ｂにおいて、メモリセルＭＣ１がビット線ＢＬ０に接続され、メモリセルＭＣ２がビット線ＢＬ０Ｂに接続されている。また、メモリセルＭＣ３がビット線ＢＬ１に接続され、メモリセルＭＣ４がビット線ＢＬ１Ｂに接続されている。メモリセルＭＣ１とＭＣ３がワード線ＷＬｎ によって選択され、メモリセルＭＣ２とＭＣ４がワード線ＷＬｎ＋１ によって選択される。
【００６４】
ビット線ＢＬ０とＢＬ０Ｂからなるビット線対に、ビット線イコライザＢＱ０及びセンスアンプＳＡ０が設けられ、同様に、ビット線ＢＬ１とＢＬ１Ｂからなるビット線対に、ビット線イコライザＢＱ１及びセンスアンプＳＡ１が設けられている。
【００６５】
図４に示すように、ビット線ＢＬ０とノードＮＤＭＢとの間に、トランスファゲートＴＧ０が設けられ、ビット線ＢＬ０ＢとノードＮＤＭとの間に、トランスファゲートＴＧ０Ｂが設けられている。また、ビット線ＢＬ１とノードＮＤＭＢとの間に、トランスファゲートＴＧ１が設けられ、ビット線ＢＬ１ＢとノードＮＤＭとの間に、トランスファゲートＴＧ１Ｂが設けられている。
トランスファゲートＴＧ０とＴＧ０Ｂを構成するｎＭＯＳトランジスタのゲートがカラム選択信号ＣＳＥＬ０が印加される信号線に接続され、ｐＭＯＳトランジスタのゲートがカラム選択信号ＣＳＥＬ０Ｂが印加される信号線に接続されている。一方、トランスファゲートＴＧ１とＴＧ１Ｂを構成するｎＭＯＳトランジスタのゲートがカラム選択信号ＣＳＥＬ１が印加される信号線に接続され、ｐＭＯＳトランジスタのゲートがカラム選択信号ＣＳＥＬ１Ｂが印加される信号線に接続されている。
【００６６】
トランスファゲートＴＧ０，ＴＧ０Ｂ，ＴＧ１及びＴＧ１Ｂによってセンスアンプセレクタ１５２が構成されている。このため、カラム選択信号ＣＳＥＬ０がハイレベル、ＣＳＥＬ０Ｂのローレベルの状態において、トランスファゲートＴＧ０とＴＧ０Ｂが導通し、センスアンプＳＡ０が選択される。一方、カラム選択信号ＣＳＥＬ１がハイレベル、ＣＳＥＬ１Ｂのローレベルの状態において、トランスファゲートＴＧ１とＴＧ１Ｂが導通し、センスアンプＳＡ１が選択される。なお、カラム選択信号ＣＳＥＬ０，ＣＳＥＬ０Ｂ，ＣＳＥＬ１とＣＳＥＬ１Ｂがカラムデコーダによって供給される。
【００６７】
書き込みゲート１６２は、センスアンプＳＡ０及びＳＡ１に対応する２つのカラムによって共有されている。図示のように、書き込みゲート１６２は、トランスファゲートＴＧＷとＴＧＷＢによって構成されている。トランスファゲートＴＧＷは、ノードＮＤＭＢとデータ線ＬＩＯとの間に設けられ、トランスファゲートＴＧＷＢは、ノードＮＤＭとデータ線ＬＩＯＢとの間に設けられている。
【００６８】
トランスファゲートＴＧＷとＴＧＷＢを構成するｎＭＯＳトランジスタのゲートがカラム書き込み選択信号ＣＳＷが印加される信号線に接続され、これらのトランスファゲートを構成するｐＭＯＳトランジスタのゲートがカラム書き込み選択信号ＣＳＷＢが印加される信号線に接続されている。このため、カラム書き込み選択信号ＣＳＷがハイレベル、ＣＳＷＢがローレベルのとき、トランスファゲートＴＧＷとＴＧＷＢが導通し、ノードＮＤＭＢがデータ線ＬＩＯに接続され、ノードＮＤＭがデータ線ＬＩＯＢに接続される。
【００６９】
図示のように、ノードＮＤＭに主ビット線ＢＬＭが接続され、また、ノードＮＤＭＢに主ビット線ＢＬＭＢが接続されている。主ビット線ＢＬＭとＢＬＭＢからなるビット線対に、主ビット線イコライザ１６６及び中間増幅回路１６４が設けられている。
【００７０】
主ビット線イコライザ１６６は、ビット線イコライズ信号ＢＬＥＱに応じて主ビット線ＢＬＭ及びＢＬＭＢをイコライズする。即ち、ビット線イコライズ信号ＢＬＥＱが活性化されるとき、主ビット線ＢＬＭ及びＢＬＭＢが電圧Ｖｂにプリチャージされる。
【００７１】
中間増幅回路１６４は、主ビット線ＢＬＭとＢＬＭＢの電位差を増幅し、増幅の結果をデータ線ＬＩＯ及びＬＩＯＢに出力する。
図４に示すように、中間増幅回路１６４は、差動増幅回路を構成するトランジスタＱ４，Ｑ５及び中間増幅回路１６４とデータ線ＬＩＯ，ＬＩＯＢとの間に設けられているトランジスタＱ６とＱ７によって構成されている。トランジスタＱ６とＱ７のゲートがカラム読み出し選択信号ＣＳＲが印加される信号線に接続されている。
【００７２】
中間増幅回路１６４は、読み出しのとき動作する。トランジスタＱ４のゲートに主ビット線ＢＬＭの電圧が印加され、トランジスタＱ５のゲートに主ビット線ＢＬＭＢの電圧が印加される。このため、読み出しのとき、中間増幅回路１６４によって主ビット線ＢＬＭとＢＬＭＢの電位差が増幅される。また、読み出しのとき、カラム読み出し選択信号ＣＳＲが活性化され、即ち、ハイレベルに保持されるので、トランジスタＱ６とＱ７が導通し、トランジスタＱ４とＱ５による増幅の結果がトランジスタＱ６とＱ７を介してデータ線ＬＩＯとＬＩＯＢに出力される。
【００７３】
次に、上述した本実施形態のＤＲＡＭの書き込み動作について説明する。
書き込みが開始する前に、活性化されたビット線イコライズ信号に応じて、各カラムに対応するビット線対及び主ビット線ＢＬＭとＢＬＭＢからなる主ビット線対がイコライズされ、すべてのビット線が電圧Ｖｂにプリチャージされる。そして、選択ワード線が活性化され、各カラムにおいて選択ワード線に接続されているメモリセルのトランジスタが導通する。ワード線の活性化とともに、カラム書き込み選択信号ＣＳＷとＣＳＷＢが活性化され、これに応じて書き込みゲート１６２のトランスファゲートが導通する。さらに、センスアンプセレクタ１５２によって、複数のセンスアンプのうち一つが選択され、それに対応するトランスファゲートが導通するように制御される。
【００７４】
この結果、データ線ＬＩＯとＬＩＯＢに印加された書き込み信号が書き込みゲート１６２及びセンスアンプセレクタ１５２を介して、選択されたカラムに対応するビット線対に印加されるので、選択メモリセルのキャパシタに対して、書き込みデータに応じて電荷の蓄積が行われる。
【００７５】
書き込みのとき、センスアンプセレクタ１５２において、カラム選択信号ＣＳＥＬに応じて、選択カラムに対応するトランスファゲートが導通し、それ以外のトランスファゲートがすべて遮断するように制御されるので、選択カラムのビット線対にのみ書き込みデータに応じた書き込み信号が印加される。また、選択ワード線の活性化とともに、カラム書き込み選択信号ＣＳＷ／ＣＳＷＢ及び選択カラムに対応するカラム選択信号が活性化されるので、選択メモリセルへのデータ書き込みが非選択メモリセルで行われる読み出し及び再書き込みと同時に実行される。
【００７６】
なお、読み出しのとき、書き込みと同様に、センスアンプセレクタ１５２によって複数のカラムから所定のカラムが選択され、選択カラムのセンスアンプによって増幅されたビット線電圧が主ビット線対を介して中間増幅回路１６４に入力される。そして、中間増幅回路１６４によって増幅された電圧がデータ線ＬＩＯとＬＩＯＢに出力されるので、選択メモリセルの記憶データが外部に読み出すことができる。
【００７７】
以上説明したように、本実施形態によれば、複数のカラムによって書き込みゲート１６２及び中間増幅回路１６４が共有され、書き込み時にセンスアンプセレクタ１５２によって、所定のセンスアンプが選択され、それに対応するビット線対に書き込みデータに応じた書き込み信号が印加されるので、選択メモリセルに対してデータの書き込みが行われる。さらに、本実施形態において、上述した本発明の第１の実施形態と同様に、書き込み時に選択メモリセルに対するデータの書き込みは、非選択メモリセルにおける読み出し及び再書き込みと同時に行われるので、同じ書き込みサイクルの場合、選択メモリセルのキャパシタへの電荷の蓄積時間を長く確保でき、記憶データの信頼性の向上を実現できるほか、書き込み時間の短縮が図れ、高速な書き込みサイクルが実現可能である。
【００７８】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、従来のＤＲＡＭに較べて、書き込み時間を短縮でき、かつメモリセルのキャパシタへの蓄積電荷量を十分確保でき、書き込みデータの信頼性の向上の実現できる。
また、本発明によれば、ＤＲＡＭのランダムアクセス動作において、書き込み時間を短縮でき、高速なランダムアクセスを実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の実施形態を示す構成図である。
【図２】本実施形態のＤＲＡＭの構成を示す回路図である。
【図３】本実施形態のＤＲＡＭの書き込み動作を示すタイミングチャートである。
【図４】本発明のＤＲＡＭの第２の実施形態を示す回路図である。
【図５】従来のＤＲＡＭの一構成例を示す回路図である。
【図６】従来のＤＲＡＭの書き込み動作を示すタイミングチャートである。
【符号の説明】
１００，１００ａ…メモリセルアレイ、１０２…ビット線イコライザ、１１０…ロウアドレスラッチ回路、１２０…ロウデコーダ、１３０…カラムアドレスラッチ回路、１４０…カラムデコーダ、１５０…センスアンプ、１６０…カラムセレクタ、１６２…書き込みゲート、１６４…中間増幅回路、１７０…入出力回路、１８０…コマンド・タイミング発生回路。
Claims (5)
- 容量素子の蓄積電荷に応じてデータを記憶するメモリセルが行列状に配置してなるメモリセルアレイにおいて、上記メモリセルの行ごとに設けられているワードと、上記メモリセルの列ごとに設けられているビット線とを含む半導体記憶装置であって、
ビット線と入出力データ線との間に設けられ、書き込みのとき、選択ワード線が活性化状態になったとき導通し、書き込みデータに応じた上記入出力データ線に印加されている書き込み信号を選択的に上記ビット線に印加する書き込みゲート
を有する半導体記憶装置。 - 上記書き込みゲートが上記ビット線と入出力データ線との間に接続されているスイッチング素子からなり、書き込みのとき入力アドレスによって選択されたカラムに対応する上記スイッチング素子を導通させる選択信号を生成し、上記書き込みゲートに供給するデコーダ回路
を有する請求項１記載の半導体記憶装置。 - 上記メモリセルアレイにおいて、各カラムに２本のビット線からなるビット線対が設けられ、上記各ビット対の２本のビット線がツイストレイアウトで配置されている
請求項１記載の半導体記憶装置。 - 容量素子の蓄積電荷に応じてデータを記憶するメモリセルが行列状に配置してなるメモリセルアレイにおいて、上記メモリセルの行ごとに設けられているワードと、上記メモリセルの列ごとに設けられているビット線とを含む半導体記憶装置であって、
アドレスに応じて複数の列から一つを選択するカラム選択回路と、
上記カラム選択回路と入出力データ線との間に設けられ、書き込みのとき、選択ワード線が活性化状態になったとき導通し、書き込みデータに応じた上記入出力データ線に印加されている書き込み信号を上記カラム選択回路を介して選択ビット線に印加する書き込みゲート
を有する半導体記憶装置。 - 上記メモリセルアレイにおいて、各カラムに２本のビット線からなるビット線対が設けられ、上記各ビット対の２本のビット線がツイストレイアウトで配置されている
請求項４記載の半導体記憶装置。
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