KR101975528B1 - 패스트 어레이 영역을 갖는 반도체 메모리 셀 어레이 및 그것을 포함하는 반도체 메모리 - Google Patents

패스트 어레이 영역을 갖는 반도체 메모리 셀 어레이 및 그것을 포함하는 반도체 메모리 Download PDF

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Abstract

본 발명의 개념에 따른 실시 예는 개선된 반도체 메모리 셀 어레이를 개시한다. 반도체 메모리 셀 어레이는, 설정된 제1 동작 스피드를 가지는 제1 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 칩 내에 배치된 제1 메모리 셀 어레이 영역을 포함한다. 또한, 반도체 메모리 셀 어레이는 상기 제1 동작 스피드보다 빠른 제2 동작 스피드를 가지는 제2 그룹 메모리 셀들이 행과 열의 매트릭스 형태로, 입출력 센스앰프를 사이에 두고서, 상기 칩 내에 배치된 제2 메모리 셀 어레이 영역을 포함한다. 따라서, 메모리 칩의 동작 퍼포먼스 향상과 저전력 소모가 아울러 달성된다.

Description

패스트 어레이 영역을 갖는 반도체 메모리 셀 어레이 및 그것을 포함하는 반도체 메모리 {semiconductor memory cell array having fast array area and semiconductor memory including the same}
본 발명은 반도체 메모리에 관한 것으로, 보다 구체적으로 반도체 메모리의 메모리 셀 어레이의 구성에 관한 것이다.
고속, 고용량, 및 저전력 요구에 부응하여, 다이나믹 랜덤 억세스 메모리(이하 'DRAM'이라 함)와 같은 휘발성 반도체 메모리의 크리티컬 디멘젼(CD)은 점차로 스케일 다운되고 있다.
그러한 스케일 다운이 포토리소그래피의 해상도 한계에 직면하여 계속되기 어렵더라도, 메모리 칩의 동작 퍼포먼스는 향상되어야 할 필요성이 있다. 또한, 고용량의 저장능력과 저전력 소모 특성도 아울러 요망된다.
본 발명이 해결하고자 하는 기술적 과제는, 개선된 반도체 메모리 셀 어레이를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 메모리 칩의 동작 퍼포먼스 향상과 저전력 소모 특성을 함께 얻을 수 있는 반도체 메모리 셀 어레이 및 반도체 메모리를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 셀 어레이는,
설정된 제1 동작 스피드를 가지는 제1 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 칩 내에 배치된 제1 메모리 셀 어레이 영역; 및
상기 제1 동작 스피드와는 다른 제2 동작 스피드를 가지는 제2 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 상기 칩 내에 배치된 제2 메모리 셀 어레이 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상에 따라, 반도체 메모리 셀 어레이는,
설정된 제1 동작 스피드를 가지는 제1 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 칩 내에 배치된 제1 메모리 셀 어레이 영역; 및
상기 제1 동작 스피드보다 빠른 제2 동작 스피드를 가지는 제2 그룹 메모리 셀들이 행과 열의 매트릭스 형태로, 입출력 센스앰프를 사이에 두고서, 상기 칩 내에 배치된 제2 메모리 셀 어레이 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 다이나믹 랜덤 억세스 메모리는,
설정된 제1 동작 스피드를 가지는 제1 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 칩 내에 배치된 제1 메모리 셀 어레이 영역과, 상기 제1 동작 스피드와는 다른 제2 동작 스피드를 가지는 제2 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 상기 칩 내에 배치된 제2 메모리 셀 어레이 영역을 포함하는 반도체 메모리 셀 어레이;
상기 반도체 메모리 셀 어레이의 행과 열을 선택하는 디코딩부; 및
코멘드, 어드레스, 라이트 데이터, 및 상기 반도체 메모리 셀 어레이로부터 리드된 출력 데이터를 버퍼링하는 버퍼부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 랜덤 억세스 방법은,
동일한 칩 내에, 설정된 제1 동작 스피드를 갖는 제1 그룹 메모리 셀들을 구비한 제1 메모리 셀 어레이 영역과, 상기 제1 동작 스피드 보다 빠른 제2 동작 스피드를 갖는 제2 그룹 메모리 셀들을 구비한 제2 메모리 셀 어레이 영역을 포함하는 반도체 메모리 셀 어레이를 형성하고,
상기 제1 메모리 셀 어레이 영역을 기본 어드레스 중 로우 어드레스로써 억세스하고, 상기 제2 메모리 셀 어레이 영역을 상기 기본 어드레스 중 하이 어드레스로써 억세스한다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 랜덤 억세스 방법은,
동일한 칩 내에, 설정된 제1 동작 스피드를 갖는 제1 그룹 메모리 셀들을 구비한 제1 메모리 셀 어레이 영역과, 상기 제1 동작 스피드 보다 빠른 제2 동작 스피드를 갖는 제2 그룹 메모리 셀들을 구비한 제2 메모리 셀 어레이 영역을 포함하는 반도체 메모리 셀 어레이를 형성하고,
상기 제1 메모리 셀 어레이 영역을 기본 어드레스로써 억세스하고, 상기 제2 메모리 셀 어레이 영역을 상기 기본 어드레스에서 확장된 확장 어드레스로써 억세스한다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 셀 어레이는,
설정된 제1 동작 스피드를 가지는 제1 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 칩 내에 배치된 제1 메모리 셀 어레이 영역; 및
상기 제1 동작 스피드보다 빠른 제2 동작 스피드를 가지는 제2 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 상기 칩 내에 배치된 제2 메모리 셀 어레이 영역을 포함하되, 상기 제1,2 메모리 셀 어레이 영역은 DRAM 콘트롤러의 어드레싱에 의해 억세스되며 비트라인 로딩이 서로 다르다.
개념적 실시 예에 따라, 상기 제1,2 메모리 셀 어레이 영역은 로우 디코더의 워드라인 인에이블 신호를 공유함에 의해 워드라인 로딩이 동일할 수 있다.
개념적 실시 예에 따라, 또한, 상기 제1,2 메모리 셀 어레이 영역은 서로 분리된 워드라인들과 연결되어 워드라인 로딩이 서로 다를 수 있다.
개념적 실시 예에 따라, 또한, 상기 제2 메모리 셀 어레이 영역은 컬럼 리페어 회로와 연결되어, 컬럼 리페어를 위해 컬럼 페일 어드레스 저장용 페일 어드레스 메모리로서 활용될 수 있다.
개념적 실시 예에 따라, 상기 제2 메모리 셀 어레이 영역은 리프레쉬 제어회로와 연결되어, 리프레쉬 스킵 동작을 위해 리프레쉬 강/약 데이터를 저장하는 리프레쉬 정보 메모리로서 활용될 수 있다.
본 발명의 개념적인 구성에 따르면, 메모리 칩의 동작 퍼포먼스 향상과 저전력 소모가 아울러 달성된다.
도 1은 본 발명의 개념에 따른 반도체 메모리 셀 어레이의 배치 블록도,
도 2는 도 1의 반도체 메모리 셀 어레이의 구체적 일 예시도,
도 3은 도 1의 반도체 메모리 셀 어레이의 구체적 다른 예시도,
도 4는 도 1의 반도체 메모리 셀 어레이의 구체적 또 다른 예시도,
도 5는 도 1의 반도체 메모리 셀 어레이의 구체적 또 다른 예시도,
도 6은 도 1의 반도체 메모리 셀 어레이의 구체적 또 다른 예시도,
도 7은 도 1의 반도체 메모리 셀 어레이의 구체적 또 다른 예시도,
도 8은 본 발명의 다른 개념에 따른 반도체 메모리 셀 어레이의 배치 블록도,
도 9는 도 8의 반도체 메모리 셀 어레이의 구체적 일 예시도,
도 10은 도 8의 반도체 메모리 셀 어레이의 구체적 다른 예시도,
도 11은 도 1 또는 도 8의 반도체 메모리 셀 어레이의 워드라인 배치구조를 보여주는 일 예시도,
도 12는 도 1 또는 도 8의 반도체 메모리 셀 어레이의 워드라인 배치구조를 보여주는 다른 예시도,
도 13은 본 발명의 개념들에 따른 패스트 어레이 영역을 컬럼 리페어에 적용한 예를 보여주는 도면,
도 14는 본 발명의 개념들에 따른 패스트 어레이 영역을 리프레쉬 제어에 적용한 예를 보여주는 도면,
도 15는 도 1 또는 도 8에 적용되는 메모리 셀 및 IO 센스앰프의 연결관계를 나타낸 도면,
도 16은 본 발명의 개념들에 따른 반도체 메모리 셀 어레이의 어드레스 맵핑을 보여주는 일 예시도,
도 17은 본 발명의 개념들에 따른 반도체 메모리 셀 어레이의 어드레스 맵핑을 보여주는 다른 예시도,
도 18a 내지 도 18c는 본 발명의 개념들에 따른 반도체 메모리 셀 어레이의 어드레스 맵핑을 보여주는 또 다른 예시도,
도 19는 본 발명의 개념들에 따른 반도체 메모리의 인터페이스를 보여주는 일 예시도,
도 20은 본 발명의 개념들에 따른 반도체 메모리의 인터페이스를 보여주는 다른 예시도,
도 21은 반도체 메모리 장치에 적용된 본 발명의 응용 예를 도시한 블록도,
도 22은 데이터 처리 장치에 적용된 본 발명의 응용 예를 도시한 블록도, 및
도 23는 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM에 대한 기본적 데이터 억세스 동작과 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 개념에 따른 반도체 메모리 셀 어레이의 배치 블록도이다.
도 1을 참조하면, 반도체 메모리(100)는 제1 메모리 셀 어레이 영역으로서 슬로우 어레이 영역(120), 제2 메모리 셀 어레이 영역으로서 패스트 어레이 영역(150), 및 IOSA(Input Output Sense Amplifier:180)을 포함한다.
상기 반도체 메모리(100)내의 반도체 메모리 셀 어레이(110)는 동일 칩 내에 상기 슬로우 어레이 영역(120)과 상기 패스트 어레이 영역(150)으로 이루어진다.
상기 슬로우 어레이 영역(120)에는 설정된 제1 동작 스피드를 가지는 제1 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 칩 내에 배치된다.
한편, 상기 패스트 어레이 영역(150)에는 상기 제1 동작 스피드와는 다른 제2 동작 스피드를 가지는 제2 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 상기 칩 내에 배치된다.
상기 패스트 어레이 영역(150)은 상기 슬로우 어레이 영역(120)에 비해 스피드 특성상 상기 IOSA(180)에 더 가까이 배치된다.
상기 슬로우 어레이 영역(120)의 데이터 저장 용량은 상기 패스트 어레이 영역(150)의 데이터 저장 용량보다 크게 설정될 수 있다.
상기 패스트 어레이 영역(150)의 데이터 억세스 스피드는 상기 슬로우 어레이 영역(120)의 데이터 억세스 스피드보다 빠르게 설정될 수 있다.
도 2는 도 1의 반도체 메모리 셀 어레이의 구체적 일 예시를 나타낸다.
도 2를 참조하면, 상기 슬로우 어레이 영역(120)은 복수의 슬로우 어레이(120-a1,120-a2,..,120-an)와 복수의 비트라인 센스앰프(120-b1,120-b2,...,120-bn)을 포함할 수 있다. 또한, 상기 패스트 어레이 영역(150)은 복수의 패스트 어레이(150-a1~150-an)와 상기 복수의 패스트 어레이(150-a1~150-an)사이에 배치된 복수의 비트라인 센스앰프를 포함할 수 있다.
도 2에서 상기 복수의 패스트 어레이(150-a1~150-an)는 DRAM의 비트라인 센스앰프로써 구현된다. 즉, 하나의 비트라인 센스앰프는 1비트의 데이터를 저장하는 메모리 셀로서 사용되는 것이다. 비트라인 센스앰프의 개수는 n(n=2이상의 자연수)개 일 수 있으며, n은 패스트 어레이 영역(150)의 설계 용량에 의존된다.
복수의 비트라인 센스앰프로 구현된 패스트 어레이는 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀에 비해 데이터 억세스 속도가 빠르다. 또한, 상기 패스트 어레이는 데이터 억세스 속도에 속하는 리드 동작 또는 라이트 동작도 빠르다.
도 2에서 문자부호 SAA는 슬로우 억세스 어드레스를 가리키고, 문자부호 FAA는 패스트 억세스 어드레스를 나타낸다. 여기서, 상기 SAA와 FAA는 로우 어드레스 및 컬럼 어드레스 중 하나에 대응될 수 있다.
도 2의 경우에는 상기 제2 메모리 셀 어레이 영역인 패스트 어레이 영역(150)은 기본 어드레스(0~Xmax) 중 로우 어드레스(0~n-1)로써 억세스된다. 그리고, 상기 제1 메모리 셀 어레이 영역인 슬로우 어레이 영역(120)은 상기 기본 어드레스(0~Xmax) 중 하이 어드레스(n-1~Xmax)로써 억세스된다.
한편, 위의 경우와 반대로, 슬로우 어레이 영역(120)이 상기 기본 어드레스(0~Xmax) 중 로우 어드레스(0~n-1)로써 억세스 되도록 하고, 상기 패스트 어레이 영역(150)이 하이 어드레스(n-1~Xmax)로써 억세스 되도록 설정할 수 있다.
도 2에서는 칩의 메모리 덴시티는 유지되고, 패스트 어레이 영역(150)의 제2그룹 메모리 셀들(비트라인 센스앰프들로 구성된 메모리 셀들)은 상기 슬로우 어레이 영역(120)의 제1 그룹 메모리 셀들(DRAM 셀로 구성된 메모리 셀들)과는 다른 메모리 셀들로 구현된다. 결국, 제1,2 메모리 셀 어레이 영역들(120,150)은 헤테로(Hetero)메모리 셀들로 구성된다.
한편, 호모(Homo)메모리 셀들로 구성된 예는 도 3에서 보여진다.
도 3은 도 1의 반도체 메모리 셀 어레이의 구체적 다른 예시도이다.
도 3을 참조하면, 상기 슬로우 어레이 영역(120)은 복수의 슬로우 어레이(120-a1,120-a2,..,120-an)와 복수의 비트라인 센스앰프(120-b1,120-b2,...,120-bn)을 포함할 수 있다. 또한, 상기 패스트 어레이 영역(150)은 복수의 패스트 어레이(150-a1~150-an)와 복수의 비트라인 센스앰프(150-b1~150-bn)를 포함할 수 있다.
도 3에서 상기 복수의 패스트 어레이(150-a1~150-an)는 DRAM 메모리 셀로써 구현된다. 다만, 상기 복수의 패스트 어레이(150-a1~150-an)내의 DRAM 메모리 셀은 상기 복수의 슬로우 어레이(120-a1~120-an)내의 DRAM 메모리 셀에 비해 데이터 억세스 속도가 빠르다. 즉, 상기 제1 그룹 메모리 셀들이 노말한 워드라인(또는 비트라인) 부하를 갖는 DRAM 셀인 경우에 상기 제2 그룹 메모리 셀들은 상기 노말한 워드라인(또는 비트라인)부하보다 작은 부하를 갖는 DRAM 셀로 구현되는 것이다.
예를 들어, 상기 패스트 어레이(150-a1)내의 한 비트라인에 연결된 메모리 셀의 개수가 상기 슬로우 어레이(120-a1)내의 한 비트라인에 연결된 메모리 셀의 개수보다 작을 경우에 패스트 어레이(150-a1)내의 메모리 셀은 라인 로딩이 상대적으로 작다. 따라서, 패스트 어레이(150-a1) 내의 메모리 셀은 상대적으로 고속으로 동작될 수 있다. 결국 동종의 메모리 셀이라 하더라도 라인 로딩이 작은 메모리 셀을 패스트 어레이 영역(150)에 배치하면, 메모리 칩의 동작 퍼포먼스가 향상된다.
또한, 슬로우 어레이 영역(120)을 통해서는 저전력 소모 특성이 얻어진다.
유사하게 도 3에서 문자부호 SAA는 슬로우 억세스 어드레스를 가리키고, 문자부호 FAA는 패스트 억세스 어드레스를 나타낸다. 여기서, 상기 SAA와 FAA는 로우 어드레스 및 컬럼 어드레스 중 하나에 대응될 수 있다.
도 3의 경우에는 상기 제2 메모리 셀 어레이 영역인 패스트 어레이 영역(150)은 기본 어드레스(0~Xmax) 중 로우 어드레스(0~m-1)로써 억세스된다. 그리고, 상기 제1 메모리 셀 어레이 영역인 슬로우 어레이 영역(120)은 상기 기본 어드레스(0~Xmax) 중 하이 어드레스(n-1~Xmax)로써 억세스된다.
한편, 위의 경우와 반대로, 슬로우 어레이 영역(120)이 상기 기본 어드레스(0~Xmax) 중 로우 어드레스(0~m-1)로써 억세스 되도록 하고, 상기 패스트 어레이 영역(150)이 하이 어드레스(m-1~Xmax)로써 억세스 되도록 설정할 수 있다.
도 3에서는 칩의 메모리 덴시티는 유지되고, 패스트 어레이 영역(150)의 제2그룹 메모리 셀들(라인 로딩이 작은 DRAM 메모리 셀들)은 상기 슬로우 어레이 영역(120)의 제1 그룹 메모리 셀들(라인 로딩이 상대적으로 큰 DRAM 메모리 셀들)과는 같은 메모리 셀들로 구현된다. 결국, 제1,2 메모리 셀 어레이 영역들(120,150)은 호모(Homo)메모리 셀들로 구성된다. 이와 같이 라인 로딩은 다르지만 동종의 메모리 셀로서 메모리 셀 어레이를 구현할 경우에 제조 공정이 상대적으로 쉽다.
한편, 메모리 덴시티가 증가된 예는 도 4에서 보여진다.
도 4는 도 1의 반도체 메모리 셀 어레이의 구체적 또 다른 예시도이다.
도 4를 참조하면, 상기 슬로우 어레이 영역(120)은 복수의 슬로우 어레이(120-a1,120-a2,..,120-an)와 복수의 비트라인 센스앰프(120-b1,120-b2,...,120-bn)을 포함할 수 있다. 또한, 상기 패스트 어레이 영역(150)은 복수의 패스트 어레이(150-a1~150-an)와 상기 복수의 패스트 어레이(150-a1~150-an)사이에 배치된 복수의 비트라인 센스앰프를 포함할 수 있다.
도 4에서 상기 복수의 패스트 어레이(150-a1~150-an)는 DRAM의 비트라인 센스앰프로써 구현된다. 즉, 도 2와 마찬가지로, 하나의 비트라인 센스앰프는 1비트의 데이터를 저장하는 메모리 셀로서 사용된다. 비트라인 센스앰프의 개수는 n(n=2이상의 자연수)개 일 수 있으며, n은 패스트 어레이 영역(150)의 설계 용량에 의존된다.
도 4의 경우에는 상기 제1 메모리 셀 어레이 영역인 슬로우 어레이 영역(120)은 기본 어드레스(0~Xmax)로써 억세스되고, 상기 제2 메모리 셀 어레이 영역인 패스트 어레이 영역(150)은 상기 기본 어드레스보다 확장된 확장 어드레스(Xmax~Xmax+n)로써 억세스된다.
한편, 위의 경우와 반대로, 슬로우 어레이 영역(120)이 확장 어드레스로써 억세스 되도록 하고, 상기 패스트 어레이 영역(150)이 기본 어드레스로써 억세스 되도록 설정할 수 있다.
도 4에서는 칩의 메모리 덴시티는 증가되고, 패스트 어레이 영역(150)의 제2그룹 메모리 셀들(비트라인 센스앰프들로 구성된 메모리 셀들)은 상기 슬로우 어레이 영역(120)의 제1 그룹 메모리 셀들(DRAM 셀로 구성된 메모리 셀들)과는 다른 메모리 셀들로 구현된다. 결국, 제1,2 메모리 셀 어레이 영역들(120,150)은 헤테로(Hetero)메모리 셀들로 구성된다.
한편, 칩의 메모리 덴시티가 증가되면서, 호모(Homo)메모리 셀들로 구성된 예는 도 5에서 보여진다.
도 5는 도 1의 반도체 메모리 셀 어레이의 구체적 또 다른 예시도이다.
도 5를 참조하면, 상기 슬로우 어레이 영역(120)은 복수의 슬로우 어레이(120-a1,120-a2,..,120-an)와 복수의 비트라인 센스앰프(120-b1,120-b2,...,120-bn)을 포함할 수 있다. 또한, 상기 패스트 어레이 영역(150)은 복수의 패스트 어레이(150-a1~150-an)와 복수의 비트라인 센스앰프(150-b1~150-bn)를 포함할 수 있다.
도 5에서 상기 복수의 패스트 어레이(150-a1~150-an)는 DRAM 메모리 셀로써 구현된다. 다만, 상기 복수의 패스트 어레이(150-a1~150-an)내의 DRAM 메모리 셀은 상기 복수의 슬로우 어레이(120-a1~120-an)내의 DRAM 메모리 셀에 비해 데이터 억세스 속도가 빠르다. 즉, 도 3과 마찬가지로, 상기 제1 그룹 메모리 셀들이 노말한 워드라인(또는 비트라인) 부하를 갖는 DRAM 셀인 경우에 상기 제2 그룹 메모리 셀들은 상기 노말한 워드라인(또는 비트라인)부하보다 작은 부하를 갖는 DRAM 셀로 구현되는 것이다.
따라서, 패스트 어레이(150-a1) 내의 메모리 셀은 라인 로딩이 작으므로 상대적으로 고속으로 동작될 수 있다. 결국 동종의 메모리 셀이라 하더라도 라인 로딩이 작은 메모리 셀을 패스트 어레이 영역(150)에 배치하면, 메모리 칩의 동작 퍼포먼스가 향상되고, 슬로우 어레이 영역(120)을 통해서는 저전력 소모 특성이 얻어진다.
도 5의 경우에는 상기 제1 메모리 셀 어레이 영역인 슬로우 어레이 영역(120)은 기본 어드레스(0~Xmax)로써 억세스되고, 상기 제2 메모리 셀 어레이 영역인 패스트 어레이 영역(150)은 상기 기본 어드레스보다 확장된 확장 어드레스(Xmax~Xmax+m)로써 억세스된다. 한편, 위의 경우와 반대로, 슬로우 어레이 영역(120)이 확장 어드레스로써 억세스 되도록 하고, 상기 패스트 어레이 영역(150)이 기본 어드레스로써 억세스 되도록 설정할 수 있다.
도 5에서는 칩의 메모리 덴시티는 증가되고, 패스트 어레이 영역(150)의 제2그룹 메모리 셀들(라인 로딩이 작은 DRAM 메모리 셀들)은 상기 슬로우 어레이 영역(120)의 제1 그룹 메모리 셀들(라인 로딩이 상대적으로 큰 DRAM 메모리 셀들)과 같은 메모리 셀들로 구현된다. 결국, 제1,2 메모리 셀 어레이 영역들(120,150)을 호모(Homo)메모리 셀들로 구성할 경우에 제조 공정이 상대적으로 쉽다.
도 6은 도 1의 반도체 메모리 셀 어레이의 구체적 또 다른 예시도이다.
도 6을 참조하면, 슬로우 어레이 영역(120)은 도 3과 동일하나, 패스트 어레이 영역(150)이 2종류의 패스트 어레이 영역으로 구별되어 있다. 제1 패스트 어레이 영역(150)은 복수의 패스트 어레이(150-a1~150-an)와, 복수의 비트라인 센스앰프(150-b1~150-bn)를 포함한다. 제2 패스트 어레이 영역(151)은 메모리 셀로서 이용되는 복수의 비트라인 센스앰프(151-a1~151an)와, 상기 복수의 비트라인 센스앰프(151-a1~151an)의 사이에 배치된 복수의 비트라인 센스앰프를 포함한다.
결국, FAA1으로서 억세스되는 제1 패스트 어레이 영역(150)은 슬로우 어레이 영역(120)과 같이 호모 셀로 구성되고, FAA2로서 억세스되는 제2 패스트 어레이 영역(151)은 슬로우 어레이 영역(120)과 달리 헤테로 셀로 구성된다. 호모 셀의 경우에 라인 로딩이 서로 다름은 전술한 바와 같다.
도 6의 경우에는 상기 제2 패스트 어레이 영역(151)은 기본 어드레스(0~Xmax) 중 하위 로우 어드레스(0~n-1)로써 억세스된다. 상기 제1 패스트 어레이 영역(150)은 기본 어드레스(0~Xmax) 중 상위 로우 어드레스(n-1~m+n-1)로써 억세스된다. 한편, 상기 제1 메모리 셀 어레이 영역인 슬로우 어레이 영역(120)은 상기 기본 어드레스(0~Xmax) 중 하이 어드레스(m+n-1~Xmax)로써 억세스된다.
한편, 위의 경우와 반대로, 각 영역들의 억세스를 설정할 수 있다.
도 6에서는 칩의 메모리 덴시티는 유지되고, 제2 메모리 셀 어레이 영역은 두 종류로 분할된다. 이와 같이 패스트 어레이 영역을 헤테로 셀과 호모 셀의 하이브리드 타입으로 구성하면, 패스트 어레이 영역의 응용 범위가 확장될 수 있다.
칩의 메모리 덴시티를 증가시키면서, 도 6과 같이 하이브리드 타입 셀들로 패스트 어레이 영역이 구현된 예는 도 7에 나타나 있다.
도 7은 도 1의 반도체 메모리 셀 어레이의 구체적 또 다른 예시도이다.
도 7을 참조하면, 도 6과 메모리 셀 어레이의 구성은 동일하나 어드레스의 할당이 다름이 보여진다.
FAA1으로서 억세스되는 제1 패스트 어레이 영역(150)은 슬로우 어레이 영역(120)과 같이 호모 셀로 구성되고, FAA2로서 억세스되는 제2 패스트 어레이 영역(151)은 슬로우 어레이 영역(120)과 달리 헤테로 셀로 구성된다. 호모 셀의 경우에 라인 로딩이 서로 다름은 전술한 바와 같다.
도 7의 경우에는 상기 슬로우 어레이 영역(120)는 기본 어드레스(0~Xmax)로서 억세스된다. 상기 제1 패스트 어레이 영역(150)은 기본 어드레스(0~Xmax)에서 확장된 확장 어드레스 중 하위 확장 어드레스(Xmax~Xmax+n-1)로써 억세스된다. 상기 제2 패스트 어레이 영역(151)은 기본 어드레스(0~Xmax)에서 확장된 확장 어드레스 중 상위 확장 어드레스(Xmax+n-1~Xmax+n+m-1)로써 억세스된다.
도 2 내지 도 7의 경우에 IOSA(180)는 슬로우 어레이 영역(120)에 비해 패스트 어레이 영역(150)에 더 가까이 배치된다. 패스트 어레이 영역(150)의 데이터 입출력 스피드는 슬로우 어레이 영역(120)의 데이터 입출력 스피드에 비해 빨라야 하므로 상기 패스트 어레이 영역(150)은 IOSA(180)에 상대적으로 더 근접 배치된다. 그렇지만, 슬로우 어레이 영역(120)의 데이터 입출력 스피드도 고려할 필요성이 있으므로, 도 8과 같은 인벤티브 개념이 등장한다.
도 8은 본 발명의 다른 개념에 따른 반도체 메모리 셀 어레이의 배치 블록도이다.
도 8을 참조하면, 반도체 메모리(110)는 제1 메모리 셀 어레이 영역으로서 슬로우 어레이 영역(120), 제2 메모리 셀 어레이 영역으로서 패스트 어레이 영역(150), 및 IOSA(Input Output Sense Amplifier:180)을 포함한다.
상기 반도체 메모리(110)내의 반도체 메모리 셀 어레이(130)는 동일 칩 내에서 상기 슬로우 어레이 영역(120)과 상기 패스트 어레이 영역(150)으로 이루어진다. 여기서, IOSA(180)를 사이에 두고 상기 슬로우 어레이 영역(120)과 상기 패스트 어레이 영역(150)이 배치된다.
상기 슬로우 어레이 영역(120)에는 설정된 제1 동작 스피드를 가지는 제1 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 칩 내에 배치된다.
한편, 상기 패스트 어레이 영역(150)에는 상기 제1 동작 스피드보다 빠른 제2 동작 스피드를 가지는 제2 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 상기 칩 내에 배치된다.
상기 슬로우 어레이 영역(120)의 동작 스피드를 저하시키지 않도록 하기 위해 상기 패스트 어레이 영역(150)과 상기 슬로우 어레이 영역(120)은 상기 IOSA(180)를 개재하여 배치된다.
도 1과 유사하게, 상기 슬로우 어레이 영역(120)의 데이터 저장 용량은 상기 패스트 어레이 영역(150)의 데이터 저장 용량보다 크게 설정될 수 있다. 또한, 상기 패스트 어레이 영역(150)의 데이터 억세스 스피드는 상기 슬로우 어레이 영역(120)의 데이터 억세스 스피드보다 빠르게 설정될 수 있다.
도 9는 도 8의 반도체 메모리 셀 어레이의 구체적 일 예시도이다.
도 9를 참조하면, 칩의 메모리 덴시티를 유지하면서 헤테로 메모리 셀들이 상기 슬로우 어레이 영역(120)과 상기 패스트 어레이 영역(150)에 배치된 구성이 보여진다.
도 9를 참조하면, 상기 슬로우 어레이 영역(120)은 복수의 슬로우 어레이(120-a1~120-an)와 복수의 비트라인 센스앰프(120-b1~120-bn)을 포함할 수 있다. 또한, 상기 패스트 어레이 영역(150)은 복수의 패스트 어레이와 상기 복수의 패스트 어레이 사이에 배치된 복수의 비트라인 센스앰프를 포함할 수 있다.
도 9에서 상기 복수의 패스트 어레이는 SRAM 셀로써 구현될 수 있다. 즉, 하나의 SRAM 셀은 1비트의 데이터를 저장하는 메모리 셀로서 사용되는 것이다.
6개의 풀씨모오스 트랜지스터로 이루어질 수 있는 SRAM 셀은 DRAM 셀에 비해 데이터 억세스 속도가 빠르다.
도 9에서 문자부호 SAA는 슬로우 억세스 어드레스를 가리키고, 문자부호 FAA는 패스트 억세스 어드레스를 나타낸다. 여기서, 상기 SAA와 FAA는 로우 어드레스 및 컬럼 어드레스 중 하나에 대응될 수 있다.
도 9의 경우에는 상기 제2 메모리 셀 어레이 영역인 패스트 어레이 영역(150)은 기본 어드레스(0~Xmax) 중 로우 어드레스(0~k-1)로써 억세스된다. 그리고, 상기 제1 메모리 셀 어레이 영역인 슬로우 어레이 영역(120)은 상기 기본 어드레스(0~Xmax) 중 하이 어드레스(k-1~Xmax)로써 억세스된다.
한편, 위의 경우와 반대로, 슬로우 어레이 영역(120)이 상기 기본 어드레스(0~Xmax) 중 로우 어드레스(0~k-1)로써 억세스 되도록 하고, 상기 패스트 어레이 영역(150)이 하이 어드레스(k-1~Xmax)로써 억세스 되도록 설정할 수 있다.
도 9에서는 칩의 메모리 덴시티는 유지되고, 패스트 어레이 영역(150)의 제2그룹 메모리 셀들(SRAM 셀들)은 상기 슬로우 어레이 영역(120)의 제1 그룹 메모리 셀들(DRAM 셀로 구성된 메모리 셀들)과는 다른 메모리 셀들로 구현된다. 결국, 제1,2 메모리 셀 어레이 영역들(120,150)은 헤테로(Hetero)메모리 셀들로 구성된다.
도 10은 도 8의 반도체 메모리 셀 어레이의 구체적 다른 예시도이다.
도 10을 참조하면, 칩의 메모리 덴시티를 증가시키면서 헤테로 메모리 셀들이 상기 슬로우 어레이 영역(120)과 상기 패스트 어레이 영역(150)에 배치된 구성이 보여진다.
도 10을 참조하면, 상기 슬로우 어레이 영역(120)은 복수의 슬로우 어레이(120-a1~120-an)와 복수의 비트라인 센스앰프(120-b1~120-bn)을 포함할 수 있다. 또한, 상기 패스트 어레이 영역(150)은 복수의 패스트 어레이와 상기 복수의 패스트 어레이 사이에 배치된 복수의 비트라인 센스앰프를 포함할 수 있다.
도 10에서도 도 9와 마찬가지로, 상기 복수의 패스트 어레이는 SRAM 셀로써 구현될 수 있다. 즉, 하나의 SRAM 셀은 1비트의 데이터를 저장하는 메모리 셀로서 사용되는 것이다.
도 10의 경우에는 상기 제1 메모리 셀 어레이 영역인 슬로우 어레이 영역(120)은 상기 기본 어드레스(0~Xmax)로써 억세스된다.
상기 제2 메모리 셀 어레이 영역인 패스트 어레이 영역(150)은 확장된 어드레스(Xmax+1~Xmax+k)로써 억세스된다.
한편, 위의 경우와 반대로, 슬로우 어레이 영역(120)이 확장된 어드레스로써 억세스 되도록 하고, 상기 패스트 어레이 영역(150)이 기본 어드레스로써 억세스 되도록 설정할 수 있다.
도 10에서는 칩의 메모리 덴시티는 증가되고, 패스트 어레이 영역(150)의 제2그룹 메모리 셀들(SRAM 셀들)은 상기 슬로우 어레이 영역(120)의 제1 그룹 메모리 셀들(DRAM 셀로 구성된 메모리 셀들)과는 다른 메모리 셀들로 구현된다. 결국, 제1,2 메모리 셀 어레이 영역들(120,150)은 동종(호모)이 아닌 이종(헤테로)의 메모리 셀들로 구성된다.
도 11은 도 1 또는 도 8의 반도체 메모리 셀 어레이의 워드라인 배치구조의 일 예를 보여준다.
도 11을 참조하면, 반도체 메모리 셀 어레이(110)는 제1 메모리 셀 어레이 영역으로서 슬로우 어레이 영역(120)과 제2 메모리 셀 어레이 영역으로서 패스트 어레이 영역(150)을 포함한다.
로우 디코더(50)로부터 연장된 워드라인(WLi)은 상기 슬로우 어레이 영역(120)과 상기 패스트 어레이 영역(150)을 가로질러 배치된다. 결국, 상기 워드라인(WLi)은 상기 슬로우 어레이 영역(120)과 상기 패스트 어레이 영역(150)에 공유될 수 있다. 따라서, 로우 디코더(50)에 의해 상기 워드라인(WLi)이 선택되면, 상기 워드라인(WLi)에 연결된 상기 슬로우 어레이 영역(120)내의 메모리 셀들과 상기 패스트 어레이 영역(150)내의 메모리 셀들이 한꺼번에 억세스된다.
한편, 상기 슬로우 어레이 영역(120)내의 메모리 셀들과 상기 패스트 어레이 영역(150)내의 메모리 셀들이 동종 셀로 이루어진 경우에, 패스트 어레이 영역(150)의 비트라인(BL-Fi)당 셀의 개수는 슬로우 어레이 영역(120)의 비트라인(BL-Si)당 셀의 개수보다 작다. 결국, 상기 패스트 어레이 영역(150)의 비트라인 로딩은 상기 슬로우 어레이 영역(120)의 비트라인 로딩보다 작으므로, 상기 패스트 어레이 영역(150)에서의 리드 또는 라이트 동작 스피드는 상기 슬로우 어레이 영역(120)에서의 리드 또는 라이트 동작 스피드보다 빠르다.
상기 패스트 어레이 영역(150)은 상기 슬로우 어레이 영역(120)에 비해 스피드 특성상 상기 로우 디코더(50)에 더 가까이 배치될 수 있다.
패스트 어레이 영역(150)의 비트라인(BL-Fi)은 비트라인 센스앰프(미도시)를 통해 컬럼 선택라인(CSL-Fn)과 연결되고, 슬로우 어레이 영역(120)의 비트라인(BL-Si)은 비트라인 센스앰프를 통해 컬럼 선택라인(CSL-Sn)과 연결된다. 따라서, 상기 워드라인(WLi)이 활성화된 후 상기 컬럼 선택라인들(CSL-Fn, CSL-Sn)이 동시에 선택되더라도, 라이트 동작에서 인가되는 라이트 데이터는 상기 패스트 어레이 영역(150)의 메모리 셀에 상대적으로 빠르게 저장된다. 즉, 라이트 데이터가 슬로우 어레이 영역(120)에 저장되는 스피드에 비해 패스트 어레이 영역(150)에 저장되는 스피드가 빠르다. 마찬가지로, 상기 워드라인(WLi)이 활성화된 후 상기 컬럼 선택라인들(CSL-Fn, CSL-Sn)이 동시에 선택되더라도, 리드 동작에서 상기 패스트 어레이 영역(150)의 메모리 셀에 저장된 데이터는 슬로우 어레이 영역(120)의 메모리 셀에 저장된 데이터보다 빠르게 리드 아웃된다. 즉, 슬로우 어레이 영역(120)에 저장된 데이터가 리드되는 스피드는 패스트 어레이 영역(150)에 저장된 데이터가 리드되는 스피드에 비해 느리다.
도 11에서와 같이, 슬로우 어레이 영역(120)의 워드라인과 패스트 어레이 영역(150)의 워드라인을 분리함이 없이 공유적으로 배치하더라도, 비트라인 로딩을 서로 다르게 구성한 경우에, 상기 패스트 어레이 영역(150)의 데이터 억세스 스피드는 상기 슬로우 어레이 영역(120)의 데이터 억세스 스피드보다 빠르게 됨을 알 수 있다.
도 12는 도 1 또는 도 8의 반도체 메모리 셀 어레이의 워드라인 배치구조의 다른 예를 보여준다.
도 12를 참조하면, 반도체 메모리 셀 어레이(130)는 로우 디코더(50)를 사이에 두고 이격적으로 배치된 슬로우 어레이 영역(120)과 패스트 어레이 영역(150)을 포함한다.
로우 디코더(50)로부터 연장된 워드라인(WLi-Si)은 상기 슬로우 어레이 영역(120)에만 배치되고, 로우 디코더(50)로부터 연장된 워드라인(WLi-Fi)은 상기 패스트 어레이 영역(150)에만 배치된다. 따라서, 로우 디코더(50)에 의해 상기 워드라인(WL-Si)이 선택되면, 상기 워드라인(WL-Si)에 연결된 상기 슬로우 어레이 영역(120)내의 메모리 셀들이 억세스된다. 또한, 로우 디코더(50)에 의해 상기 워드라인(WL-Fi)이 선택되면, 상기 워드라인(WL-Fi)에 연결된 상기 패스트 어레이 영역(150)내의 메모리 셀들이 억세스된다.
상기 워드라인(WL-Fi)에 연결된 상기 패스트 어레이 영역(150)내의 메모리 셀들의 개수는 상기 워드라인(WLi-Si)에 연결된 상기 슬로우 어레이 영역(120)내의 메모리 셀들의 개수보다 작으므로, 상기 패스트 어레이 영역(150)의 워드라인 로딩은 상대적으로 작다.
한편, 상기 슬로우 어레이 영역(120)내의 메모리 셀들과 상기 패스트 어레이 영역(150)내의 메모리 셀들이 동종 셀로 이루어진 경우에, 패스트 어레이 영역(150)의 비트라인(BL-Fi)당 셀의 개수는 슬로우 어레이 영역(120)의 비트라인(BL-Si)당 셀의 개수보다 작다. 따라서, 상기 패스트 어레이 영역(150)의 비트라인 로딩은 상기 슬로우 어레이 영역(120)의 비트라인 로딩보다 작으므로, 상기 패스트 어레이 영역(150)에서의 리드 또는 라이트 동작 스피드는 상기 슬로우 어레이 영역(120)에서의 리드 또는 라이트 동작 스피드보다 빠르다.
상기 패스트 어레이 영역(150)의 비트라인(BL-Fi)은 비트라인 센스앰프(미도시)를 통해 컬럼 선택라인(CSL-Fn)과 연결되고, 슬로우 어레이 영역(120)의 비트라인(BL-Si)은 비트라인 센스앰프를 통해 컬럼 선택라인(CSL-Sn)과 연결된다.
따라서, 상기 워드라인들(WL-Si,WL-Fi)이 동시에 활성화된 후 상기 컬럼 선택라인들(CSL-Fn, CSL-Sn)이 동시에 선택된다고 하더라도, 라이트 동작에서 인가되는 라이트 데이터는 상기 패스트 어레이 영역(150)의 메모리 셀에 상대적으로 빠르게 저장된다. 즉, 라이트 데이터가 슬로우 어레이 영역(120)에 저장되는 스피드에 비해 패스트 어레이 영역(150)에 저장되는 스피드가 빠르다.
유사하게, 상기 워드라인들(WL-Si,WL-Fi)이 동시에 활성화된 후 상기 컬럼 선택라인들(CSL-Fn, CSL-Sn)이 동시에 선택된다고 하더라도, 리드 동작에서 상기 패스트 어레이 영역(150)의 메모리 셀에 저장된 데이터는 슬로우 어레이 영역(120)의 메모리 셀에 저장된 데이터보다 빠르게 리드 아웃된다. 즉, 슬로우 어레이 영역(120)에 저장된 데이터가 리드되는 스피드는 패스트 어레이 영역(150)에 저장된 데이터가 리드되는 스피드에 비해 느리다.
도 12에서와 같이, 슬로우 어레이 영역(120)의 워드라인과 패스트 어레이 영역(150)의 워드라인을 서로 분리적으로 배치하고, 비트라인 로딩을 서로 다르게 구성한 경우에도, 상기 패스트 어레이 영역(150)의 데이터 억세스 스피드는 상기 슬로우 어레이 영역(120)의 데이터 억세스 스피드보다 빠르게 됨을 알 수 있다.
도 12의 경우에 워드라인 로딩과 비트라인 로딩이 모두 차별화되므로, 패스트 어레이 영역(150)의 억세스 스피드는 도 11의 경우에 비해 빠를 수 있다.
상기 워드라인들(WL-Si,WL-Fi)은 동일한 로우 어드레스에 의해 동시에 활성화될 수도 있지만 서로 다른 로우 어드레스에 의해 서로 다른 시점에서 활성화될 수도 있다.
도 13은 본 발명의 개념들에 따른 패스트 어레이 영역을 컬럼 리페어에 적용한 예를 보여준다.
도 13을 참조하면, 패스트 어레이 영역(150)은 컬럼 리페어를 위한 페일 어드레스 메모리로서 활용된다. 반도체 메모리 장치 내의 컬럼 리페어 회로(160)는 컬럼 리페어 동작을 위해 상기 페일 어드레스 메모리(150)에 저장된 페일 어드레스를 수신한다. 전형적으로, 페일 어드레스는 컬럼 리페어를 위해 퓨즈 커팅된 퓨즈들을 갖는 퓨즈 회로로부터 얻어진다. 하지만, 도 13의 경우에는 반도체 메모리 장치의 파워 업시에 컬럼 리페어 동작을 위한 페일 어드레스가 패스트 어레이 영역(150)에 로드된다. 결국, 이에 따르면 퓨즈 회로가 축소 또는 제거될 수 있으므로, 반도체 메모리 장치의 사이즈가 콤팩트해질 수 있다.
활성화 신호(Act1)는 상기 패스 어레이 영역(150)을 억세스하는 워드라인 인에이블 신호 및 컬럼 선택 신호를 포함할 수 있다.
컬럼 리페어 동작에서 컬럼 리던던시 인에이블 신호(CRENi)를 생성하기 위한 상기 컬럼 리페어 회로(160)는 어드레스 버퍼를 통해 인가되는 컬럼 어드레스와 상기 페일 어드레스 메모리(150)로부터 인가되는 컬럼 페일 어드레스를 비교한다. 결국, 인가되는 컬럼 어드레스가 컬럼 페일 어드레스와 일치되는 경우에 슬로우 어레이 영역(120)의 페일된 노말 컬럼은 슬로우 어레이 영역(120)의 리던던시 컬럼으로 대체된다.
이와 같이, 상기 패스트 어레이 영역(150)의 데이터 억세스 속도는 상대적으로 빠르기 때문에, 상기 패스트 어레이 영역(150)은 컬럼 리페어를 위해 컬럼 페일 어드레스를 저장하는 페일 어드레스 메모리로서 활용될 수 있다.
도 14는 본 발명의 개념들에 따른 패스트 어레이 영역을 리프레쉬 제어에 적용한 예를 보여준다.
도 14를 참조하면, 패스트 어레이 영역(150)은 리프레쉬 강/약 정보를 저장하는 리프레쉬 정보 메모리로서 활용될 수 있다. 반도체 메모리 장치내의 리프레쉬 제어회로(170)는 리프레쉬 스킵 신호(Ref-Skip)를 생성하기 위해 상기 리프레쉬 정보 메모리(150)로부터 리프레쉬 강/약 데이터를 수신한다.
여기서, 리프레쉬 스킵 신호는 오토 리프레쉬 코멘드가 인가되거나 셀프 리프레쉬 주기가 도래한 경우에 리프레쉬 지정된 워드라인이 활성화되지 않도록 하는 디세이블 신호이다.
한편, 유사하게 활성화 신호(Act2)는 상기 패스트 어레이 영역(150)을 억세스하는 워드라인 인에이블 신호 및 컬럼 선택 신호를 포함할 수 있다.
리프레쉬 동작에서 리프레쉬 제어회로(170)는 상기 리프레쉬 정보 메모리(150)로부터 리프레쉬 강/약 데이터를 수신한다. 리프레쉬 강 데이터가 수신된 경우에 상기 리프레쉬 제어회로(170)는 리프레쉬 스킵 신호(Ref-Skip)를 활성화한다. 리프레쉬 약 데이터가 수신된 경우에 상기 리프레쉬 제어회로(170)는 리프레쉬 선택된 워드라인이 정상적으로 인에이블되도록 하기 위해 리프레쉬 스킵 신호(Ref-Skip)를 비활성화한다.
리프레쉬 스킵 동작의 실행에 의해 반도체 메모리 장치의 파워 소모는 절감될 수 있으며, 동작 퍼포먼스가 개선될 수 있다.
상기 리프레쉬 정보 메모리(150)에는 리프레쉬 강/약 정보가 플래그 형태로 저장될 수 있다. 예를 들면, 리프레쉬 강 정보는 데이터 "1"로, 리프레쉬 약 정보는 데이터 "0"으로 저장될 수 있다.
반도체 메모리 셀 어레이의 메모리 셀들을 테스트 한 경우에, 특정 워드라인에 연결된 메모리 셀들의 데이터 저장 능력이 상대적으로 저하되는 것으로 판명될 수 있다. 그러한 경우에 상기 특정 워드라인을 가리키는 로우 어드레스는 리프레쉬 약 정보로서 상기 리프레쉬 정보 메모리(150)에 저장된다.
도 11과 같은 어레이 구조에서는 워드라인(WLi)을 리프레쉬할 경우에 패스트 어레이 영역(150)의 워드라인(WLi)에 연결된 메모리 셀로부터는 넥스트 로우 어드레스에 대한 리프레쉬 강/약 정보가 제공된다. 따라서, 리프레쉬 제어회로(170)는 상기 리프레쉬 강/약 정보에 따라 넥스트 워드라인(WLi+1)의 리프레쉬 시에 리프레쉬 스킵 여부를 결정한다.
한편, 도 12와 같은 어레이 구조에서는 워드라인(WL-Si)을 리프레쉬할 경우에 패스트 어레이 영역(150)의 워드라인(WL-Fi)에 연결된 메모리 셀로부터는 현재 로우 어드레스에 대한 리프레쉬 강/약 정보가 제공된다. 따라서, 패스트 어레이 영역(150)에 대한 억세스가 상대적으로 빠르므로, 리프레쉬 제어회로(170)는 상기 리프레쉬 강/약 정보에 따라 현재 워드라인(WL-Si)의 리프레쉬 시에 리프레쉬 스킵 여부를 결정할 수 있다.
이와 같이, 상기 패스트 어레이 영역(150)의 데이터 억세스 속도는 상대적으로 빠르기 때문에, 상기 패스트 어레이 영역(150)은 리프레쉬 스킵 동작을 위해 리프레쉬 강/약 정보를 저장하는 리프레쉬 정보 메모리로서 활용될 수 있다.
비록, 도 14의 경우에는 리프레쉬 스킵에 관하여 설명되었으나, 리프레쉬 주기의 조절도 실행될 수 있다. 즉, 상대적으로 연약한 메모리 셀들에 대하여는 리프레쉬 주기를 상대적으로 빈번하게 하는 스키마가 적용될 수 있다. 이 경우에 상기 패스트 어레이 영역(150)은 리프레쉬 주기 조절 동작을 위한 리프레쉬 강/약 정보를 저장하는 메모리로서 활용된다.
도 15는 도 1 또는 도 8에 적용되는 메모리 셀 및 IO 센스앰프의 연결관계를 나타낸다.
도 15를 참조하면, 도 1 또는 도 8 내의 패스트 어레이 영역(150)에 설치되는 메모리 셀들의 종류가 나타나 있다. 참조부호 150-c1은 2개의 피모오스 트랜지스터(P1,P2)와 4개의 엔모오스 트랜지스터(N1-N4)로 이루어진 풀씨모오스 SRAM 셀을 보여준다. 상기 SRAM 셀 대신에 DRAM의 비트라인 센스앰프를 이용하여 BLSA 메모리 셀이 구현될 수 있다. 이 경우에 상기 2개의 피모오스 트랜지스터(P1,P2)는 피형 센스앰프를 구성하기 위해 마련된 트랜지스터들에서 얻어질 수 있고, 상기 2개의 엔모오스 트랜지스터(N1,N2)는 엔형 센스앰프를 구성하기 위해 마련된 트랜지스터들에서 얻어질 수 있다. 또한, 상기 2개의 엔모오스 트랜지스터(N3,N4)는 센스앰프 구동을 위해 마련된 트랜지스터들 또는 다른 용도로 제조된 트랜지스터들에서 얻어질 수 있다. 상기 참조부호 150-c1의 SRAM 셀이나 BLSA로 이루어진 BLSA 셀은 상기 슬로우 어레이 영역(120)에 설치되는 셀과 다른 헤테로 셀이다.
호모 셀로서는 상기 슬로우 어레이 영역(120)에 설치되는 DRAM 셀에 비해 라인(비트라인/워드라인) 로딩이 작은 DRAM 셀이 패스트 어레이 영역(150)에 설치될 수 있다. 참조부호 150-c2는 라인 로딩이 작은 DRAM 셀을 나타낸다. DRAM 셀은 하나의 억세스 트랜지스터(AT)와 하나의 스토리지 커패시터(SC)로 이루어진다.
상기 억세스 트랜지스터(AT)의 드레인 단자와 연결된 비트라인(BLi)은 라인 로딩이 노말 DRAM 셀의 비트라인 로딩에 비해 작다. 예를 들어, 노말 DRAM 셀의 비트라인에 연결된 메모리 셀의 개수가 1024개라고 하면, 상기 참조부호 150-c2의 메모리 셀의 비트라인에 연결된 메모리 셀의 개수는 수백개 일 수 있다.
헤테로 셀 또는 호모 셀은 비트라인 센스앰프(150-b1)에 연결되고, 상기 비트라인 센스앰프(150-b1)는 컬럼 선택신호(CSL)등과 같은 선택신호(SEL)에 의해 제어되는 선택 게이트들(CG1,CG2)의 선택동작에 의해 입출력 센스앰프(IOSA:180)와 연결된다. 도 15에서는 상기 비트라인 센스앰프(150-b1)가 상기 입출력 센스앰프(IOSA:180)에 다이렉트로 연결되었으나, 로컬 센스앰프가 상기 비트라인 센스앰프(150-b1)와 상기 입출력 센스앰프(180) 사이에 개재될 수 있다.
따라서, 리드 동작 모드에서 상기 패스트 어레이 영역(150)에 배치된 메모리 셀이 선택되면, 헤테로 셀 또는 호모 셀에 저장된 데이터는 상기 슬로우 어레이 영역(120)에 배치된 메모리 셀에 저장된 데이터에 비해, 비트라인 센스앰프(150-b1), 및 IOSA(180)을 거쳐 IO 회로(190)를 통해 고속으로 리드된다.
도 16은 본 발명의 개념들에 따른 반도체 메모리 셀 어레이의 어드레스 맵핑을 보여주는 일 예시도이다.
도 16을 참조하면, DRAM(100)의 슬로우 DRAM 또는 상기 제1 메모리 셀 어레이 영역은 노말리 억세스드 어드레스(NS)로서 할당된다. DRAM(100)의 패스트 DRAM 또는 상기 제2 메모리 셀 어레이 영역은 하일리 억세스드 어드레스(HS)로서 할당된다. 이 경우에 CPU에 각기 대응되는 복수의 코어(200-1~200-n)는 상기 패스트 DRAM 또는 상기 제2 메모리 셀 어레이 영역을 하일리 억세스드 어드레스(HS)로써 각기 억세스한다. 또한, 복수의 코어(200-1~200-n)는 상기 슬로우 DRAM 또는 상기 제1 메모리 셀 어레이 영역을 노말리 억세스드 어드레스(NS)로써 각기 억세스한다.
결국, 하나의 코어(200-1)는 레이턴시(latency)센시티브 로드(load)가 있는 경우에 하일리 억세스드 어드레스(HS)로써 상기 패스트 DRAM 또는 상기 제2 메모리 셀 어레이 영역을 라인(L10)을 따라 억세스한다.
한편, 상기 하나의 코어(200-1)는 밴드위쓰(bandwidth)센시티브 로드(load)가 있는 경우에 노말리 억세스드 어드레스(NS)로써 상기 슬로우 DRAM 또는 상기 제1 메모리 셀 어레이 영역을 라인(L11)을 따라 억세스한다.
이와 같이 슬로우 DRAM 및 패스트 DRAM을 억세스 시에 한 어드레스를 2파트로 파티션하여 부하에 따라 구별적으로 억세스하면, 메모리의 AC 파라메타가 개선되므로 동작 퍼포먼스가 향상된다.
도 17은 본 발명의 개념들에 따른 반도체 메모리 셀 어레이의 어드레스 맵핑을 보여주는 다른 예시도이다.
도 17을 참조하면, 멀티 코어 시스템에서 공유(shared) 어드레스 스페이스(space)가 패스트 DRAM 또는 상기 제2 메모리 셀 어레이 영역에 적용된 것이 보여진다.
DRAM(100)의 슬로우 DRAM 또는 상기 제1 메모리 셀 어레이 영역은 격리(isolated) 어드레스 스페이스(NS)로서 할당된다. DRAM(100)의 패스트 DRAM 또는 상기 제2 메모리 셀 어레이 영역은 공유 어드레스 스페이스(SS)로서 할당된다.
복수의 코어(200-1~200-n)는 상기 패스트 DRAM 또는 상기 제2 메모리 셀 어레이 영역을 공유 어드레스 스페이스(SS)로써 각기 억세스한다. 또한, 복수의 코어(200-1~200-n)는 상기 슬로우 DRAM 또는 상기 제1 메모리 셀 어레이 영역을 격리 어드레스 스페이스(NS)로써 각기 억세스한다.
결국, 하나의 코어(200-1)는 tWR 매니지먼트가 크리티컬한 경우에 상기 패스트 DRAM 또는 상기 제2 메모리 셀 어레이 영역이 위치된 공유 어드레스 스페이스(SS)를 라인(L12)을 따라 억세스한다. 하나의 코어(200-1)는 로컬적으로 할당된 어드레스에 따라 슬로우 DRAM 또는 제1 메모리 셀 어레이 영역이 위치된 격리된 어드레스 스페이스(NS)를 라인(L13)을 따라 억세스 한다. 한편, 코어(200-n)는 로컬적으로 할당된 어드레스에 따라 슬로우 DRAM 또는 제1 메모리 셀 어레이 영역이 위치된 격리된 어드레스 스페이스(NS)를 라인(L23)을 따라 억세스 한다. 결국, 각 코어가 억세스하게 되는 슬로우 DRAM 또는 제1 메모리 셀 어레이 영역의 내부 메모리 영역은 다르다.
도 18a 내지 도 18c는 본 발명의 개념들에 따른 반도체 메모리 셀 어레이의 어드레스 맵핑을 보여주는 또 다른 예시도이다.
먼저, 도 18a를 참조하면 DRAM(100)을 제어하는 메모리 콘트롤러(210)는 라인(L40)을 통해 상기 DRAM(100)의 패스트 DRAM 또는 상기 제2 메모리 셀 어레이 영역을 억세스한다. 한편, 메모리 콘트롤러(210)는 라인(L41)을 통해 상기 DRAM(100)의 슬로우 DRAM 또는 상기 제1 메모리 셀 어레이 영역을 억세스한다.
도 1a의 경우에 상기 슬로우 DRAM 또는 상기 제1 메모리 셀 어레이 영역은 상기 메모리 콘트롤러(210)에 의해 노말 디램으로서 사용된다. 결국, 상기 슬로우 DRAM 또는 상기 제1 메모리 셀 어레이 영역은 노말 어드레스 스페이스로서 할당된다.
이에 비해, 상기 패스트 DRAM 또는 상기 제2 메모리 셀 어레이 영역은 상기 메모리 콘트롤러(210)에 의해 버퍼 메모리로서 사용된다. 결국, 상기 패스트 DRAM 또는 상기 제2 메모리 셀 어레이 영역은 캐시(cache) 스페이스로서 할당된다.
상기 캐시 스페이스는 어드레스 충돌(conflict)를 해소하는 임시저장소로서 기능할 수 있다. 예를 들어, 슬로우 tWR에 의해 리드 딜레이가 예상될 경우 상기 메모리 콘트롤러(210)는 슬로우 디램 내의 데이터를 상기 패스트 디램에 카피한 후, 그 카피된 데이터를 나중에 라이트 백(back)할 수 있다. 한편, 셀프 리프레쉬의 어드레스와 리드/라이트 어드레스가 서로 충돌할 경우에도 상기 카피 동작이 수행될 수 있다.
이와 같이 도 18a에서는 패스트 DRAM 이나 패스트 어레이 영역이 메모리 콘트롤러용 버퍼 존(zone)으로서 사용된다.
한편, 도 18b를 참조하면, 패스트 디램(150)은 N비트의 어드레스 스페이스(AS)내의 메인 메모리(MM) 어드레스 공간에서 연속적으로 혹은 불연속적으로 배치될 수 있다. 즉, 불연속적인 배치의 경우에 패스트 디램(150)은 분할된 슬로우 디램 영역들(120a-120d)사이에서 서브 패스트 디램 영역들(150a-150d)로서 나타날 수 있다. 예를 들어, 서브 패스트 디램 영역(150a)은 서브 슬로우 디램 영역들(120a,120b)의 사이에 배치된다. 이에 따라, 서브 패스트 디램 영역들(150a-150d)은 서로 불연속적인 어드레스 분포를 가진다.
한편, 도 18c를 참조하면, 불일정한 어드레스 간격으로 불연속적인 어드레스 분포를 갖는 서브 패스트 디램 영역들(150a-150d)이 나타나 있다. 결국, 도 18b의 경우와는 달리, 도 18c에서는 어드레스 간격이 일정하지 않음을 알 수 있다. 상기한 바와 같이, 패스트 디램 영역은 연속적인 어드레스 분포를 가지거나 슬로우 디램 영역 사이에서 불연속적인 어드레스 분포를 가질 수 있다. 또한, 불연속적인 어드레스 분포의 경우에 패스트 디램 영역은 일정한 어드레스 간격마다 배치되거나 불일정한 어드레스 간격으로 배치될 수 있다.
도 19는 본 발명의 개념들에 따른 반도체 메모리의 인터페이스를 보여주는 일 예시도이다.
도 19를 참조하면, 메모리 콘트롤러(210)와 DRAM(100)은 공통 버스들(CB1,CB2)을 통해 연결된다. 상기 공통 버스(CB1)는 상기 패스트 DRAM(150)과 슬로우 DRAM(120)에 의해 공통으로 사용되는 데이터 버스이다.
상기 공통 버스(CB2)는 상기 패스트 DRAM(150)나 슬로우 DRAM(120)으로 코멘드나 어드레스를 공통으로 전송하는데 사용되는 코멘드 버스 또는 어드레스 버스이다.
결국, 도 19의 경우에는 메모리 콘트롤러(210)와 DRAM(100)사이의 전형적인 인터페이스를 그대로 이용하면서 패스트 DRAM(150)과 슬로우 DRAM(120)을 시분할 방식으로 인터페이싱한다.
도 20은 본 발명의 개념들에 따른 반도체 메모리의 인터페이스를 보여주는 다른 예시도이다.
도 20을 참조하면, 메모리 콘트롤러(210)와 DRAM(100)은 전용 버스들(SB1,SB2,SB10,SB20)을 통해 연결된다. 상기 전용 버스(SB1)는 상기 패스트 DRAM(150)에만 사용되는 데이터 버스이다. 상기 전용 버스(SB2)는 상기 패스트 DRAM(150)으로 코멘드나 어드레스를 전용으로 전송하는데 사용되는 코멘드 버스 또는 어드레스 버스이다.
상기 전용 버스(SB10)는 상기 슬로우 DRAM(120)에만 사용되는 데이터 버스이다. 상기 전용 버스(SB20)는 상기 슬로우 DRAM(120)으로 코멘드나 어드레스를 전용으로 전송하는데 사용되는 코멘드 버스 또는 어드레스 버스이다.
결국, 도 20의 경우에는 메모리 콘트롤러(210)와 패스트 DRAM(150)사이의 인터페이스가 별도로 구성된다. 도 20에서는 인터페이싱이 추가되나 동작 성능이 최대로 구현될 수 있다.
도 21은 반도체 메모리 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 21을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(110), 로우 디코더(50), 컬럼 디코더(60), 코멘드/어드레스/라이트 데이터 버퍼들(70), 및 출력 데이터 버퍼들(80)을 포함할 수 있다.
상기 메모리 셀 어레이(110)는 슬로우 어레이 영역(120)과 패스트 어레이 영역(150)을 포함할 수 있다. 상기 패스트 어레이 영역(150)내의 메모리 셀들은 라인 로딩이 작은 DRAM 메모리 셀, SRAM 메모리 셀, 및 비트라인 센스앰프를 사용한 메모리 셀 중 적어도 하나 이상의 셀로 될 수 있다.
상기 코멘드/어드레스/라이트 데이터 버퍼들(70)은 코멘드, 어드레스, 및 라이트 데이터를 수신하여 버퍼링을 수행한다.
로우 디코더(50)는 로우 어드레스를 디코딩하여 메모리 셀 어레이(110)의 로우를 선택한다. 컬럼 디코더(60)는 컬럼 어드레스를 디코딩하여 메모리 셀 어레이(110)의 컬럼을 선택한다.
출력 데이터 버퍼들(80)은 메모리 셀 어레이(110)에서 출력되는 데이터를 버퍼링한다. 리드 동작 모드에서 상기 출력 데이터 버퍼들(80)은 상기 출력 데이터를 I/O 버스(B1)으로 출력한다.
억세스 빈도수가 높은 데이터는 상기 메모리 셀 어레이(110)내의 패스트 어레이 영역(150)에 저장될 수 있다. 리드 동작에서, 상기 패스트 어레이 영역(150)의 특정 로우와 컬럼이 디코더들(50,60)에 의해 선택된다. 이에 따라 상기 패스트 어레이 영역(150)내의 메모리 셀로부터 출력된 데이터는 장치 내의 IOSA를 통해 상대적으로 고속으로 리드되어 상기 출력 데이터 버퍼들(80)로 인가된다. 따라서, 데이터 출력 퍼포먼스가 개선된다.
한편, 노말 데이터는 상기 메모리 셀 어레이(110)내의 슬로우 어레이 영역(120)에 저장될 수 있다. 리드 동작에서, 상기 슬로우 어레이 영역(120)의 특정 로우와 컬럼이 디코더들(50,60)에 의해 선택된다. 이에 따라 상기 슬로우 어레이 영역(120)내의 메모리 셀로부터 출력된 데이터는 장치 내의 IOSA를 통해 상대적으로 저속으로 리드되어 상기 출력 데이터 버퍼들(80)로 인가된다. 따라서, 슬로우 어레이 영역(120)의 활용을 통해 상대적인 저전력 소비 동작 특성이 얻어진다.
도 22는 데이터 처리 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 22를 참조하면, 데이터 처리 장치(2000)는 메모리(1400)를 포함하는 컴퓨터 회로(802), 입력 장치들(804), 출력 장치들(806), 및 데이터 스토리지 장치들(808)을 포함할 수 있다. 또한, 사용자 편의를 위해 도 22의 데이터 처리 장치(2000)에 사용자 입력부(812)가 더 포함될 수 있다. 상기 사용자 입력부(812)는 숫자키, 기능키 등을 포함하는 입력 소자일 수 있으며, 상기 전자 시스템과 사람간을 인터페이싱하는 역할을 한다.
상기 메모리(1400)는 도 1이나 도 8에서 보여지는 바와 같이 패스트 어레이 영역(150)을 슬로우 어레이 영역이 배치된 칩 내에서 함께 구비한 메모리일 수 있다. 이에 따라, 상기 패스트 어레이 영역(150)은 캐시 메모리로서 사용될 수 있다. 그러한 경우에 데이터 처리 장치(2000)의 데이터 처리 스피드가 높아져 장치의 동작 퍼포먼스가 개선될 수 있다.
도 23은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 23을 참조하면, 모바일 기기는 모뎀(1010), CPU(1001), DRAM(100), 플래시 메모리(1040), 디스플레이 유닛(1020), 및 입력 유닛(1030)을 포함한다.
상기 DRAM(100)은 도 1이나 도 8에서 보여지는 바와 같은 패스트 어레이 영역(150)을 슬로우 어레이 영역이 배치된 칩 내에서 함께 구비한다.
필요한 경우에 상기 CPU(1001), DRAM(100), 및 플래시 메모리(1040)는 하나의 칩으로 제조 또는 패키징될 수 있다.
상기 모뎀(1010)은 통신 데이터의 변복조 기능을 수행한다.
상기 CPU(1001)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다.
상기 DRAM(100)은 상기 CPU(1001)의 메인 메모리로서 기능하며 동기타입 디램일 수 있다.
상기 플래시 메모리(1040)는 노어 타입 혹은 낸드 타입 플래시 메모리일 수 있다.
상기 디스플레이 유닛(1020)은 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 유닛(1020)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상기 입력 유닛(1030)은 숫자키, 기능키 등을 포함하는 입력 소자일 수 있으며, 상기 전자 기기와 사람간을 인터페이싱하는 역할을 한다.
상기 DRAM(100)은 도 1이나 도 8에서와 같은 셀 어레이 구조를 채용하기 때문에 동작 퍼포먼스가 파워 풀해지며, 스피드를 요하지 않는 데이터 처리의 경우에는 슬로우 어레이 영역을 이용함에 의해 저전력 소모도 달성될 수 있다.
상기 모바일 기기는 모바일 통신 장치나 필요한 경우에 구성 요소를 가감하여 스마트 카드나 SSD로서 기능할 수 있다.
상기 모바일 기기는 별도의 인터페이스를 통해 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
상기 모바일 기기를 형성하는 칩은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
비록, 도 23에서 플래시 메모리가 채용되는 것을 예로 들었으나, 불휘발성 스토리지가 사용될 수 있다.
상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
상기 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 패스트 어레이 영역의 세부적 회로 구성이나 셀 구성 또는 인터페이싱 방식을 다양하게 변경 및 변형할 수 있을 것이다.
또한, 본 발명의 개념에서는 패스트 어레이 영역의 메모리 셀이 휘발성 메모리 셀로 구현되었으나, 이에 한정됨이 없이 불휘발성 메모리 셀로 구현될 수 있을 것이다. 그리고, 패스 어레이 영역을 3개 이상으로 영역으로 나누어 다양한 용도에 맞게 이용할 수도 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
120: 슬로우 어레이 영역
150: 패스트 어레이 영역
180: IOSA
100: 메모리 칩

Claims (64)

  1. 설정된 제1 동작 스피드를 가지는 제1 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 칩 내에 배치된 제1 메모리 셀 어레이 영역; 및
    상기 제1 동작 스피드 보다 빠른 제2 동작 스피드를 가지는 제2 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 상기 칩 내에 배치된 제2 메모리 셀 어레이 영역을 포함하되, 상기 제1,2 메모리 셀 어레이 영역은 DRAM 콘트롤러의 어드레싱에 의해 억세스되며,
    상기 제2 메모리 셀 어레이 영역은 상기 제1 메모리 셀 어레이 영역보다 입출력 센스앰프에 더 인접 배치되도록 상기 입출력 센스앰프와 상기 제1 메모리 셀 어레이 영역 사이에 위치된 반도체 메모리 셀 어레이.
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  4. 제1항에 있어서, 상기 제1 그룹 메모리 셀들과 상기 제2 그룹 메모리 셀들은 서로 다른 종류의 셀인 반도체 메모리 셀 어레이.
  5. 제4항에 있어서, 상기 제1 그룹 메모리 셀들이 DRAM 셀인 경우에 상기 제2 그룹 메모리 셀들은 비트라인 센스앰프를 이용하여 만들어진 셀인 반도체 메모리 셀 어레이.
  6. 제4항에 있어서, 상기 제1 그룹 메모리 셀들이 DRAM 셀인 경우에 상기 제2 그룹 메모리 셀들은 SRAM 셀인 반도체 메모리 셀 어레이.
  7. 제1항에 있어서, 상기 제1 그룹 메모리 셀들과 상기 제2 그룹 메모리 셀들은 서로 같은 종류의 셀인 반도체 메모리 셀 어레이.
  8. 제7항에 있어서, 상기 제1 그룹 메모리 셀들이 노말한 워드라인 부하를 갖는 DRAM 셀인 경우에 상기 제2 그룹 메모리 셀들은 상기 노말한 워드라인 부하보다 작은 부하를 갖는 DRAM 셀인 반도체 메모리 셀 어레이.
  9. 제7항에 있어서, 상기 제1 그룹 메모리 셀들이 노말한 비트라인 부하를 갖는 DRAM 셀인 경우에 상기 제2 그룹 메모리 셀들은 상기 노말한 비트라인 부하보다 작은 부하를 갖는 DRAM 셀인 반도체 메모리 셀 어레이.
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  19. 설정된 제1 동작 스피드를 가지는 제1 그룹 메모리 셀들이 행과 열의 매트릭스 형태로 칩 내에 배치된 제1 메모리 셀 어레이 영역; 및
    상기 제1 동작 스피드보다 빠른 제2 동작 스피드를 가지는 제2 그룹 메모리 셀들이 행과 열의 매트릭스 형태로, 상기 제1 메모리 셀 어레이 영역과는 입출력 센스앰프를 사이에 두고서, 상기 칩 내에 배치된 제2 메모리 셀 어레이 영역을 포함하며,
    상기 제1 메모리 셀 어레이 영역은 비트라인 센스앰프들 간에 교호적(alternately)으로 배열된 슬로우 메모리 셀 어레이들을 포함하고,
    상기 제1 메모리 셀 어레이 영역과 상기 제2 메모리 셀 어레이 영역은 로우 디코더를 공유하는 반도체 메모리 셀 어레이.
  20. 제19항에 있어서, 상기 제1 그룹 메모리 셀들과 상기 제2 그룹 메모리 셀들은 서로 다른 종류의 셀인 반도체 메모리 셀 어레이.
  21. 제20항에 있어서, 상기 제1 그룹 메모리 셀들이 DRAM 셀인 경우에 상기 제2 그룹 메모리 셀들은 비트라인 센스앰프를 이용하여 만들어진 셀인 반도체 메모리 셀 어레이.
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