JP3304413B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、異なるタイプのメモリが集積化された半導体
記憶装置に関する。より特定的には、高速でアクセスす
ることのできるメモリと大記憶容量のメモリとを備える
半導体記憶装置に関し、より具体的にはこの高速メモリ
と大記憶容量メモリとの間のデータ転送を行なうための
構成に関する。

【０００２】

【従来の技術】最近の１６ビットまたは３２ビットのマ
イクロプロセシングユニット（ＭＰＵ）は、動作クロッ
ク周波数が２５ＭＨｚまたはそれ以上と非常に高速にな
ってきている。データ処理システムにおいては、標準Ｄ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
はビット単価が安いため、大記憶容量の主メモリとして
用いられることが多い。標準ＤＲＡＭは、アクセス時間
が短縮されてきてはいるものの、ＭＰＵの高速化は標準
ＤＲＡＭのそれを上回っている。このため、標準ＤＲＡ
Ｍを主メモリとして用いるデータ処理システムは、ウェ
イトステート（待ち状態）の増加などの犠牲を払う必要
がある。このＭＰＵと標準ＤＲＡＭの動作速度のギャッ
プという問題は、標準ＤＲＡＭが次のような特徴を有し
ているために本質的なものである。

【０００３】（１） 行アドレス信号と列アドレス信号
とが時分割的に多重化されて同じアドレスピン端子へ与
えられる。行アドレス信号は、ロウアドレスストローブ
信号／ＲＡＳの降下エッジで装置内部へ取込まれる。列
アドレス信号はコラムアドレスストローブ信号／ＣＡＳ
の降下エッジで装置内部へ取込まれる。ロウアドレスス
トローブ信号／ＲＡＳはメモリサイクルの開始を規定し
かつ行選択系を活性化する。コラムアドレスストローブ
信号／ＣＡＳは列選択系を活性化する。信号／ＲＡＳが
活性状態となってから信号／ＣＡＳが活性状態となるま
でに「ＲＡＳ−ＣＡＳ遅延時間（ｔＲＣＤ）」と呼ばれ
る所定の時間が必要とされる。このためアクセス時間の
短縮化にも限度があるというアドレス多重化による制約
が存在する。

【０００４】（２） ロウアドレスストローブ信号／Ｒ
ＡＳを一旦立ち上げてＤＲＡＭをスタンバイ状態に設定
した場合、このロウアドレスストローブ信号／ＲＡＳは
ＲＡＳプリチャージ時間（ｔＲＰ）と呼ばれる時間が経
過した後でなければ再び“Ｌ”へ立ち下げることはでき
ない。ＲＡＳプリチャージ時間ｔＲＰは、ＤＲＡＭの様
々な信号線を確実に所定電位にプリチャージするために
必要とされる。このＲＡＳプリチャージ時間ｔＲＰのた
めに、ＤＲＡＭのサイクル時間を短くすることはできな
い。また、ＤＲＡＭのサイクル時間を短くすることは、
ＤＲＡＭにおいて信号線の充放電の回数が多くなり、消
費電流の増加にもつながる。

【０００５】（３） 回路の高集積化およびレイアウト
の改良などの回路技術およびプロセス技術の向上または
駆動方法の改良などの応用上の工夫・改良によりＤＲＡ
Ｍの高速化を図ることができる。しかしながら、ＭＰＵ
の高速化の進展はＤＲＡＭのそれを大きく上回ってい
る。ＥＣＬＲＡＭ（エミッタ・カップルド・ＲＡＭ）お
よびスタティックＲＡＭなどのバイポーラトランジスタ
を用いた高速のバイポーラＲＡＭおよびＭＯＳトランジ
スタ（絶縁ゲート型電界効果トランジスタ）を用いた比
較的低速のＤＲＡＭというように、半導体メモリの動作
速度には階層構造がある。ＭＯＳトランジスタを構成要
素とする標準ＤＲＡＭでは数十ナノ秒のスピード（サイ
クル時間）を期待するのは非常に困難である。

【０００６】ＭＰＵと標準ＤＲＡＭのスピードギャップ
（動作速度の差）を埋めるために、応用面から種々の改
善が行なわれている。このような改善の主なものとして
は、（１）ＤＲＡＭの高速モードとインターリーブ方式
とを用いる、（２）高速のキャッシュメモリ（ＳＲＡ
Ｍ）を外部に設ける、がある。

【０００７】上記方法（１）の場合、スタティックコラ
ムモードまたはページモードなどの高速モードを用いる
方法と、この高速モードとインターリーブ方式とを組合
せる方法とがある。スタティックモードとは、１本のワ
ード線（１行）を選択した後、列アドレスのみを順次変
化させることによりこの１行のメモリセルを順次アクセ
スする方法である。ページモードとは、１本のワード線
を選択した後、信号／ＣＡＳをトグルして列アドレス信
号を順次取込み、この選択されたワード線に接続される
メモリセルへ順次アクセスする方法である。これらのい
ずれのモードも信号／ＲＡＳのトグルを含まずにメモリ
セルへアクセスすることができ、信号／ＲＡＳおよび／
ＣＡＳを両者を用いる通常のアクセスよりも高速とな
る。

【０００８】インターリーブ方式とは、複数のメモリ装
置をデータバスに並列に設け、複数のメモリ装置へのア
クセスを交互または順次行なうことにより実効的にアク
セス時間の短縮を図る方式である。ＤＲＡＭの高速モー
ドを用いる方法および高速モードとインターリーブ方式
とを組合せる方法は、簡単にしかも比較的効率よく標準
ＤＲＡＭを高速メモリとして使用する方法として従来か
ら知られている。上記方法（２）は、メインフレームで
は昔から幅広く利用されている方法である。高速キャッ
シュメモリは高価である。しかしながら、低価格ながら
も高性能を要求されるパーソナルコンピュータの分野に
おいては、その動作速度を改善するために、ある程度高
価になるのを犠牲にしてやむなく一部で使用されてい
る。高速キャッシュメモリをどこに設けるかについては
次の３種類の可能性が存在する。

【０００９】（ａ）ＭＰＵそのものに内蔵する。 （ｂ）ＭＰＵ外部に設ける。

【００１０】（ｃ）高速キャッシュメモリを別に設ける
のではなく、標準ＤＲＡＭに内蔵されている高速モード
をキャッシュのように用いる（高速モードの擬似的キャ
ッシュメモリ化）。すなわち、キャッシュヒット時には
高速モードで標準ＤＲＡＭへアクセスし、キャッシュミ
ス時には通常モードで標準ＤＲＡＭへアクセスする。

【００１１】上述の３つの方法（ａ）ないし（ｃ）は何
らかの形ですでにデータ処理システムにおいて採用され
ている。しかしながら、価格の観点から、多くのＭＰＵ
システムにおいては、ＤＲＡＭに不可避なＲＡＳプリチ
ャージ時間（ｔＲＰ）を実効的に表に現われないように
するために、メモリをバンク構成とし、このメモリバン
ク毎にインターリーブする方法が用いられている。この
方法に従えば、実質的にＤＲＡＭのサイクル時間をスペ
ック値（仕様値）のほぼ半分にすることができる。

【００１２】しかしながら、インターリーブの方法は、
メモリ装置へのアクセスがシーケンシャルに行なわれる
場合にしか効果的ではない。すなわち、同一のメモリバ
ンクへ連続してアクセスする場合には効果は得られな
い。また、この方法では、ＤＲＡＭ自身のアクセス時間
の実質的向上は図ることはできない。さらに、メモリの
最小単位を少なくとも２バンクとする必要がある。

【００１３】ページモードまたはスタティックコラムモ
ードなどの高速モードを用いる場合、ＭＰＵがある頁
（ある指定された１行のデータ）を連続してアクセスす
る場合に限り実効的にアクセス時間を短縮することがで
できる。この方法は、バンク数が２ないし４と比較的大
きい場合には、各バンク毎に異なる行をアクセスするこ
とができるためある程度の効果が得られる。与えられた
頁内にＭＰＵが要求するメモリのデータが存在しない場
合を「キャッシュミス」と呼ぶ。通常、データの１塊は
近接したアドレスまたは逐次隣接したアドレスに格納さ
れる。高速モードにおいては、アドレスの半分である行
アドレスがすでに指定されているため「キャッシュミ
ス」が発生する確率は高い。

【００１４】バンクの数が３０ないし４０と大きくなる
と、各バンク毎に異なる頁のデータを格納することがで
きるため、「キャッシュミス」率は激減する。しかしな
がら、データ処理システムにおいて、３０ないし４０の
バンクを想定することは現実的ではない。また、「キャ
ッシュミス」が発生した場合には、新たに行アドレスを
選択し直すために、信号／ＲＡＳを立ち上げてＤＲＡＭ
のプリチャージサイクルに戻る必要があり、バンク構成
の性能を犠牲にすることになる。

【００１５】前述の方法（２）の場合、ＭＰＵと標準Ｄ
ＲＡＭとの間には高速キャッシュメモリが設けられる。
この構成においては、標準ＤＲＡＭは比較的低速であっ
てもかまわない。一方、標準ＤＲＡＭは４Ｍ（メガ）ビ
ット、１６Ｍビットと大記憶容量のものが出現してい
る。パーソナルコンピュータなどの小規模システムにお
いては、そのメインメモリを１チップないし数チップの
標準ＤＲＡＭにより構成することができる。外部に高速
キャッシュメモリを設けた場合、メインメモリがたとえ
ば１個の標準ＤＲＡＭにより構成できるような小規模シ
ステムでは有効ではない。標準ＤＲＡＭをメインメモリ
とする場合、高速キャッシュメモリとメインメモリとの
間のデータ転送速度がこの標準ＤＲＡＭのデータ入出力
端子数で制限され、システムの速度に対するネックにな
るからである。

【００１６】また、高速モードの擬似的キャッシュメモ
リ化の場合、その動作速度は高速のキャッシュメモリよ
りも遅いため、所望のシステムの性能を実現することは
困難である。

【００１７】上述のようなインターリーブ方式または高
速動作モードを使用した場合に生じるシステム性能の犠
牲を解消し、比較的安価で小規模なシステムを構築する
方法としては、高速キャッシュメモリ（ＳＲＡＭ）をＤ
ＲＡＭに内蔵することが考えられる。すなわち、ＤＲＡ
Ｍをメインメモリとし、かつＳＲＡＭをキャッシュメモ
リとして備える階層的な構造の１チップメモリを考える
ことができる。このような階層的な構造の１チップメモ
リをキャッシュＤＲＡＭ（ＣＤＲＡＭ）と称する。以
下、このＣＤＲＡＭについて説明する。

【００１８】図２６は従来の標準的な１メガビットＤＲ
ＡＭの要部の構成を示す図である。図２６において、Ｄ
ＲＡＭは、行および列のマトリクス状に配列された複数
のメモリセルＭＣを含むメモリセルアレイ５００を備え
る。１行のメモリセルが１本のワード線ＷＬに接続され
る。１列のメモリセルＭＣが１本の列線ＣＬに接続され
る。列線ＣＬは、通常、１対のビット線から構成され
る。１本のワード線ＷＬは、１対のビット線のうちの一
方のビット線との交点に位置するメモリセルを選択状態
とする。１メガＤＲＡＭにおいては、メモリセルＭＣは
１０２４行×１０２４列のマトリクス状に配列される。
すなわち、メモリセルアレイ５００は、１０２４本のワ
ード線ＷＬと、１０２４本の列線ＣＬ（１０２４対のビ
ット線）とを含む。

【００１９】ＤＲＡＭはさらに、外部から与えられる行
アドレス信号（図示せず）をデコードし、メモリセルア
レイ５００における対応の行を選択するロウデコーダ５
０２と、ロウデコーダ５０２により選択されたワード線
に接続されるメモリセルのデータを検知し増幅するセン
スアンプと、外部から与えられる列アドレス信号（図示
せず）をデコードし、メモリセルアレイ５００の対応の
列を選択するコラムデコーダを含む。図２６において
は、センスアンプとコラムデコーダとが１つのブロック
５０４で示される。ブロック５０４に含まれるセンスア
ンプは、メモリセルアレイ５００における各列に対応し
て設けられる。

【００２０】ここで、実際には、アドレスバッファが設
けられており、このアドレスバッファが外部から与えら
れる行アドレス信号および列アドレス信号を受けて内部
行アドレス信号および列アドレス信号を発生してそれぞ
れロウデコーダ５０２およびコラムデコーダ（ブロック
５０４内）へ与えている。このアドレスバッファは示し
ていない。

【００２１】ＤＲＡＭがデータの入出力を１ビット単位
で行なう×１ビット構成の場合、ブロック５０４内のコ
ラムデコーダにより１本の列線（１つのビット線対）Ｃ
Ｌが選択される。ＤＲＡＭが４ビット単位でデータの入
出力を行なう×４ビット構成の場合、コラムデコーダに
より４本の列線ＣＬが同時に選択される。この構成は単
なる一例であり、同時に４列が選択され、この４列のう
ちからさらに１列が選択される構成が用いられる場合も
ある。

【００２２】ＤＲＡＭ内のメモリセルＭＣへデータを書
込むかまたはこのメモリセルＭＣからデータを読出すメ
モリアクセス時においては、以下の動作が行なわれる。
まず、行アドレス信号（正確には相補内部行アドレス信
号）がロウデコーダ５０２に与えられる。ロウデコーダ
５０２は、与えられた行アドレス信号をデコードし、そ
のデコード結果に従ってメモリセルアレイ５００内の１
本のワード線ＷＬの電位を“Ｈ”に立ち上げる。

【００２３】選択されたワード線ＷＬに接続される１０
２４ビットのメモリセルＭＣのデータが対応の列線ＣＬ
上へ転送される。列線ＣＬ上のデータはブロック５０４
に含まれるセンスアンプにより検知され増幅される。選
択されたワード線ＷＬに接続されるメモリセルのうち、
データの書込または読出を受けるメモリセルの選択は、
ブロック５０４に含まれるコラムデコーダからの列選択
信号により行なわれる。

【００２４】コラムデコーダは、列アドレス信号（正確
には相補内部列アドレス信号）をデコードし、メモリセ
ルアレイ５００内の対応の列を選択するための列選択信
号を発生する。この列選択信号に応答して図示しないＩ
Ｏゲートが導通状態となり、選択された列が内部データ
伝達線を介してデータ入出力回路に接続される。これに
より選択メモリセルへのアクセスが実行される。

【００２５】前述の高速モード動作においては、ブロッ
ク５０４に含まれるコラムデコーダに対し列アドレス信
号が順次与えられる。スタティックコラムモード動作時
においては、所定時間経過後に与えられる列アドレス信
号を新たな列アドレス信号としてコラムデコーダがデコ
ードし、選択されたワード線ＷＬに接続されるメモリセ
ルＭＣから対応のメモリセルを列線ＣＬを介して選択す
る。

【００２６】ページモードにおいては、コラムデコーダ
へは、信号／ＣＡＳの各トグル毎に新たな列アドレス信
号が与えられる。コラムデコーダは与えられた列アドレ
ス信号を信号／ＣＡＳに応答してデコードして対応の列
線を選択する。このように、１本のワード線ＷＬを選択
状態とし、列アドレスのみを変更することにより、選択
されたワード線ＷＬに接続される１行のメモリセルＭＣ
へ高速でアクセスすることができる。

【００２７】図２７は従来の１メガビットＣＤＲＡＭの
一般的構成を示す図である。図２７において、従来のＣ
ＤＲＡＭは、図２６に示す標準ＤＲＡＭの構成に加え
て、ＳＲＡＭアレイ５０６と、ＤＲＡＭのメモリセルア
レイ５００の１行とＳＲＡＭアレイ（キャッシュレジス
タ）５０６との間でのデータ転送を行なうためのトラン
スファゲート５０８を含む。ＳＲＡＭアレイ（キャッシ
ュレジスタ）５０６は、ＤＲＡＭメモリセルアレイ５０
０の１行のデータを同時に格納することができるよう
に、メモリセルアレイ５００の各列線ＣＬに対応して設
けられるキャッシュレジスタを含む。すなわち、ＳＲＡ
Ｍアレイ５０６においては、１０２４個のキャッシュレ
ジスタが設けられる。キャッシュレジスタは、通常、ス
タティック型メモリセル（ＳＲＡＭセル）により構成さ
れる。

【００２８】図２７に示すＣＤＲＡＭの構成の場合、外
部からキャッシュヒットを示す信号が与えられた場合に
は、ＳＲＡＭアレイ５０６へのアクセスが行なわれ、高
速でメモリセルへのアクセスを行なうことができる。キ
ャッシュミス時においては、ＤＲＡＭへのアクセスが行
なわれる。このような大容量のＤＲＡＭと高速のＳＲＡ
Ｍとを同一チップ上に集積したＣＤＲＡＭは、たとえば
特開昭６０−７６９０５号公報および特開昭６２−３８
５９０号公報などに開示されている。

【００２９】上述のような従来のＣＤＲＡＭの構成にお
いては、ＤＲＡＭメモリセルアレイ５００の列線（ビッ
ト線対）ＣＬとＳＲＡＭアレイ（キャッシュレジスタ）
５０６の列線（ビット線対）が１対１対応の関係でトラ
ンスファゲート５０８を介して接続される。すなわち、
図２７に示す従来のＣＤＲＡＭの構成においては、ＤＲ
ＡＭメモリセルアレイ５００におけるワード線ＷＬ１本
に接続されるメモリセルのデータとメモリセルアレイ５
００の１行と同数個のＳＲＡＭセルのデータとをトラン
スファゲート５０８を介して双方向一括転送する構成が
とられる。この構成においては、ＳＲＡＭアレイ５０６
を含む部分がキャッシュメモリとして用いられ、ＤＲＡ
Ｍアレイ５００が含まれる部分がメインメモリとして用
いられる。

【００３０】

【発明が解決しようとする課題】キャッシュのいわゆる
ブロックサイズは、ＳＲＡＭアレイ５０６において、１
回のデータ転送によりその内容が書換えられるビットの
数と考えることができる。したがって、このブロックサ
イズは、ＤＲＡＭメモリセルアレイ５００の１本のワー
ド線ＷＬに物理的に結合されるメモリセルの数と同数と
なる。図２７に示すように、１本のワード線ＷＬに１０
２４個のメモリセルが物理的に接続されている場合に
は、ブロックサイズが１０２４となる。

【００３１】一般に、ブロックサイズが大きいとヒット
率は上昇する。しかしながら、同一のキャッシュメモリ
サイズの場合、ブロックサイズに反比例してセット数が
減少するため、逆にヒット率は減少する。たとえば、キ
ャッシュサイズが４Ｋビットの場合、ブロックサイズが
１０２４であれば、セット数は４となるが、ブロックサ
イズが３２であればセット数は１２８となる。したがっ
て図２７に示すＣＤＲＡＭの構成の場合、ブロックサイ
ズが必要以上に大きくなり、キャッシュヒット率をそれ
ほど改善することができないという問題が生じる。

【００３２】ブロックサイズを適当な大きさに小さくす
る構成は、たとえば特開平１−１４６１８７号公報に示
されている。この先行技術において、ＤＲＡＭアレイお
よびＳＲＡＭアレイの列線（ビット線対）が１対１対応
に配置されるが、それぞれ列方向に複数のブロックに分
割される。ブロックの選択はブロックデコーダにより行
なわれる。キャッシュミス時には、ブロックデコーダに
より１つのブロックが選択される。選択されたＤＲＡＭ
ブロックとＳＲＡＭブロックとの間でのみデータの転送
が行なわれる。この構成に従えば、キャッシュメモリの
ブロックサイズを適当な大きさに低減することができる
が、以下のような問題点が未解決として残る。

【００３３】図２８は１メガビットＤＲＡＭアレイの標
準的な実際のアレイ構成を示す図である。図２８におい
て、ＤＲＡＭアレイは８個のメモリブロックＤＭＢ１〜
ＤＭＢ８に分割される。メモリブロックＤＭＢ１〜ＤＭ
Ｂ８に対して共通にロウデコーダ５０２がメモリアレイ
の長辺方向の一方側に設けられる。メモリブロックＤＭ
Ｂ１〜ＤＭＢ８の各々に対して（センスアンプ＋コラム
デコーダ）ブロック５０４−１〜５０４−８が設けられ
る。

【００３４】メモリブロックＤＭＢ１〜ＤＭＢ８はそれ
ぞれ１２８Ｋビットの記憶容量を備える。図２８におい
ては、１つのメモリブロックＤＭＢが１２８行×１０２
４列に配置されたメモリセルを備える構成が一例として
示される。１本の列線ＣＬは、１対のビット線ＢＬ，／
ＢＬにより構成される。

【００３５】図２８に示すように、ＤＲＡＭメモリセル
アレイを複数のブロックに分割すれば、１本の列線ＣＬ
（ビット線ＢＬおよび／または／ＢＬ）の長さは短くな
る。データの書込／読出時においてワード線を選択した
場合、メモリセル内のキャパシタ（メモリセルキャパシ
タ）に蓄積された電荷が対応のビット線ＢＬ（または／
ＢＬ）に伝達される。このとき、ビット線ＢＬ（または
／ＢＬ）に生じる電位変化量はメモリセルキャパシタの
容量Ｃｓとビット線ＢＬ（または／ＢＬ）の容量Ｃｂと
の比、Ｃｓ／Ｃｂ，に比例する。ビット線ＢＬ（または
／ＢＬ）の長さが短くなれば、ビット線容量Ｃｂが小さ
くなる。これによりビット線に生じる電位変化量を大き
くすることができ、ビット線上の読出電圧はセンスアン
プにより誤りなく検知され増幅される。

【００３６】また、動作時においては、ロウデコーダ５
０２により選択されたワード線ＷＬを含むメモリブロッ
ク（図２８においてはメモリブロックＤＭＢ２を示す）
に対するセンス動作が行なわれ、残りのメモリブロック
はスタンバイ状態に維持される。これによりセンス動作
時におけるビット線充放電に伴う消費電力を低減するこ
とができる。

【００３７】図２８に示すようなＤＲＡＭにおいて、上
述のブロック分割方式のＣＤＲＡＭの構成を適用した場
合、メモリブロックＤＭＢ１〜ＤＭＢ８それぞれに対し
てＳＲＡＭキャッシュレジスタおよびブロックデコーダ
を設ける必要がある。このため、チップ面積が著しく増
大するという問題が生じる。

【００３８】またそのような構成では、選択されたメモ
リブロックに対するＳＲＡＭキャッシュレジスタしか動
作せずＳＲＡＭキャッシュレジスタの利用効率が低いと
いう問題もある。

【００３９】また、上述のごとく、ＤＲＡＭアレイとＳ
ＲＡＭアレイとはビット線が１対１に対応している。メ
インメモリとキャッシュメモリとの間のメモリのマッピ
ング方式としてダイレクトマッピング方式を採用した場
合、図２７に示すように、ＳＲＡＭアレイ５０６は１行
に配列された１０２４列のキャッシュレジスタで構成さ
れる。この場合、ＳＲＡＭキャッシュの記憶容量は１Ｋ
ビットとなる。マッピング方式として４ウェイセットア
ソシアティブ方式を採用した場合、図２９に示すよう
に、ＳＲＡＭアレイ５０６は、各々が１０２４個のキャ
ッシュレジスタを含む４行のキャッシュレジスタブロッ
ク５０６ａ〜５０６ｄを含む。４行のキャッシュレジス
タブロック５０６ａ〜５０６ｄのうちの１つのブロック
（１行）がウェイアドレスに従ってセレクタ５１０によ
り選択される。図２９に示す構成の場合、ＳＲＡＭキャ
ッシュの記憶容量は４Ｋビットとなる。

【００４０】上述のように、ＤＲＡＭアレイとキャッシ
ュメモリの間のメモリマッピング方式は、そのチップ内
部の構成により一意的に決定される。マッピング方式を
変化させると上述のようにキャッシュサイズも変更する
必要がある。

【００４１】また上述のいずれのＣＤＲＡＭの構成にお
いても、ＤＲＡＭアレイとＳＲＡＭアレイとはビット線
が１対１に対応しているため、ＤＲＡＭアレイの列アド
レスとＳＲＡＭアレイの列アドレスとは必然的に同一と
なり、ＤＲＡＭアレイのメモリセルをＳＲＡＭアレイの
任意の位置へマッピングするフルアソシアティブ方式を
実現することは原理的に不可能である。

【００４２】さらに、図２７および図２９に示すよう
に、キャッシュのサイズが異なった場合においても、キ
ャッシュのブロックサイズは同じであり、チップの内部
構成により一意的に決定され、ブロックサイズを変更す
ることはできない。

【００４３】ＤＲＡＭとＳＲＡＭとを同一チップ上に集
積した半導体記憶装置の他の構成例は、また、特開平２
−８７３９２号公報に開示されている。この先行技術に
おいては、ＤＲＡＭアレイとＳＲＡＭアレイとが内部共
通データバスを介して接続される。この内部共通データ
バスは、装置外部とデータの入出力を行なうための入出
力バッファに接続される。ＤＲＡＭアレイとＳＲＡＭア
レイとはそれぞれ独立に発生された別々のアドレス信号
により選択位置を指定することができる。

【００４４】しかしながら、この先行技術の構成におい
ては、ＤＲＡＭアレイとＳＲＡＭアレイとの間のデータ
転送は内部の共通データバスを介して行なわれる。一度
に転送することのできるビット数はこの内部共通データ
バス線数により制限を受け、高速でキャッシュメモリの
内容を書換えることはできない。したがって、前述のＳ
ＲＡＭキャッシュを標準ＤＲＡＭの外部に設ける構成の
場合と同様このＤＲＡＭアレイとＳＲＡＭアレイとの間
のデータ転送速度がネックとなり、高速キャッシュメモ
リシステムを構築することができない。

【００４５】図２７および図２９に示す構成の場合、Ｓ
ＲＡＭアレイの１行にはキャッシュのブロックサイズと
同数個のキャッシュレジスタ（ＳＲＡＭセル）が配置さ
れる。この場合、キャッシュのブロックサイズと同数個
のトランスファゲートが配置される。このため、たとえ
ばＤＲＡＭの記憶容量が４Ｍビットとなり、１Ｍビット
のＤＲＡＭアレイを４面配置するような構成の場合、Ｓ
ＲＡＭアレイおよびトランスファゲートの占有面積が大
きくなり、小チップ面積のＣＤＲＡＭを得ることができ
ないという問題が生じる。

【００４６】また、ＣＤＲＡＭの他に、ＤＲＡＭとＳＲ
ＡＭとを同一チップ上に集積化した記憶装置として、ビ
デオ信号処理用途などに用いられるビデオＲＡＭを考え
ることができる。この場合においても、ビデオ信号処理
において、必要とされる画素データ数が８×８、および
１６×１６画素のようにその処理内容において異なる場
合が考えられる。このような場合、ＤＲＡＭアレイから
ＳＲＡＭアレイへ必要に応じてブロックサイズの異なる
データを転送することができるのが高速処理の点からは
好ましい。しかしながら、従来のビデオＲＡＭは、図２
７および図２９に示す構成と同様の構成を備えており、
すべて転送されるデータの量は固定されている。

【００４７】それゆえ、この発明の目的は、メモリ間に
おいて転送されるデータの量を変更することのできる半
導体記憶装置を提供することである。

【００４８】この発明の他の目的は、キャッシュのブロ
ックサイズを容易に変更することのできるＣＤＲＡＭを
提供することである。

【００４９】この発明のさらに他の目的は、異なる形式
の２つのメモリ間のデータ転送を高速で行なうことので
きる半導体記憶装置を提供することである。

【００５０】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、異なるタイプのメモリ間のデータ転送を、ペ
ージモードなどの高速モードに従って行なうようにした
ものである。

【００５１】すなわち、この発明に係る半導体記憶装置
は、行および列状に配列された複数の第１のメモリセル
を含む第１のメモリセルアレイと、行列状に配列された
複数の第２のメモリセルを有する第２のメモリセルアレ
イと、第１のメモリセルアレイから行を選択する第１の
行選択手段とを含む。第１のメモリアレイは、各々が複
数の所定数の第１のメモリセルの列を１単位とする複数
の列ブロックに分割される。

【００５２】この発明に係る半導体記憶装置は、さら
に、データ転送動作モード時に第１の行選択手段により
選択された行に含まれる複数列ブロック各々から所定数
ごと選択される第１のメモリセルからなる転送データブ
ロックを、の選択行を選択状態に保持した状態で、順次
選択する第１の列選択手段を含む。

【００５３】この発明に係る半導体記憶装置はさらに、
データ転送動作モード時に第２のメモリセルアレイの行
を順次選択する第２の行選択手段を含む。

【００５４】この発明に係る半導体記憶装置はさらに、
第１の行選択手段により選択された行において第１の列
選択手段が選択する転送データブロックと第２の行選択
手段が選択した行との間でデータ転送を行なうデータ転
送手段を含む。このデータ転送手段は、データ転送動作
モード時において、複数の転送データブロックと第２の
メモリセルアレイの複数行との間で順次データ転送をす
る手段を含む。

【００５５】好ましくは、第１のメモリセルアレイは、
列方向に沿って、各々が複数の行を有する複数の行ブロ
ックに分割される。第１の行選択手段は、第１のメモリ
セルアレイにおいて選択行を含む行ブロックを除く残り
の行ブロックを非選択状態に維持する。

【００５６】

【作用】この発明においては、ページ動作モード等の高
速動作モードに従って、第１のメモリセルアレイの複数
の列ブロック各々の所定数の列のデータからなる転送デ
ータブロックの複数個と第２のメモリセルアレイの複数
の行との間でデータ転送が行なわれる。ページモード動
作等の持続期間を調節することにより、このデータ転送
期間中に第１のメモリセルアレイと第２のメモリセルア
レイとの間で転送されるデータの量を調節することが出
来る。これにより、所望の行のデータの転送を高速で第
１のメモリセルアレイと第２のメモリセルアレイとの間
で実行することが出来る。

【００５７】第１のメモリセルアレイにおいて、選択行
を含む行ブロック以外の行ブロックを非選択状態に維持
することにより、データ転送に必要な回路部分のみを動
作させ、不必要な回路部分の動作を停止させることによ
り、このデ−タ転送時における消費電流を低減すること
が出来る。

【００５８】

【実施例】

「実施例１」図１はこの発明の第１の実施例である半導
体記憶装置の全体の構成を概略的に示す図である。図１
において、半導体記憶装置は、行および列のマトリクス
状に配列されたダイナミック型メモリセルを含むＤＲＡ
Ｍアレイ１と、行および列のマトリクス状に配列された
スタティック型メモリセルを有するＳＲＡＭアレイ２
と、ＤＲＡＭアレイ１とＳＲＡＭアレイ２との間でのデ
ータ転送を行なうための双方向転送ゲート回路３を含
む。

【００５９】ＤＲＡＭアレイ１は、その記憶容量が１Ｍ
ビットの場合、１０２４本のワード線ＤＷＬと１０２４
対のビット線ＢＬ，／ＢＬを含む。ただし、図１におい
ては、ＤＲＡＭビット線対は符号ＤＢＬで示される。Ｄ
ＲＡＭアレイ１は、行および列方向にそれぞれ沿って複
数のブロックに分割される。図１においては、ＤＲＡＭ
アレイ１は、列方向（ＤＲＡＭワード線ＤＷＬが延在す
る方向）に沿って８個のブロックＭＢｉ１〜ＭＢｉ８
（ｉ＝１〜４）に分割され、かつ行方向に４つのブロッ
クＭＢ１ｊ〜ＭＢ４ｊ（ｊ＝１〜８）に分割され、合計
３２のメモリブロックＭＢｉｊに分割された場合が一例
として示される。

【００６０】列方向に分割された８個のブロックＭＢｉ
１〜ＭＢｉ８は１つの行ブロック１１を構成する。行方
向に分割された４つのブロックＭＢ１ｊ〜ＭＢ４ｊは列
ブロック１２を構成する。１つの行ブロック１１に含ま
れるメモリブロックＭＢｉ１〜ＭＢｉ８は１本のＤＲＡ
Ｍワード線ＤＷＬを共有する。同一の列ブロック１２に
含まれるメモリブロックＭＢ１ｊ〜ＭＢ４ｊは、コラム
選択線ＣＳＬを共有する。メモリブロックＭＢ１１〜Ｍ
Ｂ４８それぞれに対してセンスアンプ＋ＩＯブロック１
３が設けられる。センスアンプ＋ＩＯブロック１３の構
成については後に説明する。コラムデコーダ１５からの
列選択信号を伝達するコラム選択線ＣＳＬは同時に２列
（２対のビット線）を選択する。コラムデコーダ１５
は、内部アドレスｉｎｔ−Ａａに従って列ブロック１２
の各々において１本のコラム選択線ＣＳＬを選択状態と
する。ロウデコーダ１４は、内部アドレス信号ｉｎｔ−
Ａａに応答して１つの行ブロック１１においてのみ１本
のＤＲＡＭワード線ＤＷＬを選択状態とする。

【００６１】半導体記憶装置はさらに、列ブロック１２
それぞれを双方向転送ゲート回路３へ接続するための互
いに独立なＩ／Ｏ線１６ａおよび１６ｂを含む。Ｉ／Ｏ
線１６ａおよび１６ｂは列ブロック１２に対してそれぞ
れ設けられる。したがってこの図１に示す構成において
は、同時に１６列（２×８）がＤＲＡＭアレイ１におい
て選択され、双方向転送ゲート回路３へＩ／Ｏ線１６ａ
および１６ｂを介して接続される。

【００６２】ＳＲＡＭアレイ２は、図には明確に示して
いないが、双方向転送ゲート回路３を介して１６対のＩ
／Ｏ線（１６ａ，１６ｄ）にそれぞれ接続される１６対
のビット線対ＳＢＬを含む。ＳＲＡＭアレイ２は、その
記憶容量が４Ｋビットの場合、１６対のビット線と２５
６本のＳＲＡＭワード線とを含む。すなわち、このＳＲ
ＡＭアレイ２は、１行が１６ビットとなる。１回のデー
タ転送時においてＳＲＡＭアレイ２において１行が選択
され、この選択された行とＤＲＡＭアレイ１における選
択された１６列との間でのデータ転送が行なわれる。

【００６３】ＳＲＡＭアレイ２に対して、内部アドレス
信号ｉｎｔ−ＡｃをデコードしてＳＲＡＭアレイ２にお
いて１行を選択するＳＲＡＭデコーダ２１と、内部アド
レス信号ｉｎｔ−Ａｃをデコードし、ＳＲＡＭアレイ２
において対応の列を選択するＳＲＡＭコラムデコーダ２
２と、データ読出時においてＳＲＡＭロウデコーダ２１
およびＳＲＡＭコラムデコーダ２２により選択されたメ
モリセルのデータを増幅するセンスアンプ回路２３を含
む。このセンスアンプ回路２３は、後に説明するが、Ｓ
ＲＡＭビット線対ＳＢＬそれぞれに対して設けられるセ
ンスアンプを含む。

【００６４】ＳＲＡＭコラムデコーダ２２により選択さ
れたＳＲＡＭビット線対ＳＢＬは共通データバス２５１
を介して入出力バッファ７４に接続される。ＤＲＡＭア
レイ１のメモリセルもまたこのＳＲＡＭコラムデコーダ
２２の出力に従って選択されて内部データ線２５１に接
続される。このデータ入出力経路についてもまた後に説
明する。

【００６５】ＤＲＡＭロウデコーダ１４およびＤＲＡＭ
コラムデコーダ１５へ与えられるアドレスｉｎｔ−Ａａ
と、ＳＲＡＭロウデコーダ２１およびＳＲＡＭコラムデ
コーダ２２へ与えられるアドレスｉｎｔ−Ａｃは互いに
独立なアドレスである。内部アドレス信号ｉｎｔ−Ａｃ
およびｉｎｔ−Ａａはアドレスバッファ７２から発生さ
れる。アドレスバッファ７２は、ＤＲＡＭアドレスＡａ
およびＳＲＡＭアドレスＡｃをそれぞれ互いに異なるア
ドレスピン端子を介して受ける。アドレスバッファ７２
は内部制御信号ＲＡＳおよびＣＡＳに従って内部アドレ
ス信号ｉｎｔ−Ａａおよびｉｎｔ−Ａｃを発生する。信
号ＲＡＳはＤＲＡＭ回路を活性状態とする信号であり、
信号ＣＡＳはＳＲＡＭ回路を活性化する信号である。

【００６６】半導体記憶装置は、さらに、周辺制御回路
として、外部からの制御信号ＲＡＳ＃、ＣＡＳ＃、ＷＥ
＃、およびＤＴ＃を受け、ＤＲＡＭアレイのメモリセル
選択動作を制御する信号を発生するＤＲＡＭ制御回路５
４と、信号ＣＳ＃、ＷＥ＃、およびＤＴ＃を受け、ＳＲ
ＡＭアレイに関連する回路の動作を制御する信号を発生
するＳＲＡＭ制御回路５６と、ＤＴ＃およびＷＥ＃に応
答して双方向転送ゲート回路３の転送動作を制御する信
号φＴＤＳおよびφＴＳＤを発生する転送制御回路５８
を含む。

【００６７】信号ＲＡＳ＃は、ＤＲＡＭにおける行選択
動作およびメモリサイクル期間を決定する。信号ＣＡＳ
＃は、ＤＲＡＭアレイにおける列選択動作を制御する。
信号ＷＥ＃はデータ書込モードであるかデータ読出モー
ドであるかを規定する。信号ＤＴ＃は、ＳＲＡＭアレイ
２とＤＲＡＭアレイ１との間でデータ転送を行なうか否
かを指定する。信号ＣＳ＃はＳＲＡＭ部を活性化すると
ともにＳＲＡＭのメモリサイクルを決定する。

【００６８】データ転送は、信号ＣＡＳ＃およびＣＳ＃
よりも先に信号ＤＴ＃が“Ｌ”のときに指定され、制御
信号φＴＤＳまたはφＴＳＤがこの信号ＤＴ＃の立ち上
がりに応答して発生される。信号φＴＤＳおよびφＴＳ
Ｄのいずれが発生されるかは信号ＷＥ＃が“Ｈ”にある
か“Ｌ”にあるかにより決定される。信号ＣＳ＃が
“Ｌ”となるとき既に信号ＤＴ＃が“Ｌ”の場合、ＳＲ
ＡＭコラムデコーダ２２の動作が禁止される。ＤＲＡＭ
制御回路５４は信号ＤＴ＃がＣＡＳ＃が“Ｌ”に立ち下
がるときにすでに“Ｌ”にあれば、ＤＲＡＭアレイ１に
おいて選択された列を内部データ線２５１へ接続する動
作を禁止する。アドレスバッファ７２はまた信号ＣＡＳ
をＤＲＡＭ制御回路５４から受け、ＤＲＡＭアドレスＡ
ａを列アドレス信号として取込む。次に、この図１に示
す半導体記憶装置のデータ転送動作について概略的に説
明する。

【００６９】まずＤＲＡＭ部分の動作について説明す
る。アドレスバッファ７２が信号ＲＡＳに従って外部ア
ドレス信号を取込んでラッチしロウデコーダ１４へ内部
行アドレス信号を与える。ＤＲＡＭロウデコーダ１４が
また信号ＲＡＳに応答してデコード動作を行ない、１本
のＤＲＡＭワード線ＤＷＬを“Ｈ”に立ち上げる。選択
された１本のＤＲＡＭワード線ＤＷＬに接続されるメモ
リセルから対応の１０２４本のビット線ＢＬ（または／
ＢＬ）にデータが読出される。

【００７０】次いでこの選択されたワード線ＤＷＬを含
む行ブロック１１に含まれるセンスアンプ（ブロック１
３に含まれる）が一斉に活性化され、各ＤＲＡＭビット
線対ＤＢＬにおける電位差を差動的に増幅する。このよ
うに４つの行ブロック１１のうち１つの行ブロックのみ
が活性化されるのは、このセンス動作時におけるビット
線の充放電に伴う消費電力を低減するためである（この
選択された行を含む行ブロックのみを活性化する動作方
式を、ブロック分割動作方式と称す）。

【００７１】次いで、信号ＣＡＳがＤＲＡＭ制御回路５
４から信号ＣＡＳ＃に応答して発生され、アドレスバッ
ファ７２は外部アドレスＡａから内部列アドレス信号を
発生する。コラムデコーダ１５はまた信号ＣＡＳに応答
して、与えられた内部列アドレス信号をデコードし、８
つの列ブロック１２それぞれにおいて１本のコラム選択
線ＣＳＬを選択状態とする。１本のコラム選択線ＣＳＬ
は２対のビット線を選択する。このコラム選択線ＣＳＬ
により選択された２対のビット線はブロック１３に含ま
れるＩＯゲートを介し列ブロック１２それぞれに対して
設けられたＩ／Ｏ線１６ａおよび１６ｂに接続される。
これにより、ＤＲＡＭアレイから複数ビット（本実施例
において１６ビット）のデータが複数のＩ／Ｏ線対１６
ａおよび１６ｂ上に読出される。

【００７２】次に、ＳＲＡＭ部分の動作について説明す
る。信号ＣＳ＃が活性状態となると、ＳＲＡＭ制御回路
５６から信号ＣＳが発生され、ＳＲＡＭが活性状態とな
る。アドレスバッファ７２は信号ＣＳに応答して外部ア
ドレス信号Ａｃを取込み内部アドレス信号ｉｎｔ−Ａｃ
を発生する。データ転送時においては、信号ＣＳ＃が活
性状態となるとき、すなわち“Ｌ”となるとき、信号Ｄ
Ｔ＃は既に“Ｌ”である。この場合ＳＲＡＭコラムデコ
ーダ２２は不活性状態とされる。ＳＲＡＭロウデコーダ
２１のみが活性状態となり、ＳＲＡＭアレイ２において
１行が選択状態となる。一本のＳＲＡＭワード線には上
述のごとく、１６ビットのスタティック型メモリセルが
接続される。したがってこの１本のワード線の選択動作
に従って１６個のスタティック型メモリセル（ＳＲＡＭ
セル）が１６対のＳＲＡＭビット線ＳＢＬに接続され
る。

【００７３】データ転送時においては、信号ＤＴ＃が
“Ｌ”となっている。転送制御回路５８は、この信号Ｄ
Ｔ＃および信号ＷＥ＃に応答して制御信号φＴＤＳまた
はφＴＳＤを発生する。信号φＴＤＳはＤＲＡＭアレイ
１からＳＲＡＭアレイ２へのデータ転送を行なうための
信号であり、信号φＴＳＤは、ＳＲＡＭアレイ２からＤ
ＲＡＭアレイ１へデータを転送するための信号である。
いずれが選択されるかは信号ＷＥ＃により決定される。

【００７４】信号φＴＤＳまたはφＴＳＤが発生される
と、双方向転送ゲート回路３が活性化されてＳＲＡＭア
レイ２の１６対のＳＲＡＭアレイビット線対と１６対の
Ｉ／Ｏ線１６ａおよび１６ｂとの間でのデータ転送を行
なう。信号φＴＤＳが発生された場合、１６対のＩ／Ｏ
線１６ａおよび１６ｂ上に伝達されていたＤＲＡＭメモ
リセルデータがＳＲＡＭアレイ２において選択状態とさ
れている１６ビットのメモリセルに対しそれぞれ書込ま
れる。

【００７５】１回のＤＲＡＭアレイ１からＳＲＡＭアレ
イ２へのデータ転送が完了すると、信号ＣＳ＃が不活性
状態となり、ＳＲＡＭアレイ２においてはすべてのワー
ド線が非選択状態となる。ＤＲＡＭアレイ１において、
依然信号ＲＡＳ＃が活性状態の“Ｌ”にあるとする。信
号ＣＡＳ＃をトグルし、“Ｈ”に立ち上げ、続いて
“Ｌ”に立ち下げるいわゆるページモードと呼ばれる高
速モード動作を実行する。この場合、ＤＲＡＭアレイ１
においては、すでに選択されているＤＲＡＭワード線Ｄ
ＷＬは選択状態でり、信号ＣＡＳ＃の立ち下がりに応答
してアドレスバッファ７２からＤＲＡＭコラムデコーダ
１５へ新たな内部列アドレス信号が与えられ、コラムデ
コーダ１５が信号ＣＡＳに従って再び列選択動作を実行
する。

【００７６】また信号ＣＳ＃およびＣＡＳ＃よりも早い
タイミングで信号ＤＴ＃を“Ｌ”に立ち下げれば再びデ
ータ転送が指示される。この場合、すでに選択されてい
たＤＲＡＭワード線ＤＷＬにおいて異なるメモリセルが
選択され、選択されたメモリセルデータが１６対のＩ／
Ｏ線１６ａおよび１６ｂ上に伝達される。したがって、
信号ＣＳ＃に応じて再びＳＲＡＭアレイ２において別の
行が選択された場合、その新たに選択されたＳＲＡＭワ
ード線に接続される１６ビットのメモリセルとＤＲＡＭ
アレイ１において新たに選択された１６ビットのメモリ
セルとの間でのデータ転送が行なわれる。以降、信号Ｃ
ＡＳ＃およびＤＴ＃をトグルすることによりＤＲＡＭア
レイ１においてページモードでアクセスして１６ビット
のメモリセルを順次選択し、またＳＲＡＭアレイ２にお
いて、信号ＣＳ＃のトグルにより行を順次選択すること
により１６ビットを単位としてデータを転送することが
できる。

【００７７】データの転送を行なうか否かは信号ＤＴ＃
により決定することができる。またデータ転送の終了は
信号ＣＳ＃およびＲＡＳ＃を共に不活性状態とすること
により指定することもできる。したがって、ＤＲＡＭア
レイ１とＳＲＡＭアレイ２との間でのデータ転送に関与
するメモリセルの数を任意の数に設定することができ
る。この図１に示す半導体記憶装置がキャッシュメモリ
である場合、キャッシュミス時に信号ＲＡＳ＃が“Ｌ”
に立ち下がりＤＲＡＭが活性状態となる構成とすれば、
１回のキャッシュミス時においてＤＲＡＭアレイ１から
ＳＲＡＭアレイ２へ伝達されるデータの量を所望の値に
設定することができる。すなわち結果として、キャッシ
ュのブロックサイズを所望の値に外部から容易に設定す
ることができる。

【００７８】ＳＲＡＭアレイ２からＤＲＡＭアレイ１へ
のデータ転送は上述のデータ転送動作と同様であり、転
送制御回路５８から信号φＴＤＳに変えて信号φＴＳＤ
が発生される。

【００７９】上述の構成において、双方向転送ゲート回
路３は、単なるトランスミッションゲート回路で構成
し、ＳＲＡＭセンスアンプ２３がＳＲＡＭアレイ２にお
ける各ＳＲＡＭビット線対ＳＢＬに対して向けられてお
り、ＤＲＡＭアレイ１からＳＲＡＭアレイ２へのデータ
転送時にはこのＳＲＡＭセンスアンプ回路２３を不活性
状態とし、ＳＲＡＭアレイ２からＤＲＡＭアレイ１への
データ転送時にはＳＲＡＭセンスアンプ２３が活性状態
とされる構成が利用されてもよい。ＳＲＡＭセンスアン
プ回路２３の駆動力をＤＲＡＭセンスアンプの駆動力よ
りも大きくしておくことによりデータ転送を行なうこと
ができる。この場合、ＳＲＡＭセンスアンプ回路２３の
活性／不活性は転送制御回路５８へ与えられる信号ＤＴ
＃およびＷＥ＃により決定される。ただし、以下の説明
においては、双方向転送ゲート回路３はそれぞれ一方方
向にデータを伝達するバッファ回路を備えているとして
説明する。

【００８０】ＳＲＡＭアレイ２におけるＳＲＡＭセルを
選択するためのアドレスＡｃはＤＲＡＭアレイ１におけ
るダイナミック型メモリセル（ＤＲＡＭセル）を選択す
るためのアドレスＡａとは全く独立に設定することがで
きる。このため、ＤＲＡＭアレイ１によって選択された
１６ビットのメモリセルはＳＲＡＭアレイ２の任意の位
置（行）のメモリセルとデータの授受を行なうことが可
能であり、ダイレクトマッピング方式、セットアソシア
ティブ方式およびフルアソシアティブ方式のすべてのマ
ッピング方式を内部配置および構成を変更することなく
実現することができる。

【００８１】またキャッシュミス時などにおいてＳＲＡ
Ｍアレイ２とＤＲＡＭアレイ１との間でのデータ転送時
において転送されるデータ量を信号ＤＴ＃の発生回数に
より調整することができ、キャッシュのブロックサイズ
を適用用途に応じて所望の値に設定することができる。

【００８２】次にこの発明による半導体記憶装置の内部
構成および動作についてより詳細に以下に説明する。 （入出力回路）：ＤＲＡＭアレイおよびＳＲＡＭアレイ
と内部データ線との接続図２は、図１に示す双方向転送
ゲート回路３と内部共通データ線２５１との接続態様の
一例を示す図である。図２において、ＳＲＡＭビット線
対ＳＢＬ各々に設けられるＳＲＡＭ入出力ゲート３０１
は、ＳＲＡＭセンスアンプＳＳＡと、ＳＲＡＭアレイへ
のデータの書込時に活性化され、内部データ線２５１ａ
（図１における内部データ線２５１に対応）上のデータ
を対応のＳＲＡＭビット線対ＳＢＬ上へ伝達するための
書込回路ＷＲＩを含む。ＳＲＡＭビット線対ＳＢＬは、
ＳＲＡＭ入出力ゲート３０１およびＳＲＡＭ列選択ゲー
ト３０２を介して内部データ線２５１ａに接続される。
ＳＲＡＭ列選択ゲート３０２へは、ＳＲＡＭコラムデコ
ーダ２２からのＳＲＡＭ列選択信号ＳＹＬが与えられ
る。このＳＲＡＭ列選択信号ＳＹＬに応答してＳＲＡＭ
列選択ゲート３０２が導通状態となり、１対のＳＲＡＭ
ビット線対ＳＢＬのみが内部データ線２５１ａに接続さ
れる。図１に示す内部データ線２５１は、４ビットのデ
ータを転送しており、すなわち図１に示す半導体記憶装
置は×４ビット構成を備えており（１６ビットのメモリ
セルから４ビットのメモリセルを選択する）、このうち
の１ビットに対する内部データ線のみが図２において信
号線２５１ａとして示される。

【００８３】図２において、半導体記憶装置はさらに、
ＤＲＡＭアレイへのアクセスを可能とするために、ＤＲ
ＡＭコラムデコーダ（図１においてコラムデコーダ１５
に含まれ、コラム選択線ＣＳＬを選択状態とする他に、
８本のコラム選択線ＣＳＬにより選択された１６ビット
のＤＲＡＭメモリセルのうち１ビットを選択するデコー
ダ部分を含む）からの最終列選択信号ＤＹに応答してグ
ローバルＩＯ線対ＧＩＯを内部データ線２５１ａへ接続
するアクセス切換回路３１０を含む。アクセス切換回路
３１０と、双方向転送ゲートＢＴＧとは転送ゲートブロ
ック３０５に含まれる。転送ゲートブロック３０５は、
図１に示す双方向転送ゲート回路３に含まれる。グロー
バルＩＯ線対ＧＩＯは、図１に示す１本のＩ／Ｏ線１６
ａまたは１６ｂに対応する。

【００８４】ＤＲＡＭの最終列選択信号ＤＹは、たとえ
ばＤＲＡＭ列アドレスの下位４ビットをデコードして発
生される。すなわち、先に示したように、Ｉ／Ｏ線１６
ａおよび１６ｂ（すなわちグローバルＩＯ線対ＧＩＯ）
は１つのＤＲＡＭメモリマット（容量１Ｍビット：図１
に示すＤＲＡＭアレイ１）に対して１６対設けられてい
る。ＤＲＡＭアレイ１にアクセスする場合には、この１
６対のグローバルＩＯ線対ＧＩＯ（Ｉ／Ｏ線対１６ａお
よび１６ｂ）のうち１対のみを選択する必要がある。こ
のため、下位４ビットのＤＲＡＭ用列アドレスをデコー
ドして最終列選択信号ＤＹが発生される。

【００８５】アクセス切換回路３１０は、単にグローバ
ルＩＯ線対ＧＩＯを内部データ線２５１ａへ接続するだ
けである。双方向転送ゲートＢＴＧ内においてそれぞれ
対応の信号線への接続が行なわれる。ＤＲＡＭアレイへ
のアクセスを実現する場合、このようなアクセス切換回
路３１０を設けることなく、ＳＲＡＭ列選択ゲート３０
２およびＳＲＡＭ入出力ゲート３０１を介して内部デー
タ線２５１ａとグローバルＩＯ線対ＧＩＯとが接続され
る構成が用いられてもよい。この構成においては、ＳＲ
ＡＭ列選択ゲート３０２へ与えられる列選択信号は、後
に説明するが、ＤＲＡＭ用に与えられる列アドレスに従
う選択信号となる。これは、信号ＣＳ＃およびＣＡＳ＃
に従って列選択信号をマルチプレクスする回路により識
別することができる。このようなマルチプレクス回路
は、たとえば信号ＣＡＳ＃が活性状態にあり、信号ＣＳ
＃が不活性状態のときにＤＲＡＭ用の列選択信号をＳＲ
ＡＭ選択ゲート３０２へ与える。

【００８６】なお、ＳＲＡＭ部においては、ＳＲＡＭビ
ット線対ＳＢＬそれぞれに対してＳＲＡＭセンスアンプ
ＳＳＡが設けられている。これは上述のように、双方向
転送ゲート回路３におけるバッファ回路を用いることな
くデータ転送を行なうために用いられてもよいが、また
高速かつ確実にＳＲＡＭメモリセルデータの出力を行な
うためでもある。また、ＳＲＡＭセンスアンプＳＳＡが
ＤＲＡＭセンスアンプと同様の構成、すなわち交差結合
されたトランジスタからなり、与えられたデータの差動
増幅およびラッチ機能を備える構成を有していれば、書
込回路ＷＲＩは特に設ける必要はない。

【００８７】図３（Ａ）は、図１に示す入出力バッファ
７４におけるＤ／Ｑ分離を実現するための構成を示す。
Ｄ／Ｑ分離は、入出力バッファ７４に対してデータ入力
ピンＤとデータ出力ピンＱとが別々に設けられている構
成を示す。図３（Ａ）において、入出力バッファ７４
は、内部出力イネーブル信号Ｇに応答して活性化され、
内部データ線２５１ａ上のデータから出力データＱを生
成する出力バッファ３２０と、内部書込指示信号Ｗに応
答して活性化され、外部書込データＤから内部書込デー
タを生成して内部データ線２５１ａ上へ伝達する入力バ
ッファ３２２と、信号ＣＭａに応答して出力バッファ３
２０の出力と入力バッファ３２２の入力とを短絡するス
イッチ回路３２４を含む。信号ＣＭａは、デフォルトと
してＤ／Ｑ分離状態に設定されてもよく、またマスクに
より製造時に“Ｈ”または“Ｌ”に設定されてもよい。
Ｄ／Ｑ分離時においては、スイッチ回路３２４は非導通
状態となる。

【００８８】出力バッファ３２０へ与えられる内部出力
イネーブル信号Ｇは、ＳＲＡＭ制御回路５６およびＤＲ
ＡＭ制御回路５４から与えられる出力制御信号の論理和
を取ることにより発生される。入力バッファ３２２へ与
えられる内部書込イネーブル信号Ｗもまた同様に、ＳＲ
ＡＭ制御回路５６およびＤＲＡＭ制御回路５４からの書
込指示信号の論理和を取ることにより発生される。この
論理和を取ることによりＳＲＡＭアレイ２およびＤＲＡ
Ｍアレイ１への外部からのアクセスを実現することがで
きる。

【００８９】図３（Ｂ）は、入出力バッファの他の構成
例を示す図である。図３（Ｂ）においては、信号ＣＭａ
に応答して出力バッファ回路３２０の出力と入力バッフ
ァ回路３２２の入力とを接続するｎチャネルＭＯＳトラ
ンジスタからなるスイッチングトランジスタ３２４ａ
と、信号／ＣＭａに応答して入力バッファ回路３２２の
入力とデータ入力ピン端子Ｄとを接続するｎチャネルＭ
ＯＳトランジスタからなるスイッチングトランジスタ３
２４ｂとが設けられる。信号ＣＭａと信号／ＣＭａとは
互いに相補な信号であり、スイッチングトランジスタ３
２４ａおよび３２４ｂの一方が導通状態となる。スイッ
チングトランジスタ３２４ａが導通状態の場合には、デ
ータの入出力はピン端子Ｑを介して行なわれ、スイッチ
ングトランジスタ３２４ｂが導通状態の場合にはデータ
の入力および出力はピン端子ＤおよびＱを介してそれぞ
れ行なわれる。このようにして相補な信号ＣＭａおよび
／ＣＭａを用いてＤ／Ｑ分離またはＤＱ共通の構成を実
現することもできる。

【００９０】「アドレス発生系」図４は、アドレス分配
系の構成を示す図である。図４（Ａ）においては、ＤＲ
ＡＭ部とＳＲＡＭ部とが完全に独立に行および列の選択
動作を行なうためのアドレス分配態様が示される。この
場合の構成には図２に示す入出力系の構成が適用され
る。図４（Ａ）において、ＤＲＡＭに関連する部分は、
時分割的に行および列アドレス信号Ａａ０〜Ａａ９を受
けるアドレスバッファ７２ａと、アドレスバッファ７２
ａからの内部行アドレス信号をデコードし行選択信号
（ワード線駆動信号）ＤＷＬを発生するＤＲＡＭロウデ
コーダ１４と、アドレスバッファ７２ａからの内部列ア
ドレス信号をデコードし、コラム選択信号ＣＳＬを発生
するコラムデコーダ１５ａと、アドレスバッファ７２ａ
からの内部列アドレス信号をデコードし、１６ビットの
メモリセルのうち１ビットを選択するビット選択信号Ｄ
Ｙを発生するビットデコーダ１５ｂを含む。

【００９１】ＳＲＡＭのための部分は、アドレス信号Ａ
ｃ０〜Ａｃ１１を受けるアドレスバッファ７２ｂと、ア
ドレスバッファ７２ｂからの内部行アドレス信号をデコ
ードし、ＳＲＡＭワード線を選択する信号ＳＷＬを発生
するＳＲＡＭ用ロウデコーダ２１と、アドレスバッファ
７２ｂからの内部列アドレス信号をデコードしてＳＲＡ
Ｍ列選択信号ＳＹＬを発生するコラムデコーダ２３を含
む。ＳＲＡＭ用のアドレスバッファ７２ｂへは行および
列アドレス信号が同時に与えられる。アドレスバッファ
７２ａおよび７２ｂは図１に示すアドレスバッファ７２
に対応する。ＤＲＡＭ用アドレスバッファ７２ａは信号
ＲＡＳおよびＣＡＳに応答して内部行アドレス信号およ
び内部列アドレス信号をそれぞれ発生する。アドレスバ
ッファ７２ｂは信号ＣＳに応答して内部行および列アド
レス信号を同時に発生する。

【００９２】この図４（Ａ）に示す構成によれば、ＳＲ
ＡＭ部およびＤＲＡＭ部に対しそれぞれ全く独立にアド
レス指定を行なうことができる。

【００９３】図４（Ｂ）はアドレス分配態様の他の例を
示す図である。図４（Ｂ）に示すアドレス分配態様で
は、図２において、双方向転送ゲート回路３０５内にお
いてアクセス切換回路３１０は設けられておらず、ＤＲ
ＡＭアレイへのデータの書込は、ＳＲＡＭビット線対Ｓ
ＢＬおよび双方向転送ゲートＢＴＧおよびグローバルＩ
Ｏ線対ＧＩＯを介して行なわれる。

【００９４】図４（Ｂ）において、ＳＲＡＭコラムデコ
ーダ２２からの列選択信号ＣＤは、ＤＲＡＭアレイにお
けるビット選択信号とＳＲＡＭアレイの列選択信号両者
の機能を備える。

【００９５】図４（Ｂ）において、ＤＲＡＭアドレスバ
ッファ７２ａは外部からのＤＲＡＭ用アドレス信号Ａａ
０〜Ａａ９を受けて内部行アドレス信号および内部列ア
ドレス信号を発生する。ＤＲＡＭロウデコーダ１４は、
アドレスバッファ７２ａから与えられる内部行アドレス
信号をデコードして、ＤＲＡＭアレイにおいて１本のワ
ード線を選択状態とするワード線駆動信号ＤＷＬを発生
する。ＤＲＡＭコラムデコーダ１５は、ＤＲＡＭアドレ
スバッファ７２ａからの内部列アドレス信号の一部を受
けてＤＲＡＭにおいてコラム選択線を選択状態とする信
号ＣＳＬを発生する。

【００９６】ＤＲＡＭアドレスバッファ７２ａからの内
部列アドレス信号の残りの一部はバッファ２９へ与えら
れる。バッファ２９は、ＳＲＡＭアドレスバッファ７２
ｂからの内部列アドレス信号も受けてＳＲＡＭコラムデ
コーダ２２へ伝達する。通常、半導体記憶装置をキャッ
シュ内蔵の半導体記憶装置として利用する場合、キャッ
シュヒット時にはＳＲＡＭアレイへのアクセスが行なわ
れ、キャッシュミス時にはＤＲＡＭアレイへのアクセス
が行なわれる。一般に、ＳＲＡＭアレイおよびＤＲＡＭ
アレイへの外部からの同時アクセスは行なわれない。し
たがって、バッファ２９によりＳＲＡＭコラムデコーダ
２２へＤＲＡＭ用アドレス信号およびＳＲＡＭ用列アド
レス信号を与えても、両者が衝突することはない。ＳＲ
ＡＭロウデコーダ２１は、ＳＲＡＭアドレスバッファか
らの内部行アドレス信号を受けてＳＲＡＭアレイにおけ
るワード線を選択状態とするワード線駆動信号ＳＷＬを
発生する。この図４（Ｂ）に示す構成の場合、ＳＲＡＭ
コラムデコーダ２２からの列選択信号ＣＤは図２におけ
る列選択信号ＳＹＬとなる。

【００９７】図４（Ｂ）の構成に対してアクセス切換回
路（図２参照）が利用される場合、ＳＲＡＭコラムデコ
ーダ２２からの列選択信号ＣＤとＤＲＡＭのための制御
信号ＣＡＳとの論理積信号が信号ＤＹの代わりに与えら
れる構成が利用される。いずれの構成が利用されても、
確実にＳＲＡＭアレイとＤＲＡＭアレイへのアクセスを
独立に制御することができる。

【００９８】図５は、半導体記憶装置のアレイ配置の他
の構成を示す図である。図５に示す構成においては、Ｓ
ＲＡＭアレイ２の一方側に双方向転送ゲート回路３が設
けられ、ＳＲＡＭアレイ２の他方側にコラムデコーダ２
２が設けられる。コラムデコーダ２２は列選択ゲート
（明確には示さず）を介して入出力バッファへＳＲＡＭ
アレイ２において選択された列を接続する。図５に示す
構成においては、ＤＲＡＭアレイへのデータの入力／出
力はＳＲＡＭアレイ２を介して実行される。この構成
は、図２に示す入出力回路の構成において、アクセス切
換回路が設けられていない、構成に対応し、またアドレ
ス分配形態として図４（Ｂ）に示す構成が利用される。
キャッシュメモリとしてこの半導体記憶装置を利用する
場合、通常キャッシュヒット率は９０％以上であり、ほ
とんどの場合ＳＲＡＭアレイ２へアクセスされる。ＤＲ
ＡＭアレイへのアクセスはその頻度は極めて少ない。し
たがって、このような構成であっても、その動作性能を
損うことなくキャッシュメモリシステムを構築すること
ができる。

【００９９】図５に示すアレイ配置においては、ＳＲＡ
Ｍ用のセンスアンプ回路２３は、ＳＲＡＭアレイ２の各
列に対応して設けられたセンスアンプを含むように示さ
れる。これに変えて、図６に示すように、ＳＲＡＭアレ
イ２の全列に共通に１個のセンスアンプが設けられる構
成が用いられてよい。

【０１００】図６は、図５に示すＳＲＡＭ部のＩＯ部分
の構成を示す図である。図６において、ＳＲＡＭセンス
アンプＳＳＡは、複数のＳＲＡＭビット線対ＳＢＬ（Ｓ
ＢＬａ，＊ＳＢＬａ）に対して１個設けられる。ＳＲＡ
Ｍビット線対ＳＢＬ各々に対して列選択ゲート３０２が
設けられる。列選択ゲート３０２へ列選択信号ＣＤが与
えられる。この列選択信号ＣＤは、図４（Ｂ）に示すＳ
ＲＡＭコラムデコーダ２２から与えられる。

【０１０１】内部データ線２５１は、書込データを伝達
するための内部書込データ線対２５１ａ′と、読出デー
タを出力バッファへ伝達するための読出データ伝達線２
５１ｂ′を含む。読出データ伝達線２５１ｂ′は、対を
なす信号線により構成されてもよい。

【０１０２】内部書込データ伝達線対２５１ａ′は、相
補なデータを伝達する相補データ線対ＤＢＷおよび＊Ｄ
ＢＷを含む。内部書込データ線対２５１ａ′は書込回路
３０３に接続される。書込回路３０３は、内部書込デー
タ線対２５１ａ′からの内部書込データを増幅し、内部
データ線ＤＢＷａおよび＊ＤＢＷａへ増幅したデータを
伝達する。書込回路３０３は、交差接続されたｎチャネ
ルＭＯＳトランジスタＴ３０１，Ｔ３０２，Ｔ３０３お
よびＴ３０４を含む。トランジスタＴ３０２およびＴ３
０３のゲートが内部書込データ線ＤＢＷに接続され、ト
ランジスタＴ３０１およびＴ３０４のゲートが内部書込
データ線＊ＤＢＷに接続される。トランジスタＴ３０２
およびＴ３０４の接続部が内部データ線ＤＢＷａに接続
され、トランジスタＴ３０１およびＴ３０３の接続部が
内部データ線＊ＤＢＷａに接続される。

【０１０３】トランジスタＴ３０１およびＴ３０２は導
通状態のとき動作電源電位Ｖｃｃを伝達する。トランジ
スタＴ３０３およびＴ３０４は、導通状態のとき、接地
電位Ｖｓｓを伝達する。

【０１０４】たとえば、内部書込データ線ＤＢＷに
“Ｈ”のデータが伝達された場合を考える。このとき、
内部書込データ線＊ＤＢＷ上には、“Ｌ”のデータが伝
達される。トランジスタＴ３０２およびＴ３０３が導通
状態となる。したがって、書込回路３０３からは、トラ
ンジスタＴ３０２を介して“Ｈ”のデータが内部データ
線ＤＢＷａへ伝達され、他方の内部データ線＊ＤＢＷａ
へはトランジスタＴ３０３を介して“Ｌ”のデータが伝
達される。

【０１０５】データ読出時においては、入力バッファ回
路から内部書込データ線ＤＢＷおよび＊ＤＢＷへともに
“Ｌ”のデータが伝達される。これにより、書込回路３
０３の出力はハイインピーダンス状態となる。ＳＲＡＭ
センスアンプＳＳＡが活性化される。選択された列選択
ゲート回路３０２を介して内部データ線ＤＢＷａおよび
＊ＤＢＷａ上へ伝達されたデータがセンスアンプＳＳＡ
で増幅された後出力バッファ回路へ内部読出データ伝達
線２５１ｂ′を介して伝達される。

【０１０６】図６に示すように、内部データ線２５１と
して、書込データ伝達線２５１ａ′と読出データ伝達線
２５１ｂ′とを別々に設けることにより、データ書込お
よび読出を共通の内部データバスを介して行なう構成に
比べて入出力回路のレイアウトの設計が容易となる。

【０１０７】図７は、図６に示す内部書込データ伝達線
と読出データ伝達線とが別々に設けられる構成に対する
入出力バッファ回路の構成を示す図である。図７におい
て、入出力バッファ回路７４は、ＳＲＡＭセンスアンプ
（図６、参照符号ＳＳＡ）からの内部読出データを受け
る出力バッファ回路３２０と、ピン端子Ｑに与えられた
データを受けて内部書込データを生成する入力バッファ
回路３２２ａと、ピン端子Ｄに与えられたデータから内
部書込データを生成する入力バッファ回路３２２ｂと、
入力バッファ回路３２２ａおよび３２２ｂの出力の論理
和を取るＯＲゲート回路３２２ｃを含む。入力バッファ
回路３２２ａおよび３２２ｂは、それぞれＣＭａおよび
／ＣＭａにより活性状態とされる。ここで出力バッファ
回路３２０、入力バッファ回路３２２ａおよび３２２ｂ
におけるデータの入出力タイミングを決定する制御信号
は示していない。ＯＲゲート回路３２２ｃから内部書込
データ伝達線ＤＢＷ，＊ＤＢＷ上へ内部書込データが伝
達される。入力バッファ回路３２２ａおよび３２２ｂが
ともに互いに相補なデータを出力する構成の場合、ＯＲ
ゲート回路３２２ｃは相補なデータそれぞれに対して論
理和を取る。入力バッファ回路３２２ａおよび３２２ｂ
がともに増幅動作のみを実行する場合、ＯＲゲート回路
３２２ｂとさらに、このＯＲゲート回路３２２ｃの出力
を受けるインバータ回路が設けられる。インバータ回路
の出力およびＯＲゲート回路３２２ｃの出力が相補な内
部書込データとして書込データ伝達線＊ＤＢＷ，ＤＢＷ
へ伝達される。

【０１０８】「アレイ構造」図８はＳＲＡＭアレイの構
成を示す図である。図８において、ＳＲＡＭアレイ２
は、行および列のマトリクス状に配列されたスタティッ
ク型メモリセルＳＭＣを含む。１行のスタティック型メ
モリセルＳＭＣが１本のＳＲＡＭワード線ＳＷＬに接続
され、１列に配列されたスタティック型メモリセルＳＭ
Ｃが１つのＳＲＡＭビット線対ＳＢＬに接続される。図
８においては、３本のＳＲＡＭワード線ＳＷＬ１〜ＳＷ
Ｌ３を代表的に示す。

【０１０９】スタティック型メモリセルＳＭＣは交差結
合されたｐチャネルＭＯＳトランジスタＰ１およびＰ２
と、交差結合されたｎチャネルＭＯＳトランジスタＮ１
およびＮ２を含む。トランジスタＰ１およびＮ１が第１
のインバータを構成し、トランジスタＰ２およびＮ２が
第２のインバータを構成する。この第１および第２のイ
ンバータの入力および出力が交差接続され、インバータ
ラッチ回路を構成する。スタティック型メモリセルをＳ
ＭＣはさらにワード線ＳＷＬ上の信号電位に応答して、
トランジスタＰ１およびＮ１の接続ノードをＳＲＡＭビ
ット線ＳＢＬａへ接続するｎチャネルＭＯＳトランジス
タＮ３と、ＳＲＡＭワード線ＳＷＬ上の信号電位に応答
して、トランジスタＰ２およびＮ２の接続ノードをＳＲ
ＡＭビット線＊ＳＢＬａ上へ接続するｎチャネルＭＯＳ
トランジスタＮ４を含む。

【０１１０】ＳＲＡＭビット線対ＳＢＬそれぞれに対し
て、ＳＲＡＭセンスアンプＳＳＡが設けられ、また双方
向転送ゲートＢＴＧが設けられる。双方向転送ゲートＢ
ＴＧは後に説明するＤＲＡＭアレイから延びるグローバ
ルＩＯ線対ＧＩＯａまたはＧＩＯｂに接続される。双方
向転送ゲートＢＴＧには転送制御信号φＴＳＤおよびφ
ＴＤＳが与えられる。

【０１１１】図８に示す構成において、ＳＲＡＭワード
線ＳＷＬ１〜ＳＷＬ３のそれぞれには、ＤＲＡＭアレイ
とＳＲＡＭアレイとの間での１回のデータ転送で転送さ
れるビットの数に等しいメモリセルが接続される。図１
および図５に示すアレイ配置の場合、ＳＲＡＭワード線
ＳＷＬ（ＳＷＬ１〜ＳＷＬ３を総称的に示す）には１６
ビットのスタティック型メモリセルが接続される。

【０１１２】図９はＤＲＡＭアレイの配置を示す図であ
る。図９においては、図１および図５に示すＤＲＡＭア
レイにおける１つのメモリブロックＭＢｉｊのみが示さ
れる。図９において、ＤＲＡＭメモリブロックＭＢｉｊ
は、行列状に配置された複数のダイナミック型メモリセ
ルＤＭＣを含む。ダイナミック型メモリセルＤＭＣは、
１個のメモリトランジスタＱ０と、１個のメモリキャパ
シタＣ０とを含む。メモリキャパシタＣ０の一方電極
（セルプレート）には、一定の電位Ｖｇｇが与えられ
る。

【０１１３】メモリブロックＭＢｉｊはさらに、各々に
１行のＤＲＡＭセル（ダイナミック型メモリセル）ＤＭ
Ｃが接続されるＤＲＡＭワード線ＤＷＬと、各々に１列
のＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビット線対
ＤＢＬを含む。ＤＲＡＭビット線対ＤＢＬは、相補なビ
ット線ＢＬおよび／ＢＬにより構成される。ＤＲＡＭセ
ルＤＭＣは、ＤＲＡＭワード線ＤＷＬとＤＲＡＭビット
線対ＤＢＬとの交点にそれぞれ配置される。

【０１１４】ＤＲＡＭビット線対ＤＢＬそれぞれに対し
て、対応のビット線対上の電位差を検知し増幅するため
のＤＲＡＭセンスアンプＤＳＡが設けられる。ＤＲＡＭ
センスアンプＤＳＡは、交差結合されたｐチャネルＭＯ
ＳトランジスタＰ３およびＰ４とからなるｐチャネルセ
ンスアンプ部分と、交差結合されたｎチャネルＭＯＳト
ランジスタＮ５およびＮ６からなるｎチャネルセンスア
ンプ部分とを含む。ＤＲＡＭセンスアンプＤＳＡは、セ
ンスアンプ活性化信号／φＳＡＰＥおよびφＳＡＮＥに
応答してｐチャネルＭＯＳトランジスタＴＲ１およびｎ
チャネルＭＯＳトランジスタＴＲ２からそれぞれ発生さ
れるセンスアンプ駆動信号／φＳＡＰおよびφＳＡＮに
よりその動作が制御される。

【０１１５】ｐチャネルセンスアンプ部分は、センスア
ンプ駆動信号／φＳＡＰに応答して、高電位側のビット
線の電位を動作電源電位Ｖｃｃレベルにまで昇圧する。
ｎチャネルセンスアンプ部分は、センスアンプ駆動信号
φＳＡＮに応答して低電位側のビット線の電位をたとえ
ば接地電位レベルの電位Ｖｓｓへ放電する。

【０１１６】ｐチャネルＭＯＳトランジスタＴＲ１は、
センスアンプ活性化信号／φＳＡＰＥが“Ｌ”となった
ときに、動作電源電位Ｖｃｃレベルのセンスアンプ駆動
信号／φＳＡＰを発生し、ＤＲＡＭセンスアンプＤＳＡ
の一方電源ノードへ伝達する。ｎチャネルＭＯＳトラン
ジスタＴＲ１は、センスアンプ活性化信号φＳＡＮＥが
“Ｈ”となったときに接地電位Ｖｓｓレベルのセンスア
ンプ駆動信号φＳＡＮをＤＲＡＭセンスアンプの他方電
源ノードへ伝達する。

【０１１７】ここで、センスアンプ駆動信号φＳＡＮお
よび／φＳＡＰが伝達される駆動信号線は、スタンバイ
時においては、中間電位Ｖｃｃ／２にプリチャージされ
る。図面の繁雑化を避けるためにこのセンスアンプ駆動
信号線をプリチャージするための回路は示していない。

【０１１８】ＤＲＡＭビット線対ＤＢＬ各々に対して、
プリチャージ／イコライズ信号φＥＱに応答して活性化
され、対応のビット線対の各ビット線を所定のプリチャ
ージ電位Ｖｂｌにプリチャージしかつビット線ＢＬおよ
び／ＢＬのプリチャージ電位をイコライズするプリチャ
ージ／イコライズ回路ＤＥＱが設けられる。プリチャー
ジ／イコライズ回路ＤＥＱはプリチャージ電位Ｖｂｌを
ビット線ＢＬおよび／ＢＬにそれぞれ伝達するためのｎ
チャネルＭＯＳトランジスタＮ７およびＮ８と、ビット
線ＢＬおよび／ＢＬの電位をイコライズするためのｎチ
ャネルＭＯＳトランジスタＮ９を含む。

【０１１９】ＤＲＡＭメモリブロックＭＢｉｊはさら
に、ＤＲＡＭビット線対ＤＢＬそれぞれに対して設けら
れ、コラム選択線ＣＳＬ上の信号の電位に応答して導通
し、対応のＤＲＡＭビット線対ＤＢＬをローカルＩＯ線
対ＬＩＯへ接続するＤＲＡＭ列選択ゲートＣＳＧを含
む。コラム選択線ＣＳＬは２対のＤＲＡＭビット線に対
し共通に設けられ、これにより同時に２つのＤＲＡＭビ
ット線対ＤＢＬが選択される。ローカルＩＯ線対ＬＩＯ
は、同時に選択される２対のＤＲＡＭビット線からのデ
ータをそれぞれ受けることができるように、２対ＬＩＯ
ａおよびＬＩＯｂ設けられる。

【０１２０】メモリブロックＭＢｉｊはさらに、ブロッ
ク活性化信号φＢＡに応答してローカルＩＯ線対ＬＩＯ
ａおよびＬＩＯｂをそれぞれグローバルＩＯ線対ＧＩＯ
ａおよびＧＩＯｂへ接続するＤＲＡＭＩＯゲートＩＯＧ
ａおよびＩＯＧｂを含む。コラム選択線ＣＳＬは図１お
よび図５に示す１つの列ブロックにわたって行方向に延
在し、またグローバルＩＯ線対ＧＩＯａおよびＧＩＯｂ
も１つの列ブロックにわたって行方向に延在する。ロー
カルＩＯ線対ＬＩＯａおよびＬＩＯｂは１つのメモリブ
ロックＭＢ内においてのみ列方向に延在する。

【０１２１】図１および図５に示す構成においては、１
つの行ブロックのみが選択状態とされる。選択された行
ブロックに対するＤＲＡＭＩＯゲートＩＯＧａおよびＩ
ＯＧｂのみが導通状態となる。このＤＲＡＭＩＯゲート
ＩＯＧａおよびＩＯＧｂの導通／非導通を制御するため
の信号φＢＡは、たとえばワード線を選択するために用
いられるロウアドレス信号の上位２ビットが用いられ
る。これにより、４つの行ブロックのうち１つの行ブロ
ックのみを指定することができ、選択された行ブロック
に対応するＤＲＡＭＩＯゲートＩＯＧａおよびＩＯＧｂ
のみを導通状態とすることができる。

【０１２２】図１０は、図８に示す双方向転送ゲートの
具体的構成を示す図である。図１０において、双方向転
送ゲートＢＴＧは、転送指示信号φＴＳＤに応答して導
通し、ＳＲＡＭビット線対ＳＢＬ上のデータをグローバ
ルＩＯ線対ＧＩＯへ伝達する３状態バッファＤＲ１と、
転送指示信号φＴＤＳに応答して活性化され、グローバ
ルＩＯ線対ＧＩＯ上のデータをＳＲＡＭビット線対ＳＢ
Ｌ上へ伝達する３状態バッファＤＲ２を含む。次に、図
８、図９および図１０を参照して、ＤＲＡＭアレイとＳ
ＲＡＭアレイとの間のデータ転送動作について説明す
る。まず、図１１に示す動作波形図をあわせて参照し
て、ＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送
動作について説明する。

【０１２３】時刻ｔ１以前においては、ＳＲＡＭアレイ
およびＤＲＡＭアレイともにスタンバイ状態にある。

【０１２４】プリチャージ指示信号φＥＱが活性状態の
“Ｈ”にある間、ＤＲＡＭプリチャージ／イコライズ回
路ＤＥＱが活性化され、ＤＲＡＭビット線対ＤＢＬを所
定のプリチャージ電位Ｖｂｌ（通常、Ｖｃｃ／２のレベ
ル）にプリチャージし、かつビット線ＢＬおよび／ＢＬ
の電位をイコライズしている。また、センスアンプ駆動
信号φＳＡＮおよび／φＳＡＰは図示しないイコライズ
回路により中間電位にプリチャージされている。また同
様に、ローカルＩＯ線対ＬＩＯおよびグローバルＩＯ線
対ＧＩＯも図示しないプリチャージ／イコライズ回路に
よりＶｃｃ／２のプリチャージ電位に保持されている。

【０１２５】時刻ｔ１において、プリチャージ指示信号
φＥＱが“Ｌ”に立ち下がると、プリチャージ／イコラ
イズ回路ＤＥＱが不活性状態となり、ＤＲＡＭビット線
対ＤＢＬは所定のプリチャージ電位でフローティング状
態となる。また同様にセンスアンプ駆動信号φＳＡＮお
よび／φＳＡＰを伝達する信号線も中間電位Ｖｃｃ／２
でフローティング状態となる。この後与えられたアドレ
ス信号に従ってロウデコーダ１４（図１または図５参
照）による行選択動作が行なわれる。

【０１２６】時刻ｔ２において、ＤＲＡＭアレイ１にお
いて１本のワード線ＤＷＬが選択され、この選択された
ワード線ＤＷＬの電位が“Ｈ”に立ち上がる。この選択
ワード線は１つの行ブロックに含まれるすべてのメモリ
ブロックにおいて共通に設けられている。この選択ワー
ド線ＤＷＬに接続される１行のメモリセルがそれぞれ対
応のＤＲＡＭビット線対ＤＢＬ（ＤＲＡＭビット線ＢＬ
または／ＢＬ）に接続され（メモリトランジスタＱ０が
導通状態となる）、ＤＲＡＭビット線対ＤＢＬのそれぞ
れの電位がその接続されるメモリセルのデータに従って
変化する。図１１においては、３対のＤＲＡＭビット線
対ＤＢＬ１、ＤＢＬ２およびＤＢＬ３においてデータ
“１”を格納するメモリセルが選択され、その関連のビ
ット線ＢＬ（または／ＢＬ）の電位が上昇した状態が示
される。

【０１２７】時刻ｔ３においてセンスアンプ活性化信号
φＳＡＮＥが“Ｈ”に立ち上がり、センスアンプ駆動信
号φＳＡＮが中間電位Ｖｃｃ／２から接地電位Ｖｓｓレ
ベルの“Ｌ”へと立ち下がる。これによりＤＲＡＭセン
スアンプＤＳＡに含まれるｎチャネルセンスアンプ部が
活性化され、ＤＲＡＭビット線対ＤＢＬの低電位側のビ
ット線の電位が接地電位Ｖｓｓレベルへと低下する。

【０１２８】時刻ｔ４において、センスアンプ活性化信
号／φＳＡＰＥが“Ｌ”に立ち下がり、センスアンプ駆
動信号／φＳＡＰが中間電位Ｖｃｃ／２から動作電源電
位Ｖｃｃレベルへと立ち上がる。これによりＤＲＡＭセ
ンスアンプＤＳＡに含まれるｐチャネルセンスアンプ部
分が活性化され、ＤＲＡＭビット線対において高電位の
ビット線の電位が動作電源電位Ｖｃｃレベルにまで昇圧
される。

【０１２９】時刻ｔ５において、ＤＲＡＭコラムデコー
ダ１５（図１または図５参照）からの列選択信号にした
がって１本のコラム選択線ＣＳＬ（図１１においてはコ
ラム選択線ＣＳＬ１）が選択され、この選択されたコラ
ム選択線ＣＳＬ１の電位が“Ｈ”に立ち上がる。２対の
ＤＲＡＭビット線対ＤＢＬがＤＲＡＭ列選択ゲートＣＳ
Ｇを介してローカルＩＯ線対ＬＩＯａおよびＬＩＯｂに
接続される。ローカルＩＯ線対ＬＩＯａおよびＬＩＯｂ
（図１１においては総称的にＬＩＯで示す）の電位がプ
リチャージ電位Ｖｃｃ／２から選択されたＤＲＡＭビッ
ト線対ＤＢＬから伝達された情報に従って変化する。

【０１３０】時刻ｔ６において、ブロック活性化信号φ
ＢＡが、選択された行ブロックに対してのみ“Ｈ”に立
ち上がり、ＤＲＡＭＩＯゲートＩＯＧ（ＩＯＧａおよび
ＩＯＧｂ）が導通状態となる。これによりローカルＩＯ
線対ＬＩＯ（ＬＩＯａおよびＬＩＯｂ）上の信号電位が
グローバルＩＯ線対ＧＩＯ（ＧＩＯａおよびＧＩＯｂ）
上へ伝達される。ここで、選択された行ブロックとは、
選択されたＤＲＡＭワード線ＤＷＬを含む行ブロックを
示す。選択された行ブロックの指定は、ＤＲＡＭワード
線選択に用いられる行アドレス信号の上位２ビットをデ
コードすることにより行なわれる（行ブロックが４個の
場合）。残りの非選択行ブロックにおいては、センス動
作は実行されておらず、プリチャージ状態を維持してい
る。このようにブロック分割動作を行なうことにより消
費電流の低減を図る。

【０１３１】上述の動作により、１つの列ブロックにお
いて１つのメモリブロックＭＢのみがグローバルＩＯ線
対ＧＩＯを介して双方向転送ゲート回路３に接続され
る。

【０１３２】ＳＲＡＭにおいては、時刻ｔｓ１１におい
てＳＲＡＭロウデコーダ２１（図１および図５参照）に
よる行選択動作が行なわれ、ＳＲＡＭアレイ２において
１本のＳＲＡＭワード線ＳＷＬが選択され、選択された
ＳＲＡＭワード線ＳＷＬ（図１１においてはＳＲＡＭワ
ード線ＳＷＬ１）の電位が“Ｈ”に立ちあがる。ＤＲＡ
Ｍ部分における行選択動作とＳＲＡＭ部分における行選
択動作とは非同期的に行なわれる。ＳＲＡＭワード線Ｓ
ＷＬに接続されるＳＲＡＭセルのデータがそれぞれ対応
のＳＲＡＭビット線対ＳＢＬ上に伝達される。これによ
り、ＳＲＡＭビット線対ＳＢＬの電位がプリチャージ電
位（またはイコライズ電位）Ｖｃｃ／２から対応のＳＲ
ＡＭセルの記憶情報に従って変化する。ここで、図８に
おいては、ＳＲＡＭビット線対ＳＢＬの電位をイコライ
ズするための回路構成が示されていない。一般にＳＲＡ
Ｍにおいては、アドレスの変化時点を検出し、この検出
されたアドレス変化に応答してワンショットのパルスが
発生されてＳＲＡＭビット線対ＳＢＬのイコライズが実
行される。

【０１３３】時刻ｔ７においてデータ転送指示信号φＴ
ＤＳが一定期間“Ｈ”に立ち上がる。すでにグローバル
ＩＯ線対ＧＩＯ上にはＤＲＡＭセルのデータが伝達され
ており、かつＳＲＡＭビット線対ＳＢＬにはＳＲＡＭセ
ルが接続されている。このデータ転送指示信号φＴＤＳ
に応答して双方向転送ゲートＢＴＧが活性化され（図１
０に示す３状態バッファＤＲ２が活性化される）、グロ
ーバルＩＯ線対ＧＩＯ上の信号電位を対応のＳＲＡＭビ
ット線対ＳＢＬ上へ伝達する。これによりＤＲＡＭセル
からＳＲＡＭセルへのデータ伝達が行なわれる。前述の
ごとく、１つのメモリブロックＭＢｉｊにおいて２ビッ
トのメモリセルが選択されており、１つの行ブロックは
８つのメモリブロックを含む。したがって、合計１６ビ
ットのＤＲＡＭセルのデータが一括してＳＲＡＭセルへ
伝達される。

【０１３４】データ転送指示信号φＴＤＳが活性化され
る時刻ｔ７がブロック活性化信号φＢＡが立ち上がる時
刻ｔ６およびＳＲＡＭワード線ＳＷＬの選択が行なわれ
る時刻ｔｓ１１の両者よりも後の時点であるという関係
を満足する限り、時刻ｔｓ１１と時刻ｔ１ないし時刻ｔ
６との前後関係は任意である。ＳＲＡＭアレイからＤＲ
ＡＭアレイへのデータ転送を指示する信号φＴＳＤはこ
のサイクルにおいては非活性状態の“Ｌ”に維持され
る。

【０１３５】時刻ｔｓ１２において、ＳＲＡＭアレイ２
におけるワード線選択動作が完了する。これにより１６
ビットのメモリセルのデータ転送が完了する。次いで再
び時刻ｔｓ２１においてＳＲＡＭアレイにおけるＳＲＡ
Ｍワード線ＳＷＬ２が選択状態とされる。

【０１３６】一方ＤＲＡＭアレイにおいては、ＤＲＡＭ
ワード線ＤＷＬが選択状態を維持したままコラム選択線
ＣＳＬ１が非選択状態となり、次いで時刻ｔ５′におい
て次のコラム選択線ＣＳＬ２が選択状態となる。この動
作には通常のページモードおよびスタティックコラムモ
ードなどの知られている高速モードが利用される。この
時刻ｔ５′において新しいコラム選択線ＣＳＬ２を選択
することにより、ローカルＩＯ線対ＬＩＯはコラム選択
線ＣＳＬ２により選択されたメモリセルのデータに従っ
てその電位が変化する。ここで、ローカルＩＯ線対ＬＩ
ＯおよびグローバルＩＯ線対ＧＩＯの電位はコラム選択
線ＣＳＬの非選択移行時に一旦プリチャージ状態に復帰
する構成が利用されてもよい。この間ブロック選択信号
φＢＡは同様“Ｈ”の状態を維持している。ローカルＩ
Ｏ線対ＬＩＯ上に伝達された新しいデータがグローバル
ＩＯ線対ＧＩＯ上に伝達される。

【０１３７】時刻ｔ７′において再びデータ転送指示信
号φＴＤＳが発生される。この時刻ｔ７′においては、
すでにグローバルＩＯ線対ＧＩＯの電位は安定状態とな
っており、またＳＲＡＭアレイにおいては、新たに選択
されたワード線ＳＷＬ２に接続されるメモリセルのデー
タはそれぞれＳＲＡＭビット線対ＳＢＬ上に伝達されて
おり同様安定状態となっている。これにより、双方向転
送ゲートＢＴＧ（３状態バッファＤＲ２）を介してグロ
ーバルＩＯ線対ＧＩＯ上の１６ビットのデータがＳＲＡ
Ｍワード線ＳＷＬ２に接続される１６ビットのメモリセ
ルデータへ一括して転送される。

【０１３８】時刻ｔｓ２２において、ＳＲＡＭアレイに
おけるワード線ＳＷＬ２の選択動作が完了し、次いで新
しいＳＲＡＭワード線ＳＷＬ３が時刻ｔｓ３１において
選択状態とされる。ＳＲＡＭアレイにおけるワード線Ｓ
ＷＬの選択／非選択は信号ＣＳに従って実行される。Ｓ
ＲＡＭは高速で動作することができ、ＤＲＡＭにおける
高速モードよりも高速で動作することができる。

【０１３９】一方ＤＲＡＭアレイにおいては、時刻ｔ
５′において、新たなコラム選択線ＣＳＬ３が選択状態
とされ、これに応じてローカルＩＯ線対ＬＩＯおよびグ
ローバルＩＯ線対ＧＩＯ上の電位が変化する。時刻ｔ
７′においてデータ転送指示信号φＴＤＳが発生され、
ＤＲＡＭビット線対ＤＢＬ３上のデータがＳＲＡＭビッ
ト線対ＳＢＬ上へ伝達される。

【０１４０】時刻ｔ８においてＤＲＡＭワード線ＤＳＬ
が非選択状態となり、データ転送サイクルが完了し、Ｄ
ＲＡＭアレイはスタンバイ状態に復帰する。

【０１４１】ＳＲＡＭアレイにおいては時刻ｔｓ３２に
おいてＳＲＡＭワード線ＳＷＬ３の電位が“Ｌ”の電位
に立ち下がり、ＳＲＡＭビット線対ＳＢＬの電位もプリ
チャージ電位に復帰する。ここで、ＳＲＡＭビット線対
ＳＢＬの電位がスタンバイ時には中間電位にプリチャー
ジされる状態が示される。

【０１４２】前述のごとく、ＤＲＡＭコラムデコーダ１
５（図１または図５参照）は列ブロック１２それぞれに
おいて１本のコラム選択線ＣＳＬを選択している。１本
のコラム選択線ＣＳＬは２対のＤＲＡＭビット線対ＤＢ
Ｌを選択する。ＤＲＡＭアレイからＳＲＡＭアレイへの
データ転送は各列ブロック並列に行なわれる。したがっ
て、図１、図５に示す構成においては、１６ビットのデ
ータが一括して転送される。データ転送を複数回繰返す
ことにより、１６ビット、３２ビット、４８ビットと転
送データ量を増加することができる。

【０１４３】したがって、この半導体記憶装置をキャッ
シュメモリとして用いた場合、適切なブロックサイズを
容易に設定することができる。この場合、ブロックサイ
ズが大きくなったとしても、双方向転送ゲートの長さは
最小単位（１回のデータ転送により転送されるデータ
量）に応じて決定され、その幅は広くならず、チップ占
有面積が増大することはない。

【０１４４】また上述のように１６ビットのデータが一
括して転送されるのは、ＤＲＡＭアレイにおいて列ブロ
ックが８個設けられており、列ブロック各々から２対の
ＤＲＡＭビット線対が選択される構成の場合である。一
括して転送されるデータのビット数はこのＤＲＡＭ列ブ
ロックの数または同時に選択されるＤＲＡＭビット線対
の数に応じて変化する。

【０１４５】図１１に示すように、ほぼ時刻ｔ８におい
てＤＲＡＭワード線の駆動信号ＤＷＬが不活性状態とな
ると、応じてデータ転送指示信号φＴＤＳも“Ｌ”に立
ち下がる。時刻ｔ８の時点でローカルＩＯ線対ＬＩＯと
ＳＲＡＭビット線対ＳＢＬとは非接続状態となり、ＤＲ
ＡＭアレイとＳＲＡＭアレイとは電気的に切離される。
ＤＲＡＭ部とＳＲＡＭ部とは独立した動作を実行するこ
とができる。したがって、時刻ｔ８の時点からＲＡＳプ
リチャージ期間が経過するまではＤＲＡＭ部へはアクセ
スすることはできないがＳＲＡＭアレイ部へは時刻ｔｓ
３２以降外部からアクセスすることができる。これによ
り、ＤＲＡＭアレイから大量のデータを高速でＳＲＡＭ
アレイへ転送し、この転送データを外部から高速でアク
セスすることができる。したがって、たとえばキャッシ
ュミス時に転送されるデータを、データ転送完了後即座
にＳＲＡＭアレイから読出すこともできる。

【０１４６】１回のＤＲＡＭからＳＲＡＭへのデータ転
送サイクル時において転送されるデータの量はＤＲＡＭ
アレイを高速モードで何回アクセスするかにより決定さ
れる。外部から全体として転送されるデータの量を制御
することができる。

【０１４７】すなわち、選択された１行に対する列アド
レス（ＤＲＡＭ列アドレス）を変化させることにより複
数のデータブロックをＤＲＡＭアレイからＳＲＡＭアレ
イへ転送することができ、等価的にブロックサイズを可
変とすることができる。

【０１４８】図１２はＤＲＡＭアレイからＳＲＡＭアレ
イへのデータ転送動作を模式的に示す図である。以下、
図１２を参照してデータ転送動作について説明する。

【０１４９】図１２（Ａ）において、まずＤＲＡＭアレ
イにおいてＤＲＡＭワード線ＤＷＬ１が選択状態とされ
る。データブロックＤ１は１回の転送動作により転送さ
れる複数ビットのメモリセルを含む（上述の実施例にお
いては１６ビット）。ＳＲＡＭアレイにおいて、このと
き、同時にＳＲＡＭワード線が選択状態とされていても
よく、ＤＲＡＭからＳＲＡＭアレイへの転送動作前に選
択動作が完了していればよい。

【０１５０】図１２（Ｂ）において、ＤＲＡＭアレイに
おけるＤＲＡＭワード線ＤＷＬ１に含まれるデータブロ
ックＤ１が双方向転送ゲートＢＴＧを介してＳＲＡＭア
レイのＳＲＡＭワード線ＳＷＬ１のメモリセルへ伝達さ
れる。

【０１５１】図１２（Ｃ）において、データブロックＤ
１が非選択状態となり、またＳＲＡＭアレイにおいて、
次のワード線ＳＷＬ２が選択状態とされる。この状態に
おいて、双方向転送ゲートＢＴＧを介して高速モードで
選択されたＤＲＡＭワード線ＤＷＬ１上の次のデータブ
ロックＤ２がＳＲＡＭワード線ＳＷＬ２のメモリセルへ
伝達される。この後、データブロックＤ２が非選択状態
とされ、またＳＲＡＭワード線ＳＷＬ２が非選択状態と
される。

【０１５２】図１２（Ｄ）において、再び高速モードに
よりＤＲＡＭワード線ＤＷＬ１上の次のデータブロック
Ｄ３が選択され、またこれと平行してＳＲＡＭアレイに
おいて別のＳＲＡＭワード線ＳＷＬ３が選択状態とされ
る。双方向転送ゲートＢＴＧを介してデータブロックＤ
３がＳＲＡＭワード線ＳＷＬ３のメモリセルへ伝達され
る。

【０１５３】上述のようにＤＲＡＭの高速モードを利用
して高速で大量のデータをＳＲＡＭへ転送することがで
きる。この構成を利用することにより、キャッシュメモ
リにおいては、ブロックサイズを大きくすることにより
キャッシュヒット率を高くすることができ、効率的なキ
ャッシュメモリを構築することができる。また、ＤＲＡ
ＭからＳＲＡＭへ高速で大量のデータを転送することに
より、必要とされるデータは高速でアクセスすることの
できるＳＲＡＭに常時格納することができ、グラフィッ
ク処理用途などにおいて高速処理動作が必要とされる分
野においても画像処理用のメモリとしてこの半導体記憶
装置を利用することができる。

【０１５４】図１３はＳＲＡＭアレイからＤＲＡＭアレ
イへのデータ転送動作を示す信号波形図である。図１３
に示す動作波形図は図１１に示す動作波形図と、データ
転送指示信号φＴＤＳに代えてデータ転送指示信号φＴ
ＳＤが発生されていることおよびデータの転送方向がＳ
ＲＡＭアレイからＤＲＡＭアレイであり、ＤＲＡＭビッ
ト線対ＤＢＬの電位がＳＲＡＭアレイから伝達されたデ
ータに応じて変化する点が異なっているだけである。し
たがって同様の動作が行なわれ、複数のデータブロック
をＳＲＡＭアレイからＤＲＡＭアレイへＤＲＡＭの高速
モードを利用して伝達することができる。このようなＳ
ＲＡＭアレイからＤＲＡＭアレイへのデータ転送は、た
とえばキャッシュメモリにおけるキャッシュミス時に必
要とされるコピーバック動作において行なわれる。ブロ
ックサイズが大きくても、高速でデータをＳＲＡＭアレ
イからＤＲＡＭアレイへ転送することができる。

【０１５５】図１４は、ＳＲＡＭアレイからＤＲＡＭア
レイへのデータ転送動作を模式的に示す図である。この
図１４に示すデータ転送動作は図１２に示すものとデー
タの流れる方向が異なっているだけであり、ＳＲＡＭア
レイにおいて選択されたワード線に接続されるメモリセ
ルのデータが１つのブロックとしてＤＲＡＭアレイにお
いて高速モードで選択されたブロックへ順次伝達され
る。

【０１５６】たとえばブロックサイズがＤＲＡＭアレイ
の１行のメモリセルの数と同じである場合を考える。従
来の構成であれば、ＳＲＡＭアレイの１行に接続される
メモリセルの数はＤＲＡＭアレイの１行に接続されるメ
モリセルの数と等しくされる。しかしながら本発明の構
成に従えば、ＳＲＡＭアレイの複数行に接続されるメモ
リセルをＤＲＡＭアレイにおける１行のメモリセルに対
応させることができる。したがって、この半導体記憶装
置を収納するパッケージの形状に応じてＤＲＡＭアレイ
のレイアウトが変更された場合においても容易にＳＲＡ
Ｍアレイの形状を調節することができ、チップ上におけ
るレイアウトが容易となる。またこのようにＳＲＡＭア
レイの複数行にわたって１つのブロックサイズのデータ
が与えられる構成の場合、ブロックサイズが大きくて
も、データ転送に必要とされる領域は大きくなく、チッ
プ占有面積を小さくすることができる。

【０１５７】図１５はデータ転送を行なう際の外部制御
信号の状態を示す図である。図１５に示す外部制御信号
は図１または図５に示されるものと同様である。ＳＲＡ
Ｍアレイのイネーブル／ディスエーブルは信号ＣＳ＃に
より決定される。ＤＲＡＭアレイのイネーブル／ディス
エーブルは信号ＲＡＳ＃により決定される。データ転送
を行なうか否かは転送制御信号ＤＴ＃により決定され
る。信号ＣＳ＃の立ち下がりよりも先に信号ＤＴ＃が
“Ｌ”に立ち下がっており、また同様に信号ＣＡＳ＃の
立ち下がり時において信号ＤＴ＃が“Ｌ”であれば、Ｄ
ＲＡＭアレイとＳＲＡＭアレイとの間のデータ転送が指
定される。この場合、ＳＲＡＭコラムデコーダの動作が
禁止状態とされ、またＤＲＡＭにおいても最終のメモリ
セルを選択するためのビットデコーダ（図４（Ａ）参
照）の動作が禁止される。データ転送時には転送制御信
号ＤＴ＃の立ち上がりに応答して内部において信号φＴ
ＤＳまたはφＴＳＤが発生される。データ転送指示信号
φＴＤＳおよびφＴＳＤのいずれが発生されるかは書込
制御信号ＷＥ＃により決定される。書込イネーブル信号
ＷＥ＃のいずれの論理レベルがデータ転送指示信号φＴ
ＤＳおよびφＴＳＤのいずれを指定するかは任意に決定
される。

【０１５８】ＳＲＡＭアレイ部においては、信号ＣＳ＃
の立ち下がりに応答して外部アドレス信号Ａｃが有効と
されて内部アドレス信号が発生される。ＤＲＡＭアレイ
部においては、信号ＲＡＳ＃の立ち下がりにおいてアド
レス信号Ａａが行アドレス信号として取込まれて内部行
アドレス信号が発生される。同様、ＤＲＡＭ部におい
て、信号ＣＡＳ＃の立ち下がりに応答してアドレス信号
Ａａが列アドレス信号として取込まれ、内部列アドレス
信号が発生される。したがって、信号ＣＳ＃およびＣＡ
Ｓ＃をデータ転送時にはほぼ同様のタイミングで“Ｌ”
に立ち下げ、かつトグルすることにより、ＤＲＡＭアレ
イにおけるページモードなどの高速モードに従う列選択
動作とＳＲＡＭアレイにおけるワード線選択動作とを平
行して実行することができる。このデータ転送動作時に
おいては信号ＲＡＳ＃は“Ｌ”の活性状態に維持され
る。データ転送サイクルの終了は信号ＲＡＳ＃を“Ｈ”
に立ち上げるかまたは転送指示信号ＤＴ＃を信号ＣＳ＃
およびＣＡＳ＃立ち下がり時において“Ｈ”に設定する
ことにより実現される。信号ＤＴ＃が“Ｈ”に維持され
ている場合には、信号ＣＳ＃、ＲＡＳ＃、ＣＡＳ＃およ
びＷＥ＃に従ってＳＲＡＭアレイまたはＤＲＡＭアレイ
へのアクセスが実行される。

【０１５９】上述のような外部制御信号の条件設定によ
り１つの転送サイクルにおいて転送されるデータの量を
外部から設定することができる。 「実施例２」実施例１に示す半導体記憶装置において
は、信号ＣＳ＃、信号ＲＡＳ＃、ＣＡＳ＃およびＷＥ＃
が外部から与えられている。信号におけるスキューなど
が生じた場合、タイミングマージンの条件が厳しくなる
ことが考えられる。そこで、クロック信号に従って外部
制御信号を取込み各種内部動作を実行する構成が考えら
れる。

【０１６０】図１６はこの発明の第２の実施例である半
導体記憶装置の全体の構成を示す図である。図１６にお
いて、半導体記憶装置は、ＤＲＡＭ部１００と、ＳＲＡ
Ｍ部２００とを含む。ＤＲＡＭ部１００は、４Ｍビット
のＤＲＡＭアレイ１０１と、与えられたＤＲＡＭ用内部
行アドレス信号をデコードし、ＤＲＡＭアレイ１０１か
ら４行を選択するＤＲＡＭロウデコーダブロック１０２
と、与えられたＤＲＡＭ用内部列アドレス信号をデコー
ドして、通常動作モード（ＤＲＡＭアレイへのアクセ
ス）時には、この選択された４行からそれぞれ１列ずつ
を選択するＤＲＡＭコラムデコーダブロック１０３と、
選択されたＤＲＡＭ行に接続されるメモリセルのデータ
を検知し増幅するＤＲＡＭセンスアンプＤＳＡと、ＤＲ
ＡＭコラムデコーダブロック１０３からの列選択信号に
応答して、データ転送モード時においてＤＲＡＭアレイ
１０１から選択行において１６ビットを選択し、かつア
レイアクセスモード（ＤＲＡＭアレイへのアクセス動作
時）においては、ＤＲＡＭアレイ１０１の選択行におい
て４ビットのメモリセルを選択する選択ゲートＳＧとを
含む。ＤＲＡＭセンスアンプＤＳＡとＤＲＡＭ選択ゲー
トＳＧとは１つのブロック１０４により示される。ＤＲ
ＡＭアレイ１０１は、各々が１Ｍビットの記憶容量を備
える４面のＤＲＡＭメモリプレインを含む。

【０１６１】ＳＲＡＭ部２００は、１６Ｋビットの容量
を有するＳＲＡＭアレイ２０１と、ＳＲＡＭ用内部行ア
ドレス信号をデコードし、ＳＲＡＭアレイ２０１から４
行を選択するＳＲＡＭロウデコーダブロック２０２と、
ＳＲＡＭ用内部列アドレス信号をデコードして、選択さ
れた４行それぞれから１ビットを選択して内部データバ
ス２５１へ接続するＳＲＡＭコラムデコーダブロック
と、データ読出時において選択されたＳＲＡＭセルの情
報を検知し増幅するＳＲＡＭセンスアンプとを含む。Ｓ
ＲＡＭコラムデコーダおよびＳＲＡＭセンスアンプは１
つのブロック２０３により示される。ＳＲＡＭアレイ２
０１は各々が４Ｋビットの容量を有する４枚のメモリプ
レインを含む。各メモリプレインにおいて１行が選択さ
れる。この構成はＤＲＡＭアレイ１０１においても同様
である。

【０１６２】ＤＲＡＭ部１００とＳＲＡＭ部２００との
間に双方向転送ゲート回路２１０が設けられる。ＤＲＡ
Ｍアレイへの直接アクセス動作時においては、ＤＲＡＭ
部１００へのデータの入出力が内部共通データバス２５
１を介して行なわれる。このため共通データバス２５１
は双方向転送ゲート回路２１０に結合されるように示さ
れる。

【０１６３】半導体記憶装置はさらに、外部から与えら
れる制御信号Ｇ＃、Ｗ＃、Ｅ＃、ＣＨ＃、ＣＩ＃、ＲＥ
Ｆ＃およびＣＲ＃を受けて内部制御信号Ｇ、Ｗ、Ｅ、Ｃ
Ｈ、ＣＩ、ＲＥＦおよびＣＲを発生する制御クロックバ
ッファ２５０と、ＤＲＡＭ用の内部アドレス信号ｉｎｔ
−ＡａおよびＳＲＡＭ用の内部アドレス信号ｉｎｔ−Ａ
ｃを発生するアドレスバッファ２５２と、外部から与え
られるクロック信号Ｋをバッファ処理するクロックバッ
ファ２５４を含む。

【０１６４】制御クロックバッファ２５０は、クロック
バッファ２５４からの内部クロックの立ち上がりに応答
して与えられた制御信号を取込み内部制御信号を発生す
る。クロックバッファ２５４からの内部クロックはまた
アドレスバッファ２５２へも与えられる。アドレスバッ
ファ２５２は、クロックバッファ２５４からの内部クロ
ックＫの立ち上がりエッジで内部チップイネーブル信号
Ｅが活性状態のときに与えられたアドレス信号Ａａおよ
びＡｃを取込み内部アドレス信号ｉｎｔ−Ａａおよびｉ
ｎｔ−Ａｃを発生する。

【０１６５】信号ＣＩ＃はＳＲＡＭアレイへのアクセス
禁止を示すキャッシュ禁止信号であり、キャッシュ禁止
信号ＣＩ＃が“Ｌ”に設定されると、ＳＲＡＭアレイへ
のアクセスが禁止され、ＤＲＡＭアレイへの直接アクセ
ス（アレイアクセス）が可能になる。信号Ｗ＃はデータ
書込モードを示す信号である。信号Ｅ＃はこの半導体記
憶装置が選択状態とされたことを示すチップセレクト信
号である。信号ＣＲ＃は、この半導体記憶装置にオプシ
ョンとして設けられる特殊モードを指定するためのコマ
ンドレジスタ指示信号である。コマンドレジスタ指示信
号ＣＲ＃が“Ｌ”のときに、コマンドレジスタ２７０内
に所定のデータが書込まれ、特殊モードの設定（レジス
タの選択）が行なわれる。

【０１６６】信号ＣＨ＃はキャッシュヒットを示す信号
である。キャッシュヒット信号ＣＨ＃が“Ｌ”にあれ
ば、ＳＲＡＭアレイ（キャッシュ）へアクセスすること
ができる。信号Ｇ＃はデータ出力モードを示す信号であ
る。この信号Ｇ＃はクロック信号Ｋと非同期で与えられ
る。

【０１６７】信号ＲＥＦ＃は、ＤＲＡＭアレイ１０１に
おけるリフレッシュを指示する信号である。リフレッシ
ュ指示信号ＲＥＦ＃が“Ｌ”となると、そのサイクルに
おいて内部でＤＲＡＭアレイ１０１のオートリフレッシ
ュが実行される。

【０１６８】半導体記憶装置はさらに、ＤＲＡＭアレイ
１０１のメモリセルのリフレッシュを行なうためのリフ
レッシュ回路２９０を含む。リフレッシュ回路２９０
は、内部リフレッシュ指示信号ＲＥＦに応答して活性化
され、ＤＲＡＭアレイ１０１のリフレッシュアドレスを
発生するカウンタ回路２９３と、内部リフレッシュ指示
信号ＲＥＦに応答して起動されるリフレッシュ制御回路
２９２と、リフレッシュ制御回路２９２からの切換信号
ＭＵＸにより、カウンタ回路２５３からのリフレッシュ
アドレスとアドレスバッファ２５２からの内部行アドレ
ス信号のいずれか一方をＤＲＡＭロウデコーダブロック
１０２へ与えるアドレスマルチプレクス回路２５８を含
む。リフレッシュ回路２９０はさらにリフレッシュ指示
信号ＲＥＦに応答してリフレッシュが指示されたことを
検出し、リフレッシュ要求をリフレッシュ制御回路２９
２へ与えるオートリフレッシュモード検出回路２９１を
含む。

【０１６９】半導体記憶装置はさらに、内部制御信号
Ｅ，ＣＨ，ＣＩおよびＲＥＦに応答してＤＲＡＭ部１０
０を駆動するために必要とされる各種制御信号を発生す
るＤＲＡＭアレイ駆動回路２６０と、内部制御信号Ｅ，
ＣＨおよびＣＩに応答して双方向転送ゲート制御回路２
１０の転送動作を制御する信号を発生する転送ゲート制
御回路２６２と、内部チップセレクト信号Ｅに応答して
ＳＲＡＭ部２００を駆動するために必要とされる各種制
御信号を発生するＳＲＡＭアレイ駆動回路２６４を含
む。

【０１７０】半導体記憶装置はさらに、内部制御信号Ｃ
Ｒに応答して活性化され、外部から与えられるライトイ
ネーブル信号Ｗ＃とコマンドアドレスＡｒに応答してこ
の半導体記憶装置の動作モードを指定するためのコマン
ドＣＭを記憶するコマンドレジスタ２７０と、内部制御
信号Ｇ，Ｅ，ＣＨ，ＣＩおよびＷと特殊モードコマンド
ＣＭに従ってデータの入出力を制御するデータ入出力制
御回路２７２と、データ入出力制御回路２７２の制御の
下に、共通データバス２５１と装置外部との間でのデー
タの入出力を行なうための入出力バッファおよび出力レ
ジスタを含む入出力回路２７４を含む。入出力回路２７
４に出力レジスタが設けられているのは、この半導体記
憶装置の特殊モードであるラッチ出力モード、レジスタ
出力モードなどのデータ出力タイミングを用途に応じて
変更する動作モードを実現するためである。

【０１７１】コマンドレジスタ２７０はまた、データ入
出力ピンの配置をも決定する。図１６においては、デー
タ入力およびデータ出力が共通のピン端子を介して行な
われる状態が示される。残りのデータ入出力ピンＭ０〜
Ｍ３はデータ入力に対するマスクをかけるための信号を
受ける。マスクピンＭ０〜Ｍ３のうちのいずれかが活性
状態となると、対応のデータ入出力端子ＤＱ０〜ＤＱ３
に対しデータの書込に対するマスクがかけられる。

【０１７２】ＳＲＡＭアレイ２０１およびＤＲＡＭアレ
イ１０１は、それぞれ４つのメモリプレインを含んでい
るものの、各メモリプレインの構成は先の実施例１にお
いて説明したものと同様である。また双方向転送ゲート
回路の構成も同様である。図１６に示す半導体記憶装置
が先の実施例１の構成と異なっているのは内部制御信号
の発生タイミングが外部クロック信号Ｋにより決定され
ることである。行なわれる動作は実施例１に示すものと
同様である。ＤＲＡＭアレイ駆動回路２６０、転送ゲー
ト制御回路２６２およびＳＲＡＭアレイ駆動回路２６４
へ与えられる制御信号が異なり、応じてそのデコードを
行なうための回路構成が異なるだけである。

【０１７３】リフレッシュ回路２９０に関連して、マル
チプレクス回路２５８は、リフレッシュ制御回路２９２
からの切換制御信号ＭＵＸに応答してカウンタ回路２９
３からのリフレッシュ行アドレスを選択してＤＲＡＭロ
ウデコーダブロック１０２へ与える。内部リフレッシュ
指示信号ＲＥＦはまた、ＤＲＡＭアレイ駆動回路２６０
へも与えられる。ＤＲＡＭアレイ駆動回路２６０は内部
リフレッシュ指示信号ＲＥＦが与えられたとき活性状態
となり、ＤＲＡＭアレイ１００における行選択に関連す
る動作を実行する（リフレッシュ動作時において）。

【０１７４】リフレッシュ制御回路２９２は、リフレッ
シュ指示信号ＲＥＦが与えられるたびごとにリフレッシ
ュ完了時にカウンタ回路２９３のカウント値を１増分す
る。リフレッシュ制御回路２９２は、また、リフレッシ
ュ完了時には切換制御信号ＭＵＸを不活性状態とする。
マルチプレクス回路２５８はこれにより、アドレスバッ
ファ回路２５２からのＤＲＡＭ用内部アドレス信号ｉｎ
ｔ−Ａａを選択してＤＲＡＭロウデコーダ１０２へ伝達
する。

【０１７５】図１７はアドレス分配の形態を示す図であ
る。図１７に示す構成においては、ＳＲＡＭコラムデコ
ーダ２２がまたＤＲＡＭアレイアクセス時においてメモ
リビットを選択するために利用される。ＤＲＡＭアレイ
へのアクセスは、ＳＲＡＭアレイのビット線対ＳＢＬま
たは双方向転送ゲート回路２１０を介して実行される。

【０１７６】図１７において、ＤＲＡＭアドレスバッフ
ァ２５２ａは、外部からのＤＲＡＭ用アドレス信号Ａａ
０〜Ａａ９を受け内部アドレス信号ｉｎｔ．Ａａを発生
する。ＤＲＡＭロウデコーダ１４は、内部アドレス信号
ｉｎｔ．Ａａのうち内部行アドレス信号をデコードし、
ＤＲＡＭアレイからワード線を選択するためのワード線
駆動信号ＤＷＬを発生する。

【０１７７】ＤＲＡＭコラムデコーダ１５は、ＤＲＡＭ
アドレスバッファ２５２ａからの外部列アドレス信号の
一部を受け、ＤＲＡＭアレイからコラム選択線を選択す
るための信号ＣＳＬを発生する。ＤＲＡＭアドレスバッ
ファ２５２ａからの内部列アドレス信号の残りの一部は
マルチプレクサ３０へ与えられる。マルチプレクサ３０
は、キャッシュヒット指示信号ＣＨとＤＲＡＭアレイア
クセス指示信号ＣＩとに応答してＤＲＡＭアドレスバッ
ファ２５２ａからの内部列アドレスの一部とＳＲＡＭア
ドレスバッファ２５２ｂからの内部列アドレス信号のい
ずれか一方を通過させる。信号ＣＨおよびＣＩは後にま
た説明するが、キャッシュヒット指示信号ＣＨが発生さ
れた場合、ＳＲＡＭアレイへのアクセスが許可され、Ｄ
ＲＡＭアレイへのアクセスによる外部データの書込およ
び読出が禁止される。ＤＲＡＭアレイアクセス指示信号
（キャッシュ禁止信号）ＣＩが発生された場合、ＤＲＡ
Ｍアレイへの外部からのアクセスすなわち外部データの
書込および読出が許可される。

【０１７８】マルチプレクサ３０の出力はＳＲＡＭコラ
ムデコーダ２２に与えられる。ＳＲＡＭアドレスバッフ
ァ２５２ｂの内部行アドレス信号はＳＲＡＭロウデコー
ダ２１へ与えられる。ＳＲＡＭロウデコーダ２１はこの
与えられた行アドレス信号をデコードし、ＳＲＡＭアレ
イにおけるワード線を選択状態とするためのＳＲＡＭワ
ード線駆動信号ＳＷＬを発生する。ＳＲＡＭコラムデコ
ーダ２２から列選択信号ＣＤが発生される。このＳＲＡ
Ｍコラムデコーダ２２から発生される列選択信号ＣＤ
は、ＳＲＡＭアレイにおける列選択信号の機能を備える
とともに、ＤＲＡＭアレイにおけるメモリセルを選択す
るための信号としても機能する。

【０１７９】マルチプレクサ３０は、信号ＣＨが発生さ
れた場合、ＳＲＡＭアドレスバッファ２５２ｂからの内
部列アドレス信号を選択してＳＲＡＭコラムデコーダ２
２へ伝達する。ＤＲＡＭアレイアクセス指示信号（キャ
ッシュ禁止信号）ＣＩが発生された場合、ＤＲＡＭアド
レスバッファ２５２ａからの内部アドレス信号をマルチ
プレクサ３０は選択し、ＳＲＡＭコラムデコーダ２２へ
伝達する。

【０１８０】図１８は、この図１６に示す半導体記憶装
置の外部制御信号の状態と行なわれる動作との対応関係
を一覧にして示す図である。この半導体記憶装置の動作
モードは外部制御信号Ｅ＃、ＣＨ＃、ＣＩ＃、ＣＲ＃、
Ｗ＃およびＲＥＦ＃の外部クロック信号Ｋの立ち上がり
時における状態の組合せにより決定される。図１８にお
いて、“Ｈ”は高レベルの信号電位を示し、“Ｌ”は低
レベルの信号電位を示し“Ｘ”は任意（ドントケア状
態）を示す。図１８に示すように、半導体記憶装置の動
作モードとしては、この半導体記憶装置を待機状態にす
るスタンバイモード、ＤＲＡＭアレイのオートリフレッ
シュを行なうアレイリフレッシュモード、ＣＰＵ（中央
演算処理装置）とキャッシュ（ＳＲＡＭ）との間のデー
タの転送モード、ＣＰＵとアレイとの間のデータの転送
モード、キャッシュ（ＳＲＡＭ）とアレイ（ＤＲＡＭ）
との間のデータのブロック転送モードＩおよびＩＩ、コ
マンドレジスタへの特殊モードの設定モード（この特殊
モードの設定はＣＰＵにより実行される）がある。ライ
トイネーブル信号Ｗ＃がＣＰＵとコマンドレジスタとの
間のデータ転送時において“Ｈ”／“Ｌ”として示され
ているのは、この動作モードにおいては、ライトイネー
ブル信号Ｗ＃が“Ｈ”または“Ｌ”に設定され、この
“Ｈ”および“Ｌ”いずれの状態もある特殊モードを指
定するのに用いられることを示す。

【０１８１】本発明においては、この図１８に示す動作
モードのうちキャッシュとアレイ間の転送モードＩおよ
びＩＩを利用する。

【０１８２】本発明においては、ＳＲＡＭアレイとＤＲ
ＡＭアレイとのデータのブロック転送が実行される。デ
ータ転送モードには、１つのデータブロックのみの転
送、および複数のデータブロックの転送がある。ＳＲＡ
ＭアレイとＤＲＡＭアレイとの間のデータ転送は信号Ｅ
＃を“Ｌ”とし、信号ＣＨ＃を“Ｈ”と設定することに
より指定される。

【０１８３】具体的に説明すると、信号Ｅ＃を“Ｌ”と
し、信号ＣＨ＃、ＣＩ＃、ＣＲ＃、Ｗ＃およびＲＥＦ＃
をすべて“Ｈ”に設定するとＤＲＡＭアレイからＳＲＡ
Ｍアレイ（キャッシュ）への１つのデータブロックの転
送が実行される。信号Ｅ＃およびＷ＃を“Ｌ”に設定
し、信号ＣＨ＃、ＣＩ＃、ＧＲ＃およびＲＥＦ＃を
“Ｈ”に設定すれば、ＳＲＡＭ（キャッシュ）からＤＲ
ＡＭアレイ（アレイ）へ１つのブロックのデータの転送
が実行される。この状態においては、ＤＲＡＭ部におい
ては、行および列が時分割的に内部に取込まれ、行およ
び列の選択動作が実行される。

【０１８４】複数のブロックを順次選択する場合には、
信号Ｅ＃およびＣＩ＃およびＣＲ＃を“Ｌ”に設定し、
信号ＣＨ＃、Ｗ＃およびＲＥＦ＃を“Ｈ”に設定する。
この状態において、ＳＲＡＭアレイにおいて新たにワー
ド線が選択状態とされ、一方ＤＲＡＭアレイ部において
は列アドレス信号の取込みが行なわれ、新たな列選択動
作が実行されて、ＤＲＡＭアレイからＳＲＡＭアレイへ
のデータの転送が行なわれる。信号Ｅ＃、ＣＩ＃、ＣＲ
＃およびＷ＃を“Ｌ”、信号ＣＨ＃およびＲＥＦ＃を
“Ｈ”に設定すると、ＤＲＡＭアレイにおいては、列ア
ドレス信号のみの取込みが行なわれ、選択された行に接
続される別のデータブロックが選択され、ＳＲＡＭアレ
イからＤＲＡＭアレイへのデータ転送が実行される。す
なわち、図１８に示す表において、キャッシュ−アレイ
ＩＩは、キャッシュ−アレイＩを実行した後、ＤＲＡＭ
においては列アドレス信号のみを取込み、ＳＲＡＭアレ
イにおいては新たにワード線を取込む動作を実行するた
めに用いられる。

【０１８５】図１９はこのＳＲＡＭアレイとＤＲＡＭア
レイとの間のデータ転送時の外部制御信号の状態を示す
波形図である。次に図１９を参照して、外部制御信号に
よるデータ転送動作の制御について説明する。

【０１８６】時刻Ｔ１の外部クロック信号Ｋの立ち上が
り時点において、信号Ｅ＃を“Ｌ”に設定し、信号ＣＨ
＃、ＣＩ＃およびＣＲ＃を“Ｈ”に設定する。これによ
りＳＲＡＭアレイとＤＲＡＭアレイとのデータ転送が指
定される。いずれの方向におけるデータ転送が実行され
るかは信号Ｗ＃を“Ｌ”および“Ｈ”のいずれに設定す
るかにより決定される。信号Ｗ＃が“Ｈ”にあれば、Ｄ
ＲＡＭアレイからＳＲＡＭアレイへのデータ転送が行な
われ、信号Ｗ＃が“Ｌ”にあればＳＲＡＭアレイ（キャ
ッシュ）からＤＲＡＭアレイ（アレイ）へのデータ転送
が実行される。

【０１８７】時刻Ｔ１における信号状態の組合せによ
り、ＳＲＡＭ用のアドレスバッファがＳＲＡＭ用アドレ
ス信号Ａｓを有効として取込み、ＳＲＡＭアレイにおけ
る行選択動作が実行される。このとき、ＳＲＡＭコラム
デコーダの動作は禁止される。一方ＤＲＡＭにおいて
は、時刻Ｔ１におけるクロック信号Ｋの立ち上がりに応
答して外部アドレス信号Ａａから内部行アドレス信号が
発生され、次の時刻のＴ２においてアドレス信号Ａａか
ら内部列アドレス信号が発生される。これによりＤＲＡ
Ｍアレイにおいて行の選択およびコラム選択線の選択動
作が実行される。この状態において、所定期間経過後に
時刻Ｔ３において再び信号Ｅ＃、ＣＩ＃、ＣＲ＃および
“Ｌ”に設定し、信号ＣＨ＃およびＲＥＦ＃を“Ｈ”に
設定する。これにより、ＳＲＡＭ部においては、再び外
部アドレス信号Ａｃに従う行選択動作が実行され、一
方、ＤＲＡＭアレイ部においては、与えられた信号を列
アドレス信号として取込み、コラム選択線の選択動作を
実行する。この場合においてもＳＲＡＭアレイとＤＲＡ
Ｍアレイのいずれの方向にデータが転送されるかは信号
Ｗ＃により決定される。以降、時刻Ｔ４、Ｔ５における
クロック信号Ｋの立ち上り時点においてそれぞれ所定の
信号状態を与えることによりＳＲＡＭアレイ部において
は行選択動作が実行され、一方、ＤＲＡＭアレイにおい
ては、行が選択状態にある限り新たなコラム選択線の選
択動作が実行される。

【０１８８】時刻Ｔ６においてクロック信号Ｋの立ち上
がり時点においてすべての信号を“Ｈ”に設定すること
によりこの半導体記憶装置はデータ転送を完了しスタン
バイ状態に復帰する。ここで時刻Ｔ１からＴ３までに
は、ＤＲＡＭアレイにおいて行選択および列選択動作が
完了し、かつデータ転送が完了するまでに必要とされる
時間の間隔をあける必要がある。ＳＲＡＭアレイは高速
で動作し、クロック信号Ｋの各サイクルでアクセスする
ことができるのに対し、ＤＲＡＭアレイはプリチャージ
動作などが必要とされ、高速でアクセスすることができ
ないためである。

【０１８９】図２０は、転送ゲート制御回路２６２を機
能的に示す図である。図２０において、転送ゲート制御
回路２６２は、内部制御信号Ｅ，ＣＩ，Ｗ，ＣＨおよび
ＣＲに応答して双方向転送ゲート回路２１０（図１およ
び図５における参照番号３、または図８における参照符
号ＢＴＧ）の転送動作を制御する信号φＴＤＳおよびφ
ＴＳＤを発生する。転送ゲート制御回路２６２は、キャ
ッシュヒット信号ＣＨが“Ｌ”の活性状態の場合転送制
御信号φＴＤＳおよびφＴＳＤを発生しない。転送ゲー
ト制御回路２６２は、チップイネーブル信号Ｅが活性状
態であり、かつキャッシュヒット信号ＣＨが不活性状態
の“Ｈ”のとき、そのときの残りの制御信号の状態の組
合せにより転送制御信号φＴＤＳまたはφＴＳＤを所定
のタイミングで発生する。

【０１９０】転送ゲート制御回路２６２へ、内部リフレ
ッシュ指示信号ＲＥＦが与えられ、この内部リフレッシ
ュ指示信号ＲＥＦが与えられたときには転送ゲート制御
回路２６２が不活性状態となる構成が付加されてもよ
い。外部からリフレッシュ指示信号ＲＥＦ＃が与えられ
るため、そのときアレイアクセス指示信号（キャッシュ
禁止信号）ＣＩが発生されないように外部仕様で設定す
れば転送ゲート制御回路２６２はリフレッシュ指示信号
ＲＥＦを特に受ける必要はない。しかしながら、ＤＲＡ
Ｍアレイにおいてリフレッシュが実行されている場合に
は確実にＳＲＡＭアレイとＤＲＡＭアレイとを電気的に
分離する必要がある。したがって、内部リフレッシュ指
示信号ＲＥＦに応答して転送ゲート制御回路２６２がデ
ィスエーブル状態とされる構成を設けておけば、リフレ
ッシュ動作時においてＳＲＡＭアレイとＤＲＡＭアレイ
とが確実に電気的に分離されることにより、誤動作する
ことなくＳＲＡＭアレイへ外部からアクセスすることが
可能となる。

【０１９１】このような転送ゲート制御回路２６２の構
成としては、キャッシュヒット信号ＣＨおよびリフレッ
シュ指示信号ＲＥＦのいずれか一方が活性状態となった
ときには転送ゲート制御回路２６２をディスエーブルす
る構成が設けられればよい。より好ましくは、チップイ
ネーブル信号Ｅが不活性状態にあるか、またはキャッシ
ュヒット信号ＣＨおよびリフレッシュ指示信号ＲＥＦの
いずれかが活性状態にあるとき転送ゲート制御回路２６
２がディスエーブル状態とされるゲート回路が設けられ
ればよい。それ以外の場合には、制御信号ＣＩ、ＣＲ、
およびＷに従って所定のタイミングでデータ転送指示信
号φＴＤＳおよびφＴＳＤが発生される。

【０１９２】図２１は、図１６に示すＤＲＡＭアレイ駆
動回路の機能的構成を示す図である。図２１において、
ＤＲＡＭアレイ駆動回路２６０は、ＤＲＡＭアレイの行
選択に関連する回路を駆動する行選択系駆動回路２６０
ａと、ＤＲＡＭアレイ１０１の列選択に関連する回路を
駆動する列選択系駆動回路２６０ｂを含む。行選択系駆
動回路２６０ａは、内部制御信号Ｅ，ＣＨ，ＣＩ，ＣＲ
およびＲＥＦに応答して各種制御信号φＥＱ，／φＳＡ
ＰＥ，φＳＡＮＥおよびＤＷＬをそれぞれ所定のタイミ
ングで発生する。このとき内部制御信号ｉｎｔ．ＲＡＳ
が発生されてもよい。ＤＲＡＭ用の行アドレス信号を取
込むためである。列選択系駆動回路２６０ｂは、制御信
号Ｅ，ＣＨ，ＣＩ，ＣＲおよびＲＥＦに応答して所定の
タイミングでＤＲＡＭコラムデコーダ１５を駆動するた
めの信号ＣＤＡ（内部制御信号ｉｎｔ．ＣＡＳに対応）
を発生する。

【０１９３】列選択系駆動回路２６０ｂは、行選択系駆
動回路２６０ａが活性状態となっており、またリフレッ
シュ指示信号ＲＥＦが不活性状態にあれば所定のタイミ
ングでコラムデコーダを活性化するための信号ＣＤＡを
発生する。列選択系駆動回路２６０ｂは、行選択系駆動
回路２６０ａが不活性状態となる場合およびリフレッシ
ュ指示信号ＲＥＦが活性状態となった場合にはディスエ
ーブル状態とされる。この状態においてはＤＲＡＭアレ
イにおける列選択動作が禁止される。行選択系駆動回路
２６０ａは、信号Ｅが活性状態にあり、半導体記憶装置
が選択状態にあることを示し、かつ信号ＣＨが不活性状
態にあり“Ｈ”にあるときに活性状態とされる。

【０１９４】また信号ＲＥＦが活性状態となった場合に
は、行選択系駆動回路２６０ａは活性状態とされる。リ
フレッシュ指示信号ＲＥＦをＤＲＡＭアレイ駆動回路２
６０へ与えておくことにより、内部リフレッシュ指示信
号ＲＥＦが活性状態となった場合において、ＤＲＡＭア
レイにおけるリフレッシュ動作をＳＲＡＭアレイのアク
セス動作と独立して実行することができる。

【０１９５】図２２は、この発明の他の実施例である半
導体記憶装置のアレイのレイアウトを示す図である。図
２２に示す半導体記憶装置は、４ＭビットのＤＲＡＭア
レイと１６ＫビットのＳＲＡＭアレイとを含む。すなわ
ち、図２２に示す半導体記憶装置は、図１または図５に
示す半導体記憶装置を４面含む。図２２において、半導
体記憶装置は各々が１Ｍビットの容量を備える４つのメ
モリマットＭＭ１，ＭＭ２，ＭＭ３およびＭＭ４を含
む。ＤＲＡＭメモリマットＭＭ１〜ＭＭ４の各々は、１
０２４行（ワード線）×５１２列（ビット線対）のメモ
リセル配置を含む。ＤＲＡＭメモリマットＭＭ１〜ＭＭ
４は、それぞれ、各々が１２８列（ビット線対）・２５
６行（ワード線）の構成を備える３２個のメモリブロッ
クＭＢに分割される。

【０１９６】１つのメモリマットＭＭ（メモリマットＭ
Ｍ１〜ＭＭ４を総称的に示す）は、行方向に４つのメモ
リブロックに分割され、列方向に８つのメモリブロック
に分割される。図２２に示すように、１Ｍビットのメモ
リマットを、図１または図５に示す半導体記憶装置のよ
うな配置と異なり、列方向に８分割および行方向に４分
割とするのは、この半導体記憶装置を矩形状のパッケー
ジに収納するためである。

【０１９７】メモリブロックＭＢの各々の列方向の中央
部に、ＤＲＡＭ用センスアンプＤＳＡと列選択ゲートＣ
ＳＧが各ＤＲＡＭビット線対ＤＢＬに対応して配置され
る。メモリブロックＭＢは、センスアンプＤＳＡと列選
択ゲートＣＳＧを中心として上側のメモリブロックＵＭ
Ｂと下側のメモリブロックＬＭＢに分割される。動作時
においては、この上下のメモリブロックＵＭＢおよびＬ
ＭＢのいずれか一方がセンスアンプＤＳＡおよび列選択
ゲートＣＳＧに接続される。センスアンプＤＳＡおよび
列選択ゲートＣＳＧに対し上下メモリブロックＵＭＢお
よびＬＭＢのいずれを接続するかは、アドレス（行アド
レス）によって決定される。このような１つのメモリブ
ロックＭＢを上下２つのメモリブロックＵＭＢおよびＬ
ＭＢに分割し、一方のみをセンスアンプＤＳＡおよび列
選択ゲートＣＳＧに接続する構成は、たとえば４Ｍビッ
ト以上のシェアードセンスアンプ構成のダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）において通常
用いられている。

【０１９８】１つのメモリマットＭＭは２つの活性化区
分ＡＳを含む。活性化区分ＡＳにおいて１本のワード線
が選択される。すなわち、図２２に示す構成において
は、図１に示す構成における１本のワード線が２つに分
割され、それぞれの活性化区分ＡＳに振分けられる。し
たがって、１つのメモリマットＭＭにおいて１本のワー
ド線が選択されることは、活性化区分ＡＳそれぞれにお
いて１本のワード線が選択されることと等価である。

【０１９９】半導体記憶装置はさらに、４つのＤＲＡＭ
メモリマットＭＭ１〜ＭＭ４各々から１本のワード線を
選択するために、４つのＤＲＡＭロウデコーダＤＲＤ
１、ＤＲＤ２、ＤＲＤ３およびＤＲＤ４を備える。ＤＲ
ＡＭロウデコーダＤＲＤ１〜ＤＲＤ４は、メモリマット
ＭＭ１お〜ＭＭ４の各々から１本のワード線を選択す
る。したがって、図２２に示す半導体記憶装置において
は、一度に４本のワード線が選択される。ＤＲＡＭロウ
デコーダＤＲＤ１は、メモリマットＭＭ１およびＭＭ２
の対応の活性化区分ＡＳから１行選択する。ＤＲＡＭロ
ウデコーダＤＲＤ２は、メモリマットＭＭ１およびＭＭ
２の図２２における下側の活性化区分ＡＳから１行を選
択する。ＤＲＡＭロウデコーダＤＲＤ３およびＤＲＤ４
は、ＤＲＡＭメモリマットＭＭ３およびＭＭ４の図２２
における上側の活性化区分ＡＳおよび下側の活性化区分
ＡＳのそれぞれから１行を選択する。

【０２００】半導体記憶装置はさらに、ＤＲＡＭメモリ
マットＭＭ１〜ＭＭ４の各列ブロックから２列（ビット
線対）を選択するためのＤＲＡＭコラムデコーダＤＣＤ
を含む。ＤＲＡＭコラムデコーダＤＣＤからの列選択信
号が、図１に示すコラム選択線ＣＳＬ上へ伝達される。
コラム選択線ＣＳＬは、上側活性化区分ＡＳと下側活性
化区分ＡＳとで共有されるように１つのメモリマットＭ
Ｍ内にわたって延在する。すなわち、図２２に示す構成
においては、ＤＲＡＭコラムデコーダＤＣＤからの列選
択信号により、１つの列ブロック（図２２に示す構成に
おいては列方向に分割された８個のメモリブロックから
なるブロック）から４列が選択される。

【０２０１】ＤＲＡＭコラムデコーダＤＣＤにより選択
された列は、それぞれ対応のグローバルＩＯ線対ＧＩＯ
へローカルＩＯ線対を介して接続される。グローバルＩ
Ｏ線対は１つの活性化区分ＡＳにおける各列ブロックに
対して２対ずつ列方向に延在するように設けられる。グ
ローバルＩＯ線対はワード線シャント領域に設けられ
る。ワード線シャント領域は、ポリシリコンワード線と
その上層に設けられたアルミニウムなどの低抵抗金属層
とを接続するための領域である。ワード線駆動信号は低
抵抗金属配線層に伝達される。これによりポリシリコン
ワード線が長くなった場合における信号伝搬遅延を低減
することを図る。

【０２０２】ＤＲＡＭコラムデコーダＤＣＤから遠方に
ある活性化区分ＡＳに対して設けられたグローバルＩＯ
線対ＧＩＯはこのＤＲＡＭコラムデコーダＤＣＤに近い
位置にある活性化区分ＡＳを通過する（接続はない）。
したがって、ＤＲＡＭコラムデコーダＤＣＤに近い位置
の活性化区分ＡＳにおいては各列ブロックに対して４対
のグローバルＩＯ線対が配設される構成となる。

【０２０３】半導体記憶装置はさらに、各々が４Ｋビッ
トの記憶容量を有するＳＲＡＭアレイブロックＳＭＡ１
〜ＳＭＡ４を含む。ＳＲＡＭアレイブロックＳＭＡ１〜
ＳＭＡ４はそれぞれ２５６行１６列に配置されたＳＲＡ
Ｍセルを含む。２つのＳＲＡＭアレイブロックに共用さ
れるように、両者の中央部にＳＲＡＭロウデコーダＳＲ
Ｄ１およびＳＲＤ２が設けられる。ＳＲＡＭロウデコー
ダＳＲＤ１は、ＳＲＡＭアレイブロックＳＭＡ１および
ＳＭＡ３により共用される。ＳＲＡＭロウデコーダＳＲ
Ｄ２は、ＳＲＡＭアレイブロックＳＭＡ２およびＳＭＡ
４により共用される。図２２に示すＳＲＡＭアレイ配置
において、ビット線はグローバルＩＯ線対ＧＩＯと直交
するように配置される。したがってＳＲＡＭビット線対
からそれぞれこのＳＲＡＭビット線対と直交する方向に
ビット線取出し線が設けられて双方向転送ゲートＢＴＧ
に接続される。

【０２０４】図２２に示す半導体記憶装置はデータの入
出力を４ビット単位で行なうために、４つの入出力バッ
ファ回路ＩＯＢ１、ＩＯＢ２、ＩＯＢ３およびＩＯＢ４
を含む。入出力バッファ回路ＩＯＢ１〜ＩＢＯ４は、そ
れぞれ共通データバス（内部データバス）ＣＤＢを介し
てＳＲＡＭ用センスアンプおよびコラムデコーダブロッ
クＳＣＤＡに接続される。ここで、図２２に示す構成に
おいては、データの入出力はＳＲＡＭ用センスアンプお
よびコラムデコーダブロックＳＣＤＡを介して行なわれ
るように示されているが、これは双方向転送ゲートＢＴ
Ｇの部分からデータの入出力を行なうように構成しても
よい。

【０２０５】動作時においては、活性化区分ＡＳそれぞ
れにおいて１本のＤＲＡＭワード線が選択される。選択
されたＤＲＡＭワード線を含む行ブロックのみが活性化
される。残りの行ブロックはプリチャージ状態を維持す
る。選択された行ブロックにおいては、選択ワード線を
含む小ブロックＵＭＢ（またはＬＭＢ）のみがＤＲＡＭ
用センスアンプＤＳＡおよび列選択ゲートＣＳＧに接続
され、他方の小メモリブロックＬＭＢ（またはＵＭＢ）
はＤＲＡＭ用センスアンプＤＳＡおよび列選択ゲートＣ
ＳＧから切離される。したがって、全体として１／８の
ビット線の活性化（充放電）が行なわれる。このような
分割動作により、ビット線の充放電に伴う消費電力を低
減することができる。また、１つのメモリブロックＭＢ
を２つの小メモリブロックＵＭＢおよびＬＭＢに分割
し、両者の中央部にＤＲＡＭセンスアンプＤＳＡを配置
することにより、ビット線の長さが短くなり、ビット線
容量Ｃｂとメモリキャパシタ容量Ｃｓとの比，Ｃｂ／Ｃ
ｓを小さくすることができ、十分な読出電圧を高速で得
ることができる。

【０２０６】各活性化区分ＡＳにおいて、行方向の４つ
の小ブロックＵＭＢ（またはＬＭＢ）においてセンス動
作が実行される。各活性化区分ＡＳにおいて、ＤＲＡＭ
コラムデコーダＤＣＤからの列選択信号により１つの列
ブロックにおいて２対のビット線が選択される。グロー
バルＩＯ線対ＧＩＯは１つのメモリマットにおける各活
性化区分ＡＳの列ブロックのメモリブロックに対し共有
されるように列方向に延在する。各活性化区分ＡＳにお
いて各列ブロックから２対のビット線が選択され対応の
２対のグローバルＩＯ線対ＧＩＯに接続される。１つの
双方向転送ゲートＢＴＧには４対のグローバルＩＯ線対
ＧＩＯが接続される。１つのメモリマットＭＭに対して
４つの双方向転送ゲートＢＴＧが設けられる。したがっ
て、１つのメモリマットＭＭからは１６対のグローバル
ＩＯ線対ＧＩＯが対応のＳＲＡＭアレイのＳＲＡＭビッ
ト線対ＳＢＬに接続される。

【０２０７】一方、ＳＲＡＭロウデコーダＳＲＤは、Ｓ
ＲＡＭ用行アドレス信号をデコードして各ＳＲＡＭアレ
イＳＭＡにおいて２５６本のＳＲＡＭワード線ＳＷＬの
うちの１本を選択する。選択されたＳＲＡＭワード線Ｓ
ＷＬに接続される１６ビットのＳＲＡＭセルがそれぞれ
対応のＳＲＡＭビット線対ＳＢＬに接続される。このＳ
ＲＡＭビット線対ＳＢＬはそれぞれ対応の双方向転送ゲ
ートＢＴＧに接続される。それにより１つのＤＲＡＭメ
モリマットＭＭと１つのＳＲＡＭアレイブロックＳＭＡ
との間で１６ビットのデータ転送を実行することができ
る。

【０２０８】図２２に示すようなアレイ配置を備える半
導体記憶装置をキャッシュ内蔵メモリとして利用すると
き、すなわちＳＲＡＭをキャッシュとし、ＤＲＡＭをメ
インメモリとしたとき、キャッシュのブロックサイズを
大きくするためには、双方向転送ゲートＢＴＧの数を増
加させる必要がある。この場合、双方向転送ゲートＢＴ
ＧおよびグローバルＩＯ線対ＧＩＯが配設される領域が
ＤＲＡＭアレイおよびＳＲＡＭアレイの配設された領域
よりもはみ出してしまうことになり、チップ利用効率が
低下する。

【０２０９】しかしながら、上述のようにＤＲＡＭの高
速モードを用いてＳＲＡＭアレイとＤＲＡＭアレイとの
間でのデータ転送を実行することにより、この双方向転
送ゲートおよびグローバルＩＯ線対ＧＩＯが配設された
領域を増加させることなくキャッシュのブロックサイズ
を大きくすることが可能となる。 「実施例３」先の実施例１および２においては、ＤＲＡ
ＭアレイとＳＲＡＭアレイとの間のデータ転送はバッフ
ァ回路を介して行なわれている。ＳＲＡＭセンスアンプ
（各ＳＲＡＭビット線対に対して設けられている）とＤ
ＲＡＭセンスアンプとの間に駆動力の差があれば、ＤＲ
ＡＭアレイからＳＲＡＭアレイまたはＳＲＡＭアレイか
らＤＲＡＭアレイへのデータ転送においてバッファ回路
を用いずにデータ転送を行なうこともできる。

【０２１０】また上述の実施例１および実施例２におい
ては、ＤＲＡＭデータとＳＲＡＭデータとが同じピン端
子を介して入出力される。しかしながら、このピン端子
を別々に設けることも可能である。

【０２１１】図２３はこの発明の第３の実施例である半
導体記憶装置の全体の構成を示す図である。図２３に示
す半導体記憶装置では、ＤＲＡＭアレイ４００へアクセ
スするためのポート（ＤＲＡＭポート）と、ＳＲＡＭア
レイ４５０へアクセスするポート（ＳＲＡＭポート）と
が別々に設けられる。ＤＲＡＭアレイ４００へのアクセ
スとＳＲＡＭアレイ４５０とのアクセスはそれぞれ独立
に実行される。

【０２１２】図２３を参照して、半導体記憶装置は、外
部から与えられるアドレス信号ＡｒをデコードしてＤＲ
ＡＭアレイ４００における行を選択するためのロウデコ
ーダ４０２とアドレス信号Ａｒをデコードし、ＤＲＡＭ
アレイ４００における列を選択する列選択信号を発生す
るＤＲＡＭコラムデコーダ４０４と、ＤＲＡＭアレイ４
００における各ビット線対の電位を検知しかつ増幅する
センスアンプと、ＤＲＡＭコラムデコーダ４０４からの
列選択信号に応答してＤＲＡＭアレイ４００における選
択列を入出力回路４０８へ接続するためのＩＯゲートを
含む。ＩＯゲートおよびセンスアンプはブロック４０６
により示される。入出力回路４０８を介してＤＲＡＭデ
ータＷＩＯの入出力が行なわれる。ＤＲＡＭ部へのアク
セス単位のビット数は任意である。ＤＲＡＭポートはさ
らに、ロウアドレスストローブ指示信号ＲＡＳ＃、コラ
ムアドレスストローブ指示信号ＣＡＳ＃、ライトイネー
ブル指示信号ＷＥ＃および転送指示信号ＤＴ＃に応答し
てＤＲＡＭの動作に必要な各種制御信号を発生するＤＲ
ＡＭ制御回路４１０を含む。

【０２１３】ＳＲＡＭポートは、アドレス信号Ａｃｘを
デコードしＳＲＡＭアレイ４５０における行を選択する
ロウデコーダ４５２と、アドレス信号Ａｃｙをデコード
し、ＳＲＡＭアレイ４５０における列を選択する信号を
発生するＳＲＡＭコラムデコーダ４５４と、ＳＲＡＭコ
ラムデコーダ４５４からの列選択信号に応答してＳＲＡ
Ｍアレイ４５０の選択列をＳＲＡＭ内部データ線４５５
へ接続するＳＲＡＭＩＯゲート４５６を含む。

【０２１４】ＳＲＡＭポートはさらに、ＳＲＡＭデータ
線４５５上に現われたデータを増幅するセンスアンプ４
５８と、入出力回路４６０からの書込データを増幅して
ＳＲＡＭ内部データ線４５５上へ内部書込データを伝達
する書込回路４６２と、データ転送指示信号ＤＴ＃、Ｓ
ＲＡＭアクセス指示信号ＣＳ＃およびＳＲＡＭライトイ
ネーブル信号ＳＷＥ＃に従ってＳＲＡＭポートの各動作
に必要な制御信号を発生するＳＲＡＭ制御回路４６４を
含む。

【０２１５】ＤＲＡＭアレイ４００とＳＲＡＭアレイ４
５０は図１および図５に示す半導体記憶装置のそれらと
同じ構成を備える。

【０２１６】半導体記憶装置はさらに、書込指示信号Ｗ
Ｅ＃とデータ転送指示信号ＤＴ＃に従ってデータ転送指
示信号φＴを発生する転送制御回路４６６と、転送指示
信号φＴに応答してＤＲＡＭアレイ４００から延びるグ
ローバルＩＯ線対ＧＩＯとＳＲＡＭアレイ４５０から延
びるＳＲＡＭビット線対ＳＢＬを接続する転送回路４６
８を含む。転送回路４６８はそれぞれグローバルＩＯ線
とＳＲＡＭビット線とを接続するスイッチングトランジ
スタ（トランスミッションゲートであってもよい）ＸＦ
Ｒを含む。転送回路４６８は、単に転送指示信号φＴに
従ってグローバルＩＯ線対ＧＩＯとＳＲＡＭビット線対
ＳＢＬとを接続するだけである。

【０２１７】図２３に示す構成においてはＳＲＡＭセン
スアンプ４５８はデータ線４５５に設けられているが、
ＳＲＡＭアレイ４５０においては各ＳＲＡＭビット線対
ＳＢＬに対してＳＲＡＭセンスアンプがさらに設けられ
ている。ＤＲＡＭアレイ４００においても、ＤＲＡＭビ
ット線対ＤＢＬに対してそれぞれＤＲＡＭセンスアンプ
が設けられている。ＤＲＡＭセンスアンプとＳＲＡＭセ
ンスアンプの駆動力に差があれば、ＤＲＡＭアレイ４０
０からＳＲＡＭアレイ４５０への一方方向のデータ転送
またはＳＲＡＭアレイ４５０からＤＲＡＭアレイ４００
への一方方向のデータ転送を行なうことができる。

【０２１８】次に簡単に動作について説明する。ＤＲＡ
ＭポートおよびＳＲＡＭポートはそれぞれ独立である。
したがってそれぞれ通常のＤＲＡＭおよびＳＲＡＭと同
様にして、信号ＲＡＳ＃、ＣＡＳ＃およびＷＥ＃により
ＤＲＡＭポートへアクセスすることができ、また信号Ｃ
Ｓ＃およびＳＷＥ＃によりＳＲＡＭポートへアクセスす
ることができる。ＤＲＡＭデータＷＩＯおよびＳＲＡＭ
データＳＩＯはそれぞれ独立に処理することができる。
このようなＤＲＡＭポートとＳＲＡＭポートとを独立に
設ける構成の場合、画像処理用途などにおいて高速でデ
ータ処理をする必要がある場合にはＳＲＡＭポートを介
してデータの入出力を行ない、データの加工にはＣＰＵ
が、ＤＲＡＭポートへアクセスして処理を実行すること
ができる。ＳＲＡＭアレイのデータを画像表示装置（Ｃ
ＲＴ等）へ表示する動作と平行してＤＲＡＭアレイに格
納されたデータの処理を実行することができる。また逆
に、ビデオカメラなどからのビデオ信号をＳＲＡＭアレ
イへ書込む動作と平行してＤＲＡＭアレイを介してＣＰ
Ｕが所望のデータ処理を行なうことができる。

【０２１９】ビデオデータをＳＲＡＭアレイからＤＲＡ
Ｍアレイへ転送するかまたはＤＲＡＭアレイからＳＲＡ
Ｍアレイへのデータの転送を行なう必要がある（データ
の加工のため）。この場合、データ転送指示信号ＤＴ＃
によりデータ転送が実行される。制御信号の状態の組合
せは先に図１に示した半導体記憶装置と同様である。制
御信号ＤＴ＃が活性状態となったとき、ＤＲＡＭアレイ
においてはブロック４０６におけるＩＯゲート（図４
（Ａ）に示すビットデコーダ接続に選択される）は不作
動状態とされ、またＳＲＡＭポートにおいてもＳＲＡＭ
ＩＯゲート４５６は不動作状態とされる。これによりデ
ータ転送時における外部からのアクセスは禁止される。
転送指示信号ＤＴ＃の立ち上がりエッジで転送指示信号
φＴが発生され、各スイッチングトランジスタＸＦＲが
導通する。この場合、データ転送はＤＲＡＭセンスアン
プとＳＲＡＭセンスアンプの駆動力の差により決定され
る一方方向にのみ行なわれる。したがって転送制御回路
４６６は単に転送指示信号ＤＴ＃に従ってのみデータ転
送指示信号を発生する。

【０２２０】転送指示信号ＤＴ＃は、出力イネーブル信
号ＯＥの機能をもあわせて備え、信号ＲＡＳ＃、ＣＡＳ
＃およびＤＴ＃のタイミング関係およびＣＳ＃およびＤ
Ｔ＃のタイミング関係にしたがってデータ転送が指示さ
れる構成が利用されてもよい。

【０２２１】図２４は図２３に示す半導体記憶装置にお
けるデータ転送動作を模式的に示す図である。以下、図
２４を参照してＤＲＡＭアレイからＳＲＡＭアレイへの
データ転送動作について簡単に説明する。

【０２２２】図２４（Ａ）において、ＤＲＡＭアレイに
おいて１行が選択される。このＤＲＡＭアレイにおいて
選択された行における１つのデータブロックＤ１が選択
され、このデータブロックＤ１のデータがグローバルＩ
Ｏ線対ＧＩＯへ接続される。一方、ＳＲＡＭアレイ４５
０において行が選択状態とされる。

【０２２３】図２４（Ｂ），（Ｃ）において、転送回路
が導通状態となり、ＤＲＡＭアレイにおけるデータブロ
ックＤ１がＳＲＡＭアレイへ伝達される。ＤＲＡＭアレ
イにおいてデータブロックＤ１を非選択状態とした後、
新たにデータブロックＤ２を選択状態とする。一方ＳＲ
ＡＭアレイにおいても、データブロックＤ１を受けた後
この対応のワード線を非選択状態とし、新たにワード線
を選択状態とする。次いで転送回路が導通し、新たなデ
ータブロックＤ２がＤＲＡＭアレイからＳＲＡＭアレイ
へ伝達される。

【０２２４】図２４（Ｄ）において、再び同様にして、
新たなデータブロックＤ３がＤＲＡＭアレイからＳＲＡ
Ｍアレイへ伝達される。

【０２２５】上述のように、ＤＲＡＭアレイにおいて、
高速モードでデータブロックを選択状態とし、このデー
タブロックの選択毎に転送回路を導通状態とすることに
より、特にデータバッファを設けることなくＤＲＡＭア
レイからＳＲＡＭアレイへデータを転送することができ
る。

【０２２６】図２５はＳＲＡＭアレイからＤＲＡＭアレ
イへのデータ転送動作を模式的に示す図である。以下簡
単に図２５を参照してデータ転送動作について説明す
る。図２５（Ａ）において、ＳＲＡＭアレイにおいてワ
ード線が選択状態とされ、またＤＲＡＭアレイにおいて
１行が選択状態とされかつ所望のブロックサイズを有す
るブロックが選択状態とされグローバルＩＯ線に接続さ
れる。

【０２２７】図２５（Ｂ）において、転送回路が導通
し、ＳＲＡＭアレイの選択行に接続されるデータブロッ
クＤ１がＤＲＡＭアレイにおいて選択されたブロックへ
伝達される。

【０２２８】図２５（Ｃ）において、ＤＲＡＭアレイに
おいて選択行を維持したまま、次のデータブロックを受
けるための列を選択状態とし、同様にＳＲＡＭアレイに
おいて、新たに選択状態とされたＳＲＡＭワード線に付
随するデータブロックＤ２がＤＲＡＭアレイへ転送され
る。

【０２２９】図２５（Ｄ）において、再び高速モードに
従ってＤＲＡＭアレイにおいて同一行の別のブロックが
選択状態とされ、またＳＲＡＭアレイにおいて、新たに
ワード線が選択状態とされ、このデータブロックＤ３が
ＤＲＡＭアレイへ転送回路を介して転送される。

【０２３０】上述のような構成の場合は、ＳＲＡＭアレ
イのセンスアンプの駆動力がＤＲＡＭアレイのセンスア
ンプの駆動力よりも大きい場合である。これによりバッ
ファ回路を設けずに、転送回路を導通状態とするだけで
ＳＲＡＭアレイからＤＲＡＭアレイへデータを転送する
ことができる。またＳＲＡＭアレイのセンスアンプ（各
ビット線対に対する）をデータ転送方向に従って活性／
非活性としてもよい。

【０２３１】上述の構成より、画像処理用途などにおい
て用いられるデュアルポートＲＡＭの構成において対応
のデータを高速で転送することができ、ＳＲＡＭポート
を介して高速でデータの入出力を行なうことができ、画
像処理用途などにおいて所望のデータブロックを処理用
途に応じて高速で入出力することが可能となる。

【０２３２】また図２３に示すデュアルポートＲＡＭの
構成でなく、シングルポートＲＡＭ（図１、図５等参
照）であっても、ＳＲＡＭアレイとＤＲＡＭアレイとの
間で高速で大量のデータを転送することができるため、
ＳＲＡＭアレイのみアクセスして高速で画像データの処
理などを実行することができ、先の実施例１および実施
例２に示す半導体記憶装置はキャッシュシステムにおい
てのみ用いられるものでなく、画像処理用途において用
いられてもよい。

【０２３３】さらに、上述の実施例１、実施例２および
実施例３においては、ＤＲＡＭアレイとＳＲＡＭアレイ
との間でのデータ転送が行なわれている。この場合ＤＲ
ＡＭアレイとＥＥＰＲＯＭ（電気的に書込消去可能なメ
モリ）とを用い、ＤＲＡＭアレイの高速モードを利用し
てＤＲＡＭアレイとＥＥＰＲＯＭアレイとの間でのデー
タ転送を行なえば、高速でＤＲＡＭアレイの格納データ
をＥＥＰＲＯＭアレイへ待避させることができ、データ
保持性能に優れた不揮発性ＲＡＭを実現することができ
る。

【０２３４】

【発明の効果】以上のように、この発明によれば、ＤＲ
ＡＭの高速モードを用いてデータ転送を行なうように構
成したため、高速で大量のデータを転送することが可能
となる。

【０２３５】この発明に従えば、第１のメモリセルアレ
イと第２のメモリセルアレイとの間のデータ転送を、第
１のメモリセルアレイの行を選択状態としたまま、この
選択行に接続される第１のメモリセルの転送データブロ
ックと第２のメモリセルアレイの複数行との間でデータ
転送を行なえるように構成したため、データ転送回路の
占有面積を増加させることなく任意のサイズのデータブ
ロックを第１のメモリセルアレイと第２のメモリセルア
レイとの間で転送することが可能となる。

【０２３６】また、第１のメモリセルアレイにおいて、
選択行を含む選択行ブロックを選択状態とし、この選択
行ブロック以外の行ブロックを非選択状態に維持するこ
とにより、データ転送時の消費電流を低減することが出
来る。

【０２３７】

【図面の簡単な説明】

【図１】この発明の第１の実施例による半導体記憶装置
の全体の構成を示す図である。

【図２】図１に示す半導体記憶装置の内部データ線とＳ
ＲＡＭアレイとの接続の一例を示す図である。

【図３】図１に示す半導体記憶装置のデータ入出力回路
の構成を示す図である。

【図４】図１に示す半導体記憶装置の内部アドレスの分
配形態を示す図である。

【図５】図１に示す半導体記憶装置の変更例を示す図で
ある。

【図６】図１に示す半導体記憶装置におけるデータ入出
力回路の変更例を示す図である。

【図７】図６に示すデータ入出力部に用いられる入出力
回路の構成を示す図である。

【図８】図１および５に示す半導体記憶装置におけるＳ
ＲＡＭアレイの構成を示す図である。

【図９】図１に示す半導体記憶装置におけるＤＲＡＭア
レイの構造を示す図である。

【図１０】図８に示す双方向転送ゲートの構成の一例を
示す図である。

【図１１】図８および図９に示すアレイ間のデータ転送
動作を示す波形図である。

【図１２】図１１に示す動作波形図により実現されるデ
ータ転送動作を模式的に示す図である。

【図１３】この発明の一実施例におけるＳＲＡＭアレイ
からＤＲＡＭアレイへのデータ転送動作を示す信号波形
図である。

【図１４】この発明の一実施例におけるＳＲＡＭアレイ
からＤＲＡＭアレイへのデータ転送動作を模式的に示す
図である。

【図１５】この発明の一実施例におけるデータ転送動作
を実現するための外部制御信号の状態の組合せを示す図
である。

【図１６】この発明の第２の実施例である半導体記憶装
置の全体の構成を示す図である。

【図１７】図１６に示す半導体記憶装置における内部ア
ドレスの分配形態を示す図である。

【図１８】図１６に示す半導体記憶装置の内部制御信号
の状態の組合せとその時に実現される内部動作との対応
関係を一覧にして示す図である。

【図１９】この発明の第２の実施例におけるデータ転送
動作を実現するための外部制御信号の状態を示す図であ
る。

【図２０】この発明の第２の実施例における転送ゲート
制御信号を発生するための回路構成を機能的に示す図で
ある。

【図２１】この発明の第２の実施例におけるＤＲＡＭア
レイを駆動するための回路構成を機能的に示す図であ
る。

【図２２】この発明の第２の実施例の半導体記憶装置の
変更例におけるアレイ配置を示す図である。

【図２３】この発明の第３の実施例である半導体記憶装
置の全体の構成を示す図である。

【図２４】この発明の第３の実施例におけるデータ転送
動作を模式的に示す図である。

【図２５】この発明の第３の実施例におけるＳＲＡＭア
レイからＤＲＡＭアレイへのデータ転送動作を模式的に
示す図である。

【図２６】従来の半導体記憶装置におけるアレイ配置を
示す図である。

【図２７】従来のキャッシュ内蔵半導体記憶装置のアレ
イ配置を示す図である。

【図２８】従来の半導体記憶装置におけるメモリセルア
レイのレイアウトを示す図である。

【図２９】従来のキャッシュ内蔵半導体記憶装置の他の
構成例を示す図である。

【符号の説明】 １ ＤＲＡＭアレイ ２ ＳＲＡＭアレイ ３ 双方向転送ゲート回路 １１ 行ブロック １２ 列ブロック ５４ ＤＲＡＭ制御回路 ５６ ＳＲＡＭ制御回路 ５８ 転送制御回路 ＳＳＡ ＳＲＡＭセンスアンプ ＳＢＬ ＳＲＡＭビット線対 ＳＭＣ ＳＲＡＭセル ＢＴＧ 双方向転送ゲート ＧＩＯ グローバルＩＯ線対 ＧＩＯａ グローバルＩＯ線対 ＧＩＯｂ グローバルＩＯ線対 ＬＩＯａ ローカルＩＯ線対 ＬＩＯｂ ローカルＩＯ線対 ＤＳＡ ＤＲＡＭセンスアンプ ＤＭＣ ＤＲＡＭセル ＣＳＬ コラム選択線 １０１ ＤＲＡＭアレイ ２０１ ＳＲＡＭアレイ ２１０ 双方向転送ゲート回路 ２５０ 制御クロックバッファ ２６０ ＤＲＡＭアレイ駆動回路 ２６２ 転送ゲート制御回路 ２６４ ＳＲＡＭアレイ駆動回路 ４００ ＤＲＡＭアレイ ４１０ ＤＲＡＭ制御回路 ４５０ ＳＲＡＭアレイ ４６４ ＳＲＡＭ制御回路 ４６６ 転送制御回路 ４６８ 転送回路

フロントページの続き (56)参考文献 特開 昭51−77038（ＪＰ，Ａ) 特開 昭63−240649（ＪＰ，Ａ) 特開 昭63−157249（ＪＰ，Ａ) 特開 平４−252486（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/401 G11C 7/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 行および列のマトリクス状に配列された
   複数の第１のメモリセルを備えた第１のメモリセルアレ
   イ、 行および列のマトリクス状に配列された複数の第２のメ
   モリセルを備える第２のメモリセルアレイ、および前記
   第１のメモリセルアレイから行を選択する第１の行選択
   手段を備え、前記第１のメモリセルアレイは、所定の複
   数列の第１のメモリセルを１単位とする複数の列ブロッ
   クに分割され、さらに データ転送動作モード時に前記第
   １の行選択手段により選択された行を選択状態に保持し
   た状態で、前記第１の行選択手段により選択された行に
   含まれる前記複数の列ブロックの各々から所定数ごと選
   択される複数の第１のメモリセルからなる転送データブ
   ロックを順次選択する第１の列選択手段、 前記データ転送動作モード時に 前記第２のメモリセルア
   レイの行を順次選択する第２の行選択手段、および前記
   第１の行選択手段により選択された行において前記第１
   の列選択手段が選択する転送データブロックと前記第２
   の行選択手段が選択した行との間でデータ転送を行なう
   データ転送手段を備え、前記データ転送手段は、前記デ
   −タ転送動作モード時において複数の前記転送データブ
   ロックと前記第２のメモリセルアレイにおける複数の行
   との間で順次データを転送する手段を含む、半導体記憶
   装置。
2. 【請求項２】 前記第１のメモリセルアレイは、列方向
   に沿って各々が複数行を有する複数の行ブロックに分割
   され、 前記第１の行選択手段は、前記複数の行ブロックのうち
   の前記選択行を含む行ブロックを除く残りの行ブロック
   を非選択状態に維持する、請求項１記載の 半導体記憶装
   置。