KR100367690B1 - 디램 셀을 이용한 비동기식 에스램 호환 메모리 장치 및그 구동 방법 - Google Patents
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Abstract
디램 셀을 이용한 비동기식 에스램 호환 메모리 장치 및 그 구동 방법이 게시된다. 본 발명의 에스램 호환 메모리 장치를 구동하는 방법은 (a) 복수개의 메모리 셀들 중의 적어도 어느 하나를 지정하는 1차 어드레스를 입력하는 단계; (b) 상기 입력되는 1차 어드레스에 응답하여, 어드레스 변환 신호를 발생하는 단계; (c) 어드레스 변환 신호의 발생으로부터, 소정의 디램 억세스 시간이 경과하는 단계; (d) (c) 단계 후에, 디램 억세스 시간의 기간의 디램 메모리 어레이에 대한 억세스를 수행하는 단계; 및 (e) 1차 어드레스의 입력으로부터 소정의 에스램 억세스 시간 경과 후에, 1차 어드레스와 다른 2차 어드레스가 입력되는 단계를 구비한다. 에스램 억세스 시간은 디램 억세스 시간의 2배 이상이다. 본 발명의 에스램 호환 메모리 및 그 구동 방법에 의하면, 1개의 억세스 시간 이내에 디렘 메모리 셀을 2번 동작시켜, 비동기식 에스램과 완전히 호환될 수 있다. 그리고, 본 발명의 에스램 호환 메모리는 구현이 용이하고, 디램 셀을 이용하므로, 저전력 비동기식 에스램으로 사용될 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 디램(DRAM: Dynamic Random Access Memory) 셀(cell)을 이용한 비동기식 에스램(SRAM: Static Random Access Memory) 장치에 관한 것이다.
일반적으로 반도체 메모리 장치 중의 램(RAM: Random Access Memory)은 에스램과 디램으로 분류된다. 통상적인 에스램에 사용되는 1비트의 정보를 저장하기 위한 단위 메모리 셀은 래치(latch) 구조를 이루는 4개의 트랜지스터와, 전송 게이트로 작용하는 2개의 트랜지스터로 구현된다. 즉, 통상적인 에스램은 래치 구조의 단위 메모리 셀에 데이터를 저장하고 있으므로, 데이터를 보존하기 위한 리프레쉬 동작이 요구되지 않는다. 또한, 에스램은, 디램에 비하여, 동작 속도가 빠르고, 소비 전력이 작다는 장점을 지닌다.
그러나, 에스램의 단위 메모리 셀은 6개의 트랜지스터로 구현되어 있으므로, 은 1개의 트랜지스터와 1개의 커패시터로 구현되는 디램의 단위 메모리 셀에 비하여, 웨이퍼 면적을 많이 차지한다는 단점을 지닌다. 즉, 동일한 용량의 기억 소자를 제조하기 위하여, 에스램의 웨이퍼 면적은 디램의 웨이퍼 면적의 6배 내지 10배 정도이다. 이와 같은, 에스램의 소요 면적은 에스램의 단가를 상승시킨다.
만약, 비용 절감 등을 위하여, 에스램을 대신하여 통상적인 디램이 사용되는 경우, 주기적인 리프레쉬 때문에 추가적으로 디램 컨트롤러가 장착되어야 한다. 또한, 디램의 주기적인 리프레쉬 동작을 위한 소요 시간과 느린 동작 속도 때문에 시스템 자체의 전반적인 성능이 하락된다.
상기와 같은 디램과 에스램의 단점을 극복하고자, 디램 셀을 이용한 에스램을 구현하려는 노력이 계속되고 있다. 이러한 노력 중에서의 하나가 Wingyu Leung 등이 미국 특허청에 출원하여 등록된 미국특허(Patent Number:5,999,474)에 기재되어 있다. 상기 미국 특허(Patent Number:5,999,474)에 기재된 기술은 다수개의 디램 뱅크(bank)와 에스램 캐쉬(Cashe)로 메모리를 구성하여 리프레쉬 동작을 외부에서는 감추어서, 에스램과 호환되도록 만드는 기술이다.
그러나, 상기 미국특허(Patent Number:5,999,474)에 따른 기술은 메모리 내부에는 단일 디램 뱅크와 동일 용량과 구성을 가지는 에스램이 필요하고, 회로의 구현이 상대적으로 복잡하다는 단점이 존재한다. 또한, 상기 미국특허에 따른 기술은 외부 클락이 필요한 동기식 에스램과 호환된다. 그러므로, 상기 미국특허에 따른 기술은 모바일(mobile) 기기 등에서 요구되는 저전력 비동기식 에스램에는 적용되기 어려운 문제점을 지닌다.
본 발명의 목적은 구현이 용이하고, 저전력 비동기식 에스램으로 사용될 수 있는 디램 셀을 이용한 비동기식 에스램 호환 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 비동기식 에스램 호환 메모리 장치를 구동하는 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 에스램 호환 메모리 장치를 개념적으로 설명하기 위한 블록도이다.
도 2는 공전(IDLE)상태에서 독출(READ) 동작이 수행되는 예를 나타내는 타이밍도이다.
도 3 내지 도 5는 공전(IDLE)상태에서 기입(WRITE) 동작이 수행되는 예를 나타내는 타이밍도들이다.
도 6 및 도 7은 대기(RESERVED) 상태에서 독출(READ) 및 기입(WRITE)동작이 수행되는 예를 나타내는 타이밍도이다.
도 8은 독출(READ)상태에서 다시 독출명령이 발생하는 경우를 나타내는 타이밍도이다.
도 9는 리프레쉬 상태에서, 독출 명령이 발생하는 예를 나타내는 타이밍도이다.
도 10은 공전상태에 리프레쉬 명령이 발생되는 예를 나타내는 타이밍도이다.
도 11은 대기상태 또는 독출상태에서 리프레쉬 명령이 발생하는 예를 나타내는 타이밍도이다.
상기와 같은 기술적 과제를 해결하기 위한 본 발명의 일면은 외부에서 데이터를 유효하게 억세스하기 위하여, 앞서는 1차 어드레스의 입력으로부터 소정의 에스램 억세스 시간이 경과된 후에, 계속되는 2차 어드레스가 입력되는 에스램 호환 메모리 장치에 관한 것이다. 본 발명의 일실시예에 따른 에스램 호환 메모리 장치는 행과 열에 배열되는 복수개의 디램 메모리 셀들을 포함하는 디램 메모리 어레이로서, 상기 디램 메모리 셀들 각각은 소정의 리프레쉬 주기 이내에 저장되는 데이터를 보존하기 위한 리프레쉬가 요구되는 상기 디램 메모리 어레이; 및 상기 1차 어드레스의 입력으로부터 소정의 디램 억세스 시간을 경과한 후로부터, 상기 디램 메모리 어레이를 상기 디램 억세스 시간의 억세스를 수행하도록 제어하는 디램 동작 컨트롤러를 구비한다. 상기 에스램 억세스 시간은 상기 디램 억세스 시간의 2배 이상이다.
상기와 같은 기술적 과제를 해결하기 위한 본 발명의 다른 일면도 에스램 호환 메모리 장치에 관한 것이다. 본 발명의 에스램 호환 메모리 장치는 외부에서 상기 반도체 메모리 장치의 데이터를 유효하게 억세스하기 위하여, 앞서는 어드레스의 입력으로부터 소정의 에스램 억세스 시간이 경과된 후에, 계속되는 어드레스가 입력된다. 상기 에스램 억세스 시간은 상기 디램 메모리 셀을 리프레쉬하는 리프레쉬 시간과, 상기 디램 메모리 셀을 유효하게 억세스하는 디램 억세스 시간의 합보다 길다.
상기와 같은 다른 기술적 과제를 해결하기 위한 본 발명의 일면은 행과 열에 배열되는 복수개의 디램 메모리 셀들을 포함하는 디램 메모리 어레이를 가지며, 상기 디램 메모리 셀들 각각은 소정의 리프레쉬 주기 이내에 저장되는 데이터를 보존하기 위한 리프레쉬가 요구되는 에스램 호환 메모리 장치를 구동하는 방법에 관한 것이다. 본 발명의 일실시예에 따른 에스램 호환 메모리 장치를 구동하는 방법은 (a) 상기 복수개의 메모리 셀들 중의 적어도 어느 하나를 지정하는 1차 어드레스를 입력하는 단계; (b) 상기 입력되는 1차 어드레스에 응답하여, 어드레스 변환 신호를 발생하는 단계; (c) 상기 어드레스 변환 신호의 발생으로부터, 소정의 디램 억세스 시간이 경과하는 단계; (d) 상기 (c) 단계 후에, 상기 디램 억세스 시간의 기간의 상기 디램 메모리 어레이에 대한 억세스를 수행하는 단계; 및 (e) 상기 1차 어드레스의 입력으로부터 소정의 에스램 억세스 시간 경과 후에, 상기 1차 어드레스와 다른 2차 어드레스가 입력되는 단계를 구비한다. 상기 에스램 억세스 시간은 상기 디램 억세스 시간의 2배 이상이다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 일실시예에 따른 에스램 호환 메모리 장치를 개념적으로 설명하기 위한 블록도이다. 본 발명의 에스램 호환 메모리 장치는 디램 메모리 셀을 이용하여 설계된다. 즉, 도 1에 도시된 디램 메모리 어레이(101)에는 복수개의 디램 메모리 셀들이 매트릭스 구조로 배열된다. 이와 같은 디램 메모리 셀은 1개의 트랜지스터와 1개의 커패시터를 기본 구성요소로 구현된다. 그러므로, 저장되는 데이터의 보존을 위해서는, 소정의 리프레쉬 주기 이내에 수행되는 리프레쉬가 요구된다.
외부에서 입력되는 어드레스(ADDR)는 로우 디코더(103) 및 칼럼 디코더(105)에 의하여 디코딩된다. 그리고, 디코딩된 어드레스에 의하여, 상기 디램 메모리 어레이(101)의 행과 열에 배열되는 특정의 메모리 셀이 지정된다. 외부로부터 입력되는 데이터는, 기입(WRITE) 모드에서, 기입 버퍼(107)를 통하여 지정되는 메모리 셀에 저장된다. 또한, 독출(READ) 모드에서는, 지정된 메모리 셀에 저장되어 있는 데이터가 출력 버퍼(109)를 통하여 외부로 출력된다. 본 명세서에서는, 설명의 편의를 위하여, 상기 디램 메모리 어레이(101), 로우 디코더(103), 칼럼 디코더(105), 기입 버퍼(107) 및 출력 버퍼(109)를 합하여 내부 디램(100)으로 칭한다.
상기와 같은 내부 디램(100)의 효율적인 독출/기입 동작 수행을 위하여, 본발명의 일실시예에 따른 에스램 호환 메모리 장치에는 어드레스 래치(111), 어드레스 변환 감지 회로(113), 데이터 래치(115) 및 데이터 변환 감지 회로(117)가 내장된다. 어드레스 래치(111)는 입력되는 어드레스(ADDR)를 래치하여, 로우 디코더(103) 및 칼럼 디코더(105)로 공급한다. 어드레스 변환 감지 회로(113)는 어드레스(ADDR)의 변환을 감지하여, 어드레스 변환 신호(ATD)를 발생한다. 어드레스 변환 신호(ATD)는 칩 선택 신호(CS)가 "하이(high)"로 활성화되어 있는 상태에서, 어드레스(ADDR)가 변환되면, 소정의 펄스 폭으로 활성화한다.
데이터 래치(113)는 입력되는 데이터(DATA)를 래치하여, 기입 버퍼(107)로 제공한다. 데이터 변환 감지 회로(113)는 데이터 변환 신호(DTD)를 발생한다. 데이터 변환 신호(ATD)는 데이터(DATA)가 입력되는 경우 및 기입 인에이블 신호(WEB)가 "로우(low)"로 활성화하는 경우에, 각각 소정의 펄스 폭으로 활성화한다.
또한, 본 발명의 일실시예에 따른 에스램 호환 메모리 장치는 디램 메모리 어레이(101)에 배열되는 디램 메모리 셀들을 리프레쉬하기 위하여, 리프레쉬 타이머(119)가 내장된다. 리프레쉬 타이머(119)로부터 제공되는 리프레쉬 구동 신호(REFREQ)는 일정한 리프레쉬 주기마다 활성화한다.
본 발명의 에스램 호환 메모리 장치는 비록 내부적으로는 디램 메모리 셀들을 채용하고 있지만, 외부적으로는 통상적인 에스램과 마찬가지로, 리프레쉬를 위한 동작구간이 할당되지 않는다. 또한, 리프레쉬를 제어하기 위한 별도의 신호들이 입력되지 않는다. 즉, 본 발명의 에스램 호환 메모리 장치는 외부적으로는 통상적인 에스램과 동일한 규칙에 따라 구동된다.
도 2 내지 도 11의 타이밍도와 같은 동작의 구현을 위하여, 본 발명의 일실시예에 따른 에스램 호환 메모리 장치에는, 디램 동작 컨트롤러(121)가 내장된다. 디램 동작 컨트롤러(121)에는, 구체적으로 디램 상태 변환부(121a), 디램 동작 제어부(121b), 디램 상태 인식부(121c) 및 대기 상태 제어부(121d)가 포함된다. 디램 상태 인식부(121c)는 어드레스 변환 신호(ATD) 및 기입 인에이블 신호(WEB)에 담겨있는 정보를 통하여, 현재 내부 디램(100)의 동작 상태를 인식한다.
대기 상태 제어부(121d)는 디램 상태 인식부(121c)에서 인식되는 내부 디램(100)의 동작 상태와 어드레스 변환 신호(ATD)의 할성화 경과 시간에 따라 내부 디램(100)의 대기(RESERVED) 상태 구간의 폭을 결정한다. 디램 동작 제어부(121b)는 대기 상태 제어부(121d)에서 결정되는 내부 디램(100)의 대기 상태 구간이 경과된 후에, 내부 디램(100)이 독출, 기입 등의 억세스 동작과 리프레쉬 동작을 수행하도록 제어한다. 디램 상태 변환부(121a)는 데이터 변환 신호(DTD) 및 어드레스 변환 신호(ATD) 및 기입 인에이블 신호(WEB)에 응답하여, 상기 내부 디램(100)의 동작 상태를 변환시킨다.
본 실시예에 따른 에스램 호환 메모리 장치의 내부 디램은 5개의 동작 상태 즉, 독출(READ)상태, 기입(WRITE)상태, 리프레쉬(REFRESH)상태, 대기(RESERVED)상태 및 공전(IDLE)상태 등으로 구분된다. 독출(READ)상태는 데이터를 외부로 독출하는 동작을 수행하는 상태를 말한다. 기입(WRITE)상태는 외부에서 입력되는 데이터를 디램 메모리 어레이(101)에 기입하는 동작을 수행하는 상태를 말한다. 리프레쉬(REFRESH)상태는 디램 메모리 어레이(101)에 저장된 데이터를 증폭하여 재기입하는 동작을 수행하는 상태를 말한다. 대기(RESERVED)상태는 상기 내부 디램(100)에 리프레쉬 동작의 할당이 가능한 상태를 말한다. 공전(IDLE)상태는 독출(READ)상태, 기입(WRITE)상태, 리프레쉬(REFRESH)상태, 대기(RESERVED)상태가 아닌 상태로서, 아무런 동작을 하지 않는 상태이다.
이어서, 도 2 내지 도 11을 참조하여, 본 발명의 에스램 호환 메모리 장치의 다양한 동작이 기술된다.
도 2는 공전(IDLE)상태에서 독출(READ) 동작이 수행되는 예를 나타내는 타이밍도이다. 시점 t1에서 어드레스(ADDR)가 1차로 변환되면, 어드레스 변환 신호(ATD)는 펄스로 발생된다. 어드레스 변환 신호(ATD)의 발생에 응답하여, 내부 디램(100)은 공전(IDLE)상태(A1)에서 대기(RESERVED)상태(A2)로 변환된다. 계속하여, 소정의 디램 억세스 시간(D_tRC)이 경과하면, 내부 디램(100)은 대기(RESERVED)상태(A2)에서 독출(READ)상태(A3)로 변환되고, 디램 억세스 시간(D_tRC) 동안에 데이터를 독출하여 출력한다.
이와 같이, 에스램 억세스 시간(S_tRC) 즉, 1차 어드레스 입력 시점(t1)으로부터 2차 어드레스 입력 시점(t2)까지의 시간이 디램 억세스 시간(D_tRC)의 2배 이상이 되면, 본 발명의 에스램 호환 메모리 장치는, 통상적인 에스램과 마찬가지로, 독출 동작을 수행한다.
도 2에서, 칩 선택 신호(CS)의 "하이(high)"로의 활성화는 내부 디램(100)이 억세스, 리프레쉬 동작이 가능한 상태로 진입함을 나타낸다. 기입 인에이블 신호(WEB)는 "하이"로써 독출상태를, "로우"로써 기입상태를 나타낸다. 이하에서는, 설명의 편이를 위하여, 칩 선택 신호(CS)와 기입 인에이블 신호(WEB)에 대한 기술은 생략될 수도 있다.
도 3은 공전(IDLE)상태에서 기입(WRITE) 동작이 수행되는 예를 나타내는 타이밍도이다. 도 2에 도시된 독출의 경우와 마찬가지로, 어드레스 변환 신호(ATD)에 응답하여 대기상태(B2)로 전환되고, 디램 억세스 시간(D_tRC)이 경과한 후에, 다시 기입상태(B3)로 전환되어 데이터의 기입 동작을 수행한다. 이때, 데이터 변환 신호(DTD)는 기입 인에이블 신호(WEB)의 활성화와 데이터 입력에 각각 응답하여, 소정의 펄스 폭으로 활성화한다. 즉, 기입 인에이블 신호(WEB)의 활성화에 응답하는 데이터 변환 신호(DTD)의 첫 번째 펄스에 의하여, 내부 디램(100)은 기입 상태임을 인식한다. 데이터 입력에 응답하여 발생하는 두 번째 펄스에 응답하여, 유효한 데이터를 기입한다. 도 2에서와 마찬가지로, 도 3의 경우에도, 에스램 억세스 시간(S_tRC)이 디램 억세스 시간(D_tRC)의 2배 이상이 되면, 통상적인 에스램과 마찬가지로, 기입 동작을 수행할 수 있다.
도 4는 공전(IDLE)상태에서 기입(WRITE) 동작이 수행되는 다른 예를 나타내는 타이밍도이다. 기입 인에이블 신호(WEB)는 1차 어드레스가 입력되는 시점(t1)으로부터 디램 억세스 시간(D_tRC) 이내에 활성화된다. 그러나, 데이터는 디램 억세스 시간(D_tRC)의 2배의 시간 이후에 입력된다.
도 4의 경우의 내부 디램(100)은 어드레스 변환 신호(ATD)에 응답하여 대기 상태(C2)로 전환된다. 그리고, 디램 억세스 시간(D_tRC)이 경과한 후에, 내부 디램(100)은 다시 기입 상태(C3)로 전환되어 데이터의 기입 동작을 수행한다. 그러나, 상기 기입 상태(C3)는 아직 데이터가 입력되지 않은 상태이다. 그러므로, 상기 기입 상태(C3)에서는, 비유효한 데이터를 입력하는 비유효 기입(invalid WRITE) 동작이 수행된다. 이후, 데이터의 입력에 응답하는 시점(t3)에서, 유효한 데이터를 기입하는 기입상태(C4)로 전환된다. 이때, 설정되는 에스램 억세스 시간(S_tRC) 즉, 1차 어드레스 입력 시점(t1)으로부터 2차 어드레스 입력 시점(t2)까지의 시간이 디램 억세스 시간(D_tRC)의 2배 즉, 최소 에스램 억세스 시간(S_tRCmin)보다 크게된다. 만약, 통상의 에스램이, 도 4에 도시된 바와 같은 어드레스 입력, 기입 인에이블 신호 및 데이터 입력에 대한 규칙을 양해한다면, 본 발명의 에스램 호환 메모리 장치도, 통상의 에스램과 마찬가지로, 기입 등의 억세스 동작을 만족스럽게 수행할 수 있을 것이다.
도 5는 공전(IDLE)상태에서 기입(WRITE) 동작이 수행되는 또 다른 예를 나타내는 타이밍도이다. 기입 인에이블 신호(WEB)는 1차 어드레스가 입력되는 시점(t1)으로부터 디램 억세스 시간(D_tRC) 이후에 활성화된다. 그리고, 데이터도 디램 억세스 시간(D_tRC)의 2배의 시간 이후에 입력된다.
어드레스 변환 신호(ATD)에 응답하여, 내부 디램(100)은 대기 상태(D2)로 전환된다. 그리고, 디램 억세스 시간(D_tRC)이 경과한 후에, 내부 디램(100)은 독출 상태(D3)로 전환된다. 이와 같이, 독출 상태(D3)로 전환되는 이유는, 기입 인에이블 신호(WEB)가 아직 "로우"로 활성화되지 않고 있기 때문이다. 그러나, 독출 상태(D3)는 비유효한 데이터를 비유효 독출(invalid READ) 상태이다.
그리고, 기입 인에이블 신호(WEB)가 "로우"로 활성화되면, 기입 상태(D4)로전환되어 데이터의 기입 동작을 수행한다. 그러나, 상기 기입 상태(D4)는 아직 데이터가 입력되지 않은 상태이므로, 비유효한 데이터를 입력하는 비유효 기입(invalid WRITE) 동작이 수행된다. 이후, 데이터의 입력에 응답하는 시점(t3)에서, 유효한 데이터가 기입되는 기입 상태(D5)로 전환된다.
도 5의 경우에도, 에스램 억세스 시간(S_tRC)은 최소 에스램 억세스 시간(S_tRCmin)보다 크게된다. 그러나, 도 4에서와 마찬가지로, 만약, 통상의 에스램이, 도 5에 도시된 바와 같은, 기입 인에이블 신호 및 데이터 입력에 대한 규칙을 양해한다면, 본 발명의 에스램 호환 메모리 장치도, 통상의 에스램과 마찬가지로, 기입 등의 억세스 동작을 만족스럽게 수행할 수 있을 것이다.
도 6은 대기(RESERVED) 상태에서 독출(READ) 동작이 수행되는 예를 나타내는 타이밍도이다. 1차 어드레스(ADDR)가 변환되는 시점(t1)으로부터 디램 억세스 시간(D_tRC) 이내의 시점(t2)에서, 2차 어드레스가 변환되는 경우이다.
먼저, 시점 t1에서 1차로 어드레스가 변환되면, 어드레스 변환 신호(ATD)가 펄스로 발생된다. 어드레스 변환 신호(ATD)의 발생에 응답하여, 내부 디램(100)은 공전상태(E1)에서 대기상태(E2)로 변환된다. 그러나, 상기 대기상태(E2) 구간 중에 다시 2차 어드레스가 입력된다(t2). 다시 말하면, 1차 어드레스 변환 시점(t1)과 2차 어드레스 변환 시점(t2)의 시간 간격(T1)이 디램 억세스 시간(D_tRC)보다 작다. 그러면, 다시 어드레스 변환 신호(ATD)가 발생하고, 내부 디램(100)은 다시 대기상태(E3)로 전환된다. 이후의 내부 디램(100)의 동작은, 도 2에 관련하여 기술한 바와 마찬가지로, 소정의 억세스 시간(D_tRC)이 경과하면, 대기상태(E3)에서 독출상태(E4)로 변환되고, 디램 억세스 시간(D_tRC) 동안에 데이터를 독출하여 출력한다.
도 7은 대기(RESERVED) 상태에서 기입(WRITE) 동작이 수행되는 예를 나타내는 타이밍도이다. 도 6에서와 마찬가지로, 1차 어드레스(ADDR)가 변환되는 시점(t1)으로부터 디램 억세스 시간(D_tRC) 이내의 시점(t2)에서, 2차 어드레스가 변환된다. 따라서, 도 6에 도시된 경우와 유사하게, 2번의 대기상태(F2, F3)를 거친 후에, 내부 디램(100)은 기입 상태(F4)로 전환된다.
도 8은 독출(READ)상태에서 다시 독출명령이 발생하는 경우를 나타내는 타이밍도이다. 어드레스가 1차로 입력 시점(t1)으로부터, 디램 억세스 시간(D_tRC) 이후이지만, 디램의 억세스 시간(D_tRC)의 2배 이내의 시점(t2)에서 다시 2차로 어드레스가 입력되는 경우이다.
먼저, 시점 t1에서 1차로 어드레스 변환되면, 어드레스 변환 신호(ATD)가 펄스로 발생된다. 그리고, 어드레스 변환 신호(ATD)의 발생에 응답하여, 내부 디램(100)은 공전상태(G1)에서 대기상태(G2)로 변환된다. 계속하여, 내부 디램(100)은 디램 억세스 시간(D_tRC)이 경과하면, 대기상태(G2)에서 독출상태(G3)로 변환되어, 디램 억세스 시간(D_tRC) 동안의 독출 상태를 유지한다. 그런데, 도 8에 도시된 바와 같이, 독출상태(G3) 중에 다시 어드레스가 변환된다(t2). 그러면, 다시 어드레스 변환 신호(ATD)가 펄스로 발생된다. 상기 독출상태(G3)가 종료되면, 내부 디램(100)은 다시 대기상태(G4)로 변환된다. 그리고, 2차 어드레스 변환 신호(ATD)의 발생으로부터 디램 억세스 시간(D_tRC)이 경과하면, 다시 독출상태(G5)로 전환되어 독출 동작을 수행한다.
도 9는 리프레쉬 상태에서, 독출 명령이 발생하는 예를 나타내는 타이밍도이다. 시점 t1에서 리프레쉬 상태(H1)가 시작된다. 그리고, 리프레쉬 상태(H2)가 완료되기 이전인 시점 t2에서, 어드레스 변환이 발생한다. 그러면, 디램 억세스 시간(D_tRC) 동안의 리프레쉬 상태(H1)가 완료된 후에, 내부 디램(100)은 대기상태(H2)로 전환된다. 그리고, 어드레스 변환에 의하여 발생하는 어드레스 변환 신호의 발생으로부터 디램 억세스 시간(D_tRC)이 경과하면, 내부 디램(100)은 대기상태(H2)에서 독출상태(H3)로 변환된다. 계속하여, 디램 억세스 시간(D_tRC) 동안의 독출 상태(H3)가 진행된다.
도 10은 공전상태에 리프레쉬 명령이 발생되는 예를 나타내는 타이밍도이다. 공전상태(I1)중에 리프레쉬 타이머(119, 도 1참조)로부터 발생되는 리프레쉬 구동신호(REFREQ)가 활성화된다. 그러면, 상기 리프레쉬 구동신호(REFREQ)에 응답하여, 내부 디램(100)은 리프레쉬 상태(I2)로 전환된다. 리프레쉬 구동 신호(REFREQ)의 활성은 칩 선택 신호(CS)의 논리 상태에 관계없이 발생할 수 있다. 이와 같은 리프레쉬 상태(I2)가 디램 억세스 시간(D_tRC) 동안 계속된 후에, 내부 디램(100)은 다시 공전상태(I3)로 전환된다.
도 11은 대기상태 또는 독출상태에서 리프레쉬 명령이 발생하는 예를 나타내는 타이밍도이다. 먼저, 어드레스 변환이 발생하고, 계속하여 어드레스 변환 신호(ATD)가 활성하면, 본 발명의 에스램 메모리 장치는 대기상태(J1)로 진입한다. 상기 대기상태(J1)에서, 리프레쉬 구동 신호(REFREQ)가 "하이"로 활성하더라도, 디램 억세스 시간(D_tRC)의 대기상태(J1)와 다른 디램 억세스 시간(D_tRC) 동안의 독출상태(J2)가 진행된다. 그리고, 상기 독출상태(J2)가 종료된 후에 리프레쉬 상태(J3)로 전환된다. 그리고, 상기 독출상태(J2)에서 리프레쉬 구동 신호(REFREQ)가 "하이"로 활성하는 경우에도, 디램 억세스 시간(D_tRC) 동안의 독출상태(J2)가 종료된 후에 리프레쉬 상태(J3)가 진행된다.
본 발명에서는 비동기식 에스램과 완전히 호환되는 메모리를 구현하기 위하여, 1개의 에스램 억세스 시간 이내에 디렘 메모리 셀을 2번 동작시킨다. 예를 들어, 70 ns 억세스 시간을 가지는 비동기식 에스램 호환 메모리를 구현하기 위하여, 내부 디램(100)의 35ns 이하의 억세스 시간을 가지도록 구현한다. 그리고, 에스램의 한 주기인 70ns에 내부의 디램을 2번 동작시킨다. 그리고, 첫 번째 내부 디램의 억세스 구간에서는, 내부 디램(100)은 아무 동작을 하지 않거나 혹은 리프레쉬 동작을 수행한다. 그리고, 두 번째 내부 디램의 억세스 구간에서는, 독출/기입 동작이 수행된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는 리프레쉬 또는 리프레쉬를 수행할 수 있는 대기 상태가 독출 상태 또는 기입 상태 이전에 발생하는 예에 대해서만 기술되었다. 그러나, 리프레쉬 상태가 독출 또는 기입 상태 이후에 발생할 수도 있음은 당업자에게 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 에스램 호환 메모리 및 그 구동 방법에 의하면, 1개의 억세스 시간 이내에 디렘 메모리 셀을 2번 동작시켜, 비동기식 에스램과 완전히 호환될 수있다. 그리고, 본 발명의 에스램 호환 메모리는 구현이 용이하고, 디램 셀을 이용하므로, 저전력 비동기식 에스램으로 사용될 수 있다.
Claims (16)
- 행과 열에 배열되는 복수개의 디램 메모리 셀들을 포함하는 디램 메모리 어레이를 가지며, 상기 디램 메모리 셀들 각각은 소정의 리프레쉬 주기 이내에 저장되는 데이터를 보존하기 위한 리프레쉬가 요구되는 에스램 호환 메모리 장치를 구동하는 방법에 있어서,(a) 상기 복수개의 메모리 셀들 중의 적어도 어느 하나를 지정하는 1차 어드레스를 입력하는 단계;(b) 상기 입력되는 1차 어드레스에 응답하여, 어드레스 변환 신호를 발생하는 단계;(c) 상기 어드레스 변환 신호의 발생으로부터, 소정의 디램 억세스 시간이 경과하는 단계;(d) 상기 (c) 단계 후에, 상기 디램 억세스 시간의 기간의 상기 디램 메모리 어레이에 대한 억세스를 수행하는 단계; 및(e) 상기 1차 어드레스의 입력으로부터 소정의 에스램 억세스 시간 경과 후에, 상기 1차 어드레스와 다른 2차 어드레스가 입력되는 단계를 구비하며,상기 에스램 억세스 시간은상기 디램 억세스 시간의 2배 이상인 것을 특징으로 하는 에스램 호환 메모리 장치를 구동하는 방법.
- 제1 항에 있어서, 상기 (c) 단계는(c1) 상기 디램 메모리 어레이가 리프레쉬 동작의 할당이 가능한 대기 상태를 유지하는 단계를 포함하는 것을 특징으로 하는 에스램 호환 메모리 장치를 구동하는 방법.
- 제2 항에 있어서,상기 대기 상태에서, 상기 디램 메모리 어레이에 대한 리프레쉬 구동이 발생하는 단계; 및상기 (d) 단계 후에, 상기 디램 메모리 어레이에 대한 리프레쉬에 대한 리프레쉬가 수행되는 단계를 더 구비하는 것을 특징으로 하는 에스램 호환 메모리 장치를 구동하는 방법.
- 제2 항에 있어서,상기 디램 메모리 어레이에 대한 억세스 동작 중에, 상기 디램 메모리 어레이에 대한 리프레쉬 구동이 발생하는 단계; 및상기 (d) 단계 후에, 상기 디램 메모리 어레이에 대한 리프레쉬에 대한 리프레쉬가 수행되는 단계를 더 구비하는 것을 특징으로 하는 에스램 호환 메모리 장치를 구동하는 방법.
- 제2 항에 있어서,데이터를 입력하는 단계를 더 포함하며,상기 (d) 단계는상기 데이터의 입력이 1차 어드레스의 입력으로부터 상기 디램 억세스 시간 이내에 발생하면, 상기 (c1) 단계가 수행된 직후에, 수행되는 것을 특징으로 하는 에스램 호환 메모리 장치를 구동하는 방법.
- 제2 항에 있어서,데이터를 입력하는 단계를 더 포함하며,상기 (d) 단계는상기 데이터의 입력이 1차 어드레스의 입력으로부터 상기 디램 억세스 시간 이후에 발생하면, 상기 데이터의 입력에 응답하여 수행되는 것을 특징으로 하는 에스램 호환 메모리 장치를 구동하는 방법.
- 행과 열에 배열되는 복수개의 디램 메모리 셀들을 포함하는 디램 메모리 어레이를 가지며, 상기 디램 메모리 셀들 각각은 소정의 리프레쉬 주기 이내에 저장되는 데이터를 보존하기 위한 리프레쉬가 요구되는 에스램 호환 메모리 장치를 구동하는 방법에 있어서,(a) 상기 복수개의 메모리 셀들 중의 적어도 어느 하나를 억세스하는 1차 억세스가 시작되는 단계;(b) 상기 1차 억세스를 수행하는 도중에, 상기 복수개의 메모리 셀들 중의 적어도 다른 어느 하나를 지정하는 1차 어드레스를 입력하는 단계;(c) 상기 입력되는 1차 어드레스에 응답하여, 어드레스 변환 신호를 발생하는 단계;(d) 상기 1차 억세스가 종료되고, 상기 어드레스 변환 신호의 발생으로부터, 소정의 디램 억세스 시간이 경과한 후에, 상기 디램 메모리 어레이에 대한 2차 억세스가 시작되는 단계; 및(e) 상기 1차 어드레스의 입력으로부터 소정의 에스램 억세스 시간 경과 후에, 2차 어드레스가 입력되는 단계를 구비하며,상기 에스램 억세스 시간은상기 디램 억세스 시간의 2배 이상인 것을 특징으로 하는 에스램 호환 메모리 장치를 구동하는 방법.
- 제7 항에 있어서, 상기 (d) 단계는(d1) 상기 1차 억세스가 종료되는 단계;(d2) 상기 (d1) 단계 후, 소정의 대기 상태로 전환시키는 단계; 및(d3) 상기 1차 어드레스의 입력으로부터, 상기 디램 억세스 시간이 경과한 후에, 상기 디램 메모리 어레이에 대한 2차 억세스가 시작되는 단계를 구비하는 것을 특징으로 하는 에스램 호환 메모리 장치를 구동하는 방법.
- 행과 열에 배열되는 복수개의 디램 메모리 셀들을 포함하는 디램 메모리 어레이를 가지며, 상기 디램 메모리 셀들 각각은 소정의 리프레쉬 주기 이내에 저장되는 데이터를 보존하기 위한 리프레쉬가 요구되는 에스램 호환 메모리 장치를 구동하는 방법에 있어서,(a) 상기 리프레쉬 동작이 시작되는 단계;(b) 상기 리프레쉬를 수행하는 도중에, 상기 복수개의 메모리 셀들 중의 적어도 다른 어느 하나를 지정하는 1차 어드레스를 입력하는 단계;(c) 상기 입력되는 1차 어드레스에 응답하여, 어드레스 변환 신호를 발생하는 단계;(d) 상기 리프레쉬가 종료되고, 상기 어드레스 변환 신호의 발생으로부터, 소정의 디램 억세스 시간이 경과한 후에, 상기 디램 메모리 어레이에 대한 억세스가 시작되는 단계; 및(e) 상기 1차 어드레스의 입력으로부터 소정의 에스램 억세스 시간 경과 후에, 2차 어드레스가 입력되는 단계를 구비하며,상기 에스램 억세스 시간은상기 디램 억세스 시간의 2배 이상인 것을 특징으로 하는 에스램 호환 메모리 장치를 구동하는 방법.
- 제9 항에 있어서, 상기 (d) 단계는(d1) 상기 1차 억세스가 종료되는 단계;(d2) 상기 (d1) 단계 후, 소정의 대기 상태로 전환시키는 단계; 및(d3) 상기 1차 어드레스의 입력으로부터, 상기 디램 억세스 시간이 경과한 후에, 상기 디램 메모리 어레이에 대한 억세스가 시작되는 단계를 구비하는 것을 특징으로 하는 에스램 호환 메모리 장치를 구동하는 방법.
- 외부에서 데이터를 유효하게 억세스하기 위하여, 앞서는 1차 어드레스의 입력으로부터 소정의 에스램 억세스 시간이 경과된 후에, 계속되는 2차 어드레스가 입력되는 에스램 호환 메모리 장치에 있어서,행과 열에 배열되는 복수개의 디램 메모리 셀들을 포함하는 디램 메모리 어레이로서, 상기 디램 메모리 셀들 각각은 소정의 리프레쉬 주기 이내에 저장되는데이터를 보존하기 위한 리프레쉬가 요구되는 상기 디램 메모리 어레이; 및상기 1차 어드레스의 입력으로부터 소정의 디램 억세스 시간을 경과한 후로부터, 상기 디램 메모리 어레이를 상기 디램 억세스 시간의 억세스를 수행하도록 제어하는 디램 동작 컨트롤러를 구비하며,상기 에스램 억세스 시간은상기 디램 억세스 시간의 2배 이상인 것을 특징으로 하는 에스램 호환 메모리 장치.
- 제11 항에 있어서, 상기 에스램 호환 메모리 장치는상기 1차 어드레스의 입력으로부터 상기 디램 억세스 시간 동안에, 리프레쉬의 할당이 가능한 대기 상태를 유지하는 것을 특징으로 하는 에스램 호환 메모리 장치.
- 제12 항에 있어서, 상기 에스램 호환 메모리 장치는상기 대기 상태에서 리프레쉬가 요구되면, 상기 디램 메모리 어레이에 대한 억세스가 종료된 후에 상기 디램 억세스 시간의 리프레쉬를 수행하는 것을 특징으로 하는 에스램 호환 메모리 장치.
- 제12 항에 있어서, 상기 에스램 호환 메모리 장치는상기 디램 메모리 어레이에 대한 억세스 도중에 리프레쉬가 요구되면, 상기 디램 메모리 어레이에 대한 억세스가 종료된 후에 상기 디램 억세스 시간의 리프레쉬를 수행하는 것을 특징으로 하는 에스램 호환 메모리 장치.
- 제11 항에 있어서, 상기 디램 동작 컨트롤러는상기 어드레스의 입력에 응답하여 발생되는 어드레스 변환 신호와 기입 인에이블 신호를 수신하여, 상기 디램 메모리 어레이의 동작 상태를 인식하는 디램 상태 인식부;상기 디램 상태 인식부에서 인식되는 디램의 상태와 상기 어드레스 변환 신호에 의하여, 상기 디램의 대기 상태 구간의 폭을 제어하는 대기 상태 제어부;상기 대기 상태 제어부의 제어되는 상기 디램의 대기 상태 구간이 경과된 후에, 상기 디램을 억세스하도록 제어하는 디램 동작 제어부; 및소정의 데이터의 입력에 응답하여 발생되는 데이터 감지 신호와 상기 어드레스 변환 신호 및 상기 기입 인에이블 신호를 수신하여, 상기 디램 메모리 어레이의 동작 상태를 변환시키는 디램 상태 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 행과 열에 배열되는 복수개의 디램 메모리 셀들을 포함하는 디램 메모리 어레이를 가지며, 상기 디램 메모리 셀들 각각은 소정의 리프레쉬 주기 이내에 저장되는 데이터를 보존하기 위한 리프레쉬가 요구되는 에스램 호환 메모리 장치에 있어서,외부에서 상기 반도체 메모리 장치의 데이터를 유효하게 억세스하기 위하여, 앞서는 어드레스의 입력으로부터 소정의 에스램 억세스 시간이 경과된 후에, 계속되는 어드레스가 입력되며,상기 에스램 억세스 시간은상기 디램 메모리 셀을 리프레쉬하는 리프레쉬 시간과, 상기 디램 메모리 셀을 유효하게 억세스하는 디램 억세스 시간의 합보다 긴 것을 특징으로 하는 에스램 호환 메모리 장치.
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