KR100404286B1 - 디램 셀을 이용한 에스램 호환 메모리 장치의 기입 마스터신호 발생 회로 - Google Patents

디램 셀을 이용한 에스램 호환 메모리 장치의 기입 마스터신호 발생 회로 Download PDF

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Abstract

디램 셀을 이용한 에스램 호환 메모리 장치의 기입 마스터 신호 발생 회로가 게시된다. 본 발명의 기입 마스터 신호 발생 회로는 디램 액티브 구간 중임을 나타내는 로우 액티브 신호 및 기입 인에이블 신호 모두의 활성에 응답하여, 활성화하는 기입 억세스 신호를 발생하는 기입 억세스 인식 수단; 대기 구간 중에 발생하는 기입 인에이블 신호의 활성에 응답하여, 활성화하는 대기중 기입 신호를 발생하는 대기중 기입 인에이블 인식 수단; 및 기입 억세스 신호의 활성화와 대기중 기입 신호의 비활성화의 수행에 응답하여, 활성화하는 기입 마스터 신호를 발생하는 기입 마스터 발생 수단을 구비한다. 본 발명의 기입 마스터 신호 발생 회로에 의하면, 이전 프레임의 비유효한 독출 명령이 수행된 후에 현재 프레임의 유효한 기입 명령이 수행되는 경우에도, 이전 프레임의 어드레스에 따른 메모리 셀에 현재 프레임에서 입력되는 오동작이 방지될 수 있다.

Description

디램 셀을 이용한 에스램 호환 메모리 장치의 기입 마스터 신호 발생 회로{WRITE MASTER SIGNAL GENERATING CIRCUIT IN SRAM USING DRAM CELL}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 디램(DRAM: Dynamic Random Access Memory) 셀(cell)을 가지면서 에스램(SRAM: Static Random Access Memory) 인터페이스를 가지는 반도체 메모리 장치의 기입 마스터 신호 발생 회로에 관한 것이다.
반도체 메모리 장치 중의 램(RAM: Random Access Memory)은 크게 에스램과 디램으로 분류될 수 있다. 1비트의 정보를 저장하기 위한 통상적인 에스램의 단위 메모리 셀은 래치(latch) 구조를 이루는 4개의 트랜지스터와, 전송 게이트로 작용하는 2개의 트랜지스터로 구현된다. 즉, 통상적인 에스램은 래치 구조의 단위 메모리 셀에 데이터 신호를 저장하고 있으므로, 데이터 신호를 보존하기 위한 리프레쉬 동작이 요구되지 않는다. 또한, 디램에 비하여, 에스램은 빠른 동작 속도와 저전력 소비의 장점을 지닌다.
그러나, 에스램의 단위 메모리 셀은 6개의 트랜지스터로 구현되어 있으므로, 1개의 트랜지스터와 1개의 커패시터로 구현되는 디램의 단위 메모리 셀에 비하여, 레이아웃에 소요되는 면적이 크다는 단점을 지닌다. 즉, 동일한 용량의 기억 소자를 제조하기 위하여 소요되는 에스램의 레이아웃 면적은 디램의 레이아웃 면적의 6배 내지 10배 정도이다.
상기와 같은 디램과 에스램의 단점을 극복하고자, 디램 셀을 이용한 에스램을 구현하려는 노력이 계속되고 있다. 이러한 노력 중 하나가 본 출원인이 대한민국 특허청에 출원한 "디램 셀을 이용한 비동기식 에스램 호환 메모리 장치 및 그 구동 방법"(특허출원번호:10-2000-0072815)이다. 상기 대한민국 특허출원에 기재된 기술에 의하면, 1주기의 에스램 억세스 구간 동안에 디램 셀은 2번 이상 억세스될 수 있다. 즉, 도 1 및 도 2에 도시된 바와 같이, 1주기의 에스램 억세스 구간 동안에 리프레쉬 동작의 수행에 필요한 시간보다 긴 시간을 가지는 대기(RESERVED) 구간과 디램 셀로/로부터 데이터 신호를 입출력할 수 있는 디램 억세스 구간 즉, 리드(READ) 구간 또는 라이트(WRITE) 구간이 활당된다. 여기서, CS는 에스램 호환 메모리 장치를 선택하는 칩 선택 신호를, ADDR는 외부로부터 입력되는 외부 어드레스 신호를, WE는 기입 동작을 인에이블시키는 기입 인에이블 신호를, IO는 데이터 신호의 입출력 상태를 나타낸다. 또한, S_tRC는 외부 상태에서의 관찰되는 에스램의 억세스 주기를 나타내며, D_tRC는 반도체 메모리 장치 내부에서의 실질적인 디램의 억세스 주기를 나타낸다. 그리고, 도 1 및 도 2에는 에스램 호환 메모리에 사용되는 디램 셀의 동작 상태도 함께 도시된다.
한편, 도 3은 종래의 에스램 호환 메모리의 기입 마스터 신호 발생 회로를 나타내는 도면이다. 도 3을 참조하면, 종래의 기입 마스터 신호 발생 회로는 칩 선택 신호(CS)와 기입 인에이블 신호(WE)를 논리곱 반전하는 제1 낸드 게이트(301), 제1 낸드 게이트(301)의 출력 신호와 로우(row) 액티브 신호(ACT)를 각각 하나의 입력 신호로 하며 크로스 커플드되는 제2 및 제3 낸드 게이트(303, 305)와 제3 낸드 게이트(305)의 출력 신호를 반전하여 기입 마스터 신호(WR)를 발생하는 인버터(307)로 구성된다. 여기서, 로우(row) 액티브 신호(ACT)는 에스램 호환 메모리에서 디램 메모리 셀들의 워드라인을 선택할 수 있는 디램 액티브 구간임을 나타내는 신호이다.
종래의 기입 마스터 신호 발생 회로에 의하면, 로우 액티브 신호(ACT) 및 기입 인에이블 신호(WE)가 모두 "하이"로 활성화하면, 기입 마스터 신호(WR)은 활성화한다. 그런데, 도 4에 도시된 바와 같이, 이전 프레임의 비유효한 독출(invalid READ) 명령이 수행된 후에 현재 프레임의 유효한 기입(valid WRITE) 명령이 수행되는 경우에, 이전 프레임에서 지정된 메모리 셀에 비유효한 데이터가 기입되는 오동작이 발생할 수 있다. 예를 들어, 사양보다 짧은 구간(예, 70ns)의 독출 명령이 수행된 후에, 정상적인 구간의 기입 명령(예, 85ns)이 수행되는 경우를 가정하자. 이때는 이전 프레임의 독출 명령에 따른 로우 액티브 신호(ACT)의 활성화 중에, 현재 프레임의 기입 명령이 발생할 수 있다.
따라서, 종래의 기입 마스터 신호 발생 회로를 적용하는 에스램 호환 메모리는 이전 프레임의 어드레스에 따른 메모리 셀에 현재 프레임에서 입력되는 데이터가 기입되는 오동작할 수 있다.
따라서, 본 발명의 목적은 디램 셀을 이용한 에스램 호환 메모리에 있어서, 사양보다 짧은 구간의 독출 명령이 수행된 후에 기입 명령이 수행될 때, 이전 프레임의 어드레스에 따른 메모리 셀에 현재 프레임에서 입력되는 데이터가 기입되는 오동작의 발생을 방지하는 기입 마스터 신호 발생 회로를 제공하는 데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 한 주기의 에스램 억세스 구간 동안에 두 주기의 디램 억세스 구간을 가지는 에스램 호환 메모리 장치의 독출 동작의 예를 나타내는 타이밍도이다.
도 2는 한 주기의 에스램 억세스 구간 동안에 두 주기의 디램 억세스 구간을 가지는 에스램 호환 메모리 장치의 기입 동작의 예를 나타내는 타이밍도이다.
도 3은 종래의 에스램 호환 메모리의 기입 마스터 신호 발생 회로를 나타내는 도면이다.
도 4는 비유효한 독출 명령이 수행된 후에 유효한 기입 명령이 수행되는 경우에, 비유효한 데이터가 기입되는 예를 보여주는 타이밍도이다.
도 5는 본 발명의 일실시예에 따른 기입 마스터 신호 발생 회로를 개념적으로 나타내는 블록도이다.
도 6은 도 5의 기입 억세스 인식 수단을 구체적으로 나타내는 회로도이다.
도 7은 도 5의 기입 펄스 발생부를 구체적으로 나타내는 회로도이다.
도 8은 도 5의 대기중 기입 인에이블 확인부를 구체적으로 나타내는 회로도이다.
도 9는 도 5의 기입 마스터 발생 수단를 구체적으로 나타내는 회로도이다.
도 10은 본 발명의 일실시예에 따른 기입 마스터 신호 발생 회로의 주요 신호의 타이밍도이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 에스램 호환 메모리 장치의 기입 마스터 신호 발생 회로에 관한 것이다. 본 발명의 기입 마스터 신호 발생 회로는 디램 액티브 구간 중임을 나타내는 로우 액티브 신호 및 기입 인에이블 신호 모두의 활성에 응답하여, 활성화하는 기입 억세스 신호를 발생하는 기입 억세스 인식 수단; 대기 구간 중에 발생하는 상기 기입 인에이블 신호의 활성에 응답하여, 활성화하는 대기중 기입 신호를 발생하는 대기중 기입 인에이블 인식 수단; 및 상기 기입 억세스 신호의 활성화와 상기 대기중 기입 신호의 비활성화의 수행에 응답하여, 활성화하는 기입 마스터 신호를 발생하는 기입 마스터 발생 수단을 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
종래기술에서와 마찬가지로, 본 발명의 구성 및 동작을 기술함에 있어서도, CS는 에스램 호환 메모리를 선택하는 칩 선택 신호를, ADDR는 외부로부터 입력되는 외부 어드레스 신호를, WE는 기입 동작을 인에이블시키는 기입 인에이블 신호를 각각 나타낸다. 그리고, 로우 액티브 신호(ACT)는 에스램 호환 메모리에서 디램 메모리 셀들의 워드라인을 선택할 수 있는 디램 액티브 구간임을 나타내는 신호이다. 또한, 설명의 편의를 위하여, 칩 선택 신호(CS)는 "하이"로 되어 본 발명의 기입 마스터 신호 발생 회로를 적용하는 에스램 호환 메모리를 선택하는 것으로 한다.
본 발명이 적용되는 에스램 호환 메모리 장치는 저장된 데이터 신호를 보존하기 위하여, 소정의 리프레쉬 주기 이내에 리프레쉬 동작이 요구되는 디램 메모리 셀들을 행과 열의 매트릭스 구조상에 포함한다. 그리고, 본 발명이 적용되는 에스램 호환 메모리 장치는 외부로부터의 입력 데이터 신호를 유효하게 억세스하기 위해서는, 앞서는 어드레스 신호의 입력으로부터 계속되는 어드레스 신호의 입력까지는 소정의 에스램 억세스 주기의 경과가 요구된다. 또한, 본 발명이 적용되는 에스램 호환 메모리 장치는 에스램 억세스 주기 내에 상기 디램 메모리 셀들의 워드라인을 선택할 수 있는 디램 액티브 구간과 상기 리프레쉬 동작의 수행에 필요한 시간 이상의 대기 구간이 활당된다.
도 5는 본 발명의 일실시예에 따른 기입 마스터 신호 발생 회로를 개념적으로 나타내는 블록도이다. 도 5를 참조하면, 기입 마스터 신호 발생 회로(500)는 기입 억세스 인식 수단(600), 대기중 기입 인에이블 인식 수단(650) 및 기입 마스터 발생 수단(900)을 구비한다. 상기 기입 억세스 인식 수단(600)은 칩 선택 신호(CS), 로우 액티브 신호(ACT) 및 기입 인에이블 신호(WE)를 수신하여, 기입 억세스 신호(WRAC)를 발생한다. 상기 기입 억세스 신호(WRAC)의 "하이"로의 활성화는, 로우 액티브 신호(ACT)와 기입 인에이블 신호(WE)가 모두 "하이"로 활성화할 때, 발생된다. 대기중 기입 인에이블 인식 수단(650)은 대기 신호(RSV)와 기입 인에이블 신호(WE)를 수신하여, 대기중 기입 신호(WRSET)를 발생한다. 여기서, 대기 신호(RSV)는 본 발명의 기입 마스터 신호 발생 회로(500)를 적용하는 에스램 호환 메모리 장치에서의 대기 구간을 나타내는 신호이다. 상기 대기중 기입 신호(WRSET)는 대기 구간 중에 발생하는 기입 인에이블 신호(WE)의 활성에 응답하여 활성화한다. 즉, 대기 신호(RSV)가 "하이"인 상태에서 기입 인에이블 신호(WE)가 "하이"로 활성화하면, 상기 대기중 기입 신호(WRSET)는 "하이"로 활성화된다. 한편, 대기 구간이 종료되면, 대기중 기입 신호(WRSET)는 "로우"로 비활성화한다.
대기중 기입 인에이블 인식 수단(650)은 구체적으로 기입 펄스 발생부(700)와 대기중 기입 인에이블 확인부(800)를 구비한다. 기입 펄스 발생부(700)는 기입 인에이블 신호(WE)의 "하이"로의 활성에 응답하여, 활성화하는 기입 펄스(WETDP)를 발생한다. 상기 기입 펄스(WETDP)는 소정 시간 동안 활성화하는 펄스로서, 활성화 폭은 짧은 것이 바람직하다. 대기중 기입 인에이블 확인부(800)는 대기 신호(RSV)와 기입 펄스(WETDP)를 수신하여, 대기중 기입 신호(WRSET)를 발생한다. 대기중 기입 신호(WRSET)는 대기 구간 중에 발생하는 기입 펄스(WETDP)에 응답하여 인에이블되며, 대기 구간의 종료에 응답하여 디스에이블된다.
도 6은 도 5의 기입 억세스 인식 수단(600)을 구체적으로 나타내는 회로도이다. 도 6을 참조하면, 기입 억세스 인식 수단(600)은 제1 내지 제3 낸드 게이트(601, 603, 605) 및 인버터(607)로 구성된다. 제1 낸드 게이트(601)는 칩 선택 신호(CS)와 기입 인에이블 신호(WE)를 논리곱하여 반전한다. 제2 및 제3 낸드 게이트(603, 605)는 제1 낸드 게이트(601)의 출력 신호와 로우 액티브 신호(ACT)를 각각 하나의 입력 신호로 하며, 크로스 커플드(cross-coupled)된다. 인버터(607)는 제3 낸드 게이트(605)의 출력 신호를 반전하여 기입 억세스 신호(WRAC)를 발생한다. 따라서, 도 10에 도시된 바와 같이, 기입 억세스 신호(WRAC)는 기입 인에이블 신호(WE)와 로우 액티브 신호(ACT) 중에서 나중에 "하이"로 되는 신호에 응답하여 "하이"로 활성화된다. 그리고, 로우 액티브 신호(ACT)가 "로우"로 비활성화될 때, 기입 억세스 신호(WRAC)도 "로우"로 비활성화된다.
도 7은 도 5의 기입 펄스 발생부(700)를 구체적으로 나타내는 회로도이다. 도 7을 참조하면, 기입 펄스 발생부(700)는 반전 지연부(701) 및 논리곱부(703)로 구성된다. 반전 지연부(701)는 기입 인에이블 신호(WE)를 반전하고 지연한다. 논리곱부(703)는 상기 반전 지연부(701)의 출력 신호와 상기 기입 인에이블 신호(WE)를 논리곱하여 기입 펄스(WETDP)로 출력한다. 따라서, 상기 기입 인에이블 신호(WE)가 "하이"로 활성화할 때, 상기 기입 펄스(WETDP)는 소정의 활성화 폭을 가지는 펄스로 발생한다.
도 8은 도 5의 대기중 기입 인에이블 확인부(800)를 구체적으로 나타내는 회로도이다. 도 8을 참조하면, 상기 대기중 기입 인에이블 확인부(800)는 제1 논리 게이트(810), 제1 전송 게이트(820), 제2 논리 게이트(830), 제2 전송 게이트(840) 및 제3 논리 게이트(850)를 구비한다.
제1 논리 게이트(810)는 대기 신호(RSV)와 기입 펄스(WETDP)를 논리곱한다. 즉, 제1 논리 게이트(810)의 출력 신호(N819)는 대기 구간 중에 발생하는 기입 펄스(WETDP)에 응답하여 활성화한다. 제1 전송 게이트(820)는, 제1 논리 게이트(810)의 출력 신호(N819)가 "로우"로 비활성화할 때, 턴온되어 대기 신호(RSV)를 전송한다. 따라서, 대기 신호(RSV)가 "하이"이고, 기입 펄스(WETDP)가 "로우"일 때, 제1 전송 게이트(820)는 "하이"의 대기 신호(RSV)를 제2 논리 게이트(830)으로 전송한다.
제2 논리 게이트(830)은 대기 신호(RSV)와 제1 전송 트랜지스터(820)에 의하여 전송되는 신호(N829)를 논리곱한다. 그리고, 제1 논리 게이트(810)의 출력 신호(N819)가 "하이"로 활성화할 때, 제2 논리 게이트(830)는 제1 전송 트랜지스터(820)에 의하여 전송되는 신호(N829)를 래치한다. 제2 전송 게이트(840)는 제1 논리 게이트(810)의 출력 신호(N819)가 "하이"로 활성화할 때, 턴온되어 제2 논리 게이트(830)의 출력 신호(N839)를 전송한다. 따라서, 대기 신호(RSV)와 기입 펄스(WETDP)가 모두 "하이"인 구간에서, 제2 논리 게이트(830)의 출력 신호(N839)는 "하이"로 래치되어 제3 논리 게이트(850)로 전송된다.
제3 논리 게이트(850)는 상기 대기 신호(RSV)와 상기 제2 전송 게이트(840)에 의하여 전송되는 신호(N849)를 논리곱하여, 상기 대기중 기입 신호(WRSET)로서 출력한다. 그리고, 제1 논리 게이트(810)의 출력 신호(N819)가 "로우"로 비활성화할 때, 제3 논리 게이트(850)는 제2 전송 트랜지스터(840)에 의하여 전송되는 신호(N849)를 래치한다. 따라서, 상기 대기중 기입 신호(WRSET)는, 도 10에 도시된 바와 같이, 대기 신호(RSV)가 "하이"인 구간에서 발생하는 기입 펄스(WETDP)에 응답하여 "하이"로 인에이블되며, 대기 신호(RSV)의 "로우"로의 비활성화에 응답하여 "로우"로 디스에이블된다. 즉, 상기 대기중 기입 신호(WRSET)는 대기 구간 중에 기입 인에이블 신호(WE)가 활성화하면 "하이"로 활성화하고, 대기 구간이 종료되면 비활성화한다.
도 9는 도 5의 기입 마스터 발생 수단(900)를 구체적으로 나타내는 회로도이다. 도 9를 참조하면, 기입 마스터 발생 수단(900)은 논리 게이트(901)를 구비한다. 상기 논리 게이트(901)는 버퍼(903)에 의하여 버퍼링된 기입 억세스 신호(WRAC)와 대기중 기입 신호(WRSET)의 반전 신호(N902)를 논리곱하여, 상기 기입 마스터 신호(WRMAS)로서 출력한다. 따라서, 기입 마스터 신호(WRMAS)는 상기 기입 억세스 신호(WRAC)가 "하이"로 활성화하고 상기 대기중 기입 신호(WRSET)가 "로우"로 비활성화하는 구간에서, "하이"로 활성화한다.
도 10을 참조하여, 본 발명의 기입 마스터 발생 회로를 전체적으로 설명하면, 다음과 같다. 기입 억세스 수단(600)에서 생성되는 기입 억세스 신호(WRAC)는, 로우 액티브 신호(ACT)와 기입 인에이블 신호(WE)가 모두 "하이"로 활성화하는 구간에서, "하이"로 활성화한다. 한편, 대기중 기입 인에이블 인식 수단(650)에서 생성되는 대기중 기입 신호(WRSET)는, 대기 신호(RSV)가 "하이"로 활성화된 상태에서 기입 인에이블 신호(WE)가 "하이"로 활성화할 때, "하이"로 활성화하여 대기 신호(RSV)가 "로우"로 비활성화할 때 "로우"로 된다.
그리고, 본 발명에 따른 기입 마스터 신호(WRMAS)는 상기 기입 억세스 신호(WRAC)가 "하이"인 구간에서 상기 대기중 기입 신호(WRSET)가 "하이"인 구간을 제거한 신호이다. 따라서, 기입 마스터 신호(WRMAS)는 대기 구간이 아니고 기입 인에이블 신호(WR)가 활성화하는 구간에서 "하이"로 활성화된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 기입 마스터 발생 회로에 의하면, 기입 마스터 신호(WRMAS)는 대기 구간이 아니면서 기입 인에이블 신호(WR)의 활성화 구간에서 "하이"로 활성화된다. 따라서, 디램 셀을 이용한 에스램 호환 메모리에 있어서, 이전 프레임의 사양보다 짧은 시간 동안의 독출 명령이 수행된 후에 현재 프레임의 기입 명령이 수행될 때에도 대기 구간이 경과한 다음에 기입 마스터 신호가 활성화된다. 그러므로, 이전 프레임의 비유효한 독출 명령이 수행된 후에 현재 프레임의 유효한 기입 명령이 수행되는 경우에도, 이전 프레임의 어드레스에 따른 메모리 셀에 현재 프레임에서 입력되는 오동작이 방지될 수 있다.

Claims (4)

  1. 저장된 데이터 신호를 보존하기 위하여, 소정의 리프레쉬 주기 이내에 리프레쉬 동작이 요구되는 디램 메모리 셀들을 행과 열의 매트릭스 구조상에 포함하는 에스램 호환 메모리 장치로서, 외부로부터의 입력 데이터 신호를 유효하게 억세스하기 위해서는, 앞서는 어드레스 신호의 입력으로부터 계속되는 어드레스 신호의 입력까지는 소정의 에스램 억세스 주기의 경과가 요구되는 상기 에스램 호환 메모리 장치로서, 상기 에스램 억세스 주기 내에 상기 디램 메모리 셀들의 워드라인을 선택할 수 있는 디램 액티브 구간과 상기 리프레쉬 동작의 수행에 필요한 시간 이상의 대기 구간이 활당되는 상기 에스램 호환 메모리 장치에 있어서,
    상기 디램 액티브 구간 중임을 나타내는 로우 액티브 신호 및 기입 인에이블 신호 모두의 활성에 응답하여, 활성화하는 기입 억세스 신호를 발생하는 기입 억세스 인식 수단;
    상기 대기 구간 중에 발생하는 상기 기입 인에이블 신호의 활성에 응답하여, 활성화하는 대기중 기입 신호를 발생하는 대기중 기입 인에이블 인식 수단; 및
    상기 기입 억세스 신호의 활성화와 상기 대기중 기입 신호의 비활성화의 수행에 응답하여, 활성화하는 기입 마스터 신호를 발생하는 기입 마스터 발생 수단
    을 구비하는 것을 특징으로 하는 기입 마스터 신호 발생 회로.
  2. 제1 항에 있어서, 상기 대기중 기입 인에이블 인식 수단은
    상기 기입 인에이블 신호의 활성에 응답하여, 소정 시간 동안 활성화하는 기입 펄스를 발생하는 기입 펄스 발생부; 및
    상기 대기 구간 중에 발생하는 상기 기입 펄스에 응답하여 인에이블되며, 상기 대기 구간의 종료에 응답하여 디스에이블되는 상기 대기중 기입 신호를 발생하는 대기중 기입 인에이블 확인부
    를 구비하는 것을 특징으로 하는 기입 마스터 신호 발생 회로.
  3. 제2 항에 있어서, 상기 대기중 기입 인에이블 확인부는
    상기 대기 구간을 표시하는 대기 신호가 활성화하고 상기 기입 펄스가 활성화하는 구간에서 활성화하는 출력 신호를 발생하는 제1 논리 게이트;
    상기 제1 논리 게이트의 출력 신호가 비활성하는 구간에서, 상기 대기 신호에 연동하는 신호를 전송하는 제1 전송 게이트;
    상기 대기 신호와 상기 제1 전송 게이트에 의하여 전송되는 신호를 논리 연산하는 제2 논리 게이트로서, 상기 제2 논리 게이트의 출력 신호는 상기 제1 논리 게이트의 출력 신호가 활성화 상태인 구간에서 래치되는 상기 제2 논리 게이트;
    상기 제1 논리 게이트의 출력 신호의 활성에 응답하여, 상기 제2 논리 게이트의 출력 신호에 연동하는 신호를 전송하는 제2 전송 게이트; 및
    상기 대기 신호와 상기 제2 전송 게이트에 의하여 전송되는 신호를 논리 연산하여 상기 대기중 기입 신호를 출력시키는 제3 논리 게이트로서, 상기 대기중 기입 신호는 상기 제1 논리 게이트의 출력 신호가 비활성 상태인 구간에서 래치되는 상기 제3 논리 게이트
    를 구비하는 것을 특징으로 하는 기입 마스터 신호 발생 회로.
  4. 제1 항에 있어서, 상기 기입 마스터 발생 수단은
    상기 기입 억세스 신호와 상기 대기중 기입 신호를 논리 연산하여 상기 기입 마스터 신호를 발생시키는 논리 게이트를 구비하는 것을 특징으로 하는 기입 마스터 신호 발생 회로.
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* Cited by examiner, † Cited by third party
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KR930014584A (ko) * 1991-12-17 1993-07-23 김광호 마스크트 플래시 라이트(Wasked Flash Write)기능을 수행하는 메모리장치 및 그 방법
KR20010003914A (ko) * 1999-06-26 2001-01-15 윤종용 기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법

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