KR100414716B1 - 디램 셀을 사용하고 에스램 호환이 가능하며, 페이지억세스 구동이 가능한 반도체 메모리 장치 및 그 구동 방법 - Google Patents

디램 셀을 사용하고 에스램 호환이 가능하며, 페이지억세스 구동이 가능한 반도체 메모리 장치 및 그 구동 방법 Download PDF

Info

Publication number
KR100414716B1
KR100414716B1 KR10-2002-0015705A KR20020015705A KR100414716B1 KR 100414716 B1 KR100414716 B1 KR 100414716B1 KR 20020015705 A KR20020015705 A KR 20020015705A KR 100414716 B1 KR100414716 B1 KR 100414716B1
Authority
KR
South Korea
Prior art keywords
address
page
memory device
semiconductor memory
word
Prior art date
Application number
KR10-2002-0015705A
Other languages
English (en)
Other versions
KR20030076052A (ko
Inventor
유인선
김인홍
Original Assignee
(주)실리콘세븐
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)실리콘세븐 filed Critical (주)실리콘세븐
Priority to KR10-2002-0015705A priority Critical patent/KR100414716B1/ko
Priority to US10/190,270 priority patent/US20030182522A1/en
Priority to TW091118465A priority patent/TWI237268B/zh
Publication of KR20030076052A publication Critical patent/KR20030076052A/ko
Application granted granted Critical
Publication of KR100414716B1 publication Critical patent/KR100414716B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

디램 셀을 사용하고 에스램 호환이 가능하며, 페이지 억세스 구동이 가능한 반도체 메모리 장치 및 그 구동 방법이 게시된다. 본 발명의 반도체 메모리 장치는 내부적으로는 디램 셀을 사용하여 리프레쉬가 수행되지만, 외부적으로 에스램과 동일한 규칙으로 운용된다. 본 발명의 반도체 메모리 장치는 메모리 어레이; 소정의 페이지 어드레스들과 소정의 워드 어드레스들을 수신하는 어드레스 입력부; 적어도 하나의 페이지 어드레스의 천이에 응답하여 페이지 어드레스 변환신호를 발생하며, 적어도 하나의 워드 어드레스의 천이에 응답하여 워드 어드레스 변환신호를 발생하는 어드레스 감지부; 및 메모리 어레이에 대하여 페이지 억세스 동작을 수행하도록 제어하는 메모리 어레이 제어부를 구비한다. 메모리 어레이 제어부는 페이지 어드레스 변환신호에 응답하여, 반도체 메모리 장치를 노말 억세스 상태로 진입시키며, 상기 워드 어드레스 변환신호에 응답하여, 반도체 메모리 장치로 하여금 상기 선택되는 행의 워드라인의 활성화 상태를 유지하면서, 선택되는 열을 변화하는 페이지 억세스 동작을 수행하도록 제어한다.

Description

디램 셀을 사용하고 에스램 호환이 가능하며, 페이지 억세스 구동이 가능한 반도체 메모리 장치 및 그 구동 방법{SRAM compatible and Page Accessible Semiconductor Memory Device using DRAM cell Operating Method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 디램(DRAM: Dynamic Random Access Memory) 셀(cell)을 가지면서, 에스램(SRAM: Static Random Access Memory)과 호환되는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치 중의 램(RAM: Random Access Memory)은 에스램과 디램으로 분류된다. 통상적인 램은 행과 열로 구성되는 매트릭스 상에 배열되는 다수개의 단위 메모리 셀들을 가지는 메모리 어레이와, 상기 단위 메모리 셀들로/로부터 데이터를 입/출력하도록 제어하는 주변 회로로 구성된다. 에스램에 사용되는 1비트의 정보를 저장하기 위한 단위 메모리 셀은 래치(latch) 구조를 이루는 4개의 트랜지스터와, 전송 게이트로 작용하는 2개의 트랜지스터로 구현된다. 즉, 통상적인 에스램은 래치 구조의 단위 메모리 셀에 데이터를 저장하고 있으므로, 데이터를 보존하기 위한 리프레쉬 동작이 요구되지 않는다. 또한, 에스램은, 디램에 비하여, 동작 속도가 빠르고, 소비 전력이 작다는 장점을 지닌다.
그러나, 에스램의 단위 메모리 셀은 6개의 트랜지스터로 구현되어 있으므로, 에스램은 1개의 트랜지스터와 1개의 커패시터로 단위 메모리 셀이 구현되는 디램에 비하여, 소요되는 웨이퍼 면적면에서, 단점을 지닌다. 즉, 동일한 용량의 기억 소자를 제조하기 위하여, 에스램의 웨이퍼 면적은 디램의 웨이퍼 면적의 6배 내지 10배 정도이다. 이와 같은, 에스램의 소요 면적은 에스램의 단가를 상승시킨다. 만약, 비용 절감 등을 위하여, 에스램을 대신하여 통상적인 디램이 사용되는 경우, 주기적인 리프레쉬 때문에 추가적으로 디램 컨트롤러가 장착되어야 한다. 또한, 디램의 주기적인 리프레쉬 동작을 위한 소요 시간과 느린 동작 속도 때문에 시스템 자체의 전반적인 성능이 하락된다.
상기와 같은 디램과 에스램의 단점을 극복하고자, 디램 셀을 이용한 에스램을 구현하려는 노력이 계속되고 있다. 이러한 노력 중에서의 하나가 Wingyu Leung 등이 미국 특허청에 출원하여 등록된 미국특허(Patent Number:5,999,474)에 기재되어 있다. 상기 미국 특허(Patent Number:5,999,474)에 기재된 기술은 다수개의 디램 뱅크(bank)와 에스램 캐쉬(Cashe)로 메모리를 구성하여 리프레쉬 동작을 외부에서는 감추어서, 에스램과 호환되도록 만드는 기술이다.
그러나, 상기 미국특허(Patent Number:5,999,474)에 따른 기술은 외부 클락이 필요한 동기식 에스램과 호환되도록 설계되었고, 비동기식 에스램과의 호환은 불가능하다. 그러므로, 상기 미국특허에 따른 기술은 모바일(mobile) 기기 등에서 요구되는 저전력 비동기식 에스램에는 적용되기 어려운 문제점을 지닌다.
이러한 문제점을 극복하고자 개발된 것이 '디램 셀을 이용한 에스램 호환 메모리 장치 및 그 구동 방법'으로서, 본 출원인 대한민국 특허청에 출원한 특허출원(10-2000-0072815)에 기재되어 있다. 상기 특허출원(10-2000-0072815)에 의하면, 한번의 외부적인 에스램 억세스 주기 동안에, 두 번의 내부적인 디램 억세스 주기를 가짐으로써, 디램 셀을 가지면서도 에스램과 호환되는 메모리 장치가 구현된다. 즉, 1번의 디램 억세스 주기 동안에는, 메모리 장치는 디램 셀에 대한 리프레쉬가 실행될 수 있는 대기상태에 놓여지며, 다른 1번의 디램 억세스 주기 동안에 실제로 디램 셀에 대한 억세스 동작이 수행된다.
그러나, 상기 특허출원(10-2000-0072815)에는, 메모리 어레이의 행을 선택하는 워드라인이 활성화를 유지하는 상태에서, 동일한 행의 상이한 열의 단위 메모리 셀로/로부터 데이터를 연속적으로 입/출력하는 페이지 억세스 동작이 구현되지 못하였다.
본 발명의 목적은 디램 셀을 이용하면서도 에스램 호환이 가능한 반도체 메모리 장치 및 그 구동방법으로서, 페이지 억세스 동작의 실현이 가능한 반도체 메모리 장치 및 그 구동방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 개념적으로 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 어레이에 포함되는 단위 메모리 셀을 나타내는 도면이다.
도 3은 본 실시예의 반도체 메모리 장치의 억세스 동작 중에서 발생하는 주요 신호의 타이밍도이다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치의 상태 변화를 나타내는 상태 다이어그램(state diagram)이다.
상기와 같은 기술적 과제를 해결하기 위한 본 발명의 일면은 행과 열로 정의되는 매트릭스 상에 배열되는 복수개의 메모리 셀들을 포함하는 메모리 어레이를 가지는 반도체 메모리 장치에 관한 것이다. 상기 메모리 셀들 각각은 저장된 데이터를 보존하기 위하여 소정의 리프레쉬 주기 이내에 리프레쉬가 요구되며, 상기 메모리 어레이의 행을 선택하는 행 선택 어드레스와 열을 선택하는 열 선택 어드레스를 동시에 제공하는 외부 시스템과 인터페이싱될 수 있다. 상기 반도체 메모리 장치는 상기 메모리 어레이의 행을 선택하는 워드라인을 활성화시키고 상기 메모리 어레이의 열을 선택하는 칼럼 선택 수단을 인에이블시켜 선택되는 메모리 셀로/로부터 데이터를 입/출력할 수 있다. 상기 반도체 메모리 장치는 상기 메모리 어레이; 소정의 페이지 어드레스들과 소정의 워드 어드레스들을 수신하는 어드레스 입력부로서, 상기 워드 어드레스는 상기 열 선택 어드레스 중의 전부 또는 일부이며, 상기 페이지 어드레스는 상기 행 선택 어드레스와 상기 워드 어드레스를 제외한 나머지 상기 열 선택 어드레스인 상기 어드레스 입력부; 적어도 하나의 상기 페이지 어드레스의 천이에 응답하여 페이지 어드레스 변환신호를 발생하며, 적어도 하나의 상기 워드 어드레스의 천이에 응답하여 상기 워드 어드레스 변환신호를 발생하는 어드레스 감지부; 및 상기 메모리 어레이에 대하여 페이지 억세스 동작을 수행하도록 제어하는 메모리 어레이 제어부를 구비한다. 상기 메모리 어레이 제어부는 상기 페이지 어드레스 변환신호에 응답하여, 상기 반도체 메모리 장치를 상기 노말 억세스 상태로 진입시키며, 상기 워드 어드레스 변환신호에 응답하여, 상기 반도체 메모리 장치로 하여금 상기 선택되는 행의 워드라인의 활성화 상태를 유지하면서, 선택되는 열을 변화하는 페이지 억세스 동작을 수행하도록 제어한다.
상기와 같은 다른 기술적 과제를 해결하기 위한 본 발명의 일면은 상기 반도체 메모리 장치를 구동하는 방법에 관한 것이다. 본 발명의 반도체 메모리 장치의 구동 방법은 (a) 소정의 페이지 어드레스들과 소정의 워드 어드레스들을 수신하는 단계로서, 상기 워드 어드레스는 상기 열 선택 어드레스 중의 전부 또는 일부이며, 상기 페이지 어드레스는 상기 행 선택 어드레스와 상기 워드 어드레스를 제외한 나머지 상기 열 선택 어드레스인 상기 수신하는 단계; (b) 적어도 하나의 상기 페이지 어드레스의 천이에 응답하여, 상기 반도체 메모리 장치를 상기 노말 억세스 상태로 진입시키는 단계; (c) 선택되는 행의 워드라인이 활성화된 이후에 발생하는적어도 하나의 상기 워드 어드레스의 천이에 응답하여, 상기 반도체 메모리 장치로 하여금 상기 선택되는 행의 워드라인의 활성화 상태를 유지하면서, 선택되는 열을 변화하는 페이지 억세스 동작을 수행시키는 단계를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
본 발명의 반도체 메모리 장치는 내부적으로 디램 셀을 채용하고 리프레쉬 동작을 수행하지만, 외부적으로는 통상의 에스램과 마찬가지로 리프레쉬를 위한 동작구간이 할당되지 않는다. 또한, 본 발명의 반도체 메모리 장치는 리프레쉬를 제어하기 위한 별도의 제어신호가 요구되지 않으며, 외부적으로는 통상적인 에스램과 동일한 규칙에 의하여 구동될 수 있다.
또한, 본 발명의 반도체 메모리 장치에 발생되는 동작 상태를 개략적으로 기술하면, 다음과 같다.
본 발명의 반도체 메모리 장치에는 리프레쉬(REFRESH) 상태가 발생한다. 상기 리프레쉬 상태는 특정의 워드라인을 활성화시키고, 상기 워드라인에 접속되는 모든 메모리 셀의 데이터를 상기 메모리 셀로부터 출력한 후, 다시 증폭시켜 다시 기입하는 리프레쉬 동작을 수행하는 상태를 말한다.
본 발명의 반도체 메모리 장치에는 대기(RESERVED) 상태가 발생된다. 상기 대기 상태는 상기 리프레쉬 상태를 할당할 수 있는 상태를 말한다. 상기 리프레쉬 타이머로부터 제공되는 리프레쉬 구동신호에 응답하여, 상기 대기 상태는 상기 리프레쉬 상태로 전환될 수 있다.
본 발명의 반도체 메모리 장치에는, 억세스(ACCESS) 상태가 발생된다. 상기 억세스 상태는 상기 메모리 어레이의 메모리 셀에 대하여 데이터가 기입/독출하기 위한 동작을 수행하는 상태를 말한다. 상기 억세스 상태 중의 하나가, 페이지(PAGE) 억세스 동작을 수행할 수 있는 페이지 억세스 상태이다. 본 명세서에서 '페이지 억세스 동작'이란, 하나의 워드라인(WL)이 활성화 상태를 유지하는 동안에, 외부 어드레스에 의하여 2 이상의 상이한 열이 연속적으로 선택되어, 연속적으로 데이터가 독출 또는 기입되는 동작을 말한다. 페이지 억세스 동작은 2번째 이후의 억세스에 대해서는 다시 워드라인을 활성화시킬 필요가 없으므로, 억세스하는데 요구되는 시간이 짧아질 수 있다. 본 명세서에서의 페이지 억세스 상태란, 워드라인(WL)이 활성화된 상태라고 할 수 있다. 그리고, 상기 억세스 상태 중에서 페이지 억세스 상태를 제외한 상태를, 설명의 편의상, 노말(NORMAL) 억세스 상태라고 부른다.
본 발명의 반도체 메모리 장치에는, 공전(IDLE) 상태가 발생할 수 있다. 상기 공전상태는, 본 발명의 반도체 메모리 장치에 전원은 공급되지만, 칩 선택 신호가 비활성화되어, 칩 자체가 디스에이블된 상태이다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 개념적으로 설명하기 위한 블록도이다. 본 발명의 반도체 메모리 장치는 데이터 저장부(100), 메모리 어레이 제어부(200), 어드레스 입력부(300), 데이터 입력부(400) 및 리프레쉬 타이머(500)를 포함한다. 상기 데이터 저장부(100)는 메모리 어레이(110)를 포함하며, 상기 메모리 어레이(110)는 행과 열로 정의되는 매트릭스 상에 배열되는 복수개의 메모리 셀(111)들을 포함한다. 상기 메모리 셀(111)은 저장된 데이터를 보존하기 위하여, 소정의 리프레쉬 주기 이내에 리프레쉬의 수행이 요구되는 셀이다. 상기 메모리 셀(111)의 대표적인 예는 디램 셀이다. 그러므로, 본 명세서에서는, 설명의 편의를 위하여, 상기 메모리 셀(111)은 디램 셀로 불리울 수 있다. 상기 디램 셀은, 도 2에 도시된 바와 같이, 워드라인(WL)에 의하여 게이팅되는 전송트랜지스터(111a)와, 상기 전송트랜지스터(111a)를 통하여 전송되는 비트라인(BL)의 데이터를 저장하는 커패시터(111b)로 구현된다.
상기 어드레스 입력부(300)는 외부 어드레스(ADDR)를 수신하여, 워드 어드레스(WOR_ADDR)와 페이지 어드레스(PG_ADDR)로 분류한다. 그리고, 적어도 하나의 상기 워드 어드레스(WOR_ADDR)의 천이에 응답하여 펄스로 발생하는 워드 어드레스 변환신호(WOR_ATD)와, 적어도 하나의 상기 페이지 어드레스(PG_ADDR)의 천이에 응답하여 펄스로 발생하는 페이지 어드레스 변환신호(PG_ATD)를 생성하여, 상기 메모리 어레이 제어부(200)로 제공한다.
본 발명의 반도체 메모리 장치는 전술한 바와 같이, 통상의 에스램과 동일한 동작 규칙으로 구동될 수 있으므로, 외부 어드레스(ADDR)는 메모리 어레이(110)의 행과 열을 선택하는 어드레스가 동시에 상기 어드레스 입력부(300)에 수신된다. 따라서, 외부적으로는 상기 메모리 어레이(110)의 행을 선택하는 어드레스와 열을 선택하는 어드레스에 대한 구분은 없다. 그러나, 본 명세서에서는, 설명의 편이를 위하여, 상기 메모리 어레이(110)의 행을 선택하는 어드레스를 행 선택 어드레스(ROW_ADDR)로, 상기 메모리 어레이(110)의 열을 선택하는 어드레스를 열 선택 어드레스(COL_ADDR)로 칭한다.
상기 어드레스 입력부(300)는 구체적으로 어드레스 분류수단(310), 워드 어드레스 감지수단(320) 및 페이지 어드레스 감지수단(330)을 포함한다. 어드레스 분류수단(310)은 외부 어드레스(ADDR)를 워드 어드레스(WOR_ADDR)와 페이지 어드레스(PG_ADDR)로 분류한다. 상기 워드 어드레스(WOR_ADDR)는 상기 열 선택 어드레스(COL_ADDR) 중의 전부 또는 일부이다. 상기 페이지 어드레스(PG_ADDR)는 상기 워드 어드레스(WOR_ADDR)를 제외한 열 선택 어드레스(COL_ADDR)와 상기 행 선택 어드레스(ROW_ADDR)이다.
예로서, 본 실시예의 반도체 메모리 장치가 25x25개의 상기 메모리 셀(110)과 4의 페이지 깊이(page depth)를 가진다고 가정하자.
그러면, 상기 열 선택 어드레스(COL_ADDR)와 상기 행 선택 어드레스(ROW_ADDR)의 수는 각각 5이며, 상기 외부 어드레스(ADDR)의 수는 10이다. 또한, 연속적인 페이지 억세스 동작을 수행할 수 있는 페이지 깊이(page depth)가 4이므로, 상기 워드 어드레스(WOR_ADDR)의 수는 2이다. 그리고, 페이지 어드레스(PG_ADDR)의 수는 상기 외부 어드레스(ADDR)의 수에서 상기 워드어드레스(WOR_ADDR)의 수를 제외한 것으로, 8이다.
상기 워드 어드레스 감지수단(320)은, 상기 워드 어드레스(WOR_ADDR)의 천이를 감지하고, 상기 워드 어드레스(WOR_ADDR)를 칼럼 선택 수단(120)으로 제공한다.
상기 워드 어드레스 감지수단(320)은, 더욱 구체적으로, 제1 어드레스 감지기(320a) 및 제1 어드레스 래치(320b)를 구비한다. 상기 제1 어드레스 감지기(320a)는 상기 워드 어드레스(WOR_ADDR)의 천이를 감지하여 워드 어드레스 변환신호(WOR_ATD)를 발생한다. 그리고, 상기 워드 어드레스 변환신호(WOR_ATD)는, 칩 선택신호(CS)가 "하이"로 활성화할 때 메모리 어레이 제어부(200)로 제공된다. 상기 칩 선택신호(CS)는 본 발명의 반도체 메모리 장치를 인에이블시키는 신호로서, 일반적으로 외부로부터 제공된다. 그리고, 상기 제1 래치(320a)는 상기 워드 어드레스(WOR_ADDR)를 래치하였다가, 상기 워드 어드레스 변환신호(WOR_ATD)에 응답하여 상기 칼럼 선택 수단(120)으로 제공한다.
상기 페이지 어드레스 감지수단(330)은, 상기 페이지 어드레스(PG_ADDR)의 천이를 감지하고, 상기 페이지 어드레스(PG_ADDR)를 칼럼 선택 수단(120)과 로우 선택 수단(130)으로 제공한다.
상기 페이지 어드레스 감지수단(330)은, 더욱 구체적으로, 제2 어드레스 감지기(330a) 및 제2 어드레스 래치(330b)를 구비한다. 상기 제2 어드레스 감지기(330a)는 상기 페이지 어드레스(PG_ADDR)의 천이를 감지하여 페이지 어드레스 변환신호(PG_ATD)를 발생한다. 그리고, 상기 페이지 어드레스 변환신호(PG_ATD)는, 상기 칩 선택신호(CS)가 "하이"로 활성화할 때 메모리 어레이 제어부(200)로제공된다. 그리고, 상기 제2 래치(330a)는 상기 페이지 어드레스(PG_ADDR)를 래치하였다가, 상기 페이지 어드레스 변환신호(PG_ATD)에 응답하여 상기 칼럼 선택 수단(120)과 상기 로우 선택 수단(130)으로 제공한다. 이때, 상기 칼럼 선택 수단(120)으로 제공되는 페이지 어드레스(PG_ADDR)는 워드 어드레스(WOR_ADDR)가 아닌 열 선택 어드레스(COL_ADDR)이며, 상기 로우 선택 수단(130)으로 제공되는 어드레스(PG_ADDR)는 행 선택 어드레스(ROW_ADDR)이다.
결과적으로, 상기 칼럼 선택 수단(120)에는 열 선택 어드레스(COL_ADDR)가, 상기 로우 선택 수단(130)에는 행 선택 어드레스(ROW_ADDR)가 제공된다.
도 1에 도시된 실시예에서는, 10개의 외부 어드레스(ADDR)가 상기 어드레스 분류수단(310)에 의하여, 2개의 워드 어드레스(WOR_ADDR)와 8개의 페이지 어드레스(PG_ADDR)로 구분된다. 그러나. 본 발명의 변형되는 실시예에서는 페이지의 깊이에 따라, 워드 어드레스(WOR_ADDR)의 수가 조절될 수 있다. 예를 들어, 페이지의 깊이가 8이라면, 워드 어드레스(WOR_ADDR)의 수는 3으로 조절된다. 이와 같은, 워드 어드레스(WOR_ADDR)의 수는 상기 메모리 어레이 제어부(200)의 메모리 맵핑 수단(230)으로부터 제공되는 페이지 깊이 제어신호(PANC)에 의하여 제어된다.
상기 칼럼 선택수단(120)은 상기 열 선택 어드레스(COL_ADDR)를 디코딩하여, 상기 메모리 어레이(110)의 열을 선택한다. 즉, 상기 칼럼 선택수단(120)에 의하여 디코딩된 신호는 기입수단(140)과 출력수단(150)을 제어함으로써, 메모리 어레이(110)의 열을 선택한다. 그리고, 상기 로우 선택수단(130)은 상기 행 선택 어드레스(ROW_ADDR)를 디코딩하여, 상기 메모리 어레이(110)의 행을 선택한다. 즉,상기 로우 선택수단(130)에 의하여 디코딩된 신호는 선택되는 행의 워드라인을 활성화시킴으로써, 상기 메모리 어레이(110)의 행을 선택한다.
상기 데이터 입력부(400)는 외부 데이터(DATA)를 수신하여 상기 기입수단(140)으로 제공한다. 상기 데이터 입력부(400)는, 구체적으로, 데이터 감지기(401) 및 데이터 래치(402)를 구비한다. 상기 데이터 감지기(401)는 상기 외부 데이터(DATA)의 천이를 감지하여 데이터 변환신호(DTD)를 발생한다. 그리고, 상기 데이터 변환신호(DTD)는, 상기 칩 선택신호(CS)와 기입 인에이블 신호(WE)가 "하이"로 활성화할 때 메모리 어레이 제어부(200)로 제공된다. 상기 기입 인에이블 신호(WE)는 반도체 메모리 장치로 하여금 기입 동작과 독출 동작을 제어하는 신호이다. 상기 기입 인에이블 신호(WE)가 "하이"로 활성화하는 경우에는, 상기 반도체 메모리 장치는 기입 동작을 수행할 수 있다. 그리고, 상기 기입 인에이블 신호(WE)가 "로우"로 비활성화하는 경우에는, 상기 반도체 메모리 장치는 독출 동작을 수행할 수 있다. 상기 데이터 래치(402)는 상기 외부 데이터(DATA)를 래치하였다가, 상기 데이터 변환신호(DTD)에 응답하여 상기 기입수단(140)으로 제공한다.
상기 데이터 감지기(401)와 상기 데이터 래치(402)에 의하여, 별도의 제어신호가 외부로부터 제공되지 않더라도 데이터의 래치가 가능하므로, 본 발명의 반도체 메모리 장치에서는 기입(WRITE) 시에도 페이지 억세스 동작의 구현이 가능하다.
상기 리프레쉬 타이머(500)는 일정한 리프레쉬 주기마다 활성화하는 리프레쉬 구동신호(REF)를 상기 메모리 어레이 제어부(200)로 제공하여, 궁극적으로 상기 메모리 어레이(110)의 메모리 셀(111)이 리프레쉬 동작을 수행하도록 제어한다.
상기 메모리 어레이 제어부(200)에는, 메모리 동작 제어수단(210), 페이지 표시 발생수단(220) 및 메모리 맵핑수단(230)이 포함된다.
상기 메모리 동작 제어수단(210)은, 상기 메모리 어레이(110)의 동작 특히, 페이지 억세스 동작 수행 등을 제어한다. 상기 페이지 표시 발생수단(220)은 상기 페이지 어드레스 변환신호(PG_ATD) 또는 워드 어드레스 변환신호(WOR_ATD)에 대하여 소정의 지연시간으로 활성화되는 페이지 표시신호(DO_PG)를 상기 메모리 동작 제어 수단(210)으로 제공한다.
상기 메모리 맵핑수단(230)은 외부 시스템과 상호통신하여, 상기 페이지 깊이를 제어하는 상기 페이지 깊이 제어신호(PANC)를 제공한다.
도 3은 본 실시예의 반도체 메모리 장치의 억세스 동작 중에서 발생하는 주요 신호의 타이밍도이다. 도 3을 참조하면, 칩 선택 신호(CS)는 "하이"이고, 기입 인에이블 신호(WE)는 "로우"이다. 페이지 어드레스(PG_ADDR)의 변환에 응답하여, 페이지 어드레스 변환신호(PG_ATD)가 활성화하고, 워드 어드레스(WOR_ADDR)의 변환에 응답하여, 워드 어드레스 변환신호(WOR_ATD)가 활성화한다.
상기 페이지 표시신호(DO_PG)는 상기 페이지 어드레스 변환신호(PG_ATD) 또는 워드 어드레스 변환신호(WOR_ATD)에 대하여 소정의 지연시간으로 활성화된다. 그리고, 상기 페이지 표시신호(DO_PG)는 상기 페이지 어드레스 변환신호(PG_ATD)에 의하여 "로우"로 비활성화한다. 그러므로, 상기 페이지 표시신호(DO_PG)는, 상기 페이지 어드레스 변환신호(PG_ATD)의 활성화에 대해서는, 소정의 폭으로 비활성화된 후 다시 활성화된다.
그리고, 상기 페이지 표시신호(DO_PG)는, 활성화 상태에서 발생하는 상기 워드 어드레스 변환신호(WOR_ATD)의 활성화에 대해서는, 계속 활성화 상태를 유지한다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치의 상태 변화를 나타내는 상태 다이어그램(state diagram)이다. 도 4를 참조하여, 본 발명의 일실시예에 따른 반도체 메모리 장치의 상태 변화가 기술된다. 도 4의 상태 다이어그램에서, 공전상태(S401)를 제외한 나머지 상태로의 진입 또는 나머지 상태에서의 동작은 칩 선택 신호(CS)가 "하이"로 활성화됨을 전제로 기술한다.
먼저, 공전상태(S401)에서, 페이지 어드레스 변환신호(PG_ATD) 또는 워드 어드레스 변환신호(WOR_ATD)가 "하이"로 활성화하면, 반도체 메모리 장치는 대기상태(S403)로 진입한다(T402). 상기 대기상태(S403)로의 진입으로부터 소정의 제1 시간이 경과하면 즉, 대기구간이 경과하면(RSVD↓), 반도체 메모리 장치는 노말 억세스 상태(S405)로 진입한다(T404). 바람직하기로는, 상기 제1 시간은 메모리 어레이(110)의 메모리 셀을 억세스할 수 있기에 충분한 시간이다.
노말 억세스 상태(S405)의 소정의 제2 시간이 경과하면, 상기 페이지 표시신호(DO_PG)가 "하이"로 활성화한다. 이어서, 상기 페이지 표시신호(DO_PG)의 활성화에 응답하여, 반도체 메모리 장치는 페이지 억세스 상태(S307)로 진입한다(T406). 상기 제2 시간은 노말 억세스 상태(S405)의 진입으로부터 메모리 어레이의 행을 선택하는 워드라인을 구동시키도록 제어하는 소정의 신호가 활성화되기까지 소요되는 시간이다.
페이지 억세스 상태(S407)에서, 워드 어드레스 변환신호(WOR_ATD)가 "하이"로 활성화하면, 반도체 메모리 장치는 페이지 억세스 상태(S407)를 유지한다(T408). 페이지 억세스 상태(S407)에서, 페이지 어드레스 변환신호(PG_ATD)가 "하이"로 활성화하면, 반도체 메모리 장치는 대기상태(S403)로 복귀한다(T410). 또한, 페이지 억세스 상태(S407)에서, 칩 선택 신호(CS)가 "로우"로 비활성화되면, 반도체 메모리 장치는 공전상태(S401)로 복귀한다(T412).
본 발명의 반도체 메모리 장치 및 그 구동방법에 의하면, 노말 억세스 상태로 진입한 후 소정의 제2 시간이 경과하면, 페이지 표시신호가 활성화하여, 반도체 메모리 장치가 페이지 억세스 동작 상태로 진입함을 나타낸다. 그리고, 페이지 표시신호가 활성화된 상태에서 발생되는 워드 어드레스의 천이에 대해서는 페이지 억세스 동작을 수행한다. 그리고, 페이지 어드레스가 천이하면, 다시 대기상태로 복귀하여, 노말 억세스 동작을 수행한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는 리프레쉬 또는 리프레쉬 동작을 수행할 수 있는 대기 상태가 독출 상태 또는 기입 상태 이전 발생하는 예에 대해서만 기술되었다. 그러나, 리프레쉬 상태가 독출 또는 기입 상태 이후에 발생할 수도 있음은 당업자에게는 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 반도체 메모리 장치 및 그 구동방법에 의하면, 디램 셀을 이용하면서도 에스램 호환이 가능하면서, 페이지 억세스 동작이 실현될 수 있다.

Claims (16)

  1. 행과 열로 정의되는 매트릭스 상에 배열되는 복수개의 메모리 셀들을 포함하는 메모리 어레이를 가지는 반도체 메모리 장치를 구동하는 방법으로서, 상기 메모리 셀들 각각은 저장된 데이터를 보존하기 위하여 소정의 리프레쉬 주기 이내에 리프레쉬가 요구되며, 상기 메모리 어레이의 행을 선택하는 행 선택 어드레스와 열을 선택하는 열 선택 어드레스를 동시에 제공하는 외부 시스템과 인터페이싱될 수 있는 상기 반도체 메모리 장치의 구동방법으로서, 상기 메모리 어레이의 행을 선택하는 워드라인을 활성화시키고 상기 메모리 어레이의 열을 선택하는 칼럼 선택 수단을 인에이블시켜 선택되는 메모리 셀로/로부터 데이터를 입/출력하는 노말 억세스 상태를 가지는 상기 반도체 메모리 장치의 구동 방법에 있어서,
    (a) 소정의 페이지 어드레스들과 소정의 워드 어드레스들을 수신하는 단계로서, 상기 워드 어드레스는 상기 열 선택 어드레스 중의 전부 또는 일부이며, 상기 페이지 어드레스는 상기 행 선택 어드레스와 상기 워드 어드레스를 제외한 나머지 상기 열 선택 어드레스인 상기 수신하는 단계;
    (b) 적어도 하나의 상기 페이지 어드레스의 천이에 응답하여, 상기 반도체 메모리 장치를 상기 노말 억세스 상태로 진입시키는 단계;
    (c) 선택되는 행의 워드라인이 활성화된 이후에 발생하는 적어도 하나의 상기 워드 어드레스의 천이에 응답하여, 상기 반도체 메모리 장치로 하여금 상기 선택되는 행의 워드라인의 활성화 상태를 유지하면서, 선택되는 열을 변화하는 페이지 억세스 동작을 수행시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 억세스 구동방법.
  2. 제1 항에 있어서, 상기 (b) 단계는
    (b1) 적어도 하나의 상기 페이지 어드레스의 천이에 응답하여, 상기 반도체 메모리 장치로 하여금 상기 메모리 셀들에 대한 리프레쉬 동작을 수행할 수 있는 대기상태로 진입시키는 단계; 및
    (b2) 상기 대기상태의 진입으로부터 소정의 제1 시간이 경과한 후에, 상기 반도체 메모리 장치를 상기 노말 억세스 상태로 진입시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 억세스 구동방법.
  3. 제2 항에 있어서, 상기 (c) 단계는
    (c1) 상기 노말 억세스 상태의 진입으로부터 소정의 제2 시간이 경과한 후에, 페이지 억세스 상태로 진입시키는 단계; 및
    (c2) 상기 페이지 억세스 상태에서 발생하는 상기 하나의 워드 어드레스의 천이에 응답하여, 상기 반도체 메모리 장치로 하여금 페이지 억세스 동작을 수행시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 억세스 구동방법.
  4. 제3 항에 있어서, 상기 (c1) 단계는
    (c11) 상기 노말 억세스 상태의 진입으로부터 상기 제2 시간이 경과한 후에, 소정의 페이지 표시 신호를 발생시키는 단계; 및
    (c12) 상기 페이지 표시 신호에 응답하여, 상기 반도체 메모리 장치를 상기 페이지 억세스 상태로 진입시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 억세스 구동방법.
  5. 제4 항에 있어서, 상기 제2 시간은
    상기 반도체 메모리 장치가 상기 노말 억세스 상태의 진입으로부터 상기 워드라인을 구동시키도록 제어하는 소정의 신호가 활성화되는 시간인 것을 특징으로 하는 반도체 메모리 장치의 페이지 억세스 구동방법.
  6. 제4항에 있어서, 상기 반도체 메모리 장치의 페이지 억세스 구동방법은
    상기 열 선택 어드레스를 상기 페이지 어드레스와 상기 워드 어드레스로 구분하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 억세스 구동방법.
  7. 제6 항에 있어서, 상기 열 선택 어드레스의 상기 페이지 어드레스와 상기 워드 어드레스의 구분은
    외부에서 입력되는 어드레스 구분 신호에 의하여 조절되는 것을 특징으로 하는 반도체 메모리 장치의 페이지 억세스 구동방법.
  8. 제1 항 내지 제7 항 중의 어느 하나의 항에 있어서, 상기 페이지 억세스 구동방법은
    외부로부터의 데이터 입력에 응답하여, 데이터 감지신호를 발생하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 억세스 구동방법.
  9. 행과 열로 정의되는 매트릭스 상에 배열되는 복수개의 메모리 셀들을 포함하는 메모리 어레이를 가지는 반도체 메모리 장치로서, 상기 메모리 셀들 각각은 저장된 데이터를 보존하기 위하여 소정의 리프레쉬 주기 이내에 리프레쉬가 요구되며, 상기 메모리 어레이의 행을 선택하는 행 선택 어드레스와 열을 선택하는 열 선택 어드레스를 동시에 제공하는 외부 시스템과 인터페이싱될 수 있는 상기 반도체메모리 장치로서, 상기 메모리 어레이의 행을 선택하는 워드라인을 활성화시키고 상기 메모리 어레이의 열을 선택하는 칼럼 선택 수단을 인에이블시켜 선택되는 메모리 셀로/로부터 데이터를 입/출력할 수 있는 상기 반도체 메모리 장치에 있어서,
    상기 메모리 어레이;
    소정의 페이지 어드레스들과 소정의 워드 어드레스들을 수신하는 어드레스 입력부로서, 상기 워드 어드레스는 상기 열 선택 어드레스 중의 전부 또는 일부이며, 상기 페이지 어드레스는 상기 행 선택 어드레스와 상기 워드 어드레스를 제외한 나머지 상기 열 선택 어드레스인 상기 어드레스 입력부;
    적어도 하나의 상기 페이지 어드레스의 천이에 응답하여 페이지 어드레스 변환신호를 발생하며, 적어도 하나의 상기 워드 어드레스의 천이에 응답하여 상기 워드 어드레스 변환신호를 발생하는 어드레스 감지부; 및
    상기 메모리 어레이에 대하여 페이지 억세스 동작을 수행하도록 제어하는 메모리 어레이 제어부를 구비하며,
    상기 메모리 어레이 제어부는
    상기 페이지 어드레스 변환신호에 응답하여, 상기 반도체 메모리 장치를 상기 노말 억세스 상태로 진입시키며,
    상기 워드 어드레스 변환신호에 응답하여, 상기 반도체 메모리 장치로 하여금 상기 선택되는 행의 워드라인의 활성화 상태를 유지하면서, 선택되는 열을 변화하는 페이지 억세스 동작을 수행하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 메모리 어레이 제어부는
    상기 페이지 어드레스 변환신호에 응답하여, 상기 반도체 메모리 장치로 하여금 상기 메모리 어레이의 상기 메모리 셀들에 대한 리프레쉬 동작을 수행할 수 있는 대기상태로 진입시키며,
    상기 대기상태의 진입으로부터 소정의 제1 시간이 경과한 후에 상기 반도체 메모리 장치를 상기 노말 억세스 상태로 진입시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 메모리 어레이 제어부는
    노말 억세스 상태의 진입으로부터 소정의 제2 시간이 경과한 후에, 상기 반도체 메모리 장치를 소정의 페이지 억세스 상태로 진입시키며,
    상기 페이지 억세스 상태에서 발생하는 상기 적어도 하나의 워드 어드레스의 천이에 응답하여, 상기 반도체 메모리 장치로 하여금 페이지 억세스 동작을 수행시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 메모리 어레이 제어부는
    상기 노말 억세스 상태의 진입으로부터 상기 제2 시간이 경과한 후에, 소정의 페이지 표시 신호를 발생시키는 페이지 표시 수단을 구비하며,
    상기 페이지 표시 신호에 응답하여, 상기 반도체 메모리 장치를 상기 페이지 억세스 상태로 진입시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 제2 시간은
    상기 반도체 메모리 장치가 상기 노말 억세스 상태의 진입으로부터 상기 워드라인을 구동시키도록 제어하는 소정의 신호가 활성화되는 시간인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 어드레스 입력부는
    상기 외부 시스템으로부터 수신되는 열 선택 어드레스를 상기 페이지 어드레스와 상기 워드 어드레스로 구분하는 어드레스 분류수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13 항에 있어서, 상기 어드레스 분류수단은
    외부에서 입력되는 어드레스 구분 신호에 응답하여, 상기 페이지 어드레스의 수와 상기 워드 어드레스의 수를 조절하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제9 항 내지 제15 항 중의 어느 하나의 항에 있어서, 상기 반도체 메모리 장치는
    외부로부터의 데이터 입력에 응답하여, 데이터 감지신호를 발생하는 데이터 입력부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
KR10-2002-0015705A 2002-03-22 2002-03-22 디램 셀을 사용하고 에스램 호환이 가능하며, 페이지억세스 구동이 가능한 반도체 메모리 장치 및 그 구동 방법 KR100414716B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0015705A KR100414716B1 (ko) 2002-03-22 2002-03-22 디램 셀을 사용하고 에스램 호환이 가능하며, 페이지억세스 구동이 가능한 반도체 메모리 장치 및 그 구동 방법
US10/190,270 US20030182522A1 (en) 2002-03-22 2002-07-03 SRAM compatible and page accessible memory device using dram cells and method for operating the same
TW091118465A TWI237268B (en) 2002-03-22 2002-08-15 SRAM compatible and page accessible memory devcie using dram cells and method for operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0015705A KR100414716B1 (ko) 2002-03-22 2002-03-22 디램 셀을 사용하고 에스램 호환이 가능하며, 페이지억세스 구동이 가능한 반도체 메모리 장치 및 그 구동 방법

Publications (2)

Publication Number Publication Date
KR20030076052A KR20030076052A (ko) 2003-09-26
KR100414716B1 true KR100414716B1 (ko) 2004-01-13

Family

ID=36821390

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0015705A KR100414716B1 (ko) 2002-03-22 2002-03-22 디램 셀을 사용하고 에스램 호환이 가능하며, 페이지억세스 구동이 가능한 반도체 메모리 장치 및 그 구동 방법

Country Status (3)

Country Link
US (1) US20030182522A1 (ko)
KR (1) KR100414716B1 (ko)
TW (1) TWI237268B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7472235B2 (en) * 2005-11-30 2008-12-30 Intel Corporation Multi-interfaced memory
KR100772841B1 (ko) * 2006-07-28 2007-11-02 삼성전자주식회사 프로세서들간 호스트 인터페이싱 기능을 갖는 멀티패쓰억세스블 반도체 메모리 장치
KR100855587B1 (ko) 2007-01-17 2008-09-01 삼성전자주식회사 메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리장치 및 그에 따른 메일박스 액세스 제어방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159676A (en) * 1988-12-05 1992-10-27 Micron Technology, Inc. Semi-smart DRAM controller IC to provide a pseudo-cache mode of operation using standard page mode draws
US5241503A (en) * 1991-02-25 1993-08-31 Motorola, Inc. Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers
JP2003059264A (ja) * 2001-08-08 2003-02-28 Hitachi Ltd 半導体記憶装置

Also Published As

Publication number Publication date
US20030182522A1 (en) 2003-09-25
TWI237268B (en) 2005-08-01
KR20030076052A (ko) 2003-09-26

Similar Documents

Publication Publication Date Title
US6233193B1 (en) Dynamic random access memory system with a static random access memory interface and methods for using the same
US7177223B2 (en) Memory device and method having banks of different sizes
KR100355226B1 (ko) 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
US6041389A (en) Memory architecture using content addressable memory, and systems and methods using the same
KR100367690B1 (ko) 디램 셀을 이용한 비동기식 에스램 호환 메모리 장치 및그 구동 방법
US6282606B1 (en) Dynamic random access memories with hidden refresh and utilizing one-transistor, one-capacitor cells, systems and methods
US20090083479A1 (en) Multiport semiconductor memory device and associated refresh method
KR20030071783A (ko) 반도체 기억 장치 및 리프레시 제어 회로
WO2002015194A1 (en) Method and system for hiding refreshes in a dynamic random access memory
US7345940B2 (en) Method and circuit configuration for refreshing data in a semiconductor memory
US6510094B2 (en) Method and apparatus for refreshing semiconductor memory
US7002874B1 (en) Dual word line mode for DRAMs
KR100481818B1 (ko) 디램 셀을 사용하며, 버스트 억세스 구동이 가능한 동기식 에스램 호환 메모리 및 그 구동 방법
KR100414716B1 (ko) 디램 셀을 사용하고 에스램 호환이 가능하며, 페이지억세스 구동이 가능한 반도체 메모리 장치 및 그 구동 방법
JPH07192461A (ja) 半導体記憶装置
KR100481819B1 (ko) 디램 셀을 사용하며, 칩 디스에이블 구간 중에 발생하는신호에 의하여 리프레쉬가 수행되도록 제어되는 동기식에스램 호한 메모리
US7061818B2 (en) Memory and refresh method for memory
KR100630976B1 (ko) 로우 바운더리 구간에서 리프레쉬가 수행되는 디램셀에스램
KR100401235B1 (ko) 디램 셀을 이용한 에스램 호환 메모리 장치의 로우 제어회로
KR100472860B1 (ko) 디램셀을 사용하는 에스램 호환 듀얼포트램
KR100394587B1 (ko) 디램 셀을 이용한 에스램 호환 메모리 장치의 리프레쉬 회로
KR20030091431A (ko) 감소된 랜덤 억세스 타임을 갖는 비동기 반도체 메모리장치 및 그에 따른 랜덤 억세스 타임 감소방법
KR20060104594A (ko) 리프레쉬 수행에서 노말 억세스로의 복귀지연시간이제어되는 동기식 디램셀 에스램 및 이의 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061212

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee