KR100401235B1 - 디램 셀을 이용한 에스램 호환 메모리 장치의 로우 제어회로 - Google Patents

디램 셀을 이용한 에스램 호환 메모리 장치의 로우 제어회로 Download PDF

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Abstract

본 발명의 로우 제어 회로는 대기 구간 결정 회로와 억세스 구간 결정 회로를 포함한다. 대기 구간 결정 회로는 어드레스 감지 신호에 응답하여, 대기 모드 신호를 발생한다. 어드레스 감지 신호가 펄스의 형태로 활성화하면, 대기 모드 신호는 대기 구간을 확보할 수 있는 폭으로 활성화한다. 억세스 구간 결정 회로는 입력되는 외부 어드레스 신호의 천이의 입력에 응답하여, 활성화하는 로우 액티브 신호 및 억세스 제어 신호를 발생한다. 본 발명의 로우 제어 회로를 적용한 에스램 호환 메모리 장치는 디램 억세스 구간에서 데이터 신호의 입출력 동작이 수행되며, 리프레쉬 요구가 발생하는 경우, 디램 억세스 구간이 아닌 구간을 대체하여 리프레쉬 구간에서 리프레쉬 동작이 수행된다. 그러므로, 본 발명의 로우 제어 회로는 1 주기의 에스램 억세스 구간에 디램 억세스 구간과 대기 구간이 설정되는 에스램 호환 메모리 장치에 적합하게 실현될 수 있다.

Description

디램 셀을 이용한 에스램 호환 메모리 장치의 로우 제어 회로{ROW CONTROL CIRCUIT IN SRAM USING DRAM CELL}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 디램(DRAM: Dynamic Random Access Memory) 셀(cell)을 이용한 에스램(SRAM: Static Random Access Memory)으로서, 대기 구간과 디램 억세스 구간이 제어되는 디램 셀 에스램 호환 메모리 장치에 관한 것이다.
반도체 메모리 장치 중의 램(RAM: Random Access Memory)은 크게 에스램과 디램으로 분류될 수 있다. 1비트의 정보를 저장하기 위한 통상적인 에스램의 단위 메모리 셀은 래치(latch) 구조를 이루는 4개의 트랜지스터와, 전송 게이트로 작용하는 2개의 트랜지스터로 구현된다. 즉, 통상적인 에스램은 래치 구조의 단위 메모리 셀에 데이터 신호를 저장하고 있으므로, 데이터 신호를 보존하기 위한 리프레쉬 동작이 요구되지 않는다. 또한, 디램에 비하여, 에스램은 빠른 동작 속도와 저전력 소비의 장점을 지닌다.
그러나, 에스램의 단위 메모리 셀은 6개의 트랜지스터로 구현되어 있으므로, 1개의 트랜지스터와 1개의 커패시터로 구현되는 디램의 단위 메모리 셀에 비하여, 레이아웃에 소요되는 면적이 크다는 단점을 지닌다. 즉, 동일한 용량의 기억 소자를 제조하기 위하여 소요되는 에스램의 레이아웃 면적은 디램의 레이아웃 면적의 6배 내지 10배 정도이다.
상기와 같은 디램과 에스램의 단점을 극복하고자, 디램 셀을 이용한 에스램을 구현하려는 노력이 계속되고 있다. 이러한 노력 중 하나가 본 출원인이 대한민국 특허청에 출원한 "디램 셀을 이용한 비동기식 에스램 호환 메모리 장치 및 그 구동 방법"(특허출원번호:10-2000-0072815)이다. 상기 대한민국 특허출원에 기재된 기술에 의하면, 1주기의 에스램 억세스 구간 동안에 디램 셀은 2번 이상 억세스될 수 있다. 즉, 도 1 및 도 2에 도시된 바와 같이, 1주기의 에스램 억세스 구간 동안에 리프레쉬 동작의 수행에 필요한 시간보다 긴 시간을 가지는 대기(RESERVED) 구간과 디램 셀로/로부터 데이터 신호를 입출력할 수 있는 디램 억세스 구간 즉, 리드(READ) 구간 또는 라이트(WRITE) 구간이 활당된다. 여기서, /CS는 에스램 호환 메모리 장치를 선택하는 외부 칩 선택 신호를, ADDR는 외부로부터 입력되는 외부 어드레스 신호를, /WE는 기입 동작을 인에이블시키는 기입 인에이블 신호를, IO는 데이터 신호의 입출력 상태를 나타낸다. 또한, S_tRC는 외부 상태에서의 관찰되는 에스램의 억세스 주기를 나타내며, D_tRC는 반도체 메모리 장치 내부에서의 실질적인 디램의 억세스 주기를 나타낸다. 그리고, 도 1 및 도 2에는 에스램 호환 메모리에 사용되는 디램 셀의 동작 상태도 함께 도시된다. 이와 같은, 상기 대한민국 특허출원에 기재된 기술에 의한 반도체 메모리 장치는 통상적인 에스램과 완전히 호환될 수 있도록 하였다.
그런데, 상기 특허출원에 기재된 기술에 의한 디램 셀을 이용한 에스램은 디램 억세스 구간에서 데이터 신호의 입출력 동작이 수행되며, 리프레쉬 요구가 발생하는 경우, 디램 억세스 구간이 아닌 구간에서 리프레쉬 동작이 수행된다.
따라서, 본 발명의 목적은 디램 셀을 이용한 에스램에 있어서, 디램 억세스 구간에서 데이터 신호의 입출력 동작이 수행되며, 리프레쉬 요구가 발생하는 경우, 디램 억세스 구간에서 리프레쉬 동작이 수행되도록 제어하는 에스램 호환 메모리 장치의 로우 제어 회로를 제공하는 데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 한 주기의 에스램 억세스 구간 동안에 두 주기의 디램 억세스 구간을 가지는 에스램 호환 메모리 장치의 독출 동작의 예를 나타내는 타이밍도이다.
도 2는 한 주기의 에스램 억세스 구간 동안에 두 주기의 디램 억세스 구간을 가지는 에스램 호환 메모리 장치의 기입 동작의 예를 나타내는 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 로우 제어 회로를 포함하는 에스램 호환 메모리 장치를 개념적으로 나타내는 블록도이다.
도 4는 도 3의 대기 구간 결정 회로를 좀더 자세히 나타내는 회로도이다.
도 5는 도 3의 억세스 구간 결정 회로를 구체적으로 나타내는 회로도이다.
도 6은 도 5의 제1 펄스 발생기 더욱 구체적으로 나타내는 회로도이다.
도 7은 도 5의 제2 펄스 발생기 더욱 구체적으로 나타내는 회로도이다.
도 8 내지 도 11은 본 발명의 로우 제어 회로를 적용하는 에스램 호환 메모리 장치에서, 여러 상태에서의 동작 타이밍을 나타내는 도면이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 저장된 데이터 신호를 보존하기 위하여, 소정의 리프레쉬 주기 이내에 리프레쉬 동작이 요구되는 디램 메모리 셀들을 행과 열의 매트릭스 구조상에 포함하는 에스램 호환 메모리 장치로서, 외부로부터의 입력 데이터 신호를 유효하게 억세스하기 위해서는, 앞서는 어드레스 신호의 입력으로부터 계속되는 어드레스 신호의 입력까지는 소정의 에스램 억세스 주기의 경과가 요구되는 상기 에스램 호환 메모리 장치로서, 상기 에스램 억세스 주기 내에 상기 디램 메모리 셀들로/로부터 데이터 신호의 입출력이 가능한 디램 억세스 구간과 상기 리프레쉬 동작의 수행에 필요한 시간 이상의 대기 구간이 활당되는 상기 에스램 호환 메모리 장치의 로우 제어 회로에 관한 것이다. 본 발명의 로우 제어 회로는 상기 어드레스 신호들의 입력에 각각 응답하여, 소정의 대기 모드 신호를 발생하는 대기 구간 결정 회로로서, 상기 대기 모드 신호는 상기 대기 구간이 활당되도록 제어하는 상기 대기 구간 결정 회로; 및 상기 대기모드 신호가 활성화 중에 발생되는 상기 입력 데이터 신호의 천이에 대해서는 상기 대기 모드 신호의 디스에이블에 응답하며, 소정의 리프레쉬 구동 신호가 활성화 중에 발생하는 상기 입력 데이터 신호의 천이에 대해서는 상기 리프레쉬 구동 신호의 디스에이블에 응답하되, 상기 대기 모드 신호가 활성화 중에 발생되는 상기 리프레쉬 구동 신호의 디스에이블에 대해서는 상기 대기 모드 신호의 디스에이블에 응답하여 활성화하는 로우 액티브 제어 신호를 발생하는 억세스 구간 결정 회로로서, 상기 리프레쉬 구동 신호는 상기 디램 메모리 셀들에 대한 리프레쉬 동작이 수행되도록 제어하며, 상기 로우 액티브 신호는 상기 디램 메모리 셀들에 대한 상기 입력 어드레스 신호에 의한 선택이 가능하도록 제어하는 상기 억세스 구간 결정 회로를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 3은 본 발명의 일실시예에 따른 로우 제어 회로(308)를 포함하는 에스램 호환 메모리 장치를 개념적으로 나타내는 블록도이다. 도 3을 참조하면, 상기 로우 제어 회로(308)는 대기 구간 결정 회로(309)와 억세스 구간 결정 회로(313)를 포함한다. 대기 구간 결정 회로(309)는, 어드레스 감지 신호(ATDPSB)에 응답하여, 대기모드 신호(RSV)를 발생한다. 어드레스 감지 신호(ATDPSB)는 상기 외부 어드레스 신호(ADDR)의 천이를 감지하여, 펄스로 발생되는 신호이다. 즉, 상기 어드레스 감지 신호(ATDPSB)는 외부에서 새로운 어드레스가 입력되면, 펄스로 발생한다. 상기 어드레스 감지 신호(ATDPSB)가 "로우" 펄스의 형태로 활성화하면, 대기 모드 신호(RSV)는 대기 구간을 확보할 수 있는 폭으로 활성화한다.
억세스 구간 결정 회로(313)는 입력되는 외부 어드레스 신호(ADDR)의 천이의 입력에 응답하여, 활성화하는 로우 액티브 신호(ACT) 및 억세스 제어 신호(ACC)를 발생한다. 본 명세서에서, 로우 액티브 신호(ACT)는 메모리 셀 어레이(317)의 워드라인(미도시)을 선택할 수 있는 구간을 확보하기 위한 신호로서, 디코더(315)에 제공된다. 억세스 제어 신호(ACC)는 메모리 셀 어레이(317)의 워드라인(미도시)을 선택하고 프리차아지 할 수 있는 구간을 확보하기 위한 신호로서, 리프레쉬 판별 회로(311)에 제공된다. 따라서, 상기 억세스 제어 신호(ACC)의 활성화 폭은 상기 로우 액티브 신호(ACT)의 활성화 폭보다 크다.
CS 버퍼(301)는 외부 칩 선택 신호(/CS)를 버퍼링하여 내부 칩 선택 신호(CS)를 발생한다. 내부 칩 선택 신호(CS)는 외부 칩 선택 신호(/CS)에 대한 반대의 위상을 가진다. 그러므로, 본 명세서에서, 내부 칩 선택 신호(CS)와 외부 칩 선택 신호(/CS)는 구별되지 않고, 다같이 칩 선택 신호로 칭할 수도 있다. WE 버퍼(305)는 외부 기입 인에이블 신호(/WE)를 버퍼링하여 내부 기입 인에이블 신호(WE)를 발생한다. 내부 기입 인에이블 신호(WE)는 상기 외부 기입 인에이블 신호(/WE)에 대한 반대의 위상을 가진다. 그러므로, 본 명세서에서, 내부 기입 인에이블 신호(WE)와 외부 기입 인에이블 신호(/WE)는 구별되지 않고, 다같이 기입 인에이블 신호로 칭할 수도 있다.
어드레스 신호 버퍼 및 ATD 회로(303)는 외부 어드레스 신호(ADDR)를 수신하여, 내부 어드레스 신호(INADD) 및 어드레스 감지 신호(ATDPSB)를 발생한다. 상기 내부 어드레스 신호(INADD)는 외부 어드레스 신호(ADDR)가 버퍼링된 신호이다. 그러므로, 본 명세서에서, 내부 어드레스 신호(ADDR)와 외부 어드레스 신호(/ADDR)는 구별되지 않고, 다같이 어드레스 신호로 칭할 수도 있다. 어드레스 천이 신호(ATDPSB)는 대기 구간 결정 회로(309)에 입력되어, 새로운 외부 어드레스 신호(ADDR)가 발생되었다는 정보를 제공한다.
데이터 신호 버퍼 및 DTD 회로(307)는 외부 데이터 신호(DIN)를 수신하여, 내부 데이터 신호(INDATA) 및 데이터 감지 신호(DTDPSB)를 발생한다. 내부 데이터 신호(INDATA)는 외부 데이터 신호(DIN)의 버퍼링된 신호이다. 데이터 감지 신호(DTDPSB)는 외부 데이터 신호(DIN)의 천이를 감지하여, 펄스로 발생되는 신호이다. 데이터 감지 신호(DTDPSB)는 억세스 구간 결정 회로(313)에 입력되어, 새로운 외부 데이터 신호(DIN)가 입력되었다는 정보를 제공한다.
리프레쉬 판별 회로(311)는 상기 대기 구간 결정 회로(309)로부터 대기 모드 신호(RSV)를 수신하며, 상기 억세스 구간 결정 회로(313)로부터 억세스 제어 신호(ACC)를 수신한다. 그리고, 리프레쉬 판별 회로(311)는 리프레쉬 구동 신호(RFH)를 생성하여 다시 억세스 구간 결정 회로(313)로 제공한다. 상기 리프레쉬 구동 신호(RFH)가 활성화하는 구간에서 상기 메모리 셀 어레이(317)의 디램 메모리 셀에 대한 리프레쉬가 수행된다. 상기 리프레쉬 구동 신호(RFH)는 데이터 신호 입출력을 위한 노말 경로를 차단하고, 리프레쉬 동작이 구현되도록 제어하는 신호로서, 일정한 주기를 제어하는 내부의 타이머(미도시) 등에 발생되는 리프레쉬 요구에 의하여 제어된다. 그래서, 상기 리프레쉬 구동 신호(RFH)는 일정한 주기마다 활성화하되, 대기 구간에서 리프레쉬 요구가 발생하여, 리프레쉬를 수행하여 완료할 수 있는 시간을 확보하지 못한 경우에는 또는 디램 억세스 구간에서 리프레쉬 요구가 발생하면, 디램 억세스 구간이 경과한 후에 활성화된다.
도 4는 도 3의 대기 구간 결정 회로(309)를 좀더 자세히 나타내는 회로도이다. 대기 구간 결정 회로(309)는 대기 모드 입력부(401)와 대기 펄스 발생부(403)를 구비한다. 대기 모드 입력부(401)는 노아 게이트(401a)를 포함하여 구현된다. 노아 게이트(401a)는 내부 칩 선택 신호(CS)의 반전된 신호와 어드레스 감지 신호(ATDPSB)의 버퍼링된 신호를 입력 신호로 하며, 대기 로직 신호(RSLOG)를 발생한다. 따라서, 대기 모드 입력부(401)는 내부 칩 선택 신호(CS)에 응답하여 인에이블되며, 대기 로직 신호(RSLOG)는 어드레스 감지 신호(ATDPSB)의 활성에 응답하여 활성화된다.
대기 펄스 발생부(403)는 대기 지연단(403a), 노아 게이트(403b) 및 인버터(403c)를 포함하여 구현된다. 상기 대기 지연단(403a)은 상기 대기 로직 신호(RSLOG)를 지연한다. 이때, 상기 대기 지연단(403a)에 의한 지연 시간에 의하여, 대기 구간이 확보될 수 있다. 상기 노아 게이트(403b)는 상기 대기 지연단의 출력 신호와 상기 대기 로직 신호(RSLOG)를 반전 논리합한다. 그리고, 인버터(403c)는상기 노아 게이트(403b)의 출력 신호를 반전시킨다. 본 명세서에서는 상기 노아 게이트(403b)와 상기 인버터(403c)를 합하여 '대기 연산단'으로 칭할 수 있다.
도 5는 도 3의 억세스 구간 결정 회로(313)를 구체적으로 나타내는 회로도이다. 상기 억세스 구간 결정 회로(313)는 제1 로직부(501), 제2 로직부(503) 및 제3 로직부(505), 액티브 펄스 발생 수단(507) 및 억세스 펄스 발생 수단(509)을 구비한다.
제1 로직부(501)는 구체적으로 제1 낸드 게이트(501a), 제1 노아 게이트(501b), 제2 노아 게이트(501c) 및 제2 낸드 게이트(501d)를 구비한다. 상기 제1 낸드 게이트(501a)는 내부 기입 인에이블 신호(WE)와 내부 칩 인에이블 신호(CS)를 논리곱하여 반전한다. 제1 노아 게이트(501b)는 제1 낸드 게이트(501a)의 출력 신호와 리프레쉬 구동 신호(RFH)를 논리합하여 반전한다. 제2 노아 게이트(501c)는 대기 모드 신호(RSV)와 데이터 천이 감지 신호(DTDPSB)를 논리합하여 반전한다. 상기 제2 낸드 게이트(501d)는 상기 제1 및 제2 노아 게이트(501b 및 501c)의 출력 신호를 논리곱 반전하여, 상기 제1 로직 신호(FLOGB)를 발생한다
상기와 같은 구성을 가지는 제1 로직부(501)의 동작에 대하여 기술하면, 다음과 같다. 내부 기입 인에이블 신호(WE)와 내부 칩 인에이블 신호(CS)가 활성화되면, 상기 제1 로직부(501)는 인에이블된다. 그리고, 상기 제1 로직부(501)의 출력인 제1 로직 신호(FLOGB)는 원칙적으로 입력 데이터의 천이에 응답하여 "로우"로 활성화하지만, 상기 대기 모드 신호(RSV)의 활성화 중 또는 상기 리프레쉬 구동 신호(RFH)의 활성화 중에 발생하는 입력 데이터의 천이에 대해서는 응답하지 않는다.즉, 상기 제1 로직 신호(FLOGB)는 대기 구간 중 또는 리프레쉬 구간 중에 발생하는 입력 데이터의 천이에 대해서는 응답하지 않는다.
상기 제2 로직부(503)는 구체적으로 제1 및 제2 종료 펄스 발생기(503a 및 503b), 노아 게이트(503c)를 포함하여 구현될 수 있다. 제1 종료 펄스 발생기(503a)는, 도 6에 도시된 바와 같이, 2개의 인버터(601, 603), 반전 지연단(605) 및 노아 게이트(607)를 포함하여 구성된다. 상기 대기 종료 신호(RSVP)는 상기 대기 모드 신호(RSV)의 "로우"로의 디스에이블에 응답하여, 펄스의 형태로 활성화한다.
제2 종료 펄스 발생기(503b)는, 도 7에 도시된 바와 같이, D-플립플럽(701), 제1 노아 게이트(705), 낸드 게이트(709), 반전 지연단(713), 제2 노아 게이트(717)를 포함하여 구현된다. 상기 D-플립플럽(701)은 리프레쉬 구동 신호(RFH)를 입력 신호로 하고, 데이터 감지 신호(DTDPSB)를 클락 입력으로 한다. 따라서, 상기 D-플립플럽(701)의 반전 출력 신호(FOUB)는 상기 리프레쉬 구동 신호(RFH)의 활성화 중에 발생하는 데이터 감지 신호(DTDPSB)에 응답하여 "로우"로 활성화한다. 즉, 상기 D-플립플럽(701)의 반전 출력 신호(FOUB)는 리프레쉬 수행 중에 새로운 데이터가 입력되어, 억세스 동작을 수행할 필요가 있다는 정보를 포함한다. 상기 제1 노아 게이트(705)는 지연되는 대기 모드 신호(RSV)와 상기 D-플립플럽(701)의 반전 출력 신호(FOUB)를 입력 신호로 한다. 따라서, 리프레쉬 수행 중에 새로운 데이터가 입력되면, 상기 D-플립플럽(701)의 반전 출력 신호(FOUB)가 "로우"로 된다. 이때, 상기 지연되는 대기 모드 신호(RSV)가 "로우" 상태이면, 상기노아 게이트(705)의 출력 신호(PREAC)가 "하이"로 된다. 이때, 상기 낸드 게이트(709)는 상기 리프레쉬 구동 신호(RFH)의 디스에이블에 응답할 준비를 한다. 그리고, 상기 낸드 게이트(709)는 상기 리프레쉬 구동 신호(RFH)의 디스에이블에 응답하여, "로우"로 천이하는 출력 신호를 발생한다. 그리고, 반전 지연단(713)과 노아 게이트(717)를 통하여 발생되는 리프레쉬 종료 신호(RFRSVP)는, 상기 리프레쉬 구동 신호(RFH)의 "로우"로의 디스에이블에 응답하여, 펄스의 형태로 활성화다. 다시 도 5를 참조하면, 노아 게이트(503c)는 상기 대기 종료 신호(RSVP)와 상기 리프레쉬 종료 신호(RFRSVP)를 논리합 반전하여, 제2 로직 신호(SLOGB)를 발생한다. 그러므로, 제2 로직 신호(SLOGB)는 상기 대기 모드 신호(RSV)의 디스에이블 또는 리프레쉬 구동 신호(RFH)의 디스에이블에 응답하여, "로우"로 활성화한다. 다만, 리프레쉬 구동 신호(RFH)가 디스에이블될 때, 상기 대기 모드 신호(RSV)가 활성화 상태이면, 상기 대기 모드 신호(RSV)의 디스에이블에 응답하여, 제2 로직 신호(SLOGB)는 상기 "로우"로 활성화한다.
제3 로직부(505)는 상기 제1 및 제2 로직 신호(FLOGB, SLOGB)를 입력 신호로 하며, 제3 로직 신호(TLOG)를 발생하는 낸드 게이트로 구현된다. 그러므로, 상기 제3 로직 신호(TLOG)는 상기 제1 로직 신호(FLOGB) 또는 상기 제2 로직 신호(SLOGB)가 "로우"로 활성화하면, "하이"로 활성화한다.
상기 액티브 펄스 발생 수단(507)은 제3 로직 신호(TLOG)에 응답하여, 로우 액티브 신호(ACT)를 발생한다. 상기 로우 액티브 신호(ACT)는 상기 제3 로직 신호(TLOG)의 "하이"로의 활성에 대하여 거의 지연없이 "하이"로 활성화하지만, "로우"로의 비활성은 단기 지연단(507a)에 의하여 상당한 지연 시간으로 지연하여 발생한다. 그러므로, 상기 로우 액티브 신호(ACT)는 메모리 셀 어레이(317, 도 3 참조)의 워드라인을 선택할 수 정도의 활성화 폭을 확보한다.
상기 억세스 펄스 발생 수단(509)의 구성은 상기 액티브 펄스 발생 수단(507)의 구성과 거의 동일하다. 다만, 상기 억세스 펄스 발생 수단(509)에 포함되는 장기 지연단(509a)에 의한 지연은 상기 단기 지연단(507a)에 의하여 발생하는 지연보다 길다.
따라서, 억세스 제어 신호(ACC)의 활성화 폭은 상기 액티브 제어 신호의 활성화 폭보다 크게 된다. 즉, 상기 억세스 제어 신호(ACC)의 활성화는 메모리 셀 어레이(317, 도 3 참조)의 워드라인을 활성화하고, 다시 비트 라인쌍(미도시)을 등화시킬 수 있을 정도의 폭, 다시 설명하면, 1 주기의 디램 억세스 구간을 확보한다.
도 8 내지 도 11은 본 발명의 로우 제어 회로를 적용하는 에스램 호환 메모리 장치에서, 여러 상태에서의 동작 타이밍을 나타내는 도면이다. 도 8은 정상적인(NORMAL) 리드(READ) 상태에서의 동작 타이밍을 나타내는 도면이다. 도 8을 참조하면, 새로운 어드레스가 입력되면, 먼저 대기 구간이 경과된 후에 디램 억세스 구간이 설정되어 리드(READ) 동작이 진행된다. 즉, 어드레스 천이 감지 신호(ATDPSB)가 "로우" 펄스로 활성화하면, 일단 대기 모드 신호(RSV)가 "하이"로 활성화하여 대기 구간이 진행된다. 그리고, 대기 구간이 경과하여 대기 모드 신호(RSV)의 "로우"로의 디스에이블되면, 상기 액티브 제어 신호(ACT) 및 억세스 제어 신호(ACC)가 활성화된다. 이때, 억세스 제어 신호(ACC)의 활성화 폭이 액티브제어 신호(ACT)의 활성화 폭보다 크다.
도 9는 정상적인(NORMAL) 라이트(WRITE) 상태에서의 동작 타이밍을 나타내는 도면이다. 도 9를 참조하면, 대기 구간에서 내부 입력 데이터(INDATA)의 천이 또는 내부 기입 인에이블 신호(WE)가 활성화하면, 대기 구간이 종료된 후에 디램 억세스 구간이 설정되어 라이트(WRITE) 동작이 진행된다. 즉, 어드레스 천이 감지 신호(ATDPSB)가 "로우" 펄스로 활성화할 때 대기 모드 신호(RSV)가 "하이"이면, 대기 모드 신호(RSV)의 "로우"로의 디스에이블에 응답하여 활성화되는 상기 액티브 제어 신호(ACT) 및 억세스 제어 신호(ACC)가 발생한다. 그리고, 억세스 제어 신호(ACC)의 활성화 폭이 액티브 제어 신호(ACT)의 활성화 폭보다 큰 것을 알 수 있다.
도 10은 기입 인에이블 신호가 활성화로부터 1 주기의 에스램 억세스 구간이 경과한 이후에, 입력 데이터의 천이가 발생하는 경우에 대한 동작 타이밍도이다. 도 9를 참조하면, 내부 기입 인에이블 신호(WE)의 활성화에 의하여 생성되는 첫 번째 디램 억세스 구간(영역 I)에서는 비유효한(invalid) 데이터가 기입된다. 그리나, 내부 입력 데이터 신호(INDATA)의 천이에 의하여 생성되는 두 번째 디램 억세스 구간(영역 II)에서는 유효한(valid) 데이터가 기입된다.
도 11은 기입 인에이블 신호가 활성화로부터 1 주기의 에스램 억세스 구간이 경과한 이후로서, 리프레쉬 수행 중에 입력 데이터의 천이가 발생하는 경우에 대한 동작 타이밍도이다. 도 10의 경우에도, 도 9에서와 같이, 첫 번째 디램 억세스 구간(영역 I)에서는 비유효한(invalid) 데이터가 기입되고, 두 번째 디램 억세스 구간(영역 II)에서는 유효한(valid) 데이터가 기입된다. 그러나, 이 경우에는 상기 두 번째 디램 억세스 구간(영역 II)은 리프레쉬 동작의 수행이 완료된 후에 설정된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는 액티브 제어 신호와 억세스 제어 신호는 모두 억세스 구간 결정 회로로부터 발생되는 신호이지만, 서로 상이한 신호로 기술되었다. 그러나, 상기 액티브 제어 신호와 억세스 제어 신호는 억세스 구간 결정 회로로부터 하나의 신호로 발생되지만, 각각 리프레쉬 판별회로나 디코더에서 별도의 신호로 분리될 수도 있음은 당업자에게는 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
따라서, 상기와 같은 본 발명의 로우 제어 회로를 적용한 에스램 호환 메모리 장치는 디램 억세스 구간에서 데이터 신호의 입출력 동작이 수행되며, 리프레쉬 요구가 발생하는 경우, 디램 억세스 구간이 아닌 구간을 대체하여 리프레쉬 구간에서 리프레쉬 동작이 수행된다. 그러므로, 본 발명의 로우 제어 회로는 1 주기의 에스램 억세스 구간에 디램 억세스 구간과 대기 구간이 설정되는 에스램 호환 메모리 장치에 적합하게 실현될 수 있다.

Claims (5)

  1. 저장된 데이터 신호를 보존하기 위하여, 소정의 리프레쉬 주기 이내에 리프레쉬 동작이 요구되는 디램 메모리 셀들을 행과 열의 매트릭스 구조상에 포함하는 에스램 호환 메모리 장치로서, 외부로부터의 입력 데이터 신호를 유효하게 억세스하기 위해서는, 앞서는 어드레스 신호의 입력으로부터 계속되는 어드레스 신호의 입력까지는 소정의 에스램 억세스 주기의 경과가 요구되는 상기 에스램 호환 메모리 장치로서, 상기 에스램 억세스 주기 내에 상기 디램 메모리 셀들로/로부터 데이터 신호의 입출력이 가능한 디램 억세스 구간과 상기 리프레쉬 동작의 수행에 필요한 시간 이상의 대기 구간이 활당되는 상기 에스램 호환 메모리 장치에 있어서,
    상기 어드레스 신호들의 입력에 각각 응답하여, 소정의 대기 모드 신호를 발생하는 대기 구간 결정 회로로서, 상기 대기 모드 신호는 상기 대기 구간이 활당되도록 제어하는 상기 대기 구간 결정 회로; 및
    상기 대기 모드 신호가 활성화 중에 발생되는 상기 입력 데이터 신호의 천이에 대해서는 상기 대기 모드 신호의 디스에이블에 응답하며, 소정의 리프레쉬 구동 신호가 활성화 중에 발생하는 상기 입력 데이터 신호의 천이에 대해서는 상기 리프레쉬 구동 신호의 디스에이블에 응답하되, 상기 대기 모드 신호가 활성화 중에 발생되는 상기 리프레쉬 구동 신호의 디스에이블에 대해서는 상기 대기 모드 신호의 디스에이블에 응답하여 활성화하는 로우 액티브 제어 신호를 발생하는 억세스 구간 결정 회로로서, 상기 리프레쉬 구동 신호는 상기 디램 메모리 셀들에 대한 리프레쉬 동작이 수행되도록 제어하며, 상기 로우 액티브 신호는 상기 디램 메모리 셀들에 대한 상기 입력 어드레스 신호에 의한 선택이 가능하도록 제어하는 상기 억세스 구간 결정 회로를 구비하는 것을 특징으로 하는 에스램 호환 메모리 장치의 로우 제어 회로.
  2. 제1 항에 있어서, 상기 대기 구간 결정 회로는
    상기 에스램 메모리 장치를 인에이블시키는 칩 선택 신호에 의하여 인에이블되며, 소정의 어드레스 감지 신호에 응답하여 활성하는 대기 로직 신호를 발생하는 대기 모드 입력 로직으로서, 상기 어드레스 감지 신호는 입력되는 상기 어드레스 신호의 천이를 감지하여 활성화하는 상기 대기 모드 입력부; 및
    상기 대기 로직 신호에 응답하는 상기 대기 모드 신호를 발생하는 대기 펄스 발생부로서, 상기 대기 모드 신호의 비활성화하는 상기 대기 모드 신호의 활성화에 비하여 지연되는 상기 대기 펄스 발생부를 구비하는 것을 특징으로 하는 에스램 호환 메모리 장치의 로우 제어 회로.
  3. 제2 항에 있어서, 상기 대기 펄스 발생부는
    상기 대기 로직 신호를 지연하는 대기 지연단; 및
    상기 대기 지연단의 출력 신호와 상기 대기 로직 신호를 논리 연산하는 대기연산단을 구비하는 것을 특징으로 하는 에스램 호환 메모리 장치의 로우 제어 회로.
  4. 제1 항에 있어서, 상기 억세스 구간 결정 회로는
    상기 입력 데이터 신호의 천이에 응답하여 활성화하되, 상기 대기 모드 신호 및 상기 리프레쉬 구동 신호 중의 어느 하나의 신호가 활성화에 의하여 상기 입력 데이터 신호의 천이에 대한 응답이 차단되는 제1 로직 신호를 발생하는 제1 로직부;
    상기 대기 모드 신호의 디스에이블 또는 상기 리프레쉬 구동 신호의 디스에이블에 응답하여 활성화하되, 상기 리프레쉬 구동 신호가 디스에이블될 때, 상기 대기 모드 신호의 활성화 중이면, 상기 대기 모드 신호의 디스에이블에 응답하여 활성화하는 제2 로직 신호를 발생하는 제2 로직부;
    상기 제1 로직 신호 및 상기 제2 로직 신호 중의 어느 하나의 신호가 활성화에 의하여 활성화하는 제3 로직 신호를 발생하는 제3 로직부;
    상기 제3 로직 신호에 응답하는 로우 액티브 신호를 발생하는 액티브 펄스 발생 수단; 및
    상기 제3 로직 신호에 응답하는 상기 억세스 제어 신호를 발생하는 억세스 펄스 발생 수단을 구비하며,
    상기 억세스 제어 신호의 활성화 폭은 상기 로우 액티브 신호의 활성화 폭보다 큰 것을 특징으로 하는 에스램 호환 메모리 장치의 로우 제어 회로.
  5. 제4 항에 있어서,
    상기 액티브 펄스 발생 수단은
    상기 제3 로직 신호를 지연하는 단기 지연단; 및 상기 단기 지연단의 출력 신호와 상기 제3 로직 신호를 논리 연산하는 액티브 연산단을 구비하며,
    상기 억세스 펄스 발생 수단은
    상기 제3 로직 신호를 지연하는 장기 지연단; 및 상기 장기 지연단의 출력 신호와 상기 제3 로직 신호를 논리 연산하는 억세스 연산단을 구비하며,
    상기 장기 지연단의 지연시간은 상기 단기 지연단의 지연시간 보다 큰 것을 특징으로 하는 에스램 호환 메모리 장치의 로우 제어 회로.
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