KR100394322B1 - 리프레쉬 동작을 제어할 수 있는 디램 셀을 이용한 에스램호환 메모리 장치 - Google Patents

리프레쉬 동작을 제어할 수 있는 디램 셀을 이용한 에스램호환 메모리 장치 Download PDF

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Abstract

디램 셀을 이용한 에스램 호환 메모리 장치가 게시된다. 본 발명의 에스램 호환 메모리 장치는 저장된 데이터를 보존하기 위한 리프레쉬 동작이 소정의 리프레쉬 주기 이내에 요구되는 디램 셀을 가지며, 에스램 인터페이스를 수행하고, 리프레쉬 주기마다 디램 셀의 리프레쉬 동작을 수행하되, 외부로/로부터 데이터를 입출력하는 노말 동작을 수행하는 동안에는 리프레쉬 동작이 중지된다. 이에 따라, 본 발명의 에스램 호환 메모리 장치는 리프레쉬 동작을 수행하는 도중에라도 외부로부터 입력되는 노말 동작 명령에 즉시 응답하여 노말 동작을 수행하므로, 기존의 에스램 호환 메모리 장치에 비해 데이터의 처리속도를 크게 향상시킬 수 있다.

Description

리프레쉬 동작을 제어할 수 있는 디램 셀을 이용한 에스램 호환 메모리 장치{SRAM USING DRAM CELL CAPABLE OF CONTROLLING REFRESH OPERATION OF THE DRAM}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 디램(DRAM: Dynamic Random Access Memory) 셀(Cell)을 이용한 에스램(SRAM: Static Random Access Memory) 호환 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치 중 램(RAM: Random Access Memory)은 크게 에스램과 디램으로 분류될 수 있다. 여기서, 상기 에스램의 단위 메모리 셀(에스램 셀)은, 통상적으로, 래치(Latch) 구조를 이루는 4개의 트랜지스터와, 전송 게이트로 작용하는 2개의 트랜지스터로 구현된다. 즉, 에스램은 래치 구조의 단위 메모리 셀에 데이터 신호를 저장하고 있으므로, 데이터 신호를 보존하기 위한 리프레쉬 동작이 요구되지 않는다. 또한, 디램에 비하여, 에스램은 동작속도가 빠르며, 소모전력이 적은 장점을 가지고 있다.
그러나, 에스램의 단위 메모리 셀은 6개의 트랜지스터로 구현되므로, 1개의 트랜지스터와 1개의 커패시터로 구현되는 디램의 단위 메모리 셀(디램 셀)에 비하여, 레이아웃 면적이 크다는 단점을 가진다. 다시 말해, 동일한 용량의 램을 제조할 경우, 에스램의 레이아웃 면적이 디램의 레이아웃 면적보다 6배 내지 10배 정도 크므로, 에스램은 대용량 데이터 집적에는 부적합하다.
상기와 같은 디램과 에스램 각각의 단점을 극복하기 위해, 최근에는, 디램 셀의 구조를 가지되 에스램으로서의 인터페이스를 수행하는 에스램 호환 메모리 장치를 구현하기 위한 연구가 활발하게 진행되고 있다. 이와 같은 에스램 호환 메모리 장치는 디램 셀을 가지므로, 저장된 데이터를 보존하기 위한 리프레쉬 동작을 소정의 리프레쉬 주기 이내에 수행하도록 요구된다.
상기와 같은 리프레쉬 동작의 수행을 위하여, 에스램 호환 메모리 장치는 일정시간마다 리프레쉬 요구 명령을 발생하는 타이머를 내장한다. 그런데, 상기 타이머를 내장한 에스램 호환 메모리 장치는 디램 셀의 외부로/로부터 데이터를 입출력하는 노말 동작과 리프레쉬 동작간의 타이밍적인 중첩이 발생할 수 있다. 다시 말해, 리프레쉬 동작을 수행하는 중에 노말동작신호가 발생되거나, 노말 동작을 수행하는 중에 리프레쉬 요구신호가 발생될 수 있다.
이와 같이 타이밍이 중첩되는 경우, 기존의 에스램 호환 메모리 장치는 먼저 발생된 명령을 수행한 다음, 나중에 발생된 명령을 수행한다. 즉, 기존의 에스램 호환 메모리 장치는, 리프레쉬 동작을 수행하는 중에 노말동작신호가 발생되면, 리프레쉬 동작을 완료한 다음에 노말 동작을 수행하며, 노말 동작을 수행하는 중에 리프레쉬 요구신호가 발생되면, 노말 동작을 완료한 다음 리스레쉬 동작을 수행한다.
그런데, 상기와 같은 기존의 에스램 호환 메모리 장치는, 리프레쉬 동작을 수행하는 중에 노말동작신호가 발생되는 경우, 노말 동작의 시작시점이 리프레쉬 동작의 완료시점 이후로 지연되어 결국 데이터의 처리속도가 저하되는 문제점을 가지고 있다.
본 발명은 전술한 종래 기술의 문제점을 효과적으로 해결하기 위하여, 노말동작신호의 발생시, 지연을 최소화하여 노말동작을 수행하는 에스램 호환 메모리 장치를 제공함에 그 목적이 있다.
도면의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도1은 본 발명의 제1실시예에 따른 리프레쉬 동작을 제어할 수 있는 디램 셀을 이용한 에스램 호환 메모리 장치를 개념적으로 나타내는 블럭도이다.
도2는 도1의 리프레쉬 중재회로를 상세하게 나타내는 회로도이다.
도3은 본 발명의 에스램 호환 메모리 장치에서, 노말 동작이 수행되는 경우를 나타내는 타이밍도이다.
도4는 본 발명의 제2실시예에 따른 리프레쉬 동작을 제어할 수 있는 디램 셀을 이용한 에스램 호환 메모리 장치를 개념적으로 나타내는 블럭도이다.
도5는 도4의 리프레쉬 중재회로를 상세하게 나타내는 회로도이다.
도6은 도4의 리프레쉬 강제실행회로를 상세하게 나타내는 회로도이다.
도7은 도4의 논리합회로를 상세하게 나타내는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
110: 발진회로 120: 펄스 발생기
130: 노말동작신호 활성화회로 140: 리프레쉬 중재회로
150: 리프레쉬 구동회로
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 리프레쉬 동작을 제어할 수 있는 에스램 호환 메모리 장치에 관한 것이다. 본 발명의 에스램 호환 메모리 장치는 저장된 데이터를 보존하기 위한 리프레쉬 동작이 소정의 리프레쉬 주기 이내에 요구되는 디램 셀을 가지며, 에스램 인터페이스를 수행하고, 리프레쉬 주기마다 상기 디램 셀의 리프레쉬 동작을 수행하되, 외부로/로부터 데이터를 입출력하는 노말 동작을 수행하는 동안에는 상기 리프레쉬 동작이 중지된다.
바람직하게는, 상기 에스램 호환 메모리 장치가 소정의 오실레이션 주기로 발진되는 오실레이션 신호를 생성하는 발진회로; 외부로부터 입력되는 소정의 제어신호를 수신하여 상기 노말 동작을 나타내는 노말동작 표시신호를 활성화시키는 노말동작신호 활성화회로; 및 상기 오실레이션 신호에 응답하여 상기 리프레쉬 동작을 수행시키는 리프레쉬 요구신호를 활성화시키되, 상기 노말동작 표시신호가 활성화되는 경우, 상기 리프레쉬 요구신호의 활성화를 소정기간동안 중지시키는 리프레쉬 중재회로를 포함한다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 노말동작이 종료된 직후에 리프레쉬 동작이 수행되도록 제어할 수 있는 에스램 호환 메모리 장치에 관한 것이다. 본 발명의 에스램 호환 메모리 장치는 소정의 오실레이션 주기로 발진되는 오실레이션 신호를 생성하는 발진회로; 외부로부터 입력되는 소정의 제어신호를 수신하여 외부로/로부터 데이터를 입출력하는 노말 동작을 나타내는 노말동작 표시신호를 활성화시키는 노말동작신호 활성화회로; 상기 오실레이션 신호에 응답하여 상기 리프레쉬 동작을 수행시키는 리프레쉬 요구신호를 활성화시키되, 상기 노말동작 표시신호가 활성화되는 경우, 상기 리프레쉬 요구신호의 활성화를 소정기간동안 중지시키는 리프레쉬 중재회로; 상기 노말동작 표시신호의 활성화에도 불구하고, 상기 리프레쉬 요구신호가 상기 오실레이션 신호에 응답하도록 제어하는 리프레쉬 강제실행회로; 및 상기 리프레쉬 중재회로와 상기 리프레쉬 강제실행회로의 출력신호를 논리합하여 상기 리프레쉬 요구신호를 출력하는 논리합회로를 포함한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도1 내지 도7을 참조하여 본 발명의 바람직한 실시예에 따른 리프레쉬 동작을 제어할 수 있는 에스램 호환 메모리 장치에 대하여 상세히 설명한다.
도1은 본 발명의 제1실시예에 따른 디램 셀을 이용한 리프레쉬 동작을 제어할 수 있는 에스램 호환 메모리 장치를 개념적으로 나타내는 블럭도이다. 도1을 참조하면, 본 발명의 제1실시예에 따른 에스램 호환 메모리 장치는 발진회로(110), 펄스 발생기(120), 노말동작신호 활성화회로(130), 리프레쉬 중재회로(140) 및 리프레쉬 구동회로(150)를 구비한다.
본 실시예에서, 상기 발진회로(110)는 링 오실레이터(Ring Oscillator)로 구현될 수 있으며, 본 발명에 따른 에스램 호환 메모리 장치가 초기 구동 즉 파워-업(Power-up)된 이후, 소정의 오실레이션 주기(약 10㎱)로 발진되는 펄스 형태의 오실레이션 신호(VOSC)를 생성하여 리프레쉬 중재회로(140)로 제공한다.
상기 펄스 발생기(120)는 외부로부터 노말 동작을 수행시키기 위한 명령, 즉 외부 어드레스 신호(ADDR)가 입력되고, 에스램 호환 메모리 장치를 선택하는 외부 칩 선택신호(/CS) 및 기입 인에이블 신호(/WE)가 활성화되는 경우, 펄스 형태의 노말동작 제어신호(PPZ)를 발생시켜 노말동작신호 활성화회로(130)로 제공한다. 본 실시예에서, 상기 노말동작 제어신호(PPZ)는 폭 5㎱인 펄스의 형태로 발생된다.
상기 노말동작신호 활성화회로(130)는 펄스 발생기(120)로부터 노말동작 제어신호(PPZ)를 수신하여 노말 동작을 수행시키기 위한 노말동작신호(CEN) 및 본 발명의 메모리 장치가 노말 동작을 수행해야한다는 사실을 나타내는 노말동작 표시신호(CEN1)를 활성화시킨다. 이때, 상기 노말동작 표시신호(CEN1)는 리프레쉬 중재회로(140)로 제공되어, 오실레이션 신호(VOSC)를 마스킹(Masking)하는데 사용된다. 상기 노말동작신호(CEN)는 노말 동작을 위한 회로들에 제공되어, 본 실시예의 에스램 호환 메모리 장치의 노말 동작을 구동한다. 이와 같은 노말동작신호(CEN) 및 노말동작 표시신호(CEN1) 각각은 폭이 약 20㎱ 및 약 30㎱인 펄스의 형태로 출력된다. 즉, 노말동작 표시신호(CEN1)의 펄스폭이 노말동작신호(CEN)보다 전후 5㎱ 정도 크게함으로써, 마스킹을 안정적으로 수행하도록 구현하는 것이 바람직하다.
상기 리프레쉬 중재회로(140)는 도2에 도시된 바와 같이 래치부(210) 및 출력부(250)를 포함한다. 상기 리프레쉬 중재회로(140)는 리프레쉬 동작을 수행시키는 리프레쉬 요구신호(QINIT)를 발생한다. 상기 리프레쉬 요구신호(QINIT)는 오실레이션 신호(VOSC)에 응답하여 활성화되되, 상기 노말동작 표시신호(CEN1)가 "하이"로서, 노말동작이 수행되는 동안에는, 상기 오실레이션 신호(VOSC)에 응답하지 않는다. 다시 설명하면, 상기 노말동작 표시신호(CEN1)가 "로우"로 비활성 상태인 경우, 상기 리프레쉬 중재회로(140)는 오실레이션 신호(VOSC)에 응답하여 리프레쉬 요구신호(QINIT)를 활성화시킨다. 반면에, 상기 노말동작 표시신호(CEN1)가 "하이"로 활성화되는 경우, 상기 리프레쉬 중재회로(140)는 오실레이션 신호(VOSC)에 대한 응답을 중지한다.
여기서, 상기 래치부(210)는 구체적으로 제1인버터(212)와, 서로 크로스 커플드된 제1 및 제2노아 게이트(NOR gate)(214, 216)와, 제2인버터(218)와, 제3인버터(220)와, 프리차아지부(222)를 구비한다.
상기 제1인버터(212)는 노말동작신호 활성화회로(130)로부터 입력되는 노말동작 표시신호(CEN1)의 논리 상태를 반전시켜 출력한다. 상기 제1노아 게이트(214)는 제1인버터(212)의 출력신호를 하나의 입력신호로 수신하며, 상기 제2노아 게이트(216)는 오실레이션 신호(VOSC)를 하나의 입력신호로 수신한다. 그리고, 상기 제1 및 제2노아 게이트(214, 216) 각각의 출력신호는 제2 및 제1노아 게이트(216, 214) 각각의 다른 하나의 입력신호가 된다. 상기 제2인버터(218)는 제1노아 게이트(214)의 출력신호의 논리 상태를 반전시켜 래치부(210)의 제1출력신호(VLA1)로서 출력한다. 상기 제3인버터(220)는 제2노아 게이트(216)의 출력신호의 논리 상태를 반전시켜 래치부(210)의 제2출력신호(VLA2)로서 출력한다. 상기 프리차아지부(222)는 본 발명에 따른 에스램 호환 메모리 장치의 초기 구동시, 상기 제1노아 게이트(214)의 출력신호를 "하이"상태로 프리차아징한다. 본 실시예에서, 상기 프리차아지부(222)는 소스가 전원전압(VDD)에 연결된 PMOS 트랜지스터로 구현된다.
상기와 같이 구성된 래치부(210)의 동작상태에 대하여 상세히 설명하면 다음과 같다. 상기 노말동작 표시신호(CEN1)가 "로우"로 비활성 상태인 경우, 상기 제1인버터(212)는 노말동작 표시신호(CEN1)의 논리 상태를 "하이"로 반전시켜 제1노아 게이트(214)로 출력한다. 따라서, 상기 제1노아 게이트(214)의 출력신호는 "로우"이며, 상기 제2노아 게이트(216) 및 제2인버터(218)로 입력된다. 그러므로, 상기 제2인버터(218)를 통해 출력되는 래치부(210)의 제1출력신호(VLA1)는 "하이"이다.
이러한 경우, 상기 제2노아 게이트(216)는 주기적으로 오실레이션하는 오실레이션 신호(VOSC)에 응답하여 "로우"와 "하이" 상태의 신호를 교번적으로 출력한다. 즉, 상기 오실레이션 신호(VOSC)가 "하이"상태인 경우, 상기 제2노아 게이트(216)의 출력신호는 "로우"이며, 제1노아 게이트(214) 및 제3인버터(218)로 입력된다. 이때, 상기 제3인버터(220)를 통해 출력되는 래치부(210)의 제2출력신호(VLA2)는 "하이"이다.
이어, 상기 오실레이션 신호(VOSC)가 "로우"상태로 천이되면, 상기 제2노아 게이트(216)의 출력신호는 "하이"상태로 천이되며, 제1노아 게이트(214) 및 제3인버터(220)로 입력된다. 이때, 상기 제3인버터(220)를 통해 출력되는 래치부(210)의 제2출력신호(VLA2)는 "로우"이다.
상기와 같이, 상기 노말동작 표시신호(CEN1)가 "로우"로 비활성 상태인 경우, 상기 래치부(210)의 제1출력신호(VLA1)는 "하이"상태를 유지하지만, 제2출력신호(VLA2)의 논리 상태는 오실레이션 신호(VOSC)에 응답하여 가변된다.
한편, 상기 노말동작 활성화회로(130)가 노말동작 표시신호(CEN1)를 "하이"로 활성화시키는 경우, 상기 제1인버터(212)는 노말동작 표시신호(CEN1)의 논리 상태를 "로우"로 반전시켜 제1노아 게이트(214)로 입력한다. 이러한 경우, 상기 제1 및 제2노아 게이트(214, 216)의 출력신호의 논리 상태는 각각 "하이"와 "로우"로 래치된다.
다시 설명하면, 상기 제1노아 게이트(214)의 출력측에 크로스 커플드된 제2노아 게이트(216)의 입력단자에 "하이"상태의 신호가 입력되고, 상기 오실레이션신호(VOSC)가 "로우"상태라고 가정하자. 그러면, 상기 제2노아 게이트(216)의 출력신호는 "로우"이며, 상기 제1노아 게이트(214) 및 제3인버터(220)로 입력된다. 이때, 상기 제3인버터(220)를 통해 출력되는 래치부(210)의 제2출력신호(VLA2)는 "하이"이다. 그리고, 상기 제1노아 게이트(214)는 "하이"상태의 신호를 출력한다. 그러므로, 상기 제2인버터(218)를 통해 출력되는 래치부(210)의 제1출력신호(VLA1)의 논리 상태가 제2출력신호(VLA2)의 논리 상태와 반대인 "로우"이다.
즉, 상기 제2노아 게이트(216)의 출력신호는 오실레이션 신호(VOSC)의 논리 상태에 관계없이 "로우"이다. 따라서, 상기 제3인버터(220)를 통해 출력되는 래치부(210)의 제2출력신호(VLA2)는 "하이"로 된다. 그리고, 상기 제2노아 게이트(216)의 출력신호가 입력되는 제1노아 게이트(214)의 출력신호의 논리 상태는 "하이"로 된다. 그러므로, 상기 제2인버터(218)를 통해 출력되는 래치부(210)의 제1출력신호(VLA1)는 "로우"로 된다.
상기와 같이 노말동작 표시신호(CEN1)가 "하이"로 활성화되는 경우, 상기 래치부(210)의 제1 및 제2출력신호(VLA1, VLA2)는 오실레이션 신호(VOSC)에 관계없이 서로 반대되는 논리 상태로 래치된다. 또한, 상기와 같이 래치되는 래치부(210)의 제1 및 제2출력신호(VLA1, VLA2)는 노말동작 표시신호(CEN1)가 "로우"상태로 천이되면 해제된다. 그 후, 상기 제2출력신호(VLA2)가 오실레이션 신호(VOSC)에 응답함은 전술한 바와 같다.
상기 출력부(250)는 낸드 게이트(NAND Gate)(252) 및 제4인버터(254)를 구비한다.
상기 낸드 게이트(252)는 래치부(210)의 제1 및 제2출력신호(VLA1, VLA2)를 수신하여, 상기 제1 및 제2출력신호(VLA1, VLA2)를 논리곱하고, 상기 논리곱된 결과를 반전시켜 출력한다. 상기 제4인버터(254)는 낸드 게이트(252)로부터 출력되는 신호의 논리 상태를 반전시켜 리프레쉬 요구신호(QINIT)로서 출력한다.
이에 따라, 상기 노말동작 표시신호(CEN1)가 "로우"로 비활성 상태인 경우, 상기 래치부(210)의 제1출력신호(VLA1)가 "하이"상태를 유지하고 제2출력신호(VLA2)는 오실레이션 신호(VOSC)에 응답하여 가변되므로, 상기 출력부(250)는 제2출력신호(VLA2)의 논리 상태에 따라 리프레쉬 요구신호(QINIT)를 출력한다. 다시 말해, 상기 노말동작 표시신호(CEN1)가 "로우"로 비활성 상태인 경우, 상기 리프레쉬 중재회로(140)는 오실레이션 신호(VOSC)에 응답하여 리프레쉬 요구신호(QINIT)를 출력한다.
반면에, 상기 노말동작 표시신호(CEN1)가 "하이"로 활성화되는 경우, 상기 래치부(210)의 제1 및 제2출력신호(VLA1, VLA2)가 오실레이션 신호(VOSC)의 논리 상태에 관계없이 일정한 논리 상태를 유지하므로, 상기 출력부(210)는 "로우"상태의 신호만을 출력한다. 다시 말해, 상기 노말동작 표시신호(CEN1)가 "하이"로 활성화되는 경우, 상기 리프레쉬 중재회로(140)는 오실레이션 신호(VOSC)에 응답하지 못한다.
상기 리프레쉬 구동회로(150)는 리프레쉬 중재회로(140)로부터 출력되는 리프레쉬 요구신호(QINIT)가 "하이"로 활성화되는 동안 리프레쉬 구동신호(SRFP)를 생성하여, 리프레쉬 동작을 구동하는 회로들로 제공한다. 상기 리프레쉬 동작을구동하는 회로들은 공지된 기술이므로, 그에 대한 상세한 설명은 생략한다.
전술한 바와 같이 구성된 본 발명에 따른 에스램 호환 메모리 장치의 동작상태에 대하여 도3을 참조하여 설명하면 같다.
먼저, 상기 노말동작 표시신호(CEN1)가 "로우"로 비활성 상태인 경우, 상기 리프레쉬 요구신호(QINIT)는 오실레이션 신호(VOSC)에 응답하여 주기적으로 천이된다.
이때, 상기 펄스 발생기(120)에 외부 칩 선택신호(/CS) 및 기입 인에이블 신호(/WE)가 활성화된 상태에서, 외부 어드레시 신호(ADDR)가 입력되면, 상기 펄스 발생기(120)는 노말동작 제어신호(PPZ)를 펄스로 발생시켜 노말동작 활성화회로(130)로 제공한다.
그러면, 상기 노말동작 활성화회로(130)가 노말동작신호(CEN) 및 노말동작 표시신호(CEN1)를 "하이"로 활성화시킨다. 이러한 경우, 상기 리프레쉬 중재회로(140)는 오실레이션 신호(VOSC)에 관계없이 "로우"상태의 리프레쉬 요구신호(QINIT)를 출력하게 된다. 즉, 상기 리프레쉬 중재회로(140)는 오실레이션 신호(VOSC)에 응답하지 못하며, 이로 인해 리프레쉬 요구신호(QINIT)를 발생시키지 못한다.
이에 따라, 본 발명의 에스램 호환 메모리 장치는 노말동작 제어신호(PPZ)가 발생되는 즉시 리프레쉬 요구신호(QINIT)의 활성화를 차단하므로, 노말 동작을 즉각적으로 수행할 수 있다.
한편, 본 발명에 따른 리프레쉬 동작을 제어할 수 있는 에스램 호환 메모리장치는 전술한 제1실시예에 국한되는 것은 아니고, 후술되는 바와 같이 리프레쉬 동작의 제어와 관련하여 다양하게 변경 및 치환이 가능하다.
그러면, 첨부한 도4 내지 도7을 참조하여 본 발명의 제2실시예에 따른 리프레쉬 동작을 제어할 수 있는 에스램 호환 메모리 장치에 대하여 상세히 설명한다.
도4는 본 발명의 제2실시예에 따른 디램 셀을 이용한 에스램 호환 메모리 장치를 개념적으로 나타내는 블럭도이다. 도4를 참조하면, 본 발명의 제2실시예에 따른 에스램 호환 메모리 장치는 발진회로(410), 펄스 발생기(420), 노말동작신호 활성화회로(430), 리프레쉬 중재회로(440), 리프레쉬 강제실행신호(450), 논리합 회로(460) 및 리프레쉬 구동회로(470)를 구비한다.
상기 발진회로(410), 펄스 발생기(420), 노말동작신호 활성화회로(430) 및 리프레쉬 구동회로(470)는 전술한 제1실시예와 구성 및 동작상태가 거의 동일하므로, 그에 대한 상세한 설명은 생략한다. 다만, 본 실시예에서는 발진회로(410) 및 노말동작신호 활성화회로(430)에서 각각 발생되는 오실레이션 신호(VOSC) 및 노말동작 표시신호(CEN1)가 리프레쉬 중재회로(440) 뿐만아니라 리프레쉬 강제실행회로(450)로도 제공된다.
또한, 상기 리프레쉬 중재회로(440)도 전술한 제1실시예와 거의 동일하므로, 그에 대한 상세한 설명은 생략한다. 즉, 본 실시예에서의 리프레쉬 중재회로(440)는 도5에 도시된 바와 같이 제1인버터(512), 서로 크로스 커플드된 제1 및 제2노아 게이트(514, 516), 제2인버터(518), 제3인버터(520) 및 제1프리차아지부(522)를 가지는 래치부(510)와, 제1낸드 게이트(552) 및 제4인버터(554)를 가지는출력부(550)를 포함하여 구현된다. 다만, 본 실시예에서의 리프레쉬 중재회로(440)는 리프레쉬 요구신호(QINIT) 대신 프리-리프레쉬 요구신호(PRE-QINIT)를 발생시켜 논리합회로(470)로 제공한다.
상기 리프레쉬 강제실행회로(450)는 리프레쉬 강제실행 요구신호(QI)가 활성화되는 경우, 상기 노말동작 표시신호(CEN1)의 활성화에도 불구하고, 리프레쉬 요구신호(QINIT)가 상기 오실레이션 신호(VOSC)에 응답하도록 제어하는 리프레쉬 강제실행신호(QIRFP)를 발생시킨다. 여기서, 상기 리프레쉬 강제실행 요구신호(QI)는 일정시간 이상 계속되는 노말 동작 중에 활성화되고, 리프레쉬 동작이 시작되면 비활성화되는 신호로서, 본 발명의 에스램 호환 메모리 장치의 내부 신호들 중 어느 하나 또는 2 이상의 신호의 조합으로 생성될 수 있다. 바람직하게는, 상기 리프레쉬 강제실행 요구신호(QI)는 리프레쉬 구동신호(SRFP)의 반전신호이다. 상기 리프레쉬 강제실행회로(450)는 리프레쉬 중재회로(440)와 유사하게 구현된다.
다시 설명하면, 도6에 도시된 바와 같이, 상기 리프레쉬 강제실행회로(450)는 구체적으로 서로 크로스 커플드된 제3 및 제4노아 게이트(610, 620)와, 제5 및 제6인버터(630, 640)와, 제2프리차아지부(650)와, 제2낸드 게이트(660)와, 제7인버터(670)를 구비한다. 여기서, 상기 제3노아 게이트(610)는 노말동작 활성화회로(430)로부터 출력되는 노말동작 표시신호(CEN1)를 하나의 입력신호로 수신하며, 상기 제4노아 게이트(620)는 발진회로(410)로부터 출력되는 오실레이션 신호(VOSC)를 하나의 입력신호로 수신한다. 그리고, 상기 제3 및 제4노아 게이트(610, 620) 각각의 출력신호는 제4 및 제3노아 게이트(620, 610) 각각의 다른 하나의 입력신호가 된다. 상기 제5인버터(630)는 제3노아 게이트(610)의 출력신호의 논리 상태를 반전시켜 출력하고, 상기 제6인버터(640)는 제4노아 게이트(620)의 출력신호의 논리 상태를 반전시켜 출력한다. 상기 제2프리차아지부(650)는 본 발명에 따른 에스램 호환 메모리 장치의 파워-업시 제3노아 게이트(610)의 출력신호를 "하이"상태로 프리차아징한다.
상기 제2낸드 게이트(660)는 제5 및 제6인버터(630, 640) 각각으로부터 출력되는 신호와 리프레쉬 강제실행 요구신호(QI)를 수신하여 논리곱하고, 상기 논리곱된 결과를 반전시켜 출력한다. 상기 제7인버터(670)는 제2낸드 게이트(660)로부터 출력되는 신호의 논리 상태를 반전시켜 리프레쉬 강제실행신호(QIRFP)로서 출력한다.
상기와 같이 구성된 리프레쉬 강제실행회로(450)의 동작상태에 대하여 구체적으로 설명하면 다음과 같다.
먼저, 상기 리프레쉬 강제실행 요구신호(QI)가 "로우"로 비활성화되는 경우, 상기 리프레쉬 강제실행신호(QIRFP)는 "로우"로 고정된다. 따라서, 상기 리프레쉬 강제실행회로(450)는 리프레쉬 동작을 구동하지 못한다. 그러나, 상기 리프레쉬 강제실행 요구신호(QI)가 "하이"로 활성화되는 경우에는, 상기 노말동작 표시신호(CEN1)가 "하이"로 활성화될 때에도, 상기 리프레쉬 강제실행신호(QIRFP)는 오실레이션 신호(VOSC)에 응답한다.
상기 노말동작 표시신호(CEN1)가 "하이"로 활성화되는 경우, 상기 제5인버터(630)를 통해 출력되는 신호는 "하이"상태를 유지하지만, 상기제6인버터(640)를 통해 출력되는 신호의 논리 상태는 오실레이션 신호(VOSC)에 응답하여 가변된다. 따라서, 상기 오실레이션 신호(VOSC)가 "하이"인 경우, 상기 제2낸드 게이트(660)가 "로우"상태의 신호를 출력하므로, 상기 제7인버터(670)를 통해 출력되는 리프레쉬 강제실행신호(QIRFP)의 논리 상태는 "하이"로 된다. 상기 오실레이션 신호(VOSC)가 "로우"상태인 경우에는, "로우"상태의 리프레쉬 강제실행신호(QIRFP)가 출력된다.
상기 논리합회로(460)는, 도7에 도시된 바와 같이, 제5노아 게이트(710) 및 제8인버터(720)를 구비한다. 상기 제5노아 게이트(710)는 리프레쉬 중재회로(440)로부터 출력되는 프리-리프레쉬 요구신호(PRE-QINIT)와 리프레쉬 강제실행회로(450)로부터 출력되는 리프레쉬 강제실행신호(QIRFP)를 논리합하고, 상기 논리합된 결과를 반전시켜 출력한다. 상기 제8인버터(720)는 제5노아 게이트(710)로부터 출력되는 신호를 반전시켜 리프레쉬 요구신호(QINIT)로서 출력한다. 즉, 리프레쉬 요구신호(QINIT)는 상기 프리-리프레쉬 요구신호(PRE-QINIT) 또는 리프레쉬 강제실행 요구신호(QIRFP)에 응답한다.
따라서, 본 발명의 제2실시예에 의하면 리프레쉬 요구신호(QINIT)는 다음과 같이 응답하여 리프레쉬 동작을 구동한다.
1) 노말동작 표시신호(CEN1)가 활성화되는 소정의 시간 구간 동안 프리-리프레쉬 요구신호(PRE-QINIT)에 응답한다.
2) 노말동작 표시신호(CEN1)가 비활성화되는 소정의 시간 구간 동안 리프레쉬 강제실행신호(QIRFP)에 응답한다.
본 발명은 도면에 도시된 제1 및 제2실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
전술한 본 발명의 에스램 호환 메모리 장치에 따르면, 리프레쉬 동작을 수행하는 도중에라도 외부로부터 입력되는 노말 동작 명령에 즉시 응답하여 노말 동작을 수행하므로, 기존의 에스램 호환 메모리 장치에 비해 데이터의 처리속도를 크게 향상시킬 수 있다.
또한, 본 발명의 에스램 호환 메모리 장치는 노말 동작이 길어지면, 리프레쉬 강제실행신호를 활성화시켜 노말 동작의 종료직후부터 리프레쉬 동작이 수행되도록 할 수 있다.

Claims (7)

  1. 저장된 데이터를 보존하기 위한 리프레쉬 동작이 소정의 리프레쉬 주기 이내에 요구되는 디램 셀을 가지며, 에스램 인터페이스를 수행하는 에스램 호환 메모리 장치에 있어서,
    상기 리프레쉬 주기마다 상기 디램 셀의 리프레쉬 동작을 수행하되, 외부로/로부터 데이터를 입출력하는 노말 동작을 수행하는 동안에는 상기 리프레쉬 동작이 중지되는 것을 특징으로 하는 에스램 호환 메모리 장치.
  2. 제1항에 있어서, 상기 에스램 호환 메모리 장치는
    소정의 오실레이션 주기로 발진되는 오실레이션 신호를 생성하는 발진회로;
    외부로부터 입력되는 소정의 제어신호를 수신하여 상기 노말 동작을 나타내는 노말동작 표시신호를 활성화시키는 노말동작신호 활성화회로; 및
    상기 오실레이션 신호에 응답하여 상기 리프레쉬 동작을 수행시키는 리프레쉬 요구신호를 활성화시키되, 상기 노말동작 표시신호가 활성화되는 경우, 상기 리프레쉬 요구신호의 활성화를 소정기간동안 중지시키는 리프레쉬 중재회로
    를 포함하는 것을 특징으로 하는 에스램 호환 메모리 장치.
  3. 제2항에 있어서, 상기 리프레쉬 중재회로는
    상기 노말 동작 중에 상기 노말동작 표시신호에 의하여 비활성 상태로 래치되는 제1출력신호와, 상기 오실레이션 신호에 응답하되, 상기 노말 동작 중에는, 상기 노말동작 표시신호에 의하여 상기 오실레이션 신호에 대한 응답이 중지되는 제2출력신호를 생성하는 래치부; 및
    상기 래치부의 제1출력신호 활성화에 의하여 인에이블되어, 상기 제2출력신호에 응답하는 궁극적으로는 상기 리프레쉬 요구신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 에스램 호환 메모리 장치.
  4. 제3항에 있어서, 상기 래치부는
    상기 노말동작 표시신호의 논리 상태를 반전시키는 제1인버터;
    상기 제1인버터의 출력신호와 상기 오실레이션 신호 각각을 입력신호로 수신하고, 서로 크로스 커플드된 제1 및 제2노아 게이트;
    상기 제1노아 게이트의 출력신호의 논리 상태를 반전시켜 상기 출력부로 제공하는 제2인버터; 및
    상기 제2노아 게이트의 출력신호의 논리 상태를 반전시켜 상기 출력부로 제공하는 제3인버터
    를 포함하는 것을 특징으로 하는 에스램 호환 메모리 장치.
  5. 제4항에 있어서, 상기 래치부는
    상기 에스램 호환 메모리 장치의 초기 구동시, 상기 제1노아 게이트의 출력신호를 프리차아징하는 프리차아지부를 더 포함하는 것을 특징으로 하는 에스램 호환 메모리 장치.
  6. 제2항 내지 제5항 중 어느 하나의 항에 있어서, 상기 에스램 호환 메모리 장치는
    상기 리프레쉬 중재회로에 의해 활성화되는 리프레쉬 요구신호에 응답하여 상기 리프레쉬 주기로 활성화되는 리프레쉬 구동신호를 발생하는 리프레쉬 구동회로를 더 포함하는 것을 특징으로 하는 에스램 호환 메모리 장치.
  7. 저장된 데이터를 보존하기 위한 리프레쉬 동작이 소정의 리프레쉬 주기 이내에 요구되는 디램 셀을 가지며, 에스램 인터페이스를 수행하는 에스램 호환 메모리 장치에 있어서,
    소정의 오실레이션 주기로 발진되는 오실레이션 신호를 생성하는 발진회로;
    외부로부터 입력되는 소정의 제어신호를 수신하여 외부로/로부터 데이터를 입출력하는 노말 동작을 나타내는 노말동작 표시신호를 활성화시키는 노말동작신호활성화회로;
    상기 오실레이션 신호에 응답하여 상기 리프레쉬 동작을 수행시키는 리프레쉬 요구신호를 활성화시키되, 상기 노말동작 표시신호가 활성화되는 경우, 상기 리프레쉬 요구신호의 활성화를 소정기간동안 중지시키는 리프레쉬 중재회로;
    상기 노말동작 표시신호의 활성화에도 불구하고, 상기 리프레쉬 요구신호가 상기 오실레이션 신호에 응답하도록 제어하는 리프레쉬 강제실행회로; 및
    상기 리프레쉬 중재회로와 상기 리프레쉬 강제실행회로의 출력신호를 논리합하여 상기 리프레쉬 요구신호를 출력하는 논리합회로
    를 포함하는 것을 특징으로 하는 에스램 호환 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401235B1 (ko) * 2001-05-22 2003-10-17 (주)실리콘세븐 디램 셀을 이용한 에스램 호환 메모리 장치의 로우 제어회로
KR100482365B1 (ko) * 2002-07-12 2005-04-13 삼성전자주식회사 의사 스태틱 랜덤 억세스 메모리 장치의 리플레쉬제어회로 및 그 제어방법
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KR101010264B1 (ko) * 2010-04-16 2011-01-21 고덕기 구이용 조리기구

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10247384A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 同期型半導体記憶装置
US5999474A (en) * 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
US6028804A (en) * 1998-03-09 2000-02-22 Monolithic System Technology, Inc. Method and apparatus for 1-T SRAM compatible memory
KR20020088863A (ko) * 2001-05-22 2002-11-29 (주)실리콘세븐 디램 셀을 이용한 에스램 호환 메모리 장치의 로우 제어회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10247384A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 同期型半導体記憶装置
US6028804A (en) * 1998-03-09 2000-02-22 Monolithic System Technology, Inc. Method and apparatus for 1-T SRAM compatible memory
US5999474A (en) * 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
KR20020088863A (ko) * 2001-05-22 2002-11-29 (주)실리콘세븐 디램 셀을 이용한 에스램 호환 메모리 장치의 로우 제어회로

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