KR100555460B1 - 승압회로 및 그 구동방법 - Google Patents

승압회로 및 그 구동방법 Download PDF

Info

Publication number
KR100555460B1
KR100555460B1 KR1019980056193A KR19980056193A KR100555460B1 KR 100555460 B1 KR100555460 B1 KR 100555460B1 KR 1019980056193 A KR1019980056193 A KR 1019980056193A KR 19980056193 A KR19980056193 A KR 19980056193A KR 100555460 B1 KR100555460 B1 KR 100555460B1
Authority
KR
South Korea
Prior art keywords
signal
circuit
pumping
delay
output signal
Prior art date
Application number
KR1019980056193A
Other languages
English (en)
Other versions
KR20000040533A (ko
Inventor
윤세승
황형렬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019980056193A priority Critical patent/KR100555460B1/ko
Publication of KR20000040533A publication Critical patent/KR20000040533A/ko
Application granted granted Critical
Publication of KR100555460B1 publication Critical patent/KR100555460B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

노말 모드(normal mode) 뿐만 아니라, RCR(refresh cycle reduction) 모드와 같은 테스트 모드에서도 Vpp 레벨이 원래의 레벨로 충분히 보상되는 승압회로 및 그 구동방법을 개시한다. 본 발명의 승압회로는, 전압 레벨을 검출하고, 전압 레벨이 목표 레벨보다 낮은 경우 활성화되는 제어신호를 발생하는 승압전압 검출회로를 구비한다. 또한, 상기 메모리 장치가 노말 모드로 진입하는 경우 상기 제어신호에 응답하여 인에이블되어 제1 펌핑 인에이블 신호를 발생하는 제1 승압전압 구동회로와 상기 노말 모드 이외의 모드로 진입하는 경우 상기 제어신호에 응답하여 인에이블되어 제2 펌핑 인에이블 신호를 발생하는 제2 승압전압 구동회로를 구비한 승압전압 구동회로와, 상기 제1 또는 제2 펌핑 인에이블 신호에 응답하여 전압 레벨을 목표 레벨로 승압시키는 펌핑 회로를 구비한다. 상기 제2 승압전압 구동회로는 각각 펄스를 발생하는 다수 개의 펄스 발생부를 구비하며, 상기 제2 펌핑 인에이블 신호는 2회 이상 활성화되는 신호인 것을 특징으로 한다.

Description

승압회로 및 그 구동방법{Vpp generating circuit and driving method thereof}
본 발명은 메모리 장치 및 그 구동방법에 관한 것으로서, 특히 메모리 장치의 승압회로 및 그 구동방법에 관한 것이다.
반도체 메모리 장치의 내부 회로는 통상 많은 개수의 모스(MOS, Metal Oxide Semiconductor) 트랜지스터들로 구성된다. 그런데, 내부전원전압이 상기 모스 트랜지스터를 통과할 경우 상기 모스 트랜지스터의 문턱 전압만큼의 전압 손실이 발생된다. 즉, 내부전원전압이 모스 트랜지스터에 인가될 경우 상기 문턱 전압을 뺀 나머지 전압이 상기 모스 트랜지스터로부터 출력된다. 때문에, 상기 모스 트랜지스터의 문턱 전압 손실을 보충할 수 있는 고전압 즉, 승압된 전압(이하, Vpp)으로 상기 모스 트랜지스터를 구동할 필요가 있다.
상기 Vpp는 특히, 반도체 메모리 장치에 있어서 메모리 셀에 데이터를 기입하거나 메모리 셀로부터 데이터를 독출하는 워드라인 구동 회로에 사용되어 워드라인이 충분히 활성화시킨다.
일반적으로, Vpp 발생회로에는 스탠바이용과 액티브용이 있다. 이 중, 스탠바이용 Vpp 발생회로는 스탠바이 전압 검출기를 이용하여 Vpp 레벨을 검출하고 펌핑하여 목표 Vpp 레벨로 보상한다. 그리고, 액티브용 Vpp 발생회로는 메모리 장치가 액티브 상태일때에만 Vpp 레벨을 검출하고 펌핑하여 목표 Vpp 레벨로 보상한다.
이러한 Vpp 발생회로에는, 메모리 장치의 노말 모드에서 요구되는 Vpp 레벨을 보상하기에 충분한 용량의 펌핑회로가 구비되어야 하며, 이는 Vpp 발생회로 설계시에 고려된다.
도 1은 일반적인 액티브용 Vpp 구동회로(30)를 보여준다.
상기 Vpp 구동회로(30)는, 복수개의 인버터들(33,34,35,36,37)로 구성된 지연수단(32)과 낸드 게이트(40), 및 복수개의 인버터들(43,44,45)로 구성된 반전부(42)로 이루어진다.
도 1에 도시된 액티브용 Vpp 구동회로(30)는, Vpp 신호가 목표치보다 낮은 경우 활성화되는 제어신호(PVPPA)를 입력하여 펌핑 인에이블 신호(PAKEDET_A)를 발생한다. 이 펌핑 인에이블 신호(PAKEDET_A)에 의해 펌핑회로(도시되지 않음)가 구동되어 Vpp 레벨로 보상된다. 그리고, 상기 펌핑 인에이블 신호(PAKEDET_A)의 활성화구간은 상기 지연수단(32)의 지연시간에 의해 결정된다.
도 2는 상기 도 1에 도시된 Vpp 구동회로(30)에 사용되는 주요 신호들의 타이밍도이다.
도 2를 참조하면, 메모리 장치가 로우 액티브(row active)되면 Vpp 레벨 검출이 시작된다. Vpp 레벨이 목표치에 미치지 못하는 경우 제어신호(PVPPA)가 발생된다. 그리고, 상기 제어신호(PVPPA)에 응답하여 펌핑 인에이블신호(PAKEDET_A)가 활성화되고, 이에 의해 펌핑 동작이 수행되어 Vpp 레벨이 보상된다. 이때, 예를 들어 도 1에 도시된 지연수단(32)에 의한 지연시간(tD)이 40ns인 경우, 상기 펌핑 인에이블 신호(PAKEDET_A)의 하이레벨 구간 또한 40ns로 된다.
그러나, 메모리 장치는 노말 모드 뿐만이 아니라 여러 가지 다양한 모드로 동작한다. 일 예로, 테스트 시간을 줄이기 위해 '리프레쉬 싸이클 감소(Refresh Cycle Reduction 이하,RCR)' 모드로도 동작한다. 이 RCR 모드에서는 인에이블되는 워드라인의 개수를 2배 또는 4배로하여 리프레쉬 시간을 감소시킨다.
RCR 모드에서와 같이, 인에이블되는 워드라인의 개수가 노말 모드에 비해 훨씬 증가된 경우 상기 일반적인 Vpp 구동회로에 의하면, Vpp 레벨이 원래의 레벨로 충분히 보상되지 못하는 경우가 발생될 수 있다. 즉, RCR 모드에서는 인에이블되는 워드라인의 개수가 일반적인 경우에 비해 2배 또는 4배가 되어 한번에 소모되는 전압 레벨이 크다. 따라서, 펌핑회로가 노말 모드에서 요구되는 Vpp 레벨을 보상하기에 충분한 용량으로 설계되더라도, RCR 모드에서는 도 2에 도시된 바와 같이, Vpp 레벨이 원래의 레벨로 충분히 보상되지 못하는 경우가 발생될 수 있다.
본 발명이 이루고자하는 기술적 과제는 메모리 장치가 노말 모드 이외의 모드에서 동작하더라도 Vpp 레벨이 충분히 보상되는 승압회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 승압회로의 구동방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명의 승압회로는, 전압 레벨을 검출(detect)하고, 전압 레벨이 목표 레벨보다 낮은 경우 활성화되는 제어신호를 발생하는 승압전압 검출회로와, 상기 메모리 장치가 노말 모드로 진입하는 경우 상기 제어신호에 응답하여 인에이블되어 제1 펌핑 인에이블 신호를 발생하는 제1 승압전압 구동회로와 상기 노말 모드 이외의 모드로 진입하는 경우 상기 제어신호에 응답하여 인에이블되어 제2 펌핑 인에이블 신호를 발생하는 제2 승압전압 구동회로를 구비한 승압전압 구동회로, 및 상기 제1 또는 제2 펌핑 인에이블 신호에 응답하여 전압 레벨을 목표 레벨로 승압시키는 펌핑 회로를 구비하고, 상기 제2 승압전압 구동회로는 각각 펄스를 발생하는 다수 개의 펄스 발생부를 구비하며, 상기 제2 펌핑 인에이블 신호는 2회 이상 활성화되는 신호인 것을 특징으로 한다.
바람직하기로는 상기 제2 승압전압 구동회로는, 상기 제어신호에 응답하여 소정 폭을 가지는 제1 펄스를 발생하는 제1 펄스 발생부와, 상기 제1 펄스를 수신하여 상기 제1 펄스로부터 일정시간 지연된 제2 펄스를 발생하는 제2 펄스 발생부와, 상기 제1 펄스 및 제2 펄스를 수신하여 논리합하여 출력하는 논리부를 구비한다.
그리고, 상기 제1 펄스 발생부는, 상기 제어신호를 수신하여 제1 지연시간만큼 지연시키고 반전출력하는 제1 지연부와, 상기 제어신호와 상기 제1 지연부의 출력신호를 입력하고 낸드(NAND) 조합하는 제1 논리부와, 상기 제1 논리부의 출력신호를 수신하여 제2 지연시간만큼 지연시키고 반전출력하는 제2 지연부를 구비하고, 상기 제2 펄스 발생부는, 상기 제2 지연부의 출력신호를 수신하여 제3 지연시간만큼 지연시키고 반전출력하는 제3 지연부와, 상기 제2 지연부의 출력신호와 상기 제3 지연부의 출력신호를 입력하고 낸드조합하는 제2 논리부와, 상기 제2 논리부의 출력신호를 수신하여 제4 지연시간만큼 지연시키고 반전출력하는 제4 지연부를 구비한다.
상기 다른 과제를 달성하기 위한 본 발명에 의한 승압회로 구동방법은, 노말 모드에서는 로우 액티브 신호를 수신하여 생성된 제1 펌핑 인에이블 신호에 의해 상기 펌핑 회로를 1회 구동하고, 상기 노말 모드에 비해 구동되는 워드라인의 개수가 더 많은 상기 노말 모드 이외의 모드에서는, 상기 로우 액티브 신호를 수신하여 생성된 제2 펌핑 인에이블 신호에 의해 상기 펌핑 회로를 2회 이상 구동하며, 상기 제2 펌핑 인에이블 신호는, 소정의 시간지연을 갖는 다수 개의 펄스로 구성되는 것을 특징으로 한다.
상기 본 발명에 의하면, 노말 모드 뿐만 아니라, RCR 모드와 같은 테스트 모드에서도 Vpp 레벨이 원래의 레벨로 충분히 보상된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 승압회로를 보여주는 개략적 블록도이다.
본 발명의 승압회로는, Vpp 검출회로(10)와, 스위치부(20), Vpp 구동회로(25)와 펌핑회로(95)를 구비한다.
상기 Vpp 검출회로(10)는 메모리 장치가 로우 액티브 모드로 진입하면 Vpp 레벨을 검출하고, Vpp 신호가 목표 레벨보다 낮은 경우 소정의 제어신호(PVPPA)를 발생한다.
상기 스위치(20)는 상기 메모리 장치가 노말 모드로 동작하는 지의 여부를 알려주는 정보신호(PAB)에 의해 제어되어, 상기 메모리 장치가 노말 모드로 동작하는 경우에는 입력선 즉, Vpp 검출회로(10)의 출력선을 A선에 연결한다. 그리고, 메모리 장치가 노말 모드 이외의 모드로 진입하면 상기 출력선을 B선에 연결한다.
상기 Vpp 구동회로(25)는, 상기 스위치(20)를 통해 입력되는 제어신호(PVPPA)에 응답하여 펌핑 인에이블 신호(PAKEDET_A, PAKEDET_B)를 발생한다. 상기 Vpp 구동회로(25)는 또한, 메모리 장치가 노말 모드로 진입하는 경우 인에이블되어 제1 펌핑 인에이블 신호(PAKEDET_A)를 발생하는 제1 Vpp 구동회로(30)와, 상기 노말 모드 이외의 모드로 진입하는 경우 인에이블되어 제2 펌핑 인에이블 신호(PAKEDET_B)를 발생하는 제2 Vpp 구동회로(50)로 구성된다.
여기서, 상기 제1 Vpp 구동회로(30)는, 도 1에 도시된 일반적인 Vpp 구동회로와 동일하게 구성될 수 있으며, 상기 제2 Vpp 구동회로(50)의 일 예는 계속되는 도면 도 5에 도시되어 있다.
그리고, 상기 펌핑회로(95)는 상기 제1 또는 제2 펌핑 인에이블 신호(PAKEDET_A, PAKEDET_B)에 응답하여 펌핑 동작을 수행하고 Vpp 레벨을 보상한다.
상기 본 발명의 승압회로는, 메모리 장치가 노말 모드로 동작하는 경우와 노말 모드 이외의 모드로 동작하는 경우 서로 다른 Vpp 구동회로를 통해 펌핑회로(95)를 구동한다. 즉, 메모리 장치가 노말 모드로 동작하는 경우에는 도 1에 도시된 바와같은 일반적인 제1 Vpp 구동회로(30)를 이용하고, 노말 모드에 비해 구동되는 워드라인의 개수가 더 많은 모드 예컨대 RCR 모드로 동작하는 경우에는 계속되는 도면 도 5에 도시된 바와 같은 제2 Vpp 구동회로(50)를 이용한다.
언급된 바와 같이, 노말 모드로 동작하는 경우 사용되는 상기 제1 Vpp 구동회로(30)는 도 1에 도시된 일반적인 Vpp 구동회로의 구성 및 동작에 준하므로, 이에 대한 설명은 생략하고, 노말 모드 이외의 모드로 동작하는 경우에 사용되는 제2 Vpp 구동회로(50)를 중심으로 설명한다.
도 4는 도 3에 도시된 Vpp 검출회로(10)의 일 예를 보여준다. 본 발명의 Vpp 검출회로(10)는, Vpp 검출부(11)와, 출력 드라이버(16) 및 출력부(17)로 구성된다.
상기 Vpp 검출회로(10)는, 로우 액티브(row active)시 인에이블되는 PRD 신호와 Vpp 신호를 입력하여 소정의 제어신호(PVPPA)를 발생한다. 예컨대 Vpp 신호가 목표치보다 낮아지면, 노드(N) 전압은 아날로그적으로 로우 레벨로 변환된다. 이에 따라 출력 드라이버(16)를 구성하는 PMOS 트랜지스터가 턴-온되고, 복수개의 인버터들(18,19)로 구성된 출력부(17)를 통해 하이 레벨의 제어신호(PVPPA)가 출력된다.
도 5는 도 3에 도시된 제2 Vpp 구동회로(50)의 일 예를 보여준다.
본 발명의 제2 Vpp 구동회로(50)는 도 3에 도시된 스위치(20)를 통해 입력되는 제어신호(PVPPA)에 응답하여 제2 펌핑 인에이블 신호(PAKEDET_B)를 발생하며, 제1 펄스발생부(60)와 제2 펄스발생부(70) 및 논리부(90)를 구비한다.
상기 제1 펄스발생부(60)는 Vpp 값이 목표 전압 레벨에 미치지 못할 때 활성화되는 상기 제어신호(PVPPA)를 입력하여 제1 펄스(PAKEDET1)를 발생하며, 제1 지연부(61)와 제1 논리부(65) 및 제2 지연부(66)를 구비한다.
상기 제1 지연부(61)는 상기 제어신호(PVPPA)를 수신하여 제1 지연시간(tD1)만큼 지연시키고 반전출력한다. 본 발명의 바람직한 실시예에 따른 상기 제1 지연부(61)는 복수개의 인버터들(62,63,64)로 구성된다.
상기 제1 논리부(65)는 상기 제어신호(PVPPA)와 상기 제1 지연부(61)의 출력신호를 입력하고 낸드(NAND) 조합하여 출력한다. 본 발명의 바람직한 실시예에 따른 상기 제1 논리부(65)는 2-입력 낸드 게이트로 구성된다.
그리고, 상기 제2 지연부(66)는 상기 제1 논리부(65)의 출력신호를 수신하여 제2 지연시간(tD2)만큼 지연시키고 반전출력한다. 본 발명의 바람직한 실시예에 따른 상기 제2 지연부(66)는 복수개의 인버터들(67,68,69)로 구성된다. 상기 제2 지연부(66)의 출력신호는 상기 제1 펄스(PAKEDET1)로 제공된다.
여기서, 상기 제1 펄스(PAKEDET1)는, 상기 제1 지연시간(tD1)에 해당되는 펄스폭을 가지며, 상기 제어신호(PVPPA)의 상승에지(rising edge)로부터 제2 지연시간(tD2)만큼 지연된 신호이다.
상기 제2 펄스발생부(70)는 상기 제1 펄스(PAKEDET1)를 수신하여 상기 제1 펄스(PAKEDET1)로부터 일정시간 지연된 제2 펄스(PAKEDET2)를 발생하며, 제3 지연부(71)와 제2 논리부(75) 및 제4 지연부(76)를 구비한다.
상기 제3 지연부(71)는 상기 제2 지연부(66)의 출력신호(PAKEDET1)를 수신하여 제3 지연시간(tD3)만큼 지연시키고 반전출력한다. 본 발명의 바람직한 실시예에 따른 상기 제3 지연부(71)는 복수개의 인버터들(72,73,74)로 구성된다.
상기 제2 논리부(75)는 상기 제2 지연부(66)의 출력신호와 상기 제3 지연부(71)의 출력신호를 입력하고 낸드조합한다. 본 발명의 바람직한 실시예에 따른 상기 제2 논리부(75)는 2-입력 낸드 게이트로 구성된다.
상기 제4 지연부(76)는 상기 제2 논리부(75)의 출력신호를 수신하여 제4 지연시간(tD4)만큼 지연시키고 반전출력한다. 본 발명의 바람직한 실시예에 따른 상기 제4 지연부(76)는 복수개의 인버터들(77,78,79,80,81)로 구성된다. 상기 제4 지연부(76)의 출력신호는 상기 제2 펄스(PAKEDET2)로 제공된다.
여기서, 상기 제2 펄스(PAKEDET2)는, 상기 제1 펄스(PAKEDET1)의 상승에지로부터 제4 지연시간(tD4)만큼 지연되고, 제3 지연시간(tD3)에 해당되는 펄스폭을 가지는 신호이다.
그리고, 상기 논리부(90)는, 상기 제1 펄스(PAKEDET1) 및 제2 펄스(PAKEDET2)를 수신하여 논리합하여 출력한다. 본 발명의 바람직한 실시예에 따른 상기 논리부(90)는 낸드게이트(92)와 인버터(94)로 구성된다. 상기 논리부(90)의 출력신호는 제2 펌핑 인에이블 신호(PAKEDET_B)로서 제공된다.
상기 제1 내지 제4 지연시간들(tD1,tD2,tD3,tD4)은 제2 내지 제4 지연부들(61,66,71,76) 각각을 구성하는 인버터들의 개수 혹은 각 인버터들을 구성하는 트랜지스터들의 사이즈에 의해 제어될 수 있다.
도 6은 상기 도 4 및 도 5에 도시된 Vpp 검출회로(10) 및 제2 Vpp 구동회로(50)에 사용되는 주요 신호들의 타이밍도이다. 상기 도 6을 참조하여 도 3에 도시된 본 발명의 승압회로 구동방법을 전체적으로 설명하면, 다음과 같다.
메모리 장치가 로우 액티브 모드로 진입하면 도 4에 도시된 Vpp 검출회로(10)를 통해 Vpp 레벨 검출이 시작된다. 즉, 로우 액티브를 지시하는 명령신호(CMD)가 발생되면 클럭신호(CLK)에 응답하여 Vpp 검출회로(10)로 입력되는 PRD 신호가 활성화된다. 그리고, Vpp 값이 목표 전압 레벨에 미치지 못하는 경우 노드(N) 전압이 아날로그적으로 로우 레벨로 변환되고, 이에 따라 하이 레벨의 제어신호(PVPPA)가 발생된다.
상기 제어신호(PVPPA)는, 메모리 장치가 노말 모드로 동작하는 경우 도 1에 도시된 바와 같은 일반적인 제1 Vpp 구동회로(30)로 입력되고, 노말 모드에 비해 구동되는 워드라인의 개수가 더 많은 노말 모드 이외의 모드로 동작하는 경우에는 도 5에 도시된 제2 Vpp 구동회로(50)로 입력된다. 이하에서는 본 발명의 핵심 기술에 해당되는 노말 모드 이외의 모드로 동작하는 경우에 대해서만 설명하기로 한다.
상기 메모리 장치가 노말 모드 이외의 모드로 동작하는 경우 상기 제어신호(PVPPA)는 제1 펄스발생부(60)로 입력된다. 상기 제어신호(PVPPA)에 응답하여, 상기 제1 지연시간(tD1)에 해당되는 펄스폭을 가지며 상기 제어신호(PVPPA)의 상승에지(rising edge)로부터 제2 지연시간(tD2)만큼 지연된 제1 펄스(PAKEDET1)가 발생된다. 상기 제1 펄스(PAKEDET1)는 또한, 제2 펄스발생부(70)로 입력된다. 상기 제1 펄스(PAKEDET1)에 응답하여, 상기 제3 지연시간(tD3)에 해당되는 펄스폭을 가지며 상기 제1 펄스(PAKEDET1)의 상승에지로부터 제4 지연시간(tD4)만큼 지연된 제2 펄스(PAKEDET2)가 발생된다. 그리고, 상기 제1 펄스(PAKEDET1)와 제2 펄스(PAKEDET2)는 상기 논리부(90)로 입력되고 논리합되어, 소정의 시간지연을 가지는 제1 및 제2 펄스로 구성된 제2 펌핑 인에이블 신호(PAKEDET_B)가 발생된다.
그리고, 상기 제2 펌핑 인에이블 신호(PAKEDET_B)에 의해 펌핑동작이 수행되어 전압레벨은 승압레벨로 보상된다. 이때, 상기 제2 펌핑 인에이블 신호(PAKEDET_B)가 제1 및 제2 펄스로 구성되므로, 상기 펌핑 동작은 2회 반복된다. 따라서, RCR 모드와 같이 구동되는 워드라인의 개수가 많은 모드에서도 Vpp 레벨이 원래의 레벨로 충분히 보상될 수 있다.
즉, 본 발명에 의하면, 노말 모드에서는 로우 액티브 신호를 수신하여 펌핑회로(95)를 1회 구동하고, 상기 노말 모드에 비해 구동되는 워드라인의 개수가 더 많은 상기 노말 모드 이외의 모드에서는 상기 로우 액티브 신호를 수신하여 펌핑 회로(95)를 2회 이상 구동한다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 예를 들면, 본 발명의 실시예에서는 노말 모드 이외의 모드에서 두 번의 펌핑동작이 수행되도록 하기 위해 펌핑 인에이블 신호(PAKEDET)가 두 개의 펄스(제1 및 제2 펄스)로 구성된 경우를 예를 들어 설명하였으나, 필요에 따라 3개 이상의 펄스로 구성되어 3회 이상의 펌핑동작이 수행될 수도 있다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 승압회로 및 승압회로 구동방법에 의하면, 노말 모드에서는 펌핑회로를 1회 구동하고, 상기 노말 모드에 비해 구동되는 워드라인의 개수가 더 많은 노말 모드 이외의 모드에서는 펌핑 회로를 2회 이상 구동한다. 그 결과, 노말 모드 뿐만 아니라 RCR 모드와 같은 테스트 모드에서도 Vpp 레벨이 원래의 레벨로 충분히 보상된다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 액티브용 Vpp 구동회로도이다.
도 2는 상기 도 1에 도시된 Vpp 구동회로에 사용되는 주요 신호들의 타이밍도이다.
도 3은 본 발명의 승압회로를 보여주는 개략적 블록도이다.
도 4는 도 3에 도시된 Vpp 검출회로를 예시한 회로도이다.
도 5는 도 3에 도시된 제2 Vpp 구동회로를 예시한 회로도이다.
도 6은 상기 도 4 및 도 5에 도시된 Vpp 검출회로와 제2 Vpp 구동회로에 사용되는 주요 신호들의 타이밍도이다.

Claims (4)

  1. 메모리 장치용 승압회로에 있어서,
    전압 레벨을 검출(detect)하고, 전압 레벨이 목표 레벨보다 낮은 경우 활성화되는 제어신호를 발생하는 승압전압 검출회로;
    상기 메모리 장치가 노말 모드로 진입하는 경우 상기 제어신호에 응답하여 인에이블되어 제1 펌핑 인에이블 신호를 발생하는 제1 승압전압 구동회로와, 상기 노말 모드 이외의 모드로 진입하는 경우 상기 제어신호에 응답하여 인에이블되어 제2 펌핑 인에이블 신호를 발생하는 제2 승압전압 구동회로를 구비한 승압전압 구동회로; 및
    상기 제1 또는 제2 펌핑 인에이블 신호에 응답하여 전압 레벨을 목표 레벨로 승압시키는 펌핑 회로를 구비하고,
    상기 제2 승압전압 구동회로는 각각 펄스를 발생하는 다수 개의 펄스 발생부를 구비하며, 상기 제2 펌핑 인에이블 신호는 2회 이상 활성화되는 신호인 것을 특징으로 하는 승압회로.
  2. 제1항에 있어서, 상기 제2 승압전압 구동회로는,
    상기 제어신호에 응답하여 소정 폭을 가지는 제1 펄스를 발생하는 제1 펄스 발생부;
    상기 제1 펄스를 수신하여 상기 제1 펄스로부터 일정시간 지연된 제2 펄스를 발생하는 제2 펄스 발생부; 및
    상기 제1 펄스 및 제2 펄스를 수신하여 논리합하여 출력하는 논리부를 구비하는 것을 특징으로 하는 승압회로.
  3. 제2항에 있어서,
    상기 제1 펄스 발생부는,
    상기 제어신호를 수신하여 제1 지연시간만큼 지연시키고 반전출력하는 제1 지연부;
    상기 제어신호와 상기 제1 지연부의 출력신호를 입력하고 낸드(NAND) 조합하는 제1 논리부; 및
    상기 제1 논리부의 출력신호를 수신하여 제2 지연시간만큼 지연시키고 반전출력하는 제2 지연부를 구비하고,
    상기 제2 펄스 발생부는,
    상기 제2 지연부의 출력신호를 수신하여 제3 지연시간만큼 지연시키고 반전출력하는 제3 지연부;
    상기 제2 지연부의 출력신호와 상기 제3 지연부의 출력신호를 입력하고 낸드조합하는 제2 논리부; 및
    상기 제2 논리부의 출력신호를 수신하여 제4 지연시간만큼 지연시키고 반전출력하는 제4 지연부를 구비하는 것을 특징으로 하는 승압회로.
  4. 전압 레벨을 목표 레벨로 승압시키는 펌핑 회로를 구비한 승압회로 구동방법에 있어서,
    노말 모드에서는 로우 액티브 신호를 수신하여 생성된 제1 펌핑 인에이블 신호에 의해 상기 펌핑 회로를 1회 구동하고,
    상기 노말 모드에 비해 구동되는 워드라인의 개수가 더 많은 상기 노말 모드 이외의 모드에서는, 상기 로우 액티브 신호를 수신하여 생성된 제2 펌핑 인에이블 신호에 의해 상기 펌핑 회로를 2회 이상 구동하며,
    상기 제2 펌핑 인에이블 신호는, 소정의 시간지연을 갖는 다수 개의 펄스로 구성되는 것을 특징으로 하는 승압회로 구동방법.
KR1019980056193A 1998-12-18 1998-12-18 승압회로 및 그 구동방법 KR100555460B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980056193A KR100555460B1 (ko) 1998-12-18 1998-12-18 승압회로 및 그 구동방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980056193A KR100555460B1 (ko) 1998-12-18 1998-12-18 승압회로 및 그 구동방법

Publications (2)

Publication Number Publication Date
KR20000040533A KR20000040533A (ko) 2000-07-05
KR100555460B1 true KR100555460B1 (ko) 2006-04-21

Family

ID=19563764

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980056193A KR100555460B1 (ko) 1998-12-18 1998-12-18 승압회로 및 그 구동방법

Country Status (1)

Country Link
KR (1) KR100555460B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100316053B1 (ko) * 1999-12-29 2001-12-12 박종섭 고전위 발생장치의 Ｖｐｐ 레벨 감지기
US6535424B2 (en) * 2001-07-25 2003-03-18 Advanced Micro Devices, Inc. Voltage boost circuit using supply voltage detection to compensate for supply voltage variations in read mode voltage
KR100761372B1 (ko) * 2006-06-30 2007-09-27 주식회사 하이닉스반도체 승압전압 생성기의 발진회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0142403B1 (ko) * 1994-12-20 1998-07-15 김광호 반도체 메모리장치의 전원승압회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0142403B1 (ko) * 1994-12-20 1998-07-15 김광호 반도체 메모리장치의 전원승압회로

Also Published As

Publication number Publication date
KR20000040533A (ko) 2000-07-05

Similar Documents

Publication Publication Date Title
US6061295A (en) Integrated circuit memory devices having time compensated column selection capability for improving write operation reliability
US5555526A (en) Synchronous semiconductor memory device having an auto-precharge function
US6101144A (en) Integrated circuit memory devices having automatically induced standby modes and methods of operating same
US7315195B2 (en) High voltage generation circuit
US5610874A (en) Fast burst-mode synchronous random access memory device
EP1168369B1 (en) Synchronous semiconductor memory device
EP0777231B1 (en) Semiconductor memory device equipped with voltage generator circuit
JPH1079191A (ja) 半導体メモリ装置の内部昇圧電圧発生器
US6930535B2 (en) High voltage supply circuit and a method of supplying high voltage
US5874853A (en) Semiconductor integrated circuit system
US5734282A (en) Address transition detection circuit
KR19990050472A (ko) 승압전압 발생회로
US5848014A (en) Semiconductor device such as a static random access memory (SRAM) having a low power mode using a clock disable circuit
US7345525B2 (en) Voltage pumping device
KR100347355B1 (ko) 승압회로및그구동방법
KR100555460B1 (ko) 승압회로 및 그 구동방법
US5146110A (en) Semiconductor memory with substrate voltage generating circuit for removing unwanted substrate current during precharge cycle memory mode of operation
JP2828942B2 (ja) 半導体メモリの昇圧回路
KR0165386B1 (ko) 반도체장치의 내부 승압회로
US5905392A (en) Auto-refresh control circuit for semiconductor device
KR0167680B1 (ko) 반도체 메모리 장치의 내부전원전압 발생회로
US6215711B1 (en) Row address strobe signal generating device
US5587956A (en) Semiconductor memory device having function of generating boosted potential
US6188616B1 (en) Semiconductor memory device having a compensating write pulse width in response to power supply voltage
KR100496786B1 (ko) 서브워드라인구동회로를갖는반도체메모리장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100216

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee