JPH1079191A - 半導体メモリ装置の内部昇圧電圧発生器 - Google Patents

半導体メモリ装置の内部昇圧電圧発生器

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JPH1079191A
JPH1079191A JP9198603A JP19860397A JPH1079191A JP H1079191 A JPH1079191 A JP H1079191A JP 9198603 A JP9198603 A JP 9198603A JP 19860397 A JP19860397 A JP 19860397A JP H1079191 A JPH1079191 A JP H1079191A
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precharge
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Abstract

(57)【要約】 【課題】 Vccを上昇させなければならない場合に素子
に対する過度なストレスを防ぎ、電流消耗を減少させる
ことのできる半導体メモリ装置の内部昇圧電圧発生器を
提供することを目的とする。 【解決手段】 本発明の半導体メモリ装置の内部昇圧電
圧発生器は、制御信号に応じて出力ノードの信号をポン
ピングさせるポンピング手段１０と、前記ポンピング手
段の前記出力ノードをプリチャージするためのプリチャ
ージ手段２０と、前記ポンピング手段と前記プリチャー
ジ手段との間に接続され、前記プリチャージ手段のプリ
チャージ時間を電源電圧に応じて可変的に制御する制御
手段３０とを具備することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
内部昇圧電圧発生器に係り、特に内部昇圧電圧発生器の
アクティブキッカー(Active Kicker)に関する。
【０００２】
【従来の技術】従来では、半導体メモリ装置のセンス増
幅器としてPNP型が用いられていたが、最近では半導体
メモリ装置の集積度が増加するに伴いチップのサイズを
縮めるために共有NP(Shared NP)型が用いられている。
【０００３】しかしながら、共有NP型センス増幅器を用
いるためには、アクティブリストア(Active Restore)時
に論理データ'１'の損失、即ちビットラインとセンス増
幅器とを分離させるNMOS分離トランジスタにおけるVt(T
hreshold Voltage)電圧降下を防ぐための昇圧電圧発生
器(Vpp)が必要である。従って、現在は前記昇圧電圧を
発生させるために内部昇圧電圧発生器(以下、Vpp発生器
という)が導入されている。更に前記Vpp発生器はワード
ラインドライバ及びデータ出力バッファーなどにも用い
られていて速度を向上させる効果を奏している。
【０００４】前記Vpp発生器はその用途に応じてメイン
ポンプとアクティブキッカーとに分けられる。メインポ
ンプはパワーアップ時にVpp電荷タンクを満たす役割を
果たし、アクティブキッカーはアクティブサイクルの間
に消耗した分の電荷を補う役割を果たす。本発明は前記
Vpp発生器のうちアクティブキッカーに関するものであ
る。
【０００５】図４は従来のアクティブキッカーの回路図
を示したものである。図４を参照すると、従来のアクテ
ィブキッカーはポンピング手段10と、前記ポンピング手
段10の出力ノードN<bst>をプリチャージするためのプリ
チャージ手段20と、前記ポンピング手段10の出力ノード
N<bst>の電荷をノードN<Vpp>に伝達する伝達手段N3とを
具備する。
【０００６】前記ポンピング手段10はインバーターI2
と、前記インバーターI2の出力ノードN<pump>に一端が
接続され、もう一端が出力ノードN<bst>に接続されるキ
ャパシターC0とから構成され、前記インバーターI2の入
力端は制御信号ΦAKEを反転させるインバーターI1の出
力ノードN<1>に接続される。
【０００７】前記プリチャージ手段20は前記ポンピング
手段10の出力ノードN<bst>にソースが接続され電源電圧
Vccにドレインが接続されるNMOSプリチャージトランジ
スタN2と、前記NMOSプリチャージトランジスタN2のゲー
ト、即ちノードN<pre>にソースが接続され電源電圧Vcc
にゲートとドレインが共に接続されるNMOSトランジスタ
N1と、前記ノードN<pre>に一端が接続され前記インバー
ターI1の出力ノードN<1>にもう一端が接続されるキャパ
シターC2とから構成される。前記電源電圧Vccは内部電
源電圧IVCであり、外部電源電圧を用いることもでき
る。
【０００８】さらに、前記伝達手段N3は前記ポンピング
手段10の出力ノードN<bst>にドレインが接続され制御信
号ΦTRANにゲートが接続されノードN<Vpp>にソースが接
続されるNMOSトランジスタによって構成される。
【０００９】ここで、C1,Cpp及びCcsは寄生キャパシタ
ーであり、スイッチは次の端(図示せず)で消耗した消耗
電荷をノードN<Vpp>から供給するためのものである。
【００１０】図５は図４の動作タイミング図である。
【００１１】図５を参照して図４の従来のアクティブキ
ッカーの動作原理を説明すると次の通りである。制御信
号ΦAKEが初期に論理"ロー"状態であると、ノードN<1>
は論理"ハイ"になりノードN<pre>をブースティングし、
ノードN<bst>を電源供給電圧Vccレベルにプリチャージ
する。その後、制御信号ΦAKEが論理"ハイ"でイネーブ
ルされると、プリチャージパスはディスエーブルされノ
ードN<pump>が論理"ハイ"になり、ノードN<bst>が所定
の電圧レベル(以下、Vbstという)にブースティングされ
る。次いで、制御信号ΦTRANが論理"ハイ"にイネーブル
されてノードN<bst>とノードN<Vpp>との間の電荷共有を
通じてアクティブサイクル中に消耗した分の電荷Qcsを
供給するようになる。前記概念に基づき式を導出すると
次の通りである。 ノードN<bst>の電圧レベルは Vbst = Vcc + VccxCO/(CO+C1)≒2Vcc [式１] ノードVppの電圧レベルは Vpp = Vcc × 2CO/(CO+Ccs) [式２] 供給電荷は Qsp = CO×(Vbst-Vpp) 又はCpp×(Vpp-Vcs) [式３] ≒CO×(2Vcc-Vpp) 消耗電荷は Qcs = Vpp×(Cpp×Ccs)/(Cpp+Ccs)-Vcc×Ccs/2 [式４] ≒Ccs×(Vpp-Vcc/2) ここで、VbstはノードN<bst>の電圧レベルを、Vppはノ
ードN<Vpp>の電圧レベルをそれぞれ示す。かつ、Qspは
供給電荷量を示し、Qcsは消耗電荷量を示す。
【００１２】
【発明が解決しようとする課題】以下、図６及び図７を
参照して図４の従来のアクティブキッカーの問題点を説
明する。
【００１３】図６は外部電源電圧(以下、EVccという)の
変化に応じたIVC及びVppのクランプカーブを示してい
る。IVCは内部電圧コンバーターの出力電圧、即ち内部
電源電圧であり、Vppは昇圧電圧として図４の従来のア
クティブキッカーのノードN<Vpp>の電圧であり、Vpp’
は図１の本発明によるアクティブキッカーのノードVpp
の電圧である。ここでは図４の場合のみを説明する。
【００１４】通常的に、IVCとVppの電圧差はローVccマ
ージンのために、目標動作電圧の3.0Vより更に低いEVcc
(又はIVC)2.5V程度で最適化される。この際の最適化さ
れた間隔を△0とし、もしIVCが2.5Vから3.0Vまで増加し
た場合、それに応じるVpp電圧の変化とIVCとの△（以
下、この△を△１という。）は前記式２から分かるよう
に次の通りになる。
【００１５】 Vpp(3.0V)-Vpp(2.5V) =2CO/(CO+Ccs)×△Vcc ≒1.6×△Vcc [式５] △1-△0 = [2CO/(CO+Ccs)-1]×△Vcc ≒0.6×△Vcc [式６] 前記式から分かるように、Vppの変化はVcc、即ちIVCの
変化(約1.6倍)以上なので、半導体メモリ装置の信頼性
をテストするバーンインモード(Burn In Mode)などIVC
を5V以上に上げなければならない場合にVppが非常に高
くなり素子に不要なストレスが加えられる。その上、Vp
pを上げるためにはそれだけの電荷が必要になるので、
不要な電流を消耗する。
【００１６】図７はVppの変化に応じる供給電荷(Qsp)及
び消耗電荷(Qcs)の概念的カーブを示したものである。
実線は図４の従来のアクティブキッカーの場合を、点線
は図１の本発明によるアクティブキッカーの場合を示
す。ここでは図４の場合のみを説明する。
【００１７】図７を参照すると、アクティブキッカーの
場合では、供給電荷と消耗電荷が同一な値を有すること
が望ましく、両カーブが交差する地点のX軸値が適正Vpp
電圧になる。前述した従来技術の問題点は図７にも示さ
れているが、Vccが増加するに伴い適正Vpp電圧が大幅に
増加する。
【００１８】本発明は上記の問題点を解決するために案
出されたものであり、Vccが△0だけ変化した場合に、Vp
pも△0だけ変化する。即ちVppが過度に増加することを
防止することにより、Vccを上昇させなければならない
場合に素子に対する過度なストレスを防ぎ、電流消耗を
減少させ得る半導体メモリ装置の内部昇圧電圧発生器、
特にアクティブキッカーを提供することにその目的があ
る。
【００１９】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体メモリ装置の内部昇圧電圧発生器
は、制御信号に応じて出力ノードの信号をポンピングさ
せるポンピング手段と、前記ポンピング手段の前記出力
ノードをプリチャージするためのプリチャージ手段と、
前記ポンピング手段と前記プリチャージ手段との間に接
続され、前記プリチャージ手段のプリチャージ時間を電
源電圧に応じて可変的に制御する制御手段とを具備する
ことを特徴とする。
【００２０】望ましい実施形態によると、前記制御手段
は前記制御信号を受けて電源電圧に応じた可変的なパル
ス幅を有する出力信号を発生させるパルス発生器であ
る。
【００２１】また、前記制御手段の出力信号は、ハイVc
cではパルス幅が相対的に短く、ローVccではパルス幅が
相対的に長くなることを特徴とする。
【００２２】従って、本発明による内部昇圧電圧発生器
は、Vccを上げなければならない場合にVppが過度に高ま
るのを抑制することにより、素子に対する過度なストレ
スを防止し、省エネルギーに寄与することができる。
【００２３】
【発明の実施の形態】以下、本発明を添付した図面に基
づき更に詳細に説明する。
【００２４】図１は本発明の一実施形態によるアクティ
ブキッカーの回路図である。ここで、図４の従来技術と
同一な部分は同一な参照番号を示す。
【００２５】図１を参照すると、本発明によるアクティ
ブキッカーは制御信号ΦAKEがインバーターI1で反転さ
れた信号に応答して出力ノードN<bst>の信号をポンピン
グさせるポンピング手段10と、前記ポンピング手段10の
前記出力ノードN<bst>をプリチャージするためのプリチ
ャージ手段20と、前記プリチャージ手段20のプリチャー
ジ時間を電源電圧Vccに応じて可変的に制御する制御手
段30と、前記ポンピング手段10の出力ノードN<bst>の電
荷をノードN<Vpp>に伝達する伝達手段N3とを具備する。
【００２６】前記ポンピング手段10はインバーターI2
と、前記インバーターI2の出力ノードN<pump>に一端が
接続され、もう一端が出力ノードN<bst>に接続されるキ
ャパシターC0とから構成されるが、これは図１の従来技
術と同一である。前記インバーターI2の入力端は制御信
号ΦAKEを反転させるインバーターI1の出力ノードN<0>
に接続される。
【００２７】前記プリチャージ手段20は前記ポンピング
手段10の出力ノードN<bst>にソースが接続され電源電圧
Vccにドレインが接続されるNMOSトランジスタN2と、前
記NMOSトランジスタN2のゲート、即ちノードN<pre>にソ
ースが接続され電源電圧Vccにゲートとドレインが共に
接続されるNMOSトランジスタN1と、前記ノードN<pre>に
一端が接続され前記制御手段30の出力ノードN<1>にもう
一端が接続されるキャパシターC2とから構成されるが、
これは図４の従来技術と同一である。前記制御手段30の
入力端はインバーターI1の出力ノードN<0>に接続され
る。
【００２８】さらに、前記伝達手段N3は前記ポンピング
手段10の出力ノードN<bst>にドレインが接続され制御信
号ΦTRANにゲートが接続されノードN<Vpp>にソースが接
続されるNMOSトランジスタによって構成されているが、
これもまた図４の従来技術と同一である。
【００２９】ここで、C1,Cpp及びCcsは寄生キャパシタ
ーであり、スイッチは次の端(図示せず)で消耗した消耗
電荷をノードN<Vpp>から供給するためのものである。
【００３０】図２は図１の制御手段３０の回路図を示
し、本発明の目的を達成するための部分である。
【００３１】図２を参照すると、前記制御手段３０はノ
ードN<0>を通じて入力される信号を反転させ、図示しな
いNMOSトランジスタと接地Vssとの間に、抵抗Raが接続
されたインバーターI3と、前記インバーターI3の出力端
と接地Vssとの間に接続されたキャパシターCaと、前記
インバーターI3の出力信号を反転させ、図示しないPMOS
トランジスタと電源電圧Vccとの間に、抵抗Rbが接続さ
れたインバーターI4と、前記インバーターI4の出力端と
電源電圧Vccとの間に接続されたキャパシターCbと、前
記インバーターI4の出力信号を反転させるインバーター
I5と、前記インバーターI5の出力信号と前記ノードN<0>
を通じて入力される信号とを入力としてNAND動作を行う
NANDゲートNDと、前記NANDゲートNDの出力信号を反転さ
せて出力ノードN<1>に出力するインバーターI6とから構
成される。
【００３２】前記制御手段３０は自動パルス発生器であ
り、ノードN<0>に入力される信号を受けて、ハイVccで
は幅が相対的に狭まり、ローVccでは幅が相対的に広ま
るプリチャージパルスを出力ノードN<1>に出力する。
【００３３】図３は従来技術のプリチャージパルスと本
発明によるプリチャージパルスとのプリチャージ量の差
を示すものであり、ポジティブパルス幅がプリチャージ
時間である。
【００３４】ここで、パルスAは図４に示した従来のア
クティブキッカーにおけるプリチャージパルスであるノ
ードN<1>の信号であり、これはすべてのVccにおいて同
一である。パルスB1からB3は図１の本発明によるアクテ
ィブキッカーにおけるプリチャージパルスであるノード
N<1>の信号であり、これは図２の制御手段から発生され
る。
【００３５】パルスB1はVccが2.5Vであるときの信号、
パルスB2はVccが2.75Vであるときの信号、パルスB3はVc
cが3.0Vであるときの信号であり、ハイVccではパルス幅
が相対的に狭まり、ローVccでは幅が相対的に広まる。
【００３６】図３の下のグラフは図１のプリチャージ手
段20のNMOSプリチャージトランジスタN2を通った電流I
を示し、Vccが上がるほどプリチャージ時間が短くなり
プリチャージ量が減ることが分かる。ここで、OはVcc=
3.0Vにおけるプリチャージ量を示し、PはVcc=2.75Vにお
けるプリチャージ量を示し、QはVcc=2.5Vにおけるプリ
チャージ量を示す。前記グラフから分かるように、Vcc
が増加するほどプリチャージ時間が短くなり、従ってプ
リチャージ量が段々減少する。
【００３７】以下、図６、図７及び図３を参照して図１
に示した本発明によるアクティブキッカーを具体的に説
明する。
【００３８】前述した式５から分かるように、Vccが△
だけ変わるためにはVccが増加するに伴い2CO/(CO+Ccs)
の値が１に収束しなければならない。即ち、COのキャパ
シタンスはCcsのキャパシタンスに収束しなければなら
ない。一方、COはプリチャージ量とブースティング率を
決定することにより供給電荷を決定する役割を果たし、
Co>Ccsである。従って、COをCcsに収束させるために
は、COへのプリチャージ量を減らすかブースティング率
を下げて供給電荷の量を減らすわけである。
【００３９】これを実現する具体的な方法としては、ロ
ーVcc及びハイVccを取り分ける信号ΦDETECTをプリチャ
ージパスやポンピングパスにゲートする方法と、自動パ
ルスをプリチャージパスやポンピングパスにゲートして
前記自動パルスの幅をハイVccでは相対的に短くさせ、
ローVccでは相対的に長くさせる方法とがある。
【００４０】本発明では図１から分かるように、プリチ
ャージパスに制御手段30、即ち自動パルス発生器を含ま
せることにより、図３に示したようにプリチャージパル
スの前記制御手段30の出力ノードN<1>の信号をVccに応
じて自動的に可変する。即ち、ハイVccでプリチャージ
パルスのパルス幅は相対的に短くなり、ローVccではパ
ルス幅が相対的に長くなる。
【００４１】前記プリチャージパルスのパルス幅が決定
すると、図３の下端部のグラフに示したように図１のプ
リチャージ手段20のNMOSプリチャージトランジスタN2を
通った電流Iが決定される。結局、Vccが増加するほどパ
ルス幅が狭まり、プリチャージ量が減るようになりCOが
小さくなる。
【００４２】従って、図７の点線で示したように、供給
電荷の傾斜が鈍くなる効果、即ち適正Vppが下がる効果
を得ることができる。結局、図６の点線で示したよう
に、Vccが△0だけ変わる時にVppも同じく△0だけ変わる
クランプカーブVpp’を得ることができる。
【００４３】
【発明の効果】本発明による半導体メモリ装置の内部昇
圧電圧発生器は、Vccが△0だけ変わる場合にVppも△0だ
け変化させるので、即ちVppが過度に高まるのを抑制す
ることにより、Vccを上昇させなければならない場合に
素子に対する過度なストレスを防止し、電流の消耗を減
少させることができる。
【００４４】本発明は前記実施形態に限られず、本発明
が属した技術的思想内で当分野において通常の知識を有
する者により多くの変形が可能であることは明白であ
る。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るアクティブキッカー
の回路図である。
【図２】図１の制御手段の回路図である。
【図３】従来技術のプリチャージパルスと本発明による
プリチャージパルスとのプリチャージ量の差を示すため
の図である。
【図４】従来のアクティブキッカーの回路図である。
【図５】図４のアクティブキッカーの動作タイミング図
である。
【図６】外部電源電圧の変化に応じたIVC及びVppのクラ
ンプカーブを示す図である。
【図７】Vppの変化に応じた供給電荷及び消耗電荷の概
念的なカーブを示す図である。
【符号の説明】
１０ ポンピング手段 ２０ プリチャージ手段 ３０ 制御手段 Ｉ１、Ｉ２、・・・、Ｉ６ インバータ Ｃ０、Ｃ１、Ｃ２、Ｃｐｐ、Ｃｃｓ キャパシタンス Ｎ１、Ｎ２、Ｎ３ トランジスタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 制御信号に応じて出力ノードの信号をポ
    ンピングさせるポンピング手段と、 前記ポンピング手段の前記出力ノードをプリチャージす
    るためのプリチャージ手段と、 前記ポンピング手段と前記プリチャージ手段との間に接
    続され、前記プリチャージ手段のプリチャージ時間を電
    源電圧に応じて可変的に制御する制御手段とを具備する
    ことを特徴とする半導体メモリ装置の内部昇圧電圧発生
    器。
  2. 【請求項２】 前記制御手段は、前記制御信号を受けて
    電源電圧に応じた可変的なパルス幅を有する出力信号を
    発生させるパルス発生器であることを特徴とする請求項
    １に記載の半導体メモリ装置の内部昇圧電圧発生器。
  3. 【請求項３】 前記制御手段の出力信号は、ハイVccで
    はパルス幅が相対的に短く、ローVccではパルス幅が相
    対的に長くなることを特徴とする請求項２に記載の半導
    体メモリ装置の内部昇圧電圧発生器。
JP19860397A 1996-08-20 1997-07-24 半導体メモリ装置の内部昇圧電圧発生器 Expired - Fee Related JP4090537B2 (ja)

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