KR100314733B1 - 펄스발생회로 - Google Patents

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 저전압 전원을 사용하는 플래쉬 메모리셀에 사용되는 저전압 펄스 발생 회로에서 고전압 펄스를 펌핑할 수 있는 펄스 발생 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
저전압 펄스를 발생하는 펄스발생기에서 고전압 펄스를 펌핑하는데 걸리는 시간을 단축시키고자 함.
3.발명의 해결방법의 요지
본 발명은 프리챠지 회로를 사용하여 저전압 펄스를 프리챠지한 후 부트스트랩용 캐패시터를 통해 고전압 펄스를 펌핑하고, 펌핑된 고전압 펄스를 레벨쉬프트 회로를 통해 스윙 레벨로 전환하여 출력하도록 함.
4.발명의 중요한 용도
펄스 발생 회로.

Description

펄스 발생 회로{Pulse generation circuit}
본 발명은 펄스 발생 회로에 관한 것으로, 특히 저전압 전원(Low Vcc)을 사용하는 플래쉬 메모리셀에 사용되는 저전압 펄스 발생 회로에서 고전압 펄스를 펌핑할 수 있는 펄스 발생 회로에 관한 것이다.
일반적으로, 저전압 전원을 사용하는 플래쉬 메모리셀의 저전압 펄스 발생회로에서 고전압 펄스를 펌핑하기 위한 종래의 펄스 발생 회로는 그 구성이 복잡하고, 신호의 상승(Rising) 또는 하강(Falling) 시간이 길어서 고전압 펄스를 펌핑하는 데 많은 시간이 소요되는 단점이 있다.
따라서, 본 발명은 프리챠지 회로를 사용하여 저전압 펄스를 프리챠지한 후 부트스트랩용 캐패시터를 통해 고전압 펄스를 펌핑하고, 펌핑된 고전압 펄스를 레벨쉬프트 회로를 통해 스윙 레벨(Swing level)로 전환하여 출력하도록 함으로써, 상기한 단점을 해소할 수 있는 펄스 발생 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 저전압 펄스 신호에 따라 자신의 출력노드를 전원전압 레벨로 프리챠지 하기 위한 프리챠지 회로와, 상기 저전압 펄스 신호에 따라 상기 프리챠지 회로의 출력노드를 전원전압 레벨 보다 높은 고전압 레벨로 부트스트랩 하기 위한 캐패시터와, 상기 저전압 펄스 신호 및 반전된 저전압 펄스 신호에 따라 상기 부트스트랩 된 고전압을 출력하기 위한 레벨쉬프트 회로를 포함하여 구성된 것을 특징으로 한다.
도 1은 본 발명에 따른 펄스 발생 회로도.
도 2는 도 1의 동작을 설명하기 위해 도시한 각 노드의 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1: 프리챠지 회로 2: 부트스트랩용 캐패시터
3: 레벨쉬프트 회로 4: 래치회로
5: 출력전압 구동회로
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 펄스 발생 회로도이다. 입력단자(IN)를 통해 공급되는 저전압 펄스(Pulse)신호는 제 1 인버터(I1)를 통해 프리챠지 회로(1)로 입력된다. 상기 프리챠지 회로(1)에서는 상기 저전압 펄스신호에 따라 상기 프리챠지 회로(1)의 출력단자인 제 1 노드(K1)의 전압을 저전압인 전원전압(Vcc)으로 프리챠지 시키게 된다. 또한, 상기 저전압 펄스신호가 부트스트랩용 캐패시터(2)로 공급된다. 이때, 부트스트랩용 캐패시터(2)는 전원전압(Vcc)으로 프리챠지 된 상기 제 1 노드(K1)의 전압을 전원전압(Vcc) 보다 높은 고전압(2Vcc)으로 펌핑하게 된다. 한편, 상기 저전압 펄스신호 및 제 2 인버터(I2)를 통해 반전된 저전압 펄스신호가 레벨쉬프트 회로(3)의 래치회로(4)로 공급된다. 이때, 상기 레벨쉬프트 회로(3)의 출력전압 구동회로(5)는 상기 프리챠지 회로(1)의 출력단자인 제 1 노드(K1)의 전압을 스윙 레벨(Swing level)로 전환하여 출력단자(OUT)를 통해 출력하게 된다.
상기 프리챠지 회로(1)는 제 1 인버터(I1)를 통해 공급되는 저전압 펄스 신호가 제 1NMOS 및 제 1 PMOS 트랜지스터(N1 및 P1)로 각각 입력된다. 이때, 상기 제 1NMOS 및 제 1 PMOS 트랜지스터(N1 및 P1)의 동작에 따라 제 2 PMOS 트랜지스터(P2)가 구동되어 상기 프리챠지 회로(1)의 출력단자인 제 1 노드(K1)를 저전압인 전원전압(Vcc)으로 프리챠지 시키게 된다.
상기 레벨쉬프트 회로(3)는 상기 입력단자(IN)를 통해 공급되는 저전압 펄스 신호 및 제 2 인버터(I2)를 경유한 상기 저전압 펄스 신호가 크로스커플 래치 회로(4)로 입력된다. 상기 크로스커플 래치회로(4)의 출력전압은 출력전압 구동회로(5)로 입력된다.
상기 크로스커플 래치회로(4)는 상기 프리챠지 회로(1)의 출력단자인 제 1 노드(K1) 및 제 3 노드(K3)간에 제 4 노드(K4)의 전압을 입력으로 하는 제 3 PMOS트랜지스터(P3)가 접속된다. 또한, 상기 프리챠지 회로(1)의 출력단자인 제 1 노드(K1) 및 제 4 노드(K4)간에 상기 제 3 노드(K3)의 전압을 입력으로 하는 제 4 PMOS 트랜지스터(P4)가 접속된다. 상기 제 3 노드(K3) 및 접지단자(Vss)간에는 상기 입력단자(IN)를 통해 공급되는 저전압 펄스신호를 제 2 인버터(I2)를 통해 입력으로하는 제 2 NMOS 트랜지스터(N2)가 접속된다. 상기 제 4 노드(K4) 및 접지단자(Vss)간에는 상기 입력단자(IN)를 통해 공급되는 저전압 펄스 신호를 입력으로 하는 제 3 NMOS 트랜지스터(N3)가 접속된다.
상기 출력전압 구동회로(5)는 상기 프리챠지 회로(1)의 출력단자인 제 1 노드(K1) 및 접지단자(Vss)간에 상기 크로스커플 래치회로(4)의 출력전압을 각각 입력으로하는 제 5 PMOS 및 제 4 NMOS 트랜지스터(P5 및 N4)가 직렬로 접속된다.
상술한 바와 같이 구성된 본 발명에 따른 펄스 발생 회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.
예를 들어, 초기에 입력단자(IN)를 통해 공급되는 저전압 펄스 신호가 로우(Low) 상태일 때(도 2의 t0 시간), 제 1 인버터(I1)의 출력전압은 하이 (High) 상태로 된다. 상기 제 1 인버터(I1)의 출력전압은 상기 프리챠지 회로(1)로 입력된다. 이때, 상기 프리챠지 회로(1)의 제 1 NMOS 트랜지스터(N1)는 턴온(Turn on)되고, 제 1 PMOS 트랜지스터(P1)는 턴오프(Turn off)된다. 그러므로, 상기 제 2 PMOS 트랜지스터(P2)의 입력단에는 상기 제 1 NMOS 트랜지스터(N1)를 통해 접지단자(Vss)로부터 접지전압이 공급되어 상기 제 2 PMOS 트랜지스터(P2)는 턴온된다. 따라서, 상기 제 2 PMOS 트랜지스터(P2)를 통해 전원 전압원으로부터 상기프리챠지 회로(1)의 출력단자인 제 1 노드(K1)로 전류 패스가 형성되어 상기 제 1 노드(K1)는 저전압인 전원전압(Vcc: 1.8V)로 프리챠지 된다.
이때, 상기 입력단자(IN)를 통해 공급되는 저전압 펄스신호를 입력으로하는 부트스트랩용 캐패시터(2)는 충전 동작을 수행하게 된다.
또한, 상기 입력단자(IN)를 통해 공급되는 저전압 펄스신호를 입력으로 하는 제 2 인버터(I2)의 출력단자인 제 2 노드(K2)의 전압은 하이 상태로 된다. 상기 제 2 인버터(I2)의 출력단자인 제 2 노드(K2)의 전압 및 상기 저전압 펄스 신호가 레벨쉬프트 회로(3)로 각각 입력된다. 상기 레벨쉬프트 회로(3)에서는 상기 저전압 펄스 신호를 입력으로 하는 제 3 NMOS 트랜지스터(N3)가 턴오프 되고, 상기 제 2 인버터(I2)의 출력단자인 제 2 노드(K2)의 전압을 입력으로 하는 제 2 NMOS 트랜지스터(N2)는 턴온 된다. 따라서, 상기 제 4 PMOS 트랜지스터(P4)를 통해 상기 제 1 노드(K1)의 전압이 상기 제 4 노드(K4)로 공급되어 상기 제 4 노드(K4)는 저전압(Vcc)으로 챠지된다. 이때, 상기 제 3 노드(K3)에는 상기 제 3 PMOS 트랜지스터(P3)를 통해 상기 제 1 노드(K1)의 전압이 공급되더라도 상기 제 2 NMOS 트랜지스터(N2)를 통해 접지단자(Vss)로 전류 패스가 형성되어 상기 제 3 노드(K3)의 전압은 로우 상태로 된다. 상기 크로스커플 래치회로(4)의 출력단자인 상기 제 4 노드(K4)의 전압은 상기 출력전압 구동회로(5)로 입력된다. 이때, 상기 출력전압 구동회로(5)의 제 5 PMOS 트랜지스터(P5)는 턴오프 되고, 제 4 NMOS 트랜지스터(N4)는 턴온 된다. 따라서, 상기 제 4 NMOS 트랜지스터(N5)를 통해 상기 접지단자(Vss)로부터 출력단자(OUT)로 전류패스가 형성되어 상기 출력단자(OUT)로출력되는 전압은 로우 상태의 전압이 출력된다(도 2의 t0 시간).
이후, 상기 입력단자(IN)를 통해 공급되는 저전압 펄스 신호가 로우 상태에서 하이 상태로 천이될 때(도 2의 t1 시간), 제 1 인버터(I1)의 출력전압은 로우 상태로 된다. 상기 제 1 인버터(I1)의 출력전압은 상기 프리챠지 회로(1)로 입력된다. 그러므로, 상기 프리챠지 회로(1)의 제 1 NMOS 트랜지스터(N1)는 턴오프(Turn off)되고, 제 1 PMOS 트랜지스터(P1)는 턴온(Turn on)된다. 그러므로, 상기 제 2 PMOS 트랜지스터(P2)는 턴오프 된다. 이때, 상기 입력단자(IN)를 통해 공급되는 저전압 펄스 신호를 입력으로하는 부트스트랩용 캐패시터(2)는 부트스트랩 동작을 수행하여 저전압(Vcc)으로 프리챠지 된 상기 제 1 노드(K1)의 전압을 고전압(2Vcc)으로 펌핑하게 된다.
또한, 상기 입력단자(IN)를 통해 입력되는 저전압 펄스신호를 입력으로 하는 제 2 인버터(I2)의 출력단자인 제 2 노드(K2)의 전압은 로우 상태로 된다. 상기 제 2 인버터(I2)의 출력단자인 제 2 노드(K2)의 전압 및 상기 저전압 펄스 신호가 레벨쉬프트 회로(3)로 입력된다. 상기 레벨쉬프트 회로(3)에서는 상기 저전압 펄스 신호를 입력으로 하는 제 3 NMOS 트랜지스터(N3)가 턴온되고, 상기 제 2 인버터(I2)의 출력단자인 제 2 노드(K2)의 전압을 입력으로 하는 제 2 NMOS 트랜지스터(N2)는 턴오프 된다. 따라서, 상기 제 3 PMOS 트랜지스터(P3)를 통해 상기 제 1 노드(K1)의 전압이 상기 제 3 노드(K3)로 공급되어 상기 제 3 노드(K3)는 고전압(2Vcc)으로 챠지 된다. 이때, 상기 제 4 노드(K4)에는 상기 제 4 PMOS 트랜지스터(P4)를 통해 상기 제 1 노드(K1)의 전압이 공급되더라도 상기 제 3 NMOS 트랜지스터(N3)를 통해 접지단자(Vss)로 전류 패스가 형성되어 상기 제 4 노드(K4)의 전압은 로우 상태로 된다. 상기 크로스커플 래치회로(4)의 출력단자인 상기 제 4 노드(K4)의 전압은 상기 출력전압 구동회로(5)로 입력된다. 이때, 상기 출력전압 구동회로(5)의 제 5 PMOS 트랜지스터(P5)는 턴온되고, 제 4 NMOS 트랜지스터(N4)는 턴오프 된다. 따라서, 상기 제 5 PMOS 트랜지스터(P5)를 통해 상기 프리챠지 회로(1)의 출력단자인 제 1 노드(K1)로부터 출력단자(OUT)로 전류패스가 형성되어 상기 출력단자(OUT)로 출력되는 전압은 고전압(2Vcc) 상태로 된다(도 2의 t1 시간).
반대로, 상기 입력단자(IN)를 통해 공급되는 저전압 펄스 신호가 하이 상태에서 로우 상태로 천이될 때(도 2의 t2 시간), 초기 상태(도 2의 t0 시간)와 마찬가지로 동작하게 되어 결국 상기 출력단자(OUT)로 출력되는 전압은 로우 상태로 디스에이블(Disable) 된다(도 2의 t2 시간).
상술한 바와 같이 본 발명에 의하면 프리챠지 회로를 사용하여 저전압 펄스를 프리챠지한 후 부트스트랩용 캐패시터를 통해 고전압 펄스를 펌핑하고, 펌핑된 고전압 펄스를 레벨쉬프트 회로를 통해 스윙 레벨로 전환하여 출력하도록 함으로써, 저전압 펄스를 사용하는 펄스 발생 회로에서 고전압 펄스를 펌핑하는데 걸리는 시간을 단축시킬 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 저전압 펄스 신호에 따라 상기 저전압 펄스 신호가 제 1 전위일 경우에는 제 1 노드를 전원 전압 레벨로 프리챠지 시키고, 제 2 전위일 경우에는 프리챠지를 중단하기 위한 프리챠지 회로와,
    상기 저전압 펄스 신호의 상기 제 2 전위에 의한 커플링 효과를 이용하여 상기 제 1 노드의 전원전압 레벨을 보다 높은 고전압 레벨로 부트스트랩 하기 위한 커패시터와,
    상기 저전압 펄스 신호 및 반전된 저전압 펄스 신호에 따라 상기 제 1 노드의 펌핑된 상기 고전압 레벨을 고전압 펄스의 형태로 출력하기 위한 레벨쉬프트 회로를 포함하여 구성된 것을 특징으로 하는 펄스 발생 회로.
  2. 제 1 항에 있어서,
    상기 프리챠지 회로는 상기 저전압 펄스 신호에 따라 선택적으로 구동되는 제 1 NMOS 및 제 1 PMOS 트랜지스터와,
    상기 제 1 NMOS 및 제 1 PMOS 트랜지스터의 선택적 동작에 따라 상기 출력노드를 전원전압 레벨로 프리챠지하기 위한 제 2 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 펄스 발생 회로.
  3. 제 1 항에 있어서,
    상기 레벨쉬프트 회로는 상기 저전압 펄스 신호 및 상기 반전된 저전압 펄스 신호에 따라 구동되는 크로스커플 래치 회로와,
    상기 크로스커플 래치 회로의 출력에 따라 부트스트랩 된 고전압을 출력하기 위한 출력전압 구동 회로를 포함하여 구성된 것을 특징으로 하는 펄스 발생 회로.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR960008136B1 (ko) * 1993-12-09 1996-06-20 현대전자산업 주식회사 반도체 소자의 고전위 발생장치
KR19980015269A (ko) * 1996-08-20 1998-05-25 김광호 반도체 메모리장치의 내부 승압 전압 발생기

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