JPS6148197A - チヤ−ジアツプ回路 - Google Patents
チヤ−ジアツプ回路Info
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- JPS6148197A JPS6148197A JP59169060A JP16906084A JPS6148197A JP S6148197 A JPS6148197 A JP S6148197A JP 59169060 A JP59169060 A JP 59169060A JP 16906084 A JP16906084 A JP 16906084A JP S6148197 A JPS6148197 A JP S6148197A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＥＥ、ＰＲＯＭやＮ０ＶＲＡ？＋等の半導体
記憶装置で使用する超低速のチャージアップ回路に関す
る。
記憶装置で使用する超低速のチャージアップ回路に関す
る。
（従来の技術〕
電気的に書込みおよび消去可能な読出し専用メモリ （
ＥＩＥｌ’ＲｐＭ）や、このＥＥＰＲＯＭと通禽のスタ
ティックＲＡＭを組合せて通常動作時はスタティックＲ
ＡＭを用い、電源切断後はＥＥＦＲＯＭで情報保持する
不揮発性メモリ （ＮＯＶＲＡＭ）では、書込み時の高
電圧波形（のこぎり波状）発生回路やタイマ回路を必要
とするが、これらの回路に不可欠なものに超低速（時定
数で１００ｕｓｅｃ〜１０ｍ５ｅｃ）のチャージアップ
回路がある。
ＥＩＥｌ’ＲｐＭ）や、このＥＥＰＲＯＭと通禽のスタ
ティックＲＡＭを組合せて通常動作時はスタティックＲ
ＡＭを用い、電源切断後はＥＥＦＲＯＭで情報保持する
不揮発性メモリ （ＮＯＶＲＡＭ）では、書込み時の高
電圧波形（のこぎり波状）発生回路やタイマ回路を必要
とするが、これらの回路に不可欠なものに超低速（時定
数で１００ｕｓｅｃ〜１０ｍ５ｅｃ）のチャージアップ
回路がある。
第４図（Δ）は従来のチャージアップ回路の一例で、Ｔ
Ｒばゲート・ソース間を短絡したデプレッション型のＭ
ＯＳ）ランジスク、Ｃは該トランジスタを通して電源ｖ
ｐｐから充電される容量である。この回路は一種のＣＲ
時定数回路であるから、容量Ｃの充電電圧Ｖ、は経時的
に同図（ｂ）のよ−うに上昇する。トンネル効果を利用
してホットエレクト″ン又はボットホールを書込むタイ
プのＥＥＰＲＯＭではトンネル模に加わる電界強度を減
らすために書込み電圧は緩やかに上昇することが望まれ
、第４図のＶｐｐはこの書込み電圧に適当である。この
回路の出力をタイマに利用するときは、Ｖｌ）ｆｌより
低い所定の値で■Ｎをセンスし、Ｖｌ）Ｐの立上り開始
からＶｐ≧ｖＮになるまでの時間をタイマ出力とする。
Ｒばゲート・ソース間を短絡したデプレッション型のＭ
ＯＳ）ランジスク、Ｃは該トランジスタを通して電源ｖ
ｐｐから充電される容量である。この回路は一種のＣＲ
時定数回路であるから、容量Ｃの充電電圧Ｖ、は経時的
に同図（ｂ）のよ−うに上昇する。トンネル効果を利用
してホットエレクト″ン又はボットホールを書込むタイ
プのＥＥＰＲＯＭではトンネル模に加わる電界強度を減
らすために書込み電圧は緩やかに上昇することが望まれ
、第４図のＶｐｐはこの書込み電圧に適当である。この
回路の出力をタイマに利用するときは、Ｖｌ）ｆｌより
低い所定の値で■Ｎをセンスし、Ｖｌ）Ｐの立上り開始
からＶｐ≧ｖＮになるまでの時間をタイマ出力とする。
この種のメモリはタイマを持っており、外部信号により
トリガされると、自己のクロックでメモリセルを該タイ
マがタイムアウトするまで連続アクセスする。タイマの
計時時間は５ｍＳ又は１０ｍ５などである。
トリガされると、自己のクロックでメモリセルを該タイ
マがタイムアウトするまで連続アクセスする。タイマの
計時時間は５ｍＳ又は１０ｍ５などである。
上記の回路で時定数１００μｓｅｃ〜ｌ Ｑ ｍ５ｅｃ
という超低速の充電時間を達成するためには、容量Ｃを
大きく （数１０ｐＦ以上）しな・ければならない。し
かし、容量Ｃの誘電体とする絶縁膜（二酸化シリコン膜
）には２０〜３０Ｖの高電圧が印加されるので膜厚を薄
くすることはできず、従って面積を大にせざるを得ない
（１００ｘ１００μｍ２〜４００Ｘ４００μｍ２の面積
が必要）。またトランジスタＴＲは、コンデンサ電圧ｖ
Ｎが上昇するにつれてバックバイアスが深くなり、スレ
ッショルド電圧ｖｔｈが通常のデプレッション型トラン
ジスタのように浅い値であるとＶｒｒ７５＜Ｖｐｐに達
する前にカットオフしてしまい、ＶＦ＋を十分に高く上
昇させることができず、十分なタイマ時間をとれないの
で、ＶＬｈが充分低いデプレッション型とする必要があ
り、このｖｔｈＯ値はメモリセル周辺のデプレッション
型トランジスタのそれとは異なるので特別のイオン注入
用マスクを用いてトランジスタＴＲのｖｔｈを所望値に
する必要がある。さらに、トランジスタＴＲの周囲には
、寄生トランジスタができないようにチャネルカット用
のボロン（Ｂ＋）を打込むが、これが他の熱拡散工程で
トランジスタ部に廻り込んでも支障がないように、トラ
ンジスタＴＲのチャネル幅（Ｗ）は最低４μｍ程度必要
となる。
という超低速の充電時間を達成するためには、容量Ｃを
大きく （数１０ｐＦ以上）しな・ければならない。し
かし、容量Ｃの誘電体とする絶縁膜（二酸化シリコン膜
）には２０〜３０Ｖの高電圧が印加されるので膜厚を薄
くすることはできず、従って面積を大にせざるを得ない
（１００ｘ１００μｍ２〜４００Ｘ４００μｍ２の面積
が必要）。またトランジスタＴＲは、コンデンサ電圧ｖ
Ｎが上昇するにつれてバックバイアスが深くなり、スレ
ッショルド電圧ｖｔｈが通常のデプレッション型トラン
ジスタのように浅い値であるとＶｒｒ７５＜Ｖｐｐに達
する前にカットオフしてしまい、ＶＦ＋を十分に高く上
昇させることができず、十分なタイマ時間をとれないの
で、ＶＬｈが充分低いデプレッション型とする必要があ
り、このｖｔｈＯ値はメモリセル周辺のデプレッション
型トランジスタのそれとは異なるので特別のイオン注入
用マスクを用いてトランジスタＴＲのｖｔｈを所望値に
する必要がある。さらに、トランジスタＴＲの周囲には
、寄生トランジスタができないようにチャネルカット用
のボロン（Ｂ＋）を打込むが、これが他の熱拡散工程で
トランジスタ部に廻り込んでも支障がないように、トラ
ンジスタＴＲのチャネル幅（Ｗ）は最低４μｍ程度必要
となる。
第５図はこの説明図で、ＧはトランジスタＴＲのゲート
電極、ＦＯＸはフィールド酸化膜、Ｂ＋はボロン含有領
域つまりチャンネルカットである。
電極、ＦＯＸはフィールド酸化膜、Ｂ＋はボロン含有領
域つまりチャンネルカットである。
Ｗはチャネル幅、ΔＷはチャンネルのボロン含有領域Ｂ
＋とのオーバーランプ部分で、この部分のｖｔｈが高く
なる。従って、トランジスタとして有効なチャネル幅は
Ｗ−２ΔＷ以下になるので、Ｗを４μｍ以下などの狭い
幅にすると所望のｖｔｈが得られなくなる。トランジス
タの特性はＷ／Ｌで決るのでＷを小にできなければＬも
小にできず、数１００μｓ以上の時定数を得るにはチャ
ネル長りは１００〜１０００μｍの範囲で設定する必要
が生ずる。しかし、Ｌ＝１０００μｍに設定し、容量Ｃ
のサイズを４００Ｘ４００μｍ２に設定しても１０ｍ５
ｅｃという超低速のタイマ時間の実現は不可能である。
＋とのオーバーランプ部分で、この部分のｖｔｈが高く
なる。従って、トランジスタとして有効なチャネル幅は
Ｗ−２ΔＷ以下になるので、Ｗを４μｍ以下などの狭い
幅にすると所望のｖｔｈが得られなくなる。トランジス
タの特性はＷ／Ｌで決るのでＷを小にできなければＬも
小にできず、数１００μｓ以上の時定数を得るにはチャ
ネル長りは１００〜１０００μｍの範囲で設定する必要
が生ずる。しかし、Ｌ＝１０００μｍに設定し、容量Ｃ
のサイズを４００Ｘ４００μｍ２に設定しても１０ｍ５
ｅｃという超低速のタイマ時間の実現は不可能である。
しかも、Ｌ＝１０００μｍにもなると、温度上昇に伴な
いジャンクションからのリークが増大するが、これを補
償するだけの電流が流せなくなる。従ってチャネル長は
制限しくＲの増大はあきらめ）、ｑを大にすることにな
るが、これは０部の面積増大をもたらす。本発明はが＼
る点を改善し、小型化可能、特別なマスク不要、かつ高
精度なチャージアンプ回路を提供しようとするものであ
る。
いジャンクションからのリークが増大するが、これを補
償するだけの電流が流せなくなる。従ってチャネル長は
制限しくＲの増大はあきらめ）、ｑを大にすることにな
るが、これは０部の面積増大をもたらす。本発明はが＼
る点を改善し、小型化可能、特別なマスク不要、かつ高
精度なチャージアンプ回路を提供しようとするものであ
る。
〔問題点を解決するための手段〕゛
本発明は、チャージアップ容量と、該容量と電源との間
に接続されて該容量に充電電流を流すＭＯＳ）ランジス
タとを備えるチャージアップ回路において、充電用ＭＯ
Ｓトランジスタをエンハンスメント型とし、該トランジ
スタのゲートと該容量との間に該トランジスタのゲート
電圧を制限するＭＯＳ ）ランジスタを接続し、更に、
クロックを受けて動作して該容量の充電電圧を基準にそ
れより高い電圧を発生しこれを該充電用トランジスタの
ゲートに印加するチャージポンプ回路を設けたことを特
徴とするものである。
に接続されて該容量に充電電流を流すＭＯＳ）ランジス
タとを備えるチャージアップ回路において、充電用ＭＯ
Ｓトランジスタをエンハンスメント型とし、該トランジ
スタのゲートと該容量との間に該トランジスタのゲート
電圧を制限するＭＯＳ ）ランジスタを接続し、更に、
クロックを受けて動作して該容量の充電電圧を基準にそ
れより高い電圧を発生しこれを該充電用トランジスタの
ゲートに印加するチャージポンプ回路を設けたことを特
徴とするものである。
チャージポンプ回路はクロックによって動作しこれによ
り充電用トランジスタは断続的にオンとなり、チャージ
アップ容量への充電は徐々に行われる。従って該容量が
小さくともチャージアンプ ）時間は区くなる
。また、ゲート電圧制限用トランジスタは充電用トラン
ジスタのゲート電圧を制限して該トランジスタの導通度
およびオン期間を制限するので、チャージアップ時間は
更に長くなる。
り充電用トランジスタは断続的にオンとなり、チャージ
アップ容量への充電は徐々に行われる。従って該容量が
小さくともチャージアンプ ）時間は区くなる
。また、ゲート電圧制限用トランジスタは充電用トラン
ジスタのゲート電圧を制限して該トランジスタの導通度
およびオン期間を制限するので、チャージアップ時間は
更に長くなる。
さらにチャージポンプ回路は出力電圧を基準に充重用ト
ランジスタのゲートに印加する電圧を発生するのでゲー
ト電圧制御が確実であり、該トランジスタのバンクバイ
アスが深くなっても最後まで動作する。
ランジスタのゲートに印加する電圧を発生するのでゲー
ト電圧制御が確実であり、該トランジスタのバンクバイ
アスが深くなっても最後まで動作する。
以下、図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例を示す回路図で、ＴＲＩ〜Ｔ
Ｒ４は全てｎチャネルのエンハンスメント型ＭＯ３Ｉ−
ランジスタである。ｃＬはトランジスタＴＲＩから充電
電流が供給されるチャージアップ容量、Ｃｏはチャージ
ポンプ用の容量である。この容量ｃｏとトランジスタＴ
Ｒ３，ＴＲ４はクロックφで動作するチャージポンプ回
路ＣＰを構成する。トランジスタＴＲ２はゲート・ドレ
イン間を短絡してそのドレイン・ソース間をトランジス
タＴＲＩ のゲート・ソース間に並列に接続しである。
Ｒ４は全てｎチャネルのエンハンスメント型ＭＯ３Ｉ−
ランジスタである。ｃＬはトランジスタＴＲＩから充電
電流が供給されるチャージアップ容量、Ｃｏはチャージ
ポンプ用の容量である。この容量ｃｏとトランジスタＴ
Ｒ３，ＴＲ４はクロックφで動作するチャージポンプ回
路ＣＰを構成する。トランジスタＴＲ２はゲート・ドレ
イン間を短絡してそのドレイン・ソース間をトランジス
タＴＲＩ のゲート・ソース間に並列に接続しである。
チャージポンプ回路ＣＰはトランジスタＴＲＡ側（Ｖｏ
側）を高電位側として動作し、出力電圧Ｖｏを基に作成
した電圧ＶｐをトランジスタＴＲＩのゲートに印加する
。第２図はこの動作波形で、クロックφが与えられるま
ではチャージポンプ回路ｃｐは動作せず電圧Ｖｐは低い
（例えばＯＶ）。
側）を高電位側として動作し、出力電圧Ｖｏを基に作成
した電圧ＶｐをトランジスタＴＲＩのゲートに印加する
。第２図はこの動作波形で、クロックφが与えられるま
ではチャージポンプ回路ｃｐは動作せず電圧Ｖｐは低い
（例えばＯＶ）。
従って充電用のトランジスタＴＲＩ はカットオフして
いる。この状態でクロックφが立上ると（時刻ｔ１）、
トランジスタＴＲ３，ＴＲ４および容量Ｇｏの共通接続
点の電位Ｖｃは、該接続点の浮遊容１ｃｓ（）ランジス
タＴＲ３のゲート容量等）と容５１ Ｃｏとの比で定ま
る電圧まで瞬時に上昇する。この結果トランジスタＴＲ
３がオン且つトランジスタＴＲ４はオフしてＶＣ，ＴＲ
３、Ｖｐ（７）経路で（こ−では電位Ｖｃ等でそのノー
ドも表わす）充電が行なわれ、電圧Ｖｐは上昇しこれに
伴い電圧Ｖｃはチャージを抜かれて低下する。電圧Ｖｐ
がＶｏに対しｖｔｈ以上に上昇するとトランジスタＴＲ
Ｉ がオンして電源ｖｐｐからの電流ｉｃにより容量Ｃ
Ｌが充電され、出力電圧■０が僅かに上昇する。このと
きトランジスタＴＲ２はＶｐが■０よりトランジスタＴ
ＲＩ のｖｔｂ以上に上昇するとオンになって電流ｉｐ
を流し、Ｖｐのそれ以上の上昇を制限する。トランジス
タＴＲＩ はＶｐ＝ ｖ ｔｈならオフであり、Ｖｐ＞
Ｖｔｈでオンになるから、Ｖｐがｖｔｈよりや一大に制
限される状態ではオンになっても流す電流ｔｃは僅少で
ある。
いる。この状態でクロックφが立上ると（時刻ｔ１）、
トランジスタＴＲ３，ＴＲ４および容量Ｇｏの共通接続
点の電位Ｖｃは、該接続点の浮遊容１ｃｓ（）ランジス
タＴＲ３のゲート容量等）と容５１ Ｃｏとの比で定ま
る電圧まで瞬時に上昇する。この結果トランジスタＴＲ
３がオン且つトランジスタＴＲ４はオフしてＶＣ，ＴＲ
３、Ｖｐ（７）経路で（こ−では電位Ｖｃ等でそのノー
ドも表わす）充電が行なわれ、電圧Ｖｐは上昇しこれに
伴い電圧Ｖｃはチャージを抜かれて低下する。電圧Ｖｐ
がＶｏに対しｖｔｈ以上に上昇するとトランジスタＴＲ
Ｉ がオンして電源ｖｐｐからの電流ｉｃにより容量Ｃ
Ｌが充電され、出力電圧■０が僅かに上昇する。このと
きトランジスタＴＲ２はＶｐが■０よりトランジスタＴ
ＲＩ のｖｔｂ以上に上昇するとオンになって電流ｉｐ
を流し、Ｖｐのそれ以上の上昇を制限する。トランジス
タＴＲＩ はＶｐ＝ ｖ ｔｈならオフであり、Ｖｐ＞
Ｖｔｈでオンになるから、Ｖｐがｖｔｈよりや一大に制
限される状態ではオンになっても流す電流ｔｃは僅少で
ある。
次に時刻ｔ２でクロックφが立下ると電圧Ｖｃも降下し
くＶｏが低い初期段階では負電位になるが、トランジス
タＴＰ、４がオンしてＶｏ側よりチャージが補充される
結果平均値は徐々に上昇する）トランジスタＴＲ３がオ
フする。このときＶｐとＶｏとの差はｖｔｈ以下になり
、従ってトランジスタＴＲＩ、ＴＲ２はオフになる。こ
の結果、容量ｃＬへの充電は中断され、電圧Ｖｐは放電
路を断たれて前の値を維持し、トランジスタＴＲ４はオ
ンでＶｏでＶｃ’を充電する。次に時刻ｔ〕でクロック
φが立上るとＶｃは突き上げられ、トランジスタＴＲ３
がオンし、Ｖｐは前の値から上昇して再びトランジスタ
ＴＲＩをオンし、これはトランジスタＴ Ｒ２のオンで
制限される。このような動作を繰り返すことで容量ｃＬ
はクロックφのＨ（ハイ）期間に少しずつ、全体として
断続的に充電されて出力電圧ｖＯを徐々に上昇させる。
くＶｏが低い初期段階では負電位になるが、トランジス
タＴＰ、４がオンしてＶｏ側よりチャージが補充される
結果平均値は徐々に上昇する）トランジスタＴＲ３がオ
フする。このときＶｐとＶｏとの差はｖｔｈ以下になり
、従ってトランジスタＴＲＩ、ＴＲ２はオフになる。こ
の結果、容量ｃＬへの充電は中断され、電圧Ｖｐは放電
路を断たれて前の値を維持し、トランジスタＴＲ４はオ
ンでＶｏでＶｃ’を充電する。次に時刻ｔ〕でクロック
φが立上るとＶｃは突き上げられ、トランジスタＴＲ３
がオンし、Ｖｐは前の値から上昇して再びトランジスタ
ＴＲＩをオンし、これはトランジスタＴ Ｒ２のオンで
制限される。このような動作を繰り返すことで容量ｃＬ
はクロックφのＨ（ハイ）期間に少しずつ、全体として
断続的に充電されて出力電圧ｖＯを徐々に上昇させる。
電圧Ｖｏの最終値はＶＰＰであるが、Ｖｐはこれより少
し高くなる。即ちチャージポンプ動作によってＶｐはＶ
ｏ＋ＶＬｈに突上げられ、Ｖｏ＝Ｖｐｐならｖ ｐＰ＋
ｖ ｔｈになる。上述のようにＶｐがＶ。
し高くなる。即ちチャージポンプ動作によってＶｐはＶ
ｏ＋ＶＬｈに突上げられ、Ｖｏ＝Ｖｐｐならｖ ｐＰ＋
ｖ ｔｈになる。上述のようにＶｐがＶ。
’ ＋ｖｔｈ以上になるとトランジスタＴＲＩ はオ
ンするが、！−ランジスタＴＲ２はこれをＶｏ＋Ｖｔｈ
に制服し、りｒ：１７りφがＬ（ロー）のときはＶｐ＝
Ｖ ｏ ＋ Ｖ ｔｈでトランジスタＴＲ１はオフ、ク
ロックφが１１になるとＶｐがＶ ｏ ＋ Ｖ ｔｈ以
上になってトランジスタＴＲ１がオンする。但し、クロ
ックφのＨ期間でもＶｃは放電に伴なって下るのでＶｐ
はやがてＶｏ＋Ｖｔｈに低下し、ＴＲＩ はオフする。
ンするが、！−ランジスタＴＲ２はこれをＶｏ＋Ｖｔｈ
に制服し、りｒ：１７りφがＬ（ロー）のときはＶｐ＝
Ｖ ｏ ＋ Ｖ ｔｈでトランジスタＴＲ１はオフ、ク
ロックφが１１になるとＶｐがＶ ｏ ＋ Ｖ ｔｈ以
上になってトランジスタＴＲ１がオンする。但し、クロ
ックφのＨ期間でもＶｃは放電に伴なって下るのでＶｐ
はやがてＶｏ＋Ｖｔｈに低下し、ＴＲＩ はオフする。
従って、トランジスタＴＲＩがオンして容ｉ ＣＬに充
電する期間はφ＝Ｈの全期間ではなく、その立上り付近
に限られる。
電する期間はφ＝Ｈの全期間ではなく、その立上り付近
に限られる。
クロックφを繰り返し与えることによって出方電圧Ｖｏ
が次第に増加すると、トランジスタＴＲＩのバンクバイ
アスは次第に深くなる。この結果ｉ・ランジスタＴＰ、
ｌ ・ ＴＲ２・ ＴＲ３・ ＴＰ、４のｖｔｈが高く
なるので電流ｉｃは減少し、電圧■０の上昇速度は次第
に遅くなる。従って、出力電圧■０の時間変化は第３図
のようになる。同図はｖ ｐｐ＝２８Ｖ、ＣＬ＝５ｐＦ
としたシミュレーション例で、φ＝８ＭＨｚ、５Ｖ、各
トランジスタのＷ／ＬはＴＲｌ−４（μｍ） ／ ４
（μｍ） 、 ＴＲ２−・・４／１６． ＴＲ３・”４
／ ４． ＴＲ４−４／４． Ｃ。
が次第に増加すると、トランジスタＴＲＩのバンクバイ
アスは次第に深くなる。この結果ｉ・ランジスタＴＰ、
ｌ ・ ＴＲ２・ ＴＲ３・ ＴＰ、４のｖｔｈが高く
なるので電流ｉｃは減少し、電圧■０の上昇速度は次第
に遅くなる。従って、出力電圧■０の時間変化は第３図
のようになる。同図はｖ ｐｐ＝２８Ｖ、ＣＬ＝５ｐＦ
としたシミュレーション例で、φ＝８ＭＨｚ、５Ｖ、各
トランジスタのＷ／ＬはＴＲｌ−４（μｍ） ／ ４
（μｍ） 、 ＴＲ２−・・４／１６． ＴＲ３・”４
／ ４． ＴＲ４−４／４． Ｃ。
・・・２０／ ２０である。本例はｃＬが僅か５ｐＦで
もｖｐｐ＝２８■で９０μｓのチャージアップ時間がか
せげることを示している。しかも、この時間は容量ｃＬ
の値を変えることなく、トランジスタＴＲ１゜ＴＲ２或
いは容量Ｃｏの値を変えることで調整できる。
もｖｐｐ＝２８■で９０μｓのチャージアップ時間がか
せげることを示している。しかも、この時間は容量ｃＬ
の値を変えることなく、トランジスタＴＲ１゜ＴＲ２或
いは容量Ｃｏの値を変えることで調整できる。
〔発明の効果〕゛
以上述べたように本発明によれば、（１）容量ｃＬが小
さくとも長いチャージアップ時間がとれるので、小面積
で構成できる、（２）トランジスタＴＲＩはバックバイ
アス２０Ｖ以上でもカントオフしないので、Ｖ Ｌｈ制
御用の特別のイオン注入マスクが不要になる、（３）ト
ランジスタＴＲＩ はエンハンスメント型であるため、
デプレッション型よりシミュレーション精度がよく、こ
のため正確に寸法を決められる、等の利点がある。
さくとも長いチャージアップ時間がとれるので、小面積
で構成できる、（２）トランジスタＴＲＩはバックバイ
アス２０Ｖ以上でもカントオフしないので、Ｖ Ｌｈ制
御用の特別のイオン注入マスクが不要になる、（３）ト
ランジスタＴＲＩ はエンハンスメント型であるため、
デプレッション型よりシミュレーション精度がよく、こ
のため正確に寸法を決められる、等の利点がある。
第１図は本発明の一実施例を示す回路図、第２図はその
動作波形図、第３図はチャージアップ特性図、第４図お
よび第５図は従来のチャージアンプ回路の説明図である
。 図中、ＣＰはチャージポンプ回路、ＴＲＩ は充電用ト
ランジスタ、ＴＲ２はゲート電圧制御用トランジスタ、
ｃＬはチャージアップ容量である。
動作波形図、第３図はチャージアップ特性図、第４図お
よび第５図は従来のチャージアンプ回路の説明図である
。 図中、ＣＰはチャージポンプ回路、ＴＲＩ は充電用ト
ランジスタ、ＴＲ２はゲート電圧制御用トランジスタ、
ｃＬはチャージアップ容量である。
Claims (1)
- チャージアップ容量と、該容量と電源との間に接続され
て該容量に充電電流を流すＭＯＳトランジスタとを備え
るチャージアップ回路において、充電用ＭＯＳトランジ
スタをエンハンスメント型とし、該トランジスタのゲー
トと該容量との間に該トランジスタのゲート電圧を制限
するＭＯＳトランジスタを接続し、更に、クロックを受
けて動作して該容量の充電電圧を基準にそれより高い電
圧を発生しこれを該充電用トランジスタのゲートに印加
するチャージポンプ回路を設けたことを特徴とするチャ
ージアップ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169060A JPS6148197A (ja) | 1984-08-13 | 1984-08-13 | チヤ−ジアツプ回路 |
| KR1019850005083A KR900003261B1 (ko) | 1984-08-13 | 1985-07-16 | 차지업(charge-up)회로 |
| EP85109072A EP0174469B1 (en) | 1984-08-13 | 1985-07-19 | Charge-up circuit |
| DE8585109072T DE3581023D1 (de) | 1984-08-13 | 1985-07-19 | Ladungsschaltung. |
| US06/763,628 US4703196A (en) | 1984-08-13 | 1985-08-08 | High voltage precharging circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169060A JPS6148197A (ja) | 1984-08-13 | 1984-08-13 | チヤ−ジアツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148197A true JPS6148197A (ja) | 1986-03-08 |
| JPH0249517B2 JPH0249517B2 (ja) | 1990-10-30 |
Family
ID=15879596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59169060A Granted JPS6148197A (ja) | 1984-08-13 | 1984-08-13 | チヤ−ジアツプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4703196A (ja) |
| EP (1) | EP0174469B1 (ja) |
| JP (1) | JPS6148197A (ja) |
| KR (1) | KR900003261B1 (ja) |
| DE (1) | DE3581023D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129597A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 遅延回路 |
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-
1985
- 1985-07-16 KR KR1019850005083A patent/KR900003261B1/ko not_active IP Right Cessation
- 1985-07-19 EP EP85109072A patent/EP0174469B1/en not_active Expired - Lifetime
- 1985-07-19 DE DE8585109072T patent/DE3581023D1/de not_active Expired - Fee Related
- 1985-08-08 US US06/763,628 patent/US4703196A/en not_active Expired - Fee Related
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Also Published As
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| KR900003261B1 (ko) | 1990-05-12 |
| JPH0249517B2 (ja) | 1990-10-30 |
| KR860002149A (ko) | 1986-03-26 |
| EP0174469B1 (en) | 1991-01-02 |
| EP0174469A3 (en) | 1988-03-09 |
| US4703196A (en) | 1987-10-27 |
| EP0174469A2 (en) | 1986-03-19 |
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