KR19990072866A

KR19990072866A - 불휘발성반도체메모리장치

Info

Publication number: KR19990072866A
Application number: KR1019990005994A
Authority: KR
Inventors: 가네다요시노부
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 1998-02-24
Filing date: 1999-02-23
Publication date: 1999-09-27
Also published as: JPH11328985A; JP3600054B2; TW412748B; US6134147A

Abstract

센스 앰프에 인가하는 신호의 인가 방법을 개량함으로써, 불휘발성 반도체 메모리 셀에 기록된 데이타를 고속 판독한다.

데이타가 기억되는 불휘발성 반도체 메모리 셀(1, 2…)과, 이 불휘발성 반도체 메모리 셀(1, 2…)의 I/O 라인(10)에 접속되고, 센스 신호에 따라서 충방전되는 컨덴서(23)와, 상기 I/O 라인(10)을 센스하는 센스 회로(래치 회로 25)를 구비하는 것을 특징으로 한다.

Description

불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 불휘발성 반도체 메모리 장치에 관한 것으로, 센스 앰프에 인가하는 신호의 인가 방법을 개량함으로써, 불휘발성 반도체 메모리 셀의 데이타를 고속으로 판독할 수 있는 불휘발성 반도체 메모리 장치에 관한 것이다.

현재, LSI 메모리의 일종인 ROM(Read Only Memory)에 있어서, 마스크 ROM, PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrical Erasable and Programmable ROM) 등의 불휘발성 반도체 메모리가 있다. 특히, EPROM이나 EEPROM에서는, 부유 게이트에 전하를 축적하고, 전하의 유무에 의한 임계치 전압의 변화를 제어 게이트에 의해 검출함으로써, 데이타의 기억을 행하게 하도록 되어 있다. 또한, EEPROM에는, 메모리 칩 전체에서 데이타의 소거를 행하거나, 혹은, 불휘발성 반도체 메모리 셀 어레이를 임의의 블럭으로 나누어 그 각 블럭 단위로 데이타의 소거를 행하는 플래시 EEPROM(플래시 메모리라고도 칭함)이 있다.

플래시 EEPROM을 구성하는 불휘발성 반도체 메모리 셀은, 스플리트 게이트형과 스택 게이트형으로 크게 분류된다.

스플리트 게이트형의 플래시 EEPROM은, WO92/18980(Gl1C 13/ 00)에 개시되어 있다.

도 2에, 동 공보(WO92/18980)에 기재되어 있는 스플리트 게이트형 불휘발성 반도체 메모리 셀(101)의 단면 구조를 나타낸다.

예를 들면, P형 단결정 실리콘 기판(102) 상에 N형의 소스 S 및 드레인 D가 형성되어 있다. 소스 S와 드레인 D 사이의 채널 CH 상에, 제1 절연막(103)을 개재해서 부유 게이트 EG가 형성되어 있다. 부유 게이트 FG 상에는 제2 절연막(104)을 개재해서 제어 게이트 CG가 형성되어 있다. 제어 게이트 CG의 일부는, 제1 절연막(103)을 개재해서 채널 CH 상에 배치되고, 선택 게이트(105)를 구성하고 있다. 제2 절연막(104)에 둘러싸인 부유 게이트 FG에 전자를 저장함으로써 데이타의 기억을 행한다.

이러한 플래시 메모리의 판독 회로는, 도 7과 같은 구성을 갖는다.

도 7에 있어서, 불휘발성 반도체 메모리 셀(1, 2…)에는 워드 라인(3)이 공통으로 배선되고, 비트 라인(4, 5…)은 각각 독립적으로 배선되어 있고, 각 비트 라인(4, 5…)은, 후술하는 I/O 라인(10)으로 공통화되고, 일단이 전원 전압(예를 들면, VDD)에 접속되고, 또한 타단이 이 I/O 라인(10)에 접속된 N 채널형 MOS 트랜지스터(18)에 의해, 소정의 프리차지 전압이 공급된다. 또한, 비트 라인(4, 5…)에는 컬럼 라인(6, 7…)에 의해 구동되는 N 채널형 MOS 트랜지스터(8, 9…)가 존재한다.

상기 비트 라인(4, 5…)은, I/O 라인(10)에서 공통화되어 전류 미러 회로를 사용한 센스 앰프(11)에 접속된다. 센스 신호(판독 신호)에 따라서 N 채널형 MOS 트랜지스터(12)가 온하면 센스 앰프(11)는 동작한다.

지금, 센스 시로 되고, 컬럼 라인(6)이 선택되어 N 채널형 MOS 트랜지스터(8)가 온하고 불휘발성 반도체 메모리 셀(1)이 온 상태(소거 상태)라고 한다. 센스 신호에 의해 N 채널형 MOS 트랜지스터(12)가 온하고, 센스 앰프(1l)가 동작하여 불휘발성 반도체 메모리 셀에 바이어스 전류를 인가하는 P 채널형 MOS 트랜지스터(14)가 온하고 불휘발성 반도체 메모리 셀(1)에 전류가 흐른다. 그렇게 하면, I/O 라인(10)의 전압은 접지 방향으로 저하한다. I/O 라인(10)의 전압이 저하하면, N 채널형 MOS 트랜지스터(15)가 오프 경향으로 되고, P 채널형 MOS 트랜지스터(14)가 오프 경향이 된다. 그 결과, N 채널형 MOS 트랜지스터(15)는 오프하고, N 채널형 MOS 트랜지스터(16)는 온한다.

따라서, 출력 단자(17)에는 증폭된「L」 레벨의 신호가 얻어진다.

또한, 불휘발성 반도체 메모리 셀(1)이 오프 상태(프로그램 상태)이면, 역극성과 동일한 동작이 발생하여 출력 단자(17)에는 증폭된「H」 레벨의 신호가 얻어진다.

따라서, 도 7의 회로에 따르면, 플래시 메모리의 데이타를 판독하면서 증폭할 수 있다.

그러나, 도 7의 회로에서는 데이타의 판독에 시간이 걸린다고 하는 문제가 있었다. 즉, 도 7의 회로에서는 센스 앰프(11)를 구성하는 차동 앰프를 반전시키는데 필요한 신호 레벨을 얻기 위해서는 소정량의 전류를 불휘발성 반도체 메모리 셀에 흘리고, 이 불휘발성 반도체 메모리 셀에 기록된 데이타 내용에 의해, I/O 라인(10)의 전압이 변화한 상태를 센스할 필요가 있고, 소정의 시간을 요하고 있었다. 이 소정의 시간은, 설계자가 직접 관리할 수 없고, 모든 셀 중에서 최장의 시간의 것이 제품의 규격치가 되므로 안정되지 않고 느리게 된다.

본 발명은, 상술한 과제를 해결하기 위해 이루어진 것으로, 데이타가 기억되는 불휘발성 반도체 메모리 셀(1, 2…)과, 이 불휘발성 반도체 메모리 셀(1, 2…)의 I/O 라인(10)에 접속되고, 센스 신호에 따라서 충방전되는 컨덴서(23)와, 상기 I/O 라인(10)을 센스하는 센스 회로(래치 회로 25)를 구비하는 것을 특징으로 한다.

또한, 본 발명은, 데이타가 기억되는 불휘발성 반도체 메모리 셀(1, 2…)과, 이 불휘발성 반도체 메모리 셀(1, 2…)의 I/O 라인(10)에 접속되고, 센스 신호에 따라서 충방전되는 컨덴서(23, 42)와, 상기 I/O 라인(10)을 센스하는 센스 회로(래치 회로 25)를 구비하는 것을 특징으로 한다.

또한, 본 발명은, 데이타가 기억되는 불휘발성 반도체 메모리 셀(1, 2…)과, 이 불휘발성 반도체 메모리 셀(1, 2…)의 I/O 라인(10)에 접속되고, 센스 신호에 따라서 충방전되는 컨덴서(23, 42)와, 상기 I/O 라인(10)을 센스하는 센스 회로(래치 회로 25)와, 상기 불휘발성 반도체 메모리 셀(1, 2…)의 센스 신호로부터 생성한 타이밍 신호 S1, S2, S3을 발생하는 타이밍 신호 발생 회로(26)를 구비하고, 이 타이밍 신호 발생 회로(26)로부터의 타이밍 신호 S1, S2, S3에 따라서 상기 센스 회로(래치 회로 25)를 구동하는 것을 특징으로 한다.

도 1은 본 발명의 한 실시 형태의 불휘발성 반도체 메모리 장치를 나타낸 블럭도.

도 2는 스플리트 게이트형 불휘발성 반도체 메모리 셀의 단면도.

도 3은 본 발명의 불휘발성 반도체 메모리 장치의 주변을 나타낸 블럭도.

도 4는 본 발명의 불휘발성 반도체 메모리 장치의 동작 설명을 위한 도면.

도 5는 도 1의 동작 설명을 위한 파형도.

도 6은 본 발명의 다른 실시 형태의 불휘발성 반도체 메모리 장치를 나타낸 블럭도.

도 7은 종래의 불휘발성 반도체 메모리 장치의 회로예.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 불휘발성 반도체 메모리 셀

10 : I/O 라인

20 : 단자

21 : 단자

22 : 트랜지스터

23 : 컨덴서

25 : 래치 회로

26 : 타이밍 신호 발생 회로

27 : 트랜지스터

28 : 트랜지스터

29 : 버퍼

40 : 트랜지스터

42 : 컨덴서

이하, 본 발명의 한 실시 형태에 대해 도 1을 참조하면서 상세히 설명한다.

참조 번호(20)는 불휘발성 반도체 메모리 셀(1, 2…)의 데이타 내용을 판독하기 위한 센스 신호(또는, sense 신호라 칭한다)가 인가되는 단자, 참조 번호(22)는 센스 신호에 따라서 미리 컨덴서(23)에 충전하고 있던 전하를 방전시켜, I/O 라인(10)에 인가하는 P 채널형 MOS 트랜지스터, 참조 번호(24)는 센스 신호 이외의 기간에 컨덴서(23)를 충전하기 위해 온하는 P 채널형 MOS 트랜지스터이다. 또한, 상기 단자(20)로부터 센스 신호는, 인버터(19)를 통해 상기 P 채널형 MOS 트랜지스터(22)의 게이트에 입력된다.

참조 번호(25)는 I/O 라인(10)으로부터 판독된 신호를 센스하고 나서 래치하는 래치 회로, 참조 번호(26)는 sense 신호의 인가 타이밍에 따라서 신호 S1, S2, S3을 발생하는 타이밍 신호 발생 회로, 참조 번호(27)는 신호 S1에 따라서 I/O 라인(10)과 래치 회로(25)를 접속 또는 차단하는 N 채널형 MOS 트랜지스터, 참조 번호(28)는 신호 S1에 따라서 어떤 기준 전압(본 실시 형태에서는, 편의적으로 예를 들면, VDD/2로 하고 있다.)과 래치 회로(25)를 접속 또는 차단하는 N 채널형 MOS트랜지스터, 참조 번호(29)는 버퍼이다.

또, 도 1에 있어서 도 7과 동일한 회로 소자 등에 대해서는 동일한 부호를 붙여 설명을 생략한다.

우선, 도 1의 불휘발성 반도체 메모리 셀의 기본적인 동작 설명을 행한다.

도 3에, 스플리트형 불휘발성 반도체 메모리 셀(101)을 이용한 플래시 EEPROM(121)의 전체 구성을 나타낸다.

불휘발성 반도체 메모리 셀 어레이(122)는, 복수의 불휘발성 반도체 메모리 셀(101)이 매트릭스형으로 배치되어 구성되어 있다. 행(로우) 방향으로 배열된 각 불휘발성 반도체 메모리 셀(101)의 제어 게이트 CG는, 공통의 워드라인 WLa∼WLz에 접속되어 있다. 열(컬럼) 방향으로 배열된 각 불휘발성 반도체 메모리 셀(101)의 드레인 D는 공통의 비트 라인 BLa∼BLz에 접속되어 있다. 모든 불휘발성 반도체 메모리 셀(101)의 소스 S는 공통 소스 라인 SL에 접속되어 있다.

각 워드 라인 WLa∼WLz는 로우 디코더(123)에 접속되고, 각 비트라인 BLa∼BLz는 컬럼 디코더(124)에 접속되어 있다.

외부로부터 인가된 로우 어드레스 및 컬럼 어드레스는, 어드레스핀(125)에 입력된다. 그 로우 어드레스 및 컬럼 어드레스는, 어드레스핀(125)으로부터 어드레스 버퍼(126)를 통해 어드레스 래치(127)로 전송된다. 어드레스 래치(127)로 래치된 각 어드레스 중, 로우 어드레스는 로우 디코더(l23)로 전송되고, 컬럼 어드레스는 컬럼 디코더(124)로 전송된다.

로우 디코더(123)는, 어드레스 래치(127)로 래치된 로우 어드레스에 대응한 워드 라인 WLa∼WLz를 선택하고, 그 선택한 워드 라인과 게이트 전압 제어 회로(134)를 접속한다.

컬럼 디코더(124)는, 어드레스 래치(127)로 래치된 컬럼 어드레스에 대응한 비트 라인 BLa∼BLz를 선택하고, 그 선택한 비트 라인과 드레인 전압 제어 회로(133)를 접속한다.

게이트 전압 제어 회로(134)는, 로우 디코더(123)를 통해 접속된 워드 라인의 전위를, 도 4에 도시한 각 동작 모드에 대응하여 제어한다. 드레인 전압 제어 회로(133)는, 컬럼 디코더(124)를 통해 접속된 비트 라인의 전위를, 도 4에 도시한 각 동작 모드에 대응하여 제어한다.

공통 소스 라인 SL은 소스 전압 제어 회로(132)에 접속되어 있다. 소스 전압 제어 회로(132)는 공통 소스 라인 SL의 전위를, 도 4에 도시한 각 동작 모드에 대응하여 제어한다.

외부로부터 지정된 데이타는, 데이타핀(128)에 입력된다. 그 데이타는, 데이타핀(128)으로부터 입력 버퍼(129)를 통해 컬럼 디코더(124)로 전송된다. 컬럼 디코더(124)는, 상기한 바와 같이 선택한 비트 라인의 전위를, 그 데이타에 대응하여 제어한다.

임의의 불휘발성 반도체 메모리 셀(101)로부터 판독된 데이타는, 비트 라인 BLa∼BLz로부터 컬럼 디코더(124)를 통해 센스 앰프군(130)으로 전송된다. 센스 앰프군(30)은 수개의 센스 앰프(도시 생략)로 구성되어 있다. 컬럼 디코더(24)는 선택한 비트 라인과 각 센스 앰프를 접속한다.

센스 앰프군(130)에서 판별된 데이타는, 출력 버퍼(131)로부터 데이타핀(128)을 통해 외부로 출력된다.

또한, 상기한 각 회로(123∼134)의 동작은 제어 코어 회로(140)에 의해 제어된다.

이와 같이 도 3과 같은 주변 회로에서 도 1의 불휘발성 반도체 메모리 셀(1, 2…)이 판독된다. 도 1의 센스(판독) 동작에 대해 도 5를 참조하면서 설명한다. 도 5의 (B)에 도시한 컬럼 라인(6)에 가해지는「H」 레벨의 신호 발생 전에서는 I/O 라인(10)의 전압은, 도 5의 (C)에 도시한 바와 같이 +VDD/2에 프리차지되어 있다. 도 5의 (D)의 신호 S1은 「H」레벨이고, N 채널형 MOS 트랜지스터(27, 28)는 온하고 있다.

또한, sense 신호가 인가되는 단자(20)에는, 그 초기 상태에 있어서, 도 5의 (A)에 도시한 바와 같이「L」레벨이 인가되어 있다.

도 5의 (A)의 「L」레벨의 sense 신호가 P 채널형 MOS 트랜지스터(22, 24)에 가해지면, 트랜지스터(22가) 오프하고, 트랜지스터(24)가 온한다. 이 때문에, 컨덴서(23)에는 전원 전압(예를 들면, +VDD)이 충전된다.

한편, 신호 S2와 S3에는, 도 5의 (E), (F)로 도시한 바와 같이 전압 +VDD/2가 발생하고 있고, 래치 회로(25)는 노드가 전부 전압 +VDD/2로 되어 동작 불능 상태로 되어 있다.

이 상태로부터 도 5의 (B)에 도시한 바와 같이 컬럼 라인(6)의 신호가 상승하고, 이 때의 불휘발성 반도체 메모리 셀(1)이 온(소거 상태)이었다고 하면, 비트 라인(4)에 전류가 흘러 I/O 라인(10)의 전압은, 도 5의 (C)에 도시한 바와 같이 일시적으로 저하한다.

이 컬럼 라인(6)의 신호의 수직 상승의 직후에, 도 5의 (A)에 도시한 SENSE 신호가 상승하면, 상기 트랜지스터(22)가 온하고, 트랜지스터(24)가 오프한다. 이 때문에, 상술한 바와 같이, 미리 센스 기간 이외의 기간에 컨덴서(23)에 충전된 소정 전압이 I/O 라인(l0)에 공급되기 때문에, 이 I/O 라인(10)의 전압은, 도 5의 (C)에 도시한 바와 같이 일순 증가하지만, 불휘발성 반도체 메모리 셀(1)을 통해 즉시 방전되고 저하한다. 그리고, 이 I/O 라인(10)의 전압 저하가 래치 회로(25: 센스 기능을 갖는다)가 동작하는데 충분한 값까지 저하하는 것을 예상하여「L」레벨의 신호 S1을 트랜지스터(27, 28)에 인가한다. 그렇게 하면, 트랜지스터(27, 28)가 오프하여, I/O 라인(10)과 래치 회로(25)가 차단된다.

한편, 신호 S2와 S3은, 도 5의 (E), (F)에 도시된 바와 같이 센스 시 이외에는 전압 +VDD/2에 고정되어 있다. 그리고, 도 5의 (D)의 신호 S1의 하강 후에, 신호 S2는 도 5(E)에 도시한 바와 같이 그랜드 레벨로 되고, 신호 S3은 도 5의 (F)에 도시한 바와 같이 전원 전압 +VDD 레벨로 된다. 트랜지스터(27, 28)가 오프하여도 I/O 라인(10)의 데이타는, 라인 용량에 의해 입력 라인 R1에 남아 있다. 도 5의 (D)의 신호 S1의 하강 타이밍은, I/O 라인(10)의 전압이 저하하고, 전압 +VDD/2보다 작고 래치 회로(25)가 반전할 수 있는 레벨 차가 되고 나서 설정되어 있다. 이 때문에, 래치 회로(25)는, 처음으로 동작 가능하게 되어 정 귀환 동작하고, 래치 회로(25)의 한쪽의 입력 라인 R1은 「L」레벨로 래치되고, 다른쪽의 입력 라인 R2는 「H」레벨로 래치된다. 이 때, 트랜지스터(27)가 오프하고 있으므로 래치 회로(25)는, 트랜지스터(27)의 좌측(지면에 대해)에 배치되어 있는 용량성의 부하를 구동할 필요가 없이, 고속으로 반전할 수 있다.

또한, 본 발명의 불휘발성 반도체 메모리 셀에서는, 센스 개시 시에 있어서, 미리 센스 기간 이외의 기간에 충전해 놓은 컨덴서(23)의 전하를 I/O 라인(10)에 공급함으로써, 래치 회로(25) 측에 판독 신호를 전달시키고 있으므로 신호의 전달이 빠르게 된다. 또한 본 발명에 따르면, 신호 S1 내지 S3의 발생 타이밍을 타이밍 신호 발생 회로(26)에 의해, 인버터 등을 사용한 지연 회로에 의해 설계자가 설정할 수 있으므로 판독 타이밍을 자유롭게 설정할 수 있음과 동시에 단축할 수 있다.

이 때문에, 불휘발성 반도체 메모리 셀(1)로부터의 판독 신호를 고속으로 래치 회로(25)로부터 추출할 수 있다.

그리고, 래치 회로(25)의 출력 신호는, 버퍼(29)에 인가되어 출력 단자(17)로부터「L」레벨의 출력 신호가 얻어진다.

또한, 불휘발성 반도체 메모리 셀(1)이 오프(프로그램 상태)인 경우에는, 트랜지스터(22)가 온하면, I/O 라인(10)의 전압은 컨덴서(23)의 전하에 의해 +VDD/2 이상의 레벨로 충전된다. 그리고, 이 높은 레벨의 신호가 래치 회로(25)로 래치되고, 상술한 경우와 마찬가지의 동작에 의해, 고속으로「H」레벨의 신호가 출력 단자(17)로부터 얻어진다.

이하, 본 발명의 다른 실시 형태에 대해 도 6을 참조하면서 설명한다.

여기서, 다른 실시 형태와 상술한 한 실시 형태와의 차이점은, 도 6에 도시한 바와 같이, 상술한 한 실시 형태에서 설명한 충방전 회로를 여러개(본 실시 형태에서는, 한 실시 형태의 충방전 회로 20A 외에, 충방전 회로 21A를 설치한 일례를 개시하고 있다.) 설치하여, 이들을 교대로 동작시키도록 한 것이다.

그리고, 그 구성은, 불휘발성 반도체 메모리 셀(1, 2…)의 데이타 내용을 판독하기 위한 센스 1 신호(또는, sense1 신호라 칭한다)가 인가되는 단자(20) 외에, 불휘발성 반도체 메모리 셀(1, 2…)의 데이타 내용을 판독하기 위한 센스 2 신호(또는, sense2 신호라 칭한다)가 인가되는 단자(21)가 설치되어 있다. 그리고, 상기 충방전 회로(20A)의 다른 구성인 인버터(19), P 채널형 MOS 트랜지스터(22), 컨덴서(23) 및 P 채널형 MOS 트랜지스터(24)에 대응하도록, 인버터(39), P 채널형 MOS 트랜지스터(40), 컨덴서(42) 및 P 채널형 MOS 트랜지스터(41)가 설치되어 이루어지는 충방전 회로(21A)가 구성되어 있다.

이와 같은 구성을 채용하고, 단자(20, 21)로부터의 센스 신호를 신호가 도래할 때마다 sense1 신호와 sense2 신호로 분류하는 이유에 대해 설명한다. 이것은 센스 신호가 연속하여 도래하는 경우에 컨덴서(23)가 1개에서는, 그 충전이 시간에 맞춰지지 않게 되는 것을 방지할 목적으로 배치되어 있다.

즉, 트랜지스터(22)가 온하여 센스 동작하고 있는 기간에(컨덴서 23에 충전되어 있던 전압이 방전되어, I/O 라인 10에 공급된다.), 트랜지스터(40)를 오프시키고 트랜지스터(41)를 온시켜 컨덴서(42)를 충전시켜 놓는다. 그렇게 하면, 다음 센스 신호가 도래할 때에는 컨덴서(23)는 사용하지 않고, 충전되어 있는 컨덴서(42)를 사용할 수 있으므로(이 기간에, 컨덴서 23을 충전한다.), 센스 신호의 주기가 빠르더라도 판독이 가능해진다.

컨덴서(42)를 사용하는 경우에는 단자(20)에는「L」레벨의 신호가 계속해서 인가되고 컨덴서(23)는 충전 상태를 유지한다. 단자(20)에는 도 5의 (A)에 도시한「L」레벨로부터「H」레벨로 변화하는 scnse1 신호가 인가된다.

또, 본 발명의 불휘발성 반도체 메모리 장치에 있어서, 컨덴서(23, 42)의 용량은, 공정 조건에 의해 여러가지 값으로 설정되게 되고, 셀 크기가 차지하는 면적도 다르지만, 그 면적비를 고려한 경우에는, 예를 들면, 4M(메가) 비트의 불휘발성 반도체 메모리 셀을 예로 들면, 2048비트 라인에 대해 128비트 라인마다 I/O 라인(10)을 분할하면, 셀 크기가 차지하는 면적도 작게 할 수 있다.

또한, 본 발명의 불휘발성 반도체 메모리 장치는, 스플리트 게이트형의 플래시 메모리(EEPROM 포함한다)에 한하지 않고, 스택 게이트형의 플래시 메모리나, 그 밖의 불휘발성 반도체 메모리인 마스크 ROM, PROM, EPROM 등에도 적용되는 것이다.

본 발명에 따르면, 센스 개시 시에 있어서, 미리 센스 기간 이외의 기간에 충전해 놓은 컨덴서의 전하를 I/O 라인에 공급하도록 한 것으로, 래치 회로측에 판독 신호를 전달시키고 있으므로 신호의 전달이 빠르게 된다.

또한, 본 발명에 따르면, 불휘발성 반도체 메모리 셀의 출력 라인에 접속되는, 충방전 회로를 여러개 설치하고, 순서대로 사용하고 있으므로 고속으로 데이타를 판독할 때에도 동작이 가능하게 된다. 또한 본 발명에 따르면, 신호 S1 내지 S3의 발생 타이밍을 타이밍 신호 발생 회로에 의해, 인버터 등을 사용한 지연 회로에 의해 설계자가 설정할 수 있으므로 판독 타이밍을 자유롭게 설정할 수 있음과 동시에 단축시킬 수 있다.

Claims

데이타가 기억되는 불휘발성 반도체 메모리 셀과,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 임의의 내부 신호에 따라서 충방전되는 컨덴서와,

상기 출력 라인을 센스하는 센스 회로

를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
데이타가 기억되는 불휘발성 반도체 메모리 셀과,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 임의의 내부 신호에 따라서 충방전되고 상기 불휘발성 반도체 메모리 셀의 센스 기간 이외의 기간에 충전되는 컨덴서와,

상기 출력 라인을 센스하는 센스 회로

를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
기억된 데이타가 센스되는 불휘발성 반도체 메모리 셀과,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 임의의 내부 신호에 따라서 충방전되는 컨덴서와,

상기 컨덴서의 일단과 상기 출력 라인을 접속 혹은 차단하는 스위치와,

상기 출력 라인을 센스하는 센스 회로

를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
데이타가 기억되는 불휘발성 반도체 메모리 셀과,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 제1 내부 신호에 따라서 충방전되는 제1 컨덴서와,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 제2 내부 신호에 따라서 충방전되는 제2 컨덴서와,

상기 출력 라인을 센스하는 센스 회로를 구비하고, 상기 제1 또는 제2 컨덴서를 교대로 동작시키는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
데이타가 기억되는 불휘발성 반도체 메모리 셀과,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 제1 내부 신호에 따라서 충방전되고, 상기 불휘발성 반도체 메모리 셀의 센스 기간 이외에 충전되는 제1 컨덴서와,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 제2 내부 신호에 따라서 충방전되고, 상기 불휘발성 반도체 메모리 셀의 센스 기간 이외에 충전되는 제2 컨덴서와,

상기 출력 라인을 센스하는 센스 회로를 구비하고, 상기 제1 또는 제2 컨덴서를 교대로 동작시키는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
데이타가 기억되는 불휘발성 반도체 메모리 셀과,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 제l 내부 신호에 따라서 충방전되는 제1 컨덴서와,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 제2 내부 신호에 따라서 충방전되는 제2 컨덴서와,

상기 출력 라인을 센스하는 센스 회로와,

상기 제1 또는 제2 컨덴서와 상기 센스 회로를 접속 혹은 차단하는 스위치를 구비하고, 상기 제1 또는 제2 컨덴서를 교대로 동작시키는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
데이타가 기억되는 불휘발성 반도체 메모리 셀과,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 임의의 내부 신호에 따라서 충방전되는 컨덴서와,

상기 컨덴서의 출력 전압을 센스하는 센스 회로와,

상기 불휘발성 반도체 메모리 셀의 센스 신호를 제어하는 타이밍 신호를 발생하는 타이밍 신호 발생 회로를 구비하고, 상기 타이밍 신호 발생 회로로부터의 타이밍 신호에 따라서 상기 센스 회로를 구동하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
데이타가 기억되는 불휘발성 반도체 메모리 셀과,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 임의의 내부 신호에 따라서 충방전되고 상기 불휘발성 반도체 메모리 셀의 센스 기간 이외의 기간에 충전되는 컨덴서와,

상기 출력 라인을 센스하는 센스 회로와,

상기 불휘발성 반도체 메모리 셀의 센스 신호를 제어하는 타이밍 신호를 발생하는 타이밍 신호 발생 회로를 구비하며, 상기 타이밍 신호 발생 회로로부터의 타이밍 신호에 따라서 상기 센스 회로를 구동하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
데이타가 기억되는 불휘발성 반도체 메모리 셀과,

상기 불휘발성 반도체 메모리 셀의 출력 라인에 접속되고, 임의의 내부 신호에 따라서 충방전되는 컨덴서와,

상기 출력 라인을 센스하는 센스 회로와,

상기 센스 회로와 상기 컨덴서를 접속 및 차단하는 스위치와,

상기 불휘발성 반도체 메모리 셀의 센스 신호를 제어하는 타이밍 신호를 발생하는 타이밍 신호 발생 회로를 구비하며, 상기 타이밍 신호 발생 회로로부터의 타이밍 신호에 따라서 상기 센스 회로 및 상기 스위치를 구동하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.