JPH05159589A - 過消去保護を有する単トランジスタセルフラッシュメモリアレイ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 単トランジスタセルでありながら過消去され
たゲートの望ましくない効果に対して保護されている非
揮発性メモリアレイの提供。 【構成】 列線で相互接続されている列と行線で相互接
続されている行とに配列されている複数のメモリセル
と、各行内に配置され、その行の行線と特別列線とに結
合されている第１の行スイッチと、各行内に配置され、
その行とメモリセルの消去のための電位源との接続を制
御する分離手段と、行の各対に接続され、制御信号を受
けてその制御信号に応答してその行の対を互いに接続す
る第２の行スイッチとを具備する。 【効果】 単トランジスタ浮遊ゲートメモリセルの使用
を可能とし、メモリセルの２行毎に５つのトランジスタ
（２つの第１のスイッチ、２つの限流用トランジスタ、
及び１つの第２の行スイッチ）を付加する必要があるに
も拘わらず本メモリアレイの総合密度は大きく増大す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には非揮発性半
導体メモリセルに関し、具体的には過消去保護を設けた
フラッシュトランジスタを使用する非揮発性メモリに関
する。

【０００２】

【従来の技術】非揮発性メモリ記憶装置は読出し専用メ
モリ（ＲＯＭ）から電気的に消去可能なプログラマブル
読出し専用メモリ（ＥＥＰＲＯＭ）へと急速に進歩し
た。ＥＥＰＲＯＭセルを使用するメモリは、それらが容
易にプログラムでき、直ちに消去でき、そして殆ど限界
がない時間の間データを記憶できるので、望ましいもの
である。

【０００３】ＥＥＰＲＯＭを用いたメモリセルを有する
メモリ記憶装置の１例がテラダの合衆国特許 4,725,983
号に記載されている。この装置は、２つのＭＯＳトラン
ジスタとＦＬＯＴＯＸ型メモリトランジスタとを必要と
する。この配列の欠点は、各メモリセルが３つのトラン
ジスタを必要とするために広いシリコン面積を必要と
し、メモリ密度が大きく低下することである。

【０００４】ＥＥＰＲＯＭを使用するメモリセルを有す
るメモリ装置の別の例がササキらの合衆国特許 4,942,5
56号に記載されている。このメモリセルはＭＩＳトラン
ジスタとＥＥＰＲＯＭ素子の両方を含んでいる。代替と
して、このメモリセルはＥＰＲＯＭ素子と第２のトラン
ジスタとを使用することができる。両セル配列の欠点
は、セル構造のための面積が単トランジスタセルに比し
て大きいことである。

【０００５】メモリ装置の別の例は、ディクソンらの合
衆国特許 4,064,494号である。この装置は、２つの非揮
発性記憶装置を組み込んだメモリセルを使用している。
２つの記憶装置を使用するので、この装置も単トランジ
スタセルよりも大きい表面積が必要である。クラースら
の合衆国特許 4,387,447号に示されているメモリアレイ
は、単一のＥＰＲＯＭ素子を有している。このメモリア
レイは、データを適切に読出し、プログラムし、そして
消去するために幾つかの付加的なスイッチング及び負荷
装置が必要である。更にＥＰＲＯＭセルは、そのＥＰＲ
ＯＭの浮遊ゲートを放電させるために紫外光が必要であ
る。一般にこのような消去サイクルに必要な時間は、普
通のＥＥＰＲＯＭが必要とする最小消去時間に比して極
端に長い。

【０００６】プログラマブル非揮発性メモリアレイには
単一トランジスタメモリセルが最も望ましい。このよう
なメモリアレイに使用されるトランジスタは、典型的に
は消去サイクル中にファウラ・ノルトハイムトンネリン
グ機構を使用する浮遊ゲート電界効果トランジスタであ
る。消去サイクル中にファウラ・ノルトハイムトンネリ
ング機構を使用することに伴う１つの問題は、トランジ
スタ内の浮遊ゲートが過消去になり得ることである。消
去サイクル中、浮遊ゲート上の負電荷は浮遊ゲートから
放電される。この負電荷の放電は精密に制御することは
できず、消去サイクル中に負電荷の過度の放電を生じ得
る。負電荷が過度に除去されてしまうと消去サイクル後
の浮遊ゲート上には正味の正電荷が残る。読出しサイク
ルにその制御ゲートが選択されると、この正電荷は浮遊
ゲートの下に不要なチャネルを生じさせる。若干の環境
の下では、このチャネルはドレインからソースへ電流を
流すことを許容するので誤ったデータをもたらすことに
なる。

【０００７】浮遊ゲートの過消去問題の１つの解決法
は、各セルに第２のトランジスタを付加して過消去され
た浮遊ゲートによってもたらされる誤データが出力され
るのを阻止することである。この２トランジスタのセル
が各ＥＥＰＲＯＭメモリセルを形成するのである。しか
しながら、ＥＥＰＲＯＭメモリセルの使用には幾つかの
欠点が存在する。１つの欠点は、ＥＥＰＲＯＭメモリセ
ルは精緻な製造工程を必要とし、従って製造価格を増大
させることである。第２の欠点は、ＥＥＰＲＯＭメモリ
セルがセル当たり２つのトランジスタを必要とし、その
ためシリコンウエーハ上に単一トランジスタセルよりも
大きい表面積を必要とするので、価格を更に増大させる
ことである。

【０００８】ＥＥＰＲＯＭメモリセルを簡略化する一つ
の方策は、混成２トランジスタ設計に組合わされた本質
的にはＥＥＰＲＯＭメモリセルであるが、シリコンウエ
ーハ上の面積が小さくてよい分割ゲートメモリセルを使
用することであった。分割ゲートトランジスタの製造工
程はＥＥＰＲＯＭメモリセルよりは精緻ではないが、そ
れでも単トランジスタメモリセルの製造工程よりは精緻
である。更に、分割ゲートセルも単トランジスタセルよ
りも大きい面積を必要とする。

【０００９】

【発明の概要】本発明は、単トランジスタセルでありな
がら過消去されたゲートの望ましくない効果に対して保
護されている非揮発性メモリアレイを提供する。このメ
モリアレイ自体は、行列に配列された複数のメモリセル
を含む。メモリセルの各行は、その行内の各メモリセル
の制御ゲートに接続されている制御線と、その行内の各
メモリセルのソースに接続されている行線とを含む。メ
モリセルの列は、共通列内のトランジスタの全てのドレ
インを結合している列導体即ちビット線によって相互接
続されている。

【００１０】本発明によれば、過消去された浮遊ゲート
の効果を排除するために予防手段が使用される。この予
防手段は、各行内に第１の行スイッチと、各行内に分離
装置と、制御信号に応答して２つの異なる行の行線を一
緒に結合する第２の行スイッチとを含むことが好まし
い。第１の行スイッチは電界効果トランジスタであるこ
とが好ましく、そのソースを行線に接続し、制御ゲート
をその行内の各メモリセルの浮遊ゲートに接続し、ドレ
インを特別列線に接続する。分離装置は、メモリセルの
行を消去するために使用される電位の源と、その行内の
全てのメモリセルのドレインとの間に接続されている。

【００１１】過消去された浮遊ゲートの効果を排除する
ための予防手段は、典型的には電界効果トランジスタで
ある第２の行スイッチをも含むことが好ましい。このト
ランジスタは、そのゲートに供給される制御信号に応答
して、メモリセルの２つの行線を短絡するように接続さ
れている。予防手段を使用した結果、本非揮発性メモリ
アレイは、消去操作中に過消去を生じ易い単トランジス
タ浮遊ゲートメモリセルを使用することが可能である。
即ち、メモリセルの２行毎に５つのトランジスタ（２つ
の第１のスイッチ、２つの限流用トランジスタ、及び１
つの第２の行スイッチ）を付加する必要があるにも拘わ
らず本メモリアレイの総合密度は、メモリセル当たり２
つのトランジスタを必要とする従来技術のメモリアレイ
に比して大きく増大する。

【００１２】本発明は、添付図面に基づく以下の説明か
ら十分に理解されよう。

【００１３】

【実施例】図１はフラッシュメモリセルアレイ構造１０
の回路図である。メモリアレイ１０はＮ行Ｍ列のメモリ
セル１２を有するＭ×Ｎアレイである。メモリアレイ１
０内の各行はＭ個のメモリセル１２を含む。各メモリセ
ル１２は、ドレイン、ソース及び制御ゲートノードと、
浮遊ゲートとを有している。同一行内の各メモリセル１
２の制御ゲートは全てゲート線１６に接続されている。
同一行内の各メモリセル１２のソースは全て消去線１８
に接続されている。

【００１４】メモリセルの各行は、ＭＯＳトランジスタ
１４であることが好ましい第１の行スイッチをも含む。
（ここに使用するＭＯＳとは、それらの構造が金属また
は酸化物の何れを使用していようとも、その型のトラン
ジスタを意味する。）ＭＯＳトランジスタ１４のゲート
は、その行内の各メモリセル１２の制御ゲートと共通に
接続されている。トランジスタ１４のソースは、その行
内の全てのメモリセルのソースと共通に消去線１８に接
続されている。トランジスタ１４のドレインは接続３２
に接続され、各行毎に設けられている全ての行スイッチ
トランジスタのドレインは一緒に共通接続されて仮想接
地電位Ｖ_G に接続される。

【００１５】各行毎に、典型的にはダイオードとして接
続されたトランジスタ２０である分離装置が、メモリの
消去中に使用される電位源Ｖ_ERASE と行線２１との間に
設けられている。図示のように、トランジスタ２０のゲ
ートはそのドレインと共に消去電位に接続されている。
トランジスタ２０は入力消去電圧をソース線から分離す
る。ダイオード接続されたＮチャネルＭＯＳトランジス
タは分離を得るための一方法であり、メモリセルトラン
ジスタと同一の型であるので好ましい。この装置はＰチ
ャネルトランジスタ、または他の型のトランジスタであ
っても差し支えない。

【００１６】メモリセル行の対は、これもＭＯＳトラン
ジスタであることが好ましい行スイッチ装置２４を通し
て選択的に接続可能である。図には隣接する行がトラン
ジスタ２４によって互いに接続されるように示してある
が、どの行の対をこのように接続しても差し支えない。
トランジスタ２４は、消去線１８上のノード２６と、隣
接する消去線１９上のノード２８とを結合することが好
ましい。トランジスタ２４は制御線３０によって制御さ
れる。トランジスタ２４はＭＯＳ装置であり、そのゲー
トノードが制御ノードとして働き、ソースノード及びド
レインノードがそれぞれノード２６及びノード２８に接
続されていることが好ましい。好ましい実施例ではスイ
ッチング装置２４を使用しているが、他の実施例におい
てはこれは任意選択である。

【００１７】「読出し」動作中はトランジスタ２４が隣
接する２つの消去線を分離するから、一方の行のトラン
ジスタから他方の行のトランジスタへ電流が流れること
はない。トランジスタ２４は「消去」動作中に２つの線
を結合する。このトランジスタは厳格な工程制御と精密
な回路動作の要を排除するので、動作の信頼度をも高め
る。もし厳格な工程制御と精密な回路動作が達成される
のであれば、このトランジスタは除去することができ
る。

【００１８】表１は、メモリセルの３つの動作モード、
即ち「読出し」、「プログラム」及び「消去」の動作条
件を示す。「読出し」動作中には低い電圧が適切な列ビ
ット線（ＢＬ）に印加され、適切な行制御ゲート線（Ｇ
Ｌ）が正電圧に転ずるので単一の所望メモリセルがアド
レスされる。もしアドレスされたセルが５ボルト（ｖ）
より高いしきい値を有するプログラム済のセルであれ
ば、チャネルは形成されず、また電流がそれを通って流
れることはない。もしアドレスされたセルがプログラム
されていなければ（消去済）、そのしきい値電圧は約
１．５ｖであり、チャネルが形成される。ＮチャネルＭ
ＯＳトランジスタ１４も導通し、電流がビット線から典
型的には接地であるＶへ流れる。残余の線、即ち電圧
（Ｖ_G ）、消去線（Ｖ_ERASE ）、及び制御は全て“どの
ようであってもよい”状態にあるノード２８と共通に保
たれる。

【００１９】「プログラム」動作中にはビット線（Ｂ
Ｌ）及び共通線ゲート線（ＧＬ）に高い電圧が印加さ
れ、残余の線には「読出し」動作中の電圧と同一の電圧
が印加される。これらの高い電圧は“熱い電子”を生成
してセルを“オフ”状態にプログラムする。「消去」動
作中にはビット線及び共通線は“浮動”することが許容
され、ゲート線は０に保たれる。この間Ｖ_ERASE 線及び
ノード２８（隣接消去線１９を介して）にはそれぞれ表
１に示す電圧が印加される（“ｘ”は“どのようであっ
てもよい”を表す）。

【００２０】 各メモリセル１２は、図２に示すように普通の単トラン
ジスタフラッシュセルであることが好ましい。トランジ
スタ１２は、浮遊ゲート４０と、ソース４２と、ドレイ
ン４４と、制御ゲート４６とを有するＮチャネルＭＯＳ
である。浮遊ゲート４０はプログラムされると負電荷を
蓄積し、ファウラ・ノルトハイムトンネリングによって
消去することができる。

【００２１】過消去された浮遊ゲートの効果を阻止する
解決法は、図１に示すようにトランジスタ１４及び２０
をメモリセルの各行に付加し、トランジスタ２４を行の
各対に付加することである。トランジスタ１４、２０、
及び２４の付加によって、浮遊ゲートが過消去状態の場
合に電流が流れるのを阻止するために各メモリセル毎に
トランジスタを付加する必要が排除される。過消去され
たメモリセルが要求されたデータを劣化させるのを、ト
ランジスタ１４、２０、及び２４が如何に阻止するかを
以下に説明する。

【００２２】図３は、過消去保護を有する２×２メモリ
アレイ５０の回路図であって、小規模なこの図を使用し
て過消去されたメモリセルが要求されたデータを劣化さ
せるのを、過消去保護が如何に阻止するかを説明する。
メモリアレイ５０の各行及び各列には２つのメモリセル
５２が存在する。各メモリセル５２は、ドレイン、制御
ゲート、ソース、及び浮遊ゲートを有するフラッシュセ
ルである。ゲート線５４は同一行内の各メモリセル５２
の制御ゲートを接続している。各行内にはトランジスタ
５６も設けられており、ゲート線５４によって制御され
る。トランジスタ５６は、ドレイン、ゲート、及びソー
スを有するＭＯＳ装置であることが好ましく、ゲートは
ゲート線５４に接続する。メモリセル５２の各列は、同
一列内の各メモリセル５２のドレインを接続しているビ
ット線５８を有している。同一行内のメモリセル５２の
ソースは一緒に接続され、更にトランジスタ６０に接続
されている。トランジスタ６０は、ドレイン、ゲート、
及びソースを有するＮチャネルＭＯＳであることが好ま
しい。トランジスタ６０のソース及びゲートは互いに接
続され、電位源Ｖ_ERASE に接続された消去線６２へのダ
イオード接続を形成している。同一列内の各トランジス
タ５６のドレインは一緒にして好ましくは接地である電
位源６４へ接続する。別のトランジスタ６６が、２つの
行からの消去線６２を選択的に結合する。トランジスタ
６６も、ドレイン、ゲート、及びソースを有するＮチャ
ネルＭＯＳであることが好ましく、ゲートは制御線６８
に接続されている。

【００２３】メモリアレイ５０の動作電圧を表２に示
す。表２においては、ビット線５８はＢＬで表され、共
通線６４はＶＧで表され、ゲート線５４はＧで表され、
制御線６８は制御で表され、消去線６２は消去で表さ
れ、そして“Ｆ”は“浮動”を意味する。 全ての動作モードにおいて、セルは選択されたセル、ま
たは選択されないセルの何れかである。あるセルが選択
されると、そのセルに接続されている種々の線が表２に
示されているようにバイアスされる。セルが選択されな
い場合には、そのセルは選択されたセルに対するその位
置に依存して、表２に従ってバイアスされる。「選択さ
れざるセルバイアス」欄内に示されている電圧の第１行
は、選択されたセルと同じゲート線を共有する選択され
ないセルに印加される電圧を示す。第２行の電圧は選択
されたセルと同じビット線を共有する選択されないセル
に印加されるバイアスを示す。第３行の電圧は選択され
たセルと同じ制御線だけを共有する選択されないセルに
印加されるバイアスを示す。

【００２４】「読出し」モード中、もし選択されたセル
が浮遊ゲートに５ｖより大きい電圧Ｖ_T を有するプログ
ラムされたセルであればチャネルは形成されず、従って
ビット線５８に電流が流れるのを阻止する。もし選択さ
れたセルが浮遊ゲートに約１．５ｖの電圧Ｖ_T を有する
“消去された”状態であれば、（トランジスタ５６を通
して）ビット線５８から共通線６４へ導通が発生して電
流が流れるのを可能にし、そのセルが“オン”であるこ
とを信号する。もし選択されたセルと同一のビット線を
共有する選択されないセルが過消去されていれば、その
選択されないセルのプログラム状態には関係なく導通チ
ャネルが形成される。「読出し」モード中にはゲートス
イッチ５６及び制御スイッチ６６が共に“オフ”である
ために選択されたセルから共通線への導通路は存在しな
いから、その選択されないセルを通って電流が流れるこ
とはない。このように、データは選択されたセルの浮遊
ゲートのプログラム状態だけに基づくようになり、換言
すれば、過消去されたセルが偽情報を生成することはな
いのである。

【００２５】「プログラム」モード中、“熱い電子”が
選択されたセルにおいて生成され、そのセルを“オフ”
状態にプログラムする。選択されないセルにおいては、
それらのビット線及びゲート線が適切にバイアスされる
ために“熱い電子”は生成されない。「消去」モード中
に消去線６２上の電圧を約１５ｖにすると電子トンネリ
ングが発生する。この高電圧は、制御スイッチ６６が導
通するのと同時に消去電位６２から供給される。制御ス
イッチ６６に接続されている全てのメモリセルにトンネ
リング電流が流れる。このトンネリング電流は各メモリ
セルの各浮遊ゲートから負電荷を放電させるので、各セ
ルの浮遊ゲート電圧Ｖ_Tを低下させる。

【００２６】本発明の基本メモリセルは、２トランジス
タＥＥＰＲＯＭメモリセルまたは分割ゲートトランジス
タメモリセルに替わる単トランジスタフラッシュメモリ
セルであるから、製造に必要な空間は大幅に減少する。
過消去によってもたらされる誤データを防ぐためにメモ
リセルの行の対当たり３つの付加的なトランジスタを付
加するが、これら３つのトランジスタに必要な空間は最
小であり、百万個以上のセルを有するメモリセルアレイ
に使用される総合空間の１％以下にすることができる。
２トランジスタメモリセルまたは分割ゲートトランジス
タメモリセルに必要な空間に比して、本発明はメモリ密
度を大幅に増加させることができる。

【００２７】更にこのフラッシュメモリセルの製造は２
トランジスタメモリセルまたは分割ゲートトランジスタ
メモリセルよりも簡単である。これによりフラッシュメ
モリセルアレイは、より複雑なＥＥＰＲＯＭ及び分割ゲ
ートトランジスタメモリセルを使用して可能であるより
もより信頼でき、且つ製造中に予測可能になる。過消去
されたセルから誤データを読出すことを防ぐ“メモリ”
アレイの特色はメモリアレイに限定されない。他の応用
には、プロブラマブル論理装置（“ＰＬＤ”）、並びに
直列ＥＥＰＲＯＭ及びプログラマブル制御装置のような
他のプログラマブル製品が含まれる。

【００２８】以上に本発明を特定の実施例について説明
した。当業者ならば他の実施例も明白であろう。従っ
て、この説明が本発明を限定するものではない。

【図面の簡単な説明】

【図１】本発明による過消去保護を有するメモリアレイ
を示す図。

【図２】図１に示すメモリアレイに使用される単トラン
ジスタメモリセルを示す図。

【図３】本発明による過消去保護を有する２×２メモリ
アレイを示す図。

【符号の説明】

１０ フラッシュメモリセルアレイ １２ メモリセル １４ 第１の行スイッチ １６ ゲート線（第１のノード） １８、１９消去線 ２０ 分離装置 ２１ 行線 ２２ ビット（列）線（第３のノード） ２４ 第２の行スイッチ ２６、２８ 第２のノード ３０ 制御線 ３２ 共通（特別列）線 ４０ 浮遊ゲート ４２ ソース ４４ ドレイン ４６ 制御ゲート ５０ ２×２メモリアレイ ５２ メモリセル ５４ ゲート線 ５６ 第１の行スイッチ ５８ ビット（列）線 ６０ 分離装置 ６２ 消去線 ６４ 電位源 ６６ 第２の行スイッチ ６８ 制御線

Claims (10)

【特許請求の範囲】
1. 【請求項１】 列線によって相互接続されている列と、
   行線によって相互接続されている行とに配列されている
   複数のメモリセルと、 各行内に配置され、その行の行線と特別列線とに結合さ
   れている第１の行スイッチと、 各行内に配置され、その行とメモリセルの消去のための
   電位源との接続を制御する分離手段と、 行の各対に接続され、制御信号を受けてその制御信号に
   応答してその行の対を互いに接続する第２の行スイッチ
   とを具備することを特徴とする非揮発性メモリアレイ。
2. 【請求項２】 単一の行内の全てのメモリセルが第１の
   ノードに結合されているゲート電極を有し、行スイッチ
   のゲート電極が第１のノードに接続され、 単一の行内の全てのメモリセルが第２のノードに結合さ
   れているソース電極を有し、行スイッチのソース電極が
   第２のノードに接続され、 単一の列内の全てのメモリセルが第３のノードに結合さ
   れているドレイン電極を有し、 各行内の第１の行スイッチが特別列線に結合されている
   ドレイン電極を有する請求項１に記載のメモリ。
3. 【請求項３】 各行内の分離手段が、第２のノードに結
   合されたドレイン電極と、消去電位源に結合されたゲー
   ト及びソース電極とを有するトランジスタからなる請求
   項２に記載のメモリ。
4. 【請求項４】 第２の行スイッチが、単一の行の第２の
   ノードに結合された１つの電極と、メモリセルの別の行
   の第２のノードに結合された別の電極と、制御信号を受
   けるように結合されたゲートとを有するトランジスタか
   らなる請求項３に記載のメモリ。
5. 【請求項５】 複数の第１の行線と、複数の第２の行線
   と、複数の列線と、各々が制御電極と第１及び第２の端
   子とを含み行列に配列されたメモリセルのアレイとを具
   備し、各行内の全てのセルの制御電極がその行の第１の
   行線に電気的に接続され、各列内の全てのセルの第１の
   端子がその列の列線に電気的に接続され、各行内の全て
   のセルの第２の端子が第２の行線に電気的に接続されて
   いる半導体メモリであって、 制御電極と第１及び第２の端子とを有し、制御電極が第
   １の行線に電気的に接続され、第２の端子が第２の行線
   に電気的に電気的に接続されている各行内の第１のスイ
   ッチと、 制御電極と第１及び第２の端子とを有し、第１の端子が
   第２の行線に電気敵に接続され、制御電極が第２の端子
   と消去電位とに電気的に接続されている各行内の分離手
   段と、 各行内の各第１のスイッチの第１の端子と、電位源とに
   電気的に接続されている特別列線と、 制御電極と第１及び第２の端子とを有し、第１の端子が
   選択された行の第２の行線に電気的に接続され、第２の
   端子がこの選択された行とは異なる別の行内の第２の行
   線に電気的に接続され、そして制御電極が制御線に電気
   的に接続されている制御スイッチとをも具備することを
   特徴とする半導体メモリ。
6. 【請求項６】 単トランジスタフラッシュセルを具備
   し、各トランジスタが浮遊ゲートと、制御ゲートと、ソ
   ースと、ドレインノードとを有するメモリアレイであっ
   て、該メモリアレイが、該メモリアレイ内に記憶してい
   るデータにアクセスされる時に過消去状態にある浮遊ゲ
   ートの効果を最小にするための予防手段をも具備し、予
   防手段が、 その行内のフラッシュセルの制御ゲートに結合されてい
   る各行毎の第１の行スイッチと、 共通列内の行スイッチを一緒に結合する特別列線と、 各行内に配置され、メモリの消去中を除いてその行を消
   去電位の源から分離する分離手段とを具備することを特
   徴とするメモリアレイ。
7. 【請求項７】 フラッシュセルの行の対を互いに結合す
   る第２の行スイッチ手段をも具備し、この第２の行スイ
   ッチ手段が制御ノードと第１及び第２の端子とを有し、
   第１の端子がフラッシュセルの第１の行に結合され、第
   ２の端子がフラッシュセルの別の行に結合されている請
   求項６に記載のメモリアレイ。
8. 【請求項８】 第１の行線によって相互接続されている
   メモリセルの第１の行と、 第２の行線によって相互接続されているメモリセルの第
   ２の行と、 第１の行線と、第１の行内のメモリセルを消去するため
   の電位源との間を接続する第１のスイッチと、 第２の行線と、第２の行内のメモリセルを消去するため
   の電位源との間を接続する分離手段と、 第１の行線と第２の行線との間に接続され、制御信号に
   応答して両線を互いに接続する第２のスイッチとを具備
   することを特徴とするメモリアレイ。
9. 【請求項９】 メモリセルがフラッシュセルを具備し、
   各フラッシュセルが、電荷を蓄積できる浮遊ゲートと、
   メモリセルを活動化できる制御ゲートとを有する単一の
   電界効果トランジスタである請求項８に記載のメモリア
   レイ。
10. 【請求項１０】 分離手段が電界効果トランジスタから
    なる請求項９に記載のメモリアレイ。