KR100370890B1

KR100370890B1 - 불휘발성반도체메모리장치

Info

Publication number: KR100370890B1
Application number: KR10-1998-0038670A
Authority: KR
Inventors: 아끼라 요네야마
Original assignee: 산요 덴키 가부시키가이샤
Priority date: 1997-09-18
Filing date: 1998-09-18
Publication date: 2003-04-18
Also published as: JPH1196776A; US6118695A; KR19990029931A; DE69833348D1; EP0903748A2; EP0903748B1; DE69833348T2; EP0903748A3

Abstract

재기록 가능 회수와 유지 시간을 길게한다.

복수의 메모리 셀 중 특정 메모리 셀(「0000」∼「00FF」)을 고신뢰성 영역으로 설정하고, 상기 영역에 있어서는 기록을 행할 때에 2개 이상의 메모리 셀에 대해 동시에 기록을 행하고, 판독 시에는 동시에 기록된 상기 메모리 셀을 동시에 판독하도록 한 것을 특징으로 한다.

Description

불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 재기록 가능 회수를 증가시킬 수 있고, 유지 시간이 길어져도 셀 전류의 저하가 작은 불휘발성 반도체 메모리 장치에 관한 것이다.

최근, FRAM(Ferro-electric Random Access Memory), EPROM(Erasable and Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory) 등의 불휘발성 반도체 메모리가 주목받고 있다. EPROM이나 EEPROM에서는 부유 게이트에 전하를 축적하고, 전하의 유무에 의한 임계치 전압의 변화를 제어 게이트에 의해서 검출함으로써 데이타의 기억을 행하게 하고 있다. 또한, EEPROM에는 메모리 칩 전체에서 데이타의 소거를 행하거나 혹은 메모리 셀 어레이를 임의의 블럭으로 나눠서 그 각 블럭 단위로 데이타의 소거를 행하는 플래시 EEPROM이 있다.

플래시 EEPROM을 구성하는 메모리 셀은 스플리트 게이트형과 스택 게이트형으로 크게 분류된다.

스플리트 게이트형 플래시 EEPROM은 WO92/ 18980(G11C 13/00)에 개시되어 있다.

도 4에서 동일 공보(WO92/18980)에 기재되어 있는 스플리트 게이트형 메모리 셀(101)의 단면 구조를 나타낸다.

P형 단결정 실리콘 기판(102) 상에 N형의 소스 S 및 드레인 D가 형성되어 있다. 소스 S와 드레인 D 사이에 끼워진 채널 CH 상에 제1 절연막(103)을 통해 부유 게이트 FG가 형성되어 있다. 부유 게이트 FG 상에 제2 절연막(104)을 통해 제어 게이트 CG가 형성되어 있다. 제어 게이트 CG 중 일부는 제1 절연막(103)을 통해 채널 CH 상에 배치되며, 선택 게이트(105)를 구성하고 있다. 제2 절연막(104)에 둘러싸인 부유 게이트 FG에 전자를 축적함으로써 데이타의 기억을 행한다.

그런데, 부유 게이트 FG에 전자를 축적하는 것으로는 재기록 회수가 많아질수록 메모리 셀에 흐르는 셀 전류가 감소하여, 데이타의 안정적인 기록 및 판독을 할 수 없게 된다고 하는 문제가 있다. 이것은 재기록 회수가 많아지면 제2 절연막(104)의 열화가 생기고, 부유 게이트 FG로부터 전자가 빠져나가기 어려워짐과 동시에, 일단 빠져나간 전자가 제2 절연막(104)에 잡히고 나서 다시 부유 게이트 FG로 되돌아가게 되며, 이로 인해 부유 게이트 FG 의 전위가 낮아져서 부유 게이트 FG 아래에 채널이 형성되기 어려워진다는 것이 원인이라고 생각된다.

본 발명은 상술한 과제를 해결하기 위해서 이루어진 것으로, 복수의 메모리 셀 중 특정 메모리 셀을 고신뢰성 영역으로 설정하고, 상기 영역에서는 기록을 행할 때에 2개 이상의 메모리 셀에 대해 동시에 기록을 행하고, 판독시에는 동시에 기록된 상기 메모리 셀을 동시에 판독하도록 한 것을 특징으로 한다.

도 1은 특수 섹터를 갖는 메모리의 어드레스 매핑.

도 2는 본 발명의 불휘발성 반도체 메모리 장치를 나타낸 블럭도.

도 3은 본 발명의 불휘발성 반도체 메모리 장치의 메모리 셀에 적용되는 동작 모드를 도시한 도면.

도 4는 본 발명의 불휘발성 반도체 메모리 장치의 메모리 셀의 단면도.

도 5는 본 발명의 불휘발성 반도체 메모리 장치의 로우 디코더(123)의 구체 회로예.

도 6은 불휘발성 반도체 메모리 장치의 재기록 회수와 셀 전류의 관계를 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

101 : 메모리 셀

122 : 메모리 셀 어레이

WLA ∼ WLZ : 워드선

BLA ∼ BLZ : 비트선

SL : 공통 소스선

본 발명의 불휘발성 반도체 메모리 장치를 설명한다. 본 발명의 불휘발성 반도체 메모리 장치에서는 불휘발성 반도체 메모리의 일부 섹터를 특수 섹터(고신뢰성 영역)로서 설정하고, 상기 섹터에서는 기록을 행할 때에 2개 이상의 메모리 셀에 대해 동시에 기록을 행하고, 판독 시에는 동시에 기록된 상기 메모리 셀을 동시에 판독하도록 하고 있다. 이에 따라, 판독시의 셀 전류가 통상의 2배 흐르게 되며 재기록 가능 회수와 유지 시간을 길게 할 수 있다.

도 1은 특수 섹터를 갖는 메모리의 어드레스 매핑을 나타낸다. 메모리는 섹터마다 분할되며 1 섹터는 128 바이트이다. 각 섹터의 어드레스를 16진수로 표기하고 있다. 도 1에서는 어드레스 「0000」으로부터 어드레스 「00FF」까지의 2 섹터를 특수 섹터로 설정하고 있다. 어드레스 「0100」 이후의 어드레스는 통상의 영역으로서 사용하고 1개의 데이타는 1개의 메모리 셀에 기록한다.

도 2에 스플리트 게이트형 메모리 셀(101)을 이용한 플래시 EEPROM(121)의 전체 구성을 나타낸다.

메모리 셀 어레이(122)는 복수의 메모리 셀(101)이 매트릭스형으로 배치되어 구성되어 있다. 행(row) 방향으로 배열된 각 메모리 셀(101)의 제어 게이트 CG는 공통의 워드선(WLa ∼ WLz)에 접속되어 있다. 열(column) 방향으로 배열된 각 메모리 셀(101)의 드레인 D는 공통의 비트선(BLa ∼ BLz)에 접속되어 있다. 모든 메모리 셀(101)의 소스 S는 공통 소스선(SL)에 접속되어 있다.

각 워드선(WLa ∼ WLz)은 로우 디코더(123)에 접속되며 각 비트선(BLa ∼ BLz)은 칼럼 디코더(124)에 접속되어 있다.

외부로부터 인가된 로우 어드레스 및 칼럼 어드레스는 어드레스 핀(125)에 입력된다. 그 로우 어드레스 및 칼럼 어드레스는 어드레스 핀(125)으로부터 어드레스 버퍼(126)를 통해 어드레스 래치(127)로 전송된다. 어드레스 래치(127)에서 래치된 각 어드레스 중 로우 어드레스는 로우 디코더(123)로 전송되며 칼럼 어드레스는 칼럼 디코더(124)로 전송된다.

메모리 셀 어레이(122)는 특수 섹터 어레이[예를 들면, 워드선(WLa ∼ WLn)]와 통상의 섹터 어레이[예를 들면, 워드선(WLy ∼ WLz)]로 분리되어 있으며, 특수 섹터를 지정하는 어드레스가 도래하면, 로우 디코더(123)는 어드레스 래치(127)에서 래치된 로우 어드레스에 대응한 2개의 워드선(WLa ∼ WLn ; 예를 들면, WLm과 WLn)을 선택하고, 그 선택한 워드선(WLm, WLn)과 게이트 전압 제어 회로(134)를 접속한다.

칼럼 디코더(124)는 어드레스 래치(127)에서 래치된 칼럼 어드레스에 대응한 비트선(BLa ∼ BLz ; 예를 들면, BLm)을 선택하고, 그 선택한 비트선 BLm과 드레인 전압 제어 회로(133)를 접속한다.

게이트 전압 제어 회로(134)는 로우 디코더(123)를 통해 접속된 워드선(WLm , WLn)의 전위를 도 3에 도시한 각 동작 모드에 대응해서 제어한다. 드레인 전압 제어 회로(133)는 칼럼 디코더(124)를 통해 접속된 비트선(BLm)의 전위를 도 3에 도시한 각 동작 모드에 대응해서 제어한다.

공통 소스선(SL)은 소스 전압 제어 회로(132)에 접속되어 있다. 소스 전압 제어 회로(132)는 공통 소스선(SL)의 전위를 도 3에 도시한 각 동작 모드에 대응해서 제어한다.

외부로부터 지정된 데이타는 데이타 핀(128)에 입력된다. 그 데이타는 데이타 핀(128)으로부터 입력 버퍼(129)를 통해 칼럼 디코더(124)로 전송된다. 칼럼 디코더(124)는 상기한 바와 같이 선택한 비트선(BLa ∼ BLz)의 전위를 그 데이타에 대응해서 후기한 바와 같이 제어한다.

임의의 메모리 셀(101)로부터 판독된 데이타는 비트선(BLa ∼ BLz)으로부터 칼럼 디코더(124)를 통해 센스 앰프군(130)으로 전송된다. 센스 앰프군(130)은 여러개의 센스 앰프(도시 생략)로 구성되어 있다. 칼럼 디코더(124)는 선택한 비트선(BLm)과 각 센스 앰프를 접속한다. 후기한 바와 같이, 센스 앰프군(130)에서 판별된 데이타는 출력 버퍼(131)로부터 데이타 핀(128)을 통해 외부로 출력된다.

또한, 상기한 각 회로(123∼ 134)의 동작은 제어 코어 회로(140)에 의해서 제어된다.

본 발명에서는 워드선(WLa ∼ WLz) 중으로부터 소스가 공통으로 접속되어 있는 메모리 셀에 대응한 2개의 워드선(예를 들면, WLm과 WLn)을 동시 선택한다. 이에 따라 동일 데이타가 2개의 메모리 셀에 기록되게 된다. 그래서, 이 2개의 메모리 셀을 동시에 판독하면 판독 셀 전류는 2배가 된다.

동일한 데이타가 기록되는 특수 섹터용 메모리 셀로서 지금, 메모리 셀(300, 301)을 선택하도록 한다.

메모리 셀(300, 301)은 공통의 소스 및 비트선을 갖는 페이지(섹터) 단위의 관계가 된다. 메모리 셀(300, 301)의 워드선(WLm, WLn)을 동시에 선택하는 방법으로서, 예를 들면 도 5에 도시한 바와 같이 로우 디코더(123)를 구성해도 좋다.

도 5는 로우 디코더(123)의 구성을 바꿔서 하드웨어(hardware)적으로 2개의워드선을 선택하도록 설정하는 경우를 나타낸다. 도 5의 비트 A0, 비트 *A0(단, *는 반전을 나타냄) … 비트 A3, 비트 *A3에는 어드레스 데이타가 「H」 또는 「L」로서 입력된다. 도 5는 4비트의 어드레스를 디코드하는 경우이다. 도 5에서는 동일 논리 게이트를 2개 준비하고 있다. 즉, AND 게이트 1A 및 1B는 동일 논리이며 AND 게이트 2A 및 2B도 동일 논리이다. 이 때문에, 예를 들면 입력 어드레스로서 「0000」을 도 5에 더하면, AND 게이트 1A 및 1B의 출력이 「H」가 되며, 그 이외의 출력은 「L」이 된다.

이에 따라, 1개의 어드레스로 워드선(WLm, WLn)을 동시에 선택할 수 있다. 이 동작은 도 5의 일점 쇄선의 상측 AND 게이트에서 행해진다. 그래서, 본 발명의 메모리를 사용하는 경우에 특수 섹터로 넣고자 하는 데이타에 대해서는 어드레스 「0000」으로부터 「0111」을 할당하도록 하면 좋다. 도 5의 어드레스「1000」 이후의 어드레스는 통상의 섹터가 된다. 이 영역의 어드레스를 사용하면 AND 게이트는 1개만 「H」가 된다.

이와 같이, 도 5의 로우 디코더를 사용하면 중요한 데이타는 특정 어드레스를 사용함으로서, 메모리의 외부로부터 사용자가 특수 섹터의 선택 사용을 할 수 있다.

다음에, 플래시 EEPROM(121)의 각 동작 모드(소거 모드, 기록 모드, 판독 모드)에 대해서 도 3 및 도 4를 참조하여 설명한다.

(a) 소거 모드

소거 모드에 있어서, 공통 소스선(SL) 및 모든 비트선(BLa ∼ BLz)의 전위는접지 레벨(=0V)로 유지된다. 선택된 워드선(WLm)에는 14 ∼ 15V가 공급되며, 그 이외의 워드선(비선택의 워드선 ; WLa ∼ WLl, WLn ∼ WLz)의 전위는 접지 레벨로 된다. 그 때문에, 선택된 워드선(WLm)에 접속되어 있는 각 메모리 셀(101)의 제어 게이트 CG는 14 ∼ 15V로 상승된다.

그런데, 소스 S 및 기판(102)과 부유 게이트 FG와의 사이의 정전 용량과 제어 게이트 CG와 부유 게이트 FG의 사이의 정전 용량을 비교하면, 전자쪽이 압도적으로 크다. 그 때문에, 제어 게이트 CG가 14 ∼ 15V, 소스가 0V인 경우, 제어 게이트 CG와 부유 게이트 FG 사이에는 고전계가 생긴다. 그 결과, 파울러 노드 하임·터널 전류(Fowler-Nordheim Tunnel Current, 이하, FN 터널 전류라 함)가 흘러서, 부유 게이트 FG 중의 전자가 제어 게이트 CG측으로 방출되며 메모리 셀(101)에 기억된 데이타의 소거가 행해진다.

이 소거 동작은 선택된 워드선(WLm)에 접속되어 있는 모든 메모리 셀(101)에 대해 행해진다.

또한, 복수의 워드선(WLa ∼ WLz)을 동시에 선택함으로써, 그 각 워드선에 접속되어 있는 모든 메모리 셀(101)에 대해 소거 동작을 행할 수도 있다. 이와 같이, 메모리 셀 어레이(122)를 복수조의 워드선(WLa ∼ WLz) 마다 임의의 블럭으로 나눠서, 그 각 블럭 단위로 데이타의 소거를 행하는 소거 동작은 블럭 소거라고 불린다.

(b) 기록 모드

기록 모드에 있어서, 비트선(BLa ∼ BLz)의 전위는 프로그램(부유 게이트 FG에 전자를 주입)을 행하는 셀에 대해서는 접지로 하고, 그 이외의 셀에 대해서는 고전위로 한다.

여기서, 본 발명에서는 재기록 회수가 증가해도 안정적으로 유지하고자 하는 1개의 데이타를 메모리 셀(300, 301)에 동시에 기억시킨다.

이 경우에는 워드선(WLm, WLn)에는 2V가 공급되며, 그 이외의 워드선(비선택의 워드선 ; WLa ∼ WLl, WLo ∼ WLz)의 전위는 접지 레벨로 된다. 공통 소스선(SL)에는 12V가 공급된다.

그렇게 하면, 메모리 셀(300, 301)에 대해 기록이 동시에 행해진다.

그런데, 메모리 셀(101)에서 제어 게이트 CG와 소스 S 및 드레인 D로 구성되는 트랜지스터의 임계치 전압 Vth는 0. 5V이다. 따라서, 선택된 메모리 셀(101)에서는 드레인 D 중의 전자는 반전 상태의 채널 CH 중으로 이동한다. 그 때문에, 소스 S로부터 드레인 D로 전류(셀 전류)가 흐른다. 한편, 소스 S에 12V가 인가되기 때문에, 소스 S와 부유 게이트 FG와의 사이의 용량을 통한 커플링에 의해 부유 게이트 FG의 전위가 상승된다. 그 때문에, 제어 게이트 CG와 부유 게이트 FG의 사이에는 고전계가 생긴다. 따라서, 채널 CH 중의 전자는 가속되어 열 전자가 되며, 도 4의 화살표 A에 나타낸 바와 같이, 그 열 전자는 부유 게이트 FG로 주입된다. 그 결과, 선택된 메모리 셀(101)의 부유 게이트 FG에는 전하가 축적되며, 1비트의 데이타가 기록되어 기억된다.

(c) 판독 모드

판독 모드에서, 선택된 메모리 셀(101)의 제어 게이트 CG에 접속되어 있는워드선(WLm, WLn)에는 4V가 공급되며, 그 이외의 워드선(비선택의 워드선 ; WLa ∼ WLl, WLo ∼ WLz)의 전위는 접지 레벨로 된다. 선택된 메모리 셀(300, 301)의 드레인 D에 접속되어 있는 비트선(BLm)에는 2V가 공급되며, 그 이외의 비트선(비선택의 비트선 ; BLa ∼ BLl, BLn ∼ BLz)의 전위는 접지 레벨로 된다.

상기한 바와 같이, 소거 상태에 있는 메모리 셀(101)의 부유 게이트 FG 중으로부터는 전자가 방출되고 있기 때문에, 부유 게이트 FG는 플러스로 대전하고 있다. 또한, 기록 상태에 있는 메모리 셀(101)의 부유 게이트 FG 중에는 전자가 주입되어 있기 때문에, 부유 게이트 FG 는 마이너스로 대전하고 있다. 따라서, 소거 상태에 있는 메모리 셀(101)의 부유 게이트 FG 바로 아래의 채널 CH는 온(ON)하고 있으며 기록 상태에 있는 메모리 셀(101)의 부유 게이트 FG 바로 아래의 채널 CH는 오프(OFF)하고 있다. 그 때문에, 제어 게이트 CG 에 4V가 인가될 때, 드레인 D로부터 소스 S로 흐르는 전류(셀 전류)는 소거 상태의 메모리 셀(101) 쪽이 기록 상태의 메모리 셀(101) 쪽 보다도 커진다.

즉, 메모리 셀(300, 301)에는 미소한 셀 전류밖에 흐르지 않는다.

반대로, 메모리 셀(300, 301)에 대해 프로그램이 행해지지 않고(소거 상태), 메모리 셀(300, 301)의 부유 게이트 FG가 플러스로 대전하고 있다고 하면 통상 셀 전류의 2배의 전류가 흐른다.

이 각 메모리 셀(101) 간의 셀 전류치 Id 의 대소를 센스 앰프군(130) 내의 각 센스 앰프로 판별함으로써, 메모리 셀(101)에 기억된 데이타의 값을 판독할 수 있다. 예를 들면, 소거 상태의 메모리 셀(101)의 데이타의 값을 「1」, 기록 상태의 메모리 셀(101)의 데이타의 값을 「0」으로서 판독을 행한다. 즉, 각 메모리 셀(101)에 소거 상태의 데이타치「1」과 기록 상태의 데이타치「0」의 2개의 값을 기억시킬 수 있다.

재기록 회수와 셀 전류의 관계를 도 6에 도시한다. 재기록 회수는 대수 표시하고 있으며, 셀 전류 A는 통상 행해지는 1개의 메모리 셀 판독하는 경우를 나타내고, 셀 전류 B는 본 발명의 2개의 메모리 셀을 동시에 판독한 경우를 나타내고 있다. 0과 1의 판별 기준 전류를 Iref로 하면 재기록 회수가 10배로 증가하고 있는 것을 알 수 있다. 재기록 회수가 대폭 증가하고 있는 것이 분명하다.

또한, 본 발명에 따르면, 메모리 셀의 부유 게이트에 전자를 유지시키는 데이타 유지 시간도 마찬가지로 개량된다. 예를 들면, 메모리 셀이 소거 상태에 있는 경우, 메모리 셀의 부유 게이트는 전자를 추출해서 높은 플러스 상태에 있다. 부유 게이트가 높은 플러스 상태에 있으면, 부유 게이트는 주위로부터 전자를 많이 받아들이기 때문에, 그 전위가 서서히 저하한다. 그렇게 하면, 부유 게이트 아래의 채널의 전위가 플러스 방향으로 상승해서 셀 전류치가 저하한다. 그러나, 본 발명에 따르면 그 저하가 반이 되므로 수명이 길어진다.

본 발명에 따르면, 재기록 회수가 증가해도 셀 전류의 저하가 작은 불휘발성 반도체 메모리 장치가 얻어진다. 본 발명에 따르면, 2개 이상의 메모리 셀에 대해 동일한 데이타를 동시에 기록 및 판독하고 있으므로, 중요한 데이타를 장기간 유지할 수 있음과 동시에, 재기록 가능 회수를 증가시킬 수 있다.

Claims

불휘발성 반도체 메모리 장치에 있어서,

복수의 제1 메모리 셀들을 구비하고, 제1 데이타 저장 시간 특성 및 제1 데이터 재기입 회수 특성을 갖는 것을 특징으로 하는 제1 메모리 영역,

상기 제1 메모리 영역에 인접 배치되고, 복수의 제2 메모리 셀을 구비하고, 제1 데이터 저장 시간 특성보다 큰 제2 데이터 저장 시간 특성 및 제1 데이터 재기입 회수 특성보다 큰 제2 데이터 재기입 회수 특성을 갖는 것을 특징으로 하는 제2 메모리 영역, 및

각각의 기입 또는 판독 동작에 대해, 상기 제2 메모리 영역의 적어도 두 개의 제2 메모리 셀들에 동시에 어드레스하기 위해 적어도 두 개의 연속하는 워드 라인을 동시에 선택하고, 상기 제1 메모리 영역의 한 워드 라인을 개별적으로 선택하는 디코딩 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
불휘발성 반도체 메모리 장치에 있어서,

복수의 제1 메모리 셀,

복수의 제2 메모리 셀,

상기 제2 메모리 셀에 대해 적어도 두 개의 워드 라인을 동시에 선택하고, 상기 제1 메모리 셀에 대해 한 워드 라인을 개별적으로 선택하는 디코딩 수단

을 포함하여,

복수의 제2 메모리 셀 중의 적어도 두 개는 상기 디코딩 수단에 의해 선택된 적어도 두 개의 워드 라인에 의해 동시에 어드레스되어 동시에 기입되고 복수의 제2 메모리 셀 중의 적어도 두 개는 상기 디코딩 수단에 의해 선택된 적어도 두 개의 워드 라인에 의해 동시에 어드레스되어 동시에 판독되고, 복수의 제1 메모리 셀은 판독 또는 기입 동작 동안에 개별적으로 어드레스되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
불휘발성 반도체 메모리 장치에 있어서,

복수의 소스 라인과 복수의 비트 라인과 복수의 워드 라인;

공통적으로 소스 라인 및 비트 라인을 사용하는 적어도 두 개의 메모리 셀을 구비하고, 상기 두 개의 메모리 셀은 적어도 두 개의 연속하는 워드 라인에 상응하도록 메모리 셀로 구성된 페이지, 및

각각의 기입 또는 판독 동작에 대해, 상기 페이지의 적어도 두 개의 메모리 셀에 상응하는 적어도 두 개의 연속하는 워드 라인을 동시에 선택하기 위한 디코딩 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.