KR950006212B1 - 불휘발성 반도체기억장치 및 그의 데이타 소거방법 - Google Patents

Abstract

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Description

불휘발성 반도체기억장치 및 그의 데이타 소거방법

제1도는 본 발명의 하나의 실시예의 후래쉬 EEPROM의 부분개략블록도.

제2도는 제1도에 있어서 소거전압 인가회로의 구체적 구성예를 나타내는 회로도.

제3도는 제1도에 나타낸 후래쉬 EEPROM의 소거모드에 대한 동작을 설명하기 위한 동작회로도.

제4도는 본 발명의 다른 실시예의 후래쉬 EEPROM의 구성을 나타내는 부분개략블록도.

제5도는 제4도에 나타내는 후래쉬 EEPROM의 소거모드에 대한 동작을 설명하기 위한 동작회로도.

제6도는 종래의 후래쉬 EEPROM의 부분개략블록도.

제7도는 종래 및 실시예 있어서 메모리셀의 구조를 나타낸 단면도.

제8도는 개략된 종래의 후래쉬 EEPROM의 구성을 나타낸 개략블록도.

제9도는 제8도에 있어서 소거제어회로의 내부구성을 구체적으로 나타낸 개략블록도.

제10도는 Y게이트 및 메모리어레이의 내부구성을 나타낸 회로도.

제11도는 제8도 및 제9도에 나타내는 후래쉬 EEPROM의 동작을 설명하기 위한 타이밍 차트도.

* 도면의 주요부분에 대한 부호의 설명

1,1a,1b : 메모리어레이 2,2a,2b : Y게이트

3,3a,3b : 소스선스위치 4,4a,4b : 코디코더

5,5a,5b : 컬럼디코더 6 : 어드레스버퍼

7,7a,7b : 써넣기회로 8a8a,8b : 센스앰프

9 : 입출력버퍼 10 : 모드제어회로

11,110 : 소거제어회로

17a,18b : 소거전압인가회로(동일부호는 동일 또는 해당부분을 나타냄)

101a,101b : 콘파레이타 102a,102b : 로칼불량 랫지회로

103 : 글로버불량 랫지회로 104 : 제1어드레스카운터

105 : 제2어드레스카운터

[산업상의 이용분야]

본 발명은 불휘발성반도체 기억장치에 관해서 특히 전기적을 써넣기 및 소거가능한 불휘발성반도체 기억장치에 관한 것이다.

[종래의 기술]

반도체기억장치는 ERAM(다이나믹랜덤액세스메모리)나 SRAM(스타틱 래덤액세스메모리)등의 휘발성 메모리와 불휘발성메모리가 있다. 휘발성메모리기억데이터는 전원이 끊어지면 모든것이 소거된다. 그러나 불휘발성메모리의 기억데이터는 전원이 끊어져도 소거되지 않는다.

이와같은 불휘발성반도체 기억장치로서 대표적인 것으로 PROM(Programnable Read Only Memory)가 있다. PROM은 사용자(User)측에서 정보를 써넣는 반도체기억장치다. 이 PROM에는 써넣은 정보를 전기적소거하여 몇번이고 정보를 고쳐 쓸 수가 있는 EEPROM이 있다. 모든 메모리셀의 기억데이터를 일괄하여 소거시킬 수 있는 EEPROM은 후래쉬 EEPROM라고 불린다.

제6도는 종래의 후래쉬 EEPROM의 기본구성을 나타내는 개략적인 블록도다.

제6도를 참조하여 후래쉬 EEPROM은 메모리어레이(1), 로디코다(60), Y게이트(70) 및 컬럼디코더(90)를 포함한다. 메모리어레이(1)는 행방향, 열방향 행렬로 배열된 복수의 메모리셀 MC를 지닌다.

각 메모리셀은 메모리어레이 1㎝ 있어서 대응하는 비트선(30) 및 워드선(50)에 접속된다. 각 메모리셀 MC에는 후로딩게이트에 전하를 비축할 수 있는 FAMOS 트랜지스터가 사용된다.

제7도는 FAMOS 트랜지스터 구조를 나타낸 단면도다.

제7도를 참조하여 FAMOS 트랜지스터는 콘트롤게이트 (200)와 후로딩게이트(210)와 P형 기판(240)위에 형성된 N형 영역(220) 및 (230)과 절연층(250)을 지닌다.

후로딩게이트(210)은 P형 기판(240)위에 N형 영역(220)과 N형 영역(230)에 걸치도록 절연층(250)을 사이에 두고 형성된다. 콘트롤게이트(200)은 후로딩게이트(21)상에 절연층(250)을 사이에 두고 형성된다.

콘트롤게이트(200) 및 후로딩게이트(210)는 어느것이나 폴리실리콘에 의해서 형성된다.

절연층(250)은 SiO₂등의 산화막에 의해서 형성된다.

P형 기판(240)과 후로딩게이트(210)와의 사이의 산화막(250)의 두께는 통상 100Å 정도로서 대단히 얇다. 콘트롤게이트(200)는 제6도에 있어서 대응하는 워드선(50)에 접속된다.

두개의 N형 영역내의 한쪽(220)은 MOS 트랜지스터의 드레인으로서 제6도의 경우에 대응하는 비트선(30)에 접속된다. 또 다른쪽의 N형영역(230)은 미 MOS 트랜지스터의 소스로서 제6도의 형으로 모든 메모리셀 MC에 통통인 소스선(80)에 접속된다.

P형 기판(240)은 접지된다. 데이터를 써넣을때에는 콘트롤게이트(200) 및 드레인(220)에 각각의 워드선(50) 및 비트선(30)을 개재하여 12V의 고압펄스가 안기되며 또 한편 소스(230)가 소스선(80)을 끼고 접지된다.

드레인(220)에 고압펄스가 인가되며 또한 소스(230)가 접지하므로서 드레인(220)과 P형 기판(240)과의 계면부 근처에서 애벌런치 항복이 생긴다. 이것때문에 드레인(220)으로 흐른다.

또 한편 콘트롤게이트(200)에도 고압펄스가 인가되어 있기 때문에 핫에렉트롱와 콘트롤게이트(200)으로부터의 전계에 따라서 가속되어 후로딩게이트(210)과 P형기판(240)과의 사이의 얇은 산화막(250)을 투과하여 후로딩게이트(210)에 주입된다.

후로딩게이트랜지스터(220)는 주입된 전하는 후로딩게이트(210)의 산화막(250)에 의해서 전기적으로 절연되어 있으므로 도망칠 수가 없다.

따라서 후로딩게이트(210)에 한끈단에 주입된 전자는 전원이 끊어진 후에도 후로딩게이트(210)로부터 장기간 유출하지 않고 축적된다.

후로딩게이트(210)에 전자가 축적되어 있는 상태가 데이터 "0"에 대응하고 후로딩게이트(210)에 전자가 축적되어 있지 않은 상개타 데이타 "1"에 대응한다,

따라서, 메모리셀 MC의 기록데이타는 저원이 끊어진후에도 보전된다. 그래서 후로딩게이트(210)에 전자가 축적되면 축적된 전자로부터의 전계에 따라서 소스(230), 드레인(220) 사이의 극성이 정방향으로 전환한다. 이것때문에 채널영역에 부극성의 반전층이 발생하는 것이 어렵게 된다.

따라서 후로딩게이트(210)에 전자가 축적되면 이 MOS 트랜지스터에 채널을 발생케하는 것이 필요한 게이트전압(이 트랜지스터의 장애되지 않은 전압)이 후로딩게이트(210)에 전자가 축적되어 있지 않은 경우보다 높게 된다.

요컨대 콘트롤 게이트(200)에 후로딩게이트(210)에 전자가 축적되어 있진 않은 경우보다도 높은 전압을 주어지지 않으면 채널영역에 반전층이 생기지 않는다.

기억데이타가 소거되는경우에는 소스(230)에게 소스선(80)을 개재하여 고압의 인가되며 또 한편 콘트롤게이트(200)는 워드선(50)을 개재하여 접지된다.

이것으로 인해 후로딩게이트(210)와 소스(230)와의 사이에 소스(230)를 고전위측으로한 고전계가 인가된다.

이 결과 후로딩게이트(210)와 소스(230)와를 절연하는 산화막(250)에 터널현상이 발생하여 사이에 흐르는 전류(터널 전류)가 생긴다. 즉 후로딩게이트(210)에 소스(230)에 산화막(250)을 끼고 전자가 유출한다.

이것으로 후로딩게이트(210)에 축적된 전자가 제거되어 이 MOS 트랜지스터의 임계전압을 저하한다.

제6도에 나타낸 것과같이 소스선(90)은 각 메모리셀 MC의 소스에 공통으로 접속되어 있기 때문에 제6도에 있어서 메모리어레이(1)내의 모든 메모리셀 MC의 기억데이터는 일괄하여 소거된다.

데이터 읽어낼때에는 콘트롤게이트(200) 및 드레인(220)에 제각기 대응하는 워드선(50) 및 비트선(30)을 개재하여 전원전압 및 비교적 가까운 전압을 인가되며 또 한편 소스(230)는 소스선(80)을 개재하여 접지된다.

후로딩게이트(210)에 전자가 축적 되어있지 않으면(기억 데이터가 "1"이면) 이 MOS 트랜시스터의 임계전압은 낮기 때문에 콘트로게이트(200)에 인가된 전원전압에 의해서 소스(230), 드레인(220) 사이에 채널이 생긴다.

그러나 후로딩게이트(210)에 전자가 축적되어 있으면(기억 데이터가 "0"이면)이 MOS 트랜지스터의 임계치 전압은 높음으로 콘트롤게이트(200)에 전원전압이 인가되어도 소스(230), 드레인(220) 사이에 채널은 생기지 않는다.

따라서 기억데이터가 "1"인 메모리셀을 구성하는 MOS 트랜지스터는 데이터읽어낼때에 ON상태로 되어 대응하는 비트선(30)에서 소스선(80)에 전류가 흐른다.

그러나 기억데이타가 "0"인 메모리셀을 구성하는 MOS 트랜지스터는 데이타 읽어낼시에도 OFF 상태이므로 대응하는 비트선(30)에서 소스선(80)에 흐르는 전류는 생기지 않는다.

그런데, 데이타 읽어낼때는 데이타를 읽어낼 메모리셀에 대응하는 비트선에 전류가 흐르고 있는가 아닌가가 센스앰프에 의해서 검출된다. 이 검출의 결과에 의거하여 기억데이타 "11" 및 "0"중 어느것이가 판정된다.

단지 데이타 읽어낼때에 비트선(30)에 주어지는 전위가 지나치게 높으면 후로딩게이트(210)과 드레인(220)과의 사이의 산화물(250)에 고전계가 걸림으로 후로딩게이트(210)에 축적되고 있었던 전자가 드레인(220)축에 빠져버린다.

그로인해서 비트선(30)에 주어지는 전위는 1∼2V 정도다. 따라서 데이타 읽어낼시에 기억데이타가 "1"인 메모리셀에 흐르는 전류는 적다.

그래서 이 전류는 검지하기 위해서 전류센스앰프가 사용된다.

다시 제6도를 참조하여 어드레스 입력단자 A0∼AK는 외부에서 주어지는 어드레스신호를 받는다.

어드레스신호는 메모리어레이(1)내의 메모리셀 MC중 어떠한 것에든지 데이터 읽어내기 또는 데어터써넣기를 할 것인가를 지시하는 신호다.

어드레스버퍼(6)는 주어진 어드레스신호를 버퍼링하여 로디코드(4) 및 컬럼디코드(5)에 주어진다.

입출력버퍼(9)는 데이터 및 출력데이터를 받는 입출력단자 I/O₀∼I/O_n에 접속된다.

입출력버퍼(9)는 입출력단자 I/O₀∼I/O_n에게 외부로부터 주어진 써넣기 데이터를 써넣기 회로(7)에 주어진다.

또 입출력버퍼(9)는 센스앰프(8)에서 출력되는 데이터를 읽어내기 데이터로서 입출력단자 I/O₀∼I/O_n에게 도출한다. 써넣기 회로(7)는 입출력버퍼(9)로부터 받는 써넣기데이터에 응하는 전압 Y게이트(2)에 주어진다.

센스앰프(8)은 Y게이트(2)의 출력을 검지하여 그의 검지결과에 따라서 데이터 "0" 또는 "1"에 대응하는 신호전압을 읽어내기 데이트로서 입출력버퍼(9)에게 주어진다.

로디코더(4)는 어드레스버퍼(6)로부터의 어드레스신호에 응답하여 메모리어레이(1)내의 워드선(50)중 어느것 1본을 선택한다.

컬럼디코더(50)중 어느것 1본을 선택한다.

컬럼디코더(5)는 어드레스 버퍼(6)로부터의 어드레스신호에 응답하여 메모리어레이 1 내의 비트선(30)중 어느것인가 1본을 선택한다.

제어회로(140)는 Y게이트(2), 컬럼디코더(5) 써넣기회로(7), 어드레스버퍼(6), 입출력버퍼(9) 및 센스앰프(8)를 이들이 각 모드에 따라서 동작할 수 있도록 제어한다.

단자 Tpp에는 외부에서 통상레벨의 전원잔압 Vcc가 주어진다.

스위치회로(400)는 단자 Tpp 및 Tcc에 각기 주어지는 고압 Vpp 및 전압전압 Vcc중 어느것 한편을 선택적으로 소정의 회로부에 출력한다.

스위치 회로(400)는 제어회로(140)에 의해서 제어되며 데이터써넣을 시에는 단자 Tpp으로부터 고압 Vpp를 로디코더(4)에 준다.

더욱이 스위치 회로(400)는 제어회로(140)에 의해서 제어되어 데이터 읽어낼시에 전원전압 Vcc를 로디코더(4)에 준다. 또 스위치회로(400)는 제어회로(140)에 의해서 제어되어서 데이터 소거시에 고압 Vpp를 소스선스위치(3)에 준다.

데이터써넣을때에 있어서 Y게이트(2)는 컬럼디코더(5)에 의해서 선택된 비트선에 써넣기회로(7)로부터 주어지는 전압을 준다.

구체적으로 써넣기데이터가 "0"이면 Y게이트(2)는 선택된 비트선에 고압 Vpp를 인가한다.

넣기 데이터가 "1"이면 Y게이트(2)는 선택된 비스턴의 전위를 접지전위에 유지한다.

데이터써넣을시에 있어서 로디코더(4)는 선택한 워드선에 고압스위치회로(400)로부터의 Vpp를 인가한다. 또 한편 데이터써넣을시에 소스선스위치(3)는 소스선(80)에 접지전위를 주어진다.

따라서 써넣기데이터가 "0"이면 로디코더(4)에 의해서 선택된 워드선과 컬럼디코더(5)에 따라 선택된 비트선과의 교점에 위치하는 메모리 트랜지스터(선택된 메모리트랜지스터)의 후로딩게이트(210)에만 애벌런치 항복에 의해 생긴전자가 주입된다.

그러나 써넣기데이터가 "1"이면 선택된 메모리트랜지스터에 있어서 콘트롤게이트(200)가 승압되지 않기 때문에 후로딩게이트(210)에 전자를 주입되지 않는다.

데이터 읽어낼시에 있어서 로디코더(4)는 선택한 워드선에 상기 고압 Vpp 보다 낮은 스위치회로(400)에서의 전원전압 Vcc를 인가한다.

데이터써넣을시에 있어 Y게이트(2)는 컬럼디코더(5)에 의해서 선택된 비트선에 1∼2V의 낮은 전압을 인가한다.

한편 데이터읽어낼시에 있어서 소스선스위치(3)는 데이타 써넣을시와 같이 소스선(8)에 접지전위를 준다.

따라서 선택된 메모리트랜지스터의 기억데이터가 "0"이면 선택된 비트선에서 소스선(80)에 선택된 메모리셀의 드레인(220), 채널영역, 및 소스(230)를 끼고 전류가 흐른다.

선택된 메모리트랜지스터의 기억데이타가 "1"이면 선택된 메모리트랜지스터는 5V정도의 게이트전압에 의해 ON 상태로 도지 않도록 선택된 비트선에 전류는 흐르지 않는다.

그런데 Y게이트(2)는 선택된 비트선에 전원전압을 인가하는 동시에 선택된 비트선만 센스앰프(8)에 전기적으로 접속한다.

이것에 의하여 센스앰프(8)는 선택된 비트선에 흐르는 전류의 유무를 검지할 수가 있다.

데이터소거시에는 Y게이트(2)는 메모리어레이내의 모든 비트선(30)을 저전위(전지전위)로 유지한다.

데이트소거시에 있어서 로디코더(4)는 메모리어레이(1)내의 모든워드선(50)에 접지전위를 준다.

데이터소거시에 있어서 소스선스위치(3)는 소스선(80)에 스위치회로(400)에서의 고압 Vpp를 펄신호로 변환하여 인가한다.

따라서 데이터소거시에는 메모리어레이(1)내의 모든 메모리셀 MC의 각각에 있어서 터널현상이 생겨 기억데이터가 "0"인 메모리트랜지스터의 후로딩게이트(21)에 축적되어 있는 전자가 후로딩게이트(210)에 제거된다.

따라서 데이터소거 종료시에 메모리어레이(1)내의 모든 메모리셀 MC의 기억데이터는 "1"로 된다.

더욱이 이하의 설명에 있어 전원전위 및 접지전위가 각각 논리레벨 "H" 및 "L"에 대응하는 것을 된다.

이와같이 EEPROM에서는 데이터소거시에 메모리트랜지스터의 콘트롤게이트(200과 소스(230)과의 사이에 고전압을 인가하는 것으로 후로딩게이트(210)의 소스(230)와의 사이에서의 에너지밴드의 구부러짐을 후로딩게이트(210)에서 소스(230)에 전자가 터널하도록 강제하므로 데이터소거가 이루어진다.

이 때문에 후로딩게이팅(210)에서 빼어낸 전자의 량을 소스선(80)에 인가되는 고압의 크기가 고압을 인가하는 시간(고압펄스의 펄스폭)이나 후로딩게이트(210)와 소스(230)와의 사이에 존재하는 산화막(250)의 두께 및 후로딩게이트(210)와 콘트롤게이트(200)와의 사이에 존재하는 산화막(250)의 두께등에 따라 다르다.

한편 메모리어레이(1)를 구성하는 메모리트랜지스터에게는 제조상의(흐트러짐이 생긴다. 이 흐트러짐에 의해서) 산화막(250)의 두께나 콘트롤게이트(200) 및 후로딩게이트(210)의 형상채널영역의 길이등이 모든 메모리트랜지스터에 완전히 일치하지 않다.

이와같은 메모리트랜지스터간의 제조상의(흐트러짐이남) 또 다시 실제의 회로구성상의 원인등 여러가지 요인에 의해서 전술한 일괄소거메모리어레이(1)내의 모든메모리셀 MC의 기억데이터를 동시에 "0"으로 하는 것을 실제상 곤란한 다.

요컨데 기억데이터가 "0"인 메모리트랜지스터중 몇개에 있어서는, 일괄소거시에 주어진 고압에 의해서 후로딩게이트(210)에서 축적된 전자만 완전 제거되지만 어떤것은 일괄소거시에 주어진 고압펄스에 의해 후로딩게이트(210)으로부터 데이터써넣기때에 축적된 것이상의 양의 전자가 빠져나간다.

후자인 경우와 같이 후로딩게이트에서 전자가 과잉으로 빠져나가는 현상을 소거 또는 과잉소거라 부른다.

과소거가 생기면 후로딩게이트(210)의 정으로 대전하기 때문에 소스(230) 드레인(220)간에 부극성의 반전층이 생긴다. 이것은 콘트롤게이트(200)에 OV이상의 어떠한 전위가 부여되더라도 이 메모리 트랜지스터는 ON 상태에 있다는 것을 의미한다.

이결과 데이터 읽어내기시에는 비선택 상태임에도 불구하고 이 메모리트랜지스터에 대응하는 비트선에 전류가 흐른다. 이로인해 과소거된 메모리트랜지스터와 같은 비트선에 접속되는 메모리셀이 선택되면 선택된 메모리트랜지스터의 기억데이터가 "0"인 경우에도 읽어내기 데이터가 "1"이 된다.

또 데이터써넣을시에 있어서 과소거되어진 메모리셀 또는 과소거된 메모리셀과 동일한 비트선에 접속되는 메모리셀에 데이터 "0"을 써넣으려하면은 선택된 메모리셀에 있어서 애벌런치 항복으로 인해 발생한 전자가 과소거된 메모리셀의 채널전류로서 비트선에 리크한다.

이것때문에 선택된 메모리셀의 후로딩게이트(210)에 전자가 충분히 주입되지 않는다.

따라서 과소거된 메모리셀이 존재하면 데이터써넣을시의 써넣기 특성이 열화되어 더욱이 써넣기 불능으로 된다.

이와같이 과소거는 메모리트랜지스터의 임계치의 극성의 부에 반전시켜 그후의 데이타 읽어내기 및 데이터써넣기에 지장을 초래한다.

그래서 이와같이 과소거를 하기 위해서 현재 다음고 같은 방법을 사용되고 있다.

즉 데이터소거를 위해서 소스선(80)에 인가하는 고압펄스의(이하소거펄스라 부른다).

펄스폭을 짧게하여 이 펄스폭의 짧은 소거펄스를 소스선(80)에 1회 인가할때마다 메모리(1)내의 모든메모리셀의 기억데이터를 읽어내어 메모리어레이내의 모든 메모리셀 MC의 기억데이타가 모두 "1"로 됐느냐 아니냐를 확인한다.

그리고 기억데이터가 "1"이 아닌메모리셀이 하나라도 있으면 다시 상기 짧은 펄스폭이 소거펄스를 소스선(80)에 인가한다.

소거펄스가 소스선(80)에 인가하므로서 메모리셀의 기억데이터가 "1"로 됐느냐 아니냐 즉 메모리셀의 기억데이타가 완전히 소거됐느냐 아니냐를 확인 하는 것을 소거 확인이라고 한다.

이와같이 소거 확인과 소거펄스의 소스선(80)인가가 메모리어레이(1)내의 모든메모리셀 MC에 대한 데이터소거가 완료할때까지 반복된다.

제8도는 이와같은 방법으로 과소거를 방지하는 후래쉬 EEPROM의 구성을 나타내는 블록도이다.

이 후래쉬 EEPROM은 「SSCC 다이제스트ㆍ오후ㆍ테크니칼페이퍼즈(1990)」의 PP 60-61 및「전자정보통신학회 기술연구보고 1990년 5월 21일」의 PP 73-77에 나타낸다.

제8도를 참조하여 이 후래쉬 EEPROM는 소거확인을 하기 위한 소거제어회로(11)를 포함함.

소거제어회로(11)은 소스선스위칭(3), 로디코더(4), 컬럼디코더(5), 어드레스 버퍼(6), 센스앰프(8) 및 모드제어회로(10)에 접속된다.

제9도에 소거제어회로(11)의 내부구성이 상세히 나타내고 있다.

제10도는 메모리어레이가 3행 3열의 매트릭스모양으로 배열된 9개의 메모리트랜지스터를 포함하는 경우를 예를들어 메모리에리어(1) 및 Y게이트(2)의 구성과 아이들과 주변회로와의 사이의 접속관계를 나타내는 회로도다.

제11도는 이의 후래쉬 EEPROM의 데이타 소거시의 동작을 나타낸 타이밍차트도이다.

이하 제9도는 또는 제11도를 참조하면서 이 후래쉬 EEPROM의 구성 및 동작을 데이터소거시를 중심으로 설명한다.

제9도를 참조하여 소거제어회로(11)은 코멘드신호렛지회로(112), 시이켄스제어회로(113), 확인 전압발생기(114), 및 전압스위치(115)를 포함한다.

코멘트신호랫지회로(112)는 모드제어회로(10)로부터 주어지는 제어신호중 이 후래쉬 EEPROM의 소거모드에 들어간 것을 나타내는 스테이터스 폴링 코멘드신호만 받는다.

시켄스제어회로(113)는 소거펄스의 발생 및 소거 확인을 위한 동작을 제어하기 위한 회로부다.

확인 전압발생기(114)는 토상의 전원전압 5V 보다도 낮은 전압 3.4V를 전압스위치(115)에 공급한다.

전압스위치(115)는 데이터써넣을시에 선택된 워드선 및 비트선에 공급해야할 고압 Vpp(=12V ; 제11b도, 통상의 전원전압 Vcc(=5V ; 제11a도, 확인 전압발생기(114)에서 공급되는 3.4V를 각각 데이터써넣을시 통상의 읽어낼시 및 소거 확인에 절환하여 출력한다.

전압스위치(115)의 출력은 로디코더(4), 컬럼디코더(5) 및 센스앰프(8)에 공급된다.

시켄스 제어회로(113)는 어드레스 카운터(116), 소거/소거확인 제어회로(117), 디코더 제어회로(119) 및 소거펄스발생기(119)를 포함한다.

어드레스카운터(116)는 코멘드신호랫지회로(112) 및 소거/소거확인 제어회로(117)에 위해서 제어되어 데이터소거모드에 있어서 메모리어레이(1)내의 메모리셀을 어드레스 순으로 순차 지시하는 어드레스신호를 어드레스 버퍼(6)에 출력한다.

소거/소거 확인 제어회로(117)은 콘멘드신호랫지회로(112)에 의해서 제어되어 센스앰프(8)로부터 받아지는 읽어내기 데이터에 기초하여 확인 전압발생기(114), 어드레스 카운터(116), 디코더 제어회로(119) 및 소거펄스발생기(118)를 제어한다.

소거펄스발생기(118)는 소거/소거 확인 제어회로(117)에 의해서 제어되어서 필요에 따라서 10msec의 펄스폭의 소거펄스를 소스선스위치(3)에 공급한다.

디코더 제어회로(119)는 모드제어회로(10) 및 소거/소거 확인제어회로(117)에 의해서 제어되어서 소거펄스발생기(118)에서 소거펄스가 발생하고 있는 동안만 로디코더(4)에 "L"레벨의 전압의 출력을 지시한다.

모드제어회로(10)는 어레스이네블신호, 칩 이네블신호아우트프트 이네블신호및 프로그램신호등의 외부제어 신호에 응답하고 이 후래쉬 EEPROM의 모드설정을 한다. 이레스이네블신호는 이 후래쉬 EEPROM의 소거동작을 능동화/불능화하기 위한 제어신호다.

칩 이네블신호는 이 후래쉬 EEPROM 칩의 동작을 능동화/불능화 하기 위한 제어신호다.

아우트프트 이네블신호는 이 후래쉬 EEPROM의 데이터 출력동작을 능동화/불능화하기 위한 제어신호다.

프로그램신호은 이 후래쉬 EEPROM의 데이타 써넣기 동작을 능동화/불능화 하기 위한 제어신호다.

이레스이네블신호칩 이네블신호아웃드풋트 이네블신호및 프로그램신호은 어느것이나 로액티브한 신호다.

즉 이레스이네블신호는 "L"레벨인때에 소거동작의 능동화를 지시하고 "H"레벨인때에 소거동작의 불능화를 지시한다.

칩 이네블신호도, "L"레벨인때에만 칩 동작의 능동화를 지시한다.

아우트풋트이네블신호도, "L"레벨인때만이 신호출력동작의 능동화를 지시한다.

제11도를 참조하여 칩 이네블(제11d도가 "L"레벨이고 이 후래쉬 EEPROM 칩이 능동화 되어있을때, 이레스이네블신호(제11g도가 일정시간 tew(=50nsec) "L"레벨에 유지되면 이 후래쉬 EEPROM은 소거모드에 들어간다.

더욱 이때 외부에서 주어진 데이타가 메모리어레이(1)에 써넣거나 메모리어레이(1)의 기억데이터가 외부에 읽어내지지 않도록 아웃트풋트이네블신호(제11e도와 프로그램신호(제11f도)과는 어떤것이든지 "H"레벨로 된다.

요컨데, 모드제어회로(10)이 아웃트 풋트이네블신호및 프로그램신호과 같이 "H"레벨이며 더욱이 칩 이네블신호가 "L"레벨일때 이레스네이블신호가 일정시간 E"L"레벨이 된 것을 검출하여 이 검출에 응답하여 코멘트신호렛지회로(112) 및 디코더 제어회로(119)에 소거모드를 지시하는 신호를 출력한다.

소거모드에 들어가면 우선 메모리어레이(1)내의 모든 메모리셀에 데이터 "0"가 써넣어진다. 이 써넣기에 의한 회로동작에 대해서 설명한다.

모드제어신호(10)에 의해서 소거모드가 지시되면 코멘트신호랫지회로(112)는 모드제어회로(10)의 소거모드지시 출력을 랫지함과 동시에 어드레스카운터(116) 및 소거/소거 확인 제어회로(117)에 주어진다.

어드레스카운터(116)는 소거모드지시출력에 응답하여 카운트동작을 개시하여 어드레스신호(제11c도)를 발생한다.

어드레스카운터(116)에서 발생되는 어드레스신호는 카운트치의 변화에 추종하여 인크리멘트된다.

소거모드에 있어서 어드레스 버퍼(6)는 어드레스카운터(116)에서 발생되는 어드레스신호를 거두어들여 로디코더(4) 및 칼럼디코더(5)에 주어진다.

한편 소거/소거 확인 제어회로(117)는 주어진 소거모드지시 출력에 응답하여 로디코더(4) 컬럼디코더(5)에 써넣기회로(7)를 제어한다.

로디코더(4)는 소거/소거 확인 제어회로(117)에 의해서 제어되어 어드레스 버퍼(6)에 의해 거두어들인 어드레스 신호에 응답하여 메모리어레이(1)내의 한가닥 워드선을 선택한다.

컬럼디코더(5)는 소거/소거 확인 제어회로(117)에 의해서 제어되어 어드레스 버퍼(6)에 의해 거두워들인 어드레스 신호에 응답하여 메모리어레이(1)내의 한가닥 비트선을 선택한다.

여기서 메모리어레이(1) 및 Y게이트(2)의 내부구성에 대해서 설명한다.

제10도를 참조하여 로디코더(4)에 접속되는 워드선 WL1∼WL3와, Y게이트(2)에 접속되는 비트선 BL1∼BL3와 워드선 WL1∼WL3와 비트선 BL1∼BL3과의 교점의 각각에 대응하여 설치된다.

메모리트랜지스터 MC는 제7도에 나타내는 구조를 갖고 있다.

모든 메모리트랜지스터의 소스는 소스선스위치(3)에 접속되는 소스선(80)에 공통으로 접속된다.

Y게이트(2)는 써넣기회로(7) 및 센스앰프(8)에 접속되는 I/O선(27)과 I/선(27)과 비트선 BL1∼BL23의 각각의 사이에 트랜스퍼게이트로서 설치되는 N채널 MOS 트랜지스터 TR1∼TR3를 포함한다.

트랜지스터 TR1∼TR3의 게이트는 서로다른 접속된 Y1∼Y3를 개재하여 컬럼디코더(5)에 접속된다.

이와같이 접속된 Y1∼Y3는 비트선 BL1∼BL3과 1대 1로 대응하도록 설치된다.

로디코더(4)는 주어진 어드레스신호에 응답하여 메모리어레이(1)내의 워드선 WL1∼WL3중 어느것 1본에 선택적으로 고압 Vpp를 출력한다.

컬럼디코더(5)는 주어진 어드레스신호에 응답하여 Y게이트(2)내의 접속선 Y1∼Y3중 어느 1본만이 선택적으로 "H"레벨의 전압을 인가한다.

이것에 의해 트랜스퍼게이트 TR1∼TR3중 선택되어 접속선에 대응하여 설치된 것만이 ON상태로 되고 비트선 BL1∼BL3중 선택된 접속선에 대응하는 것만이 I/O선(27)에 전기적으로 접속된다.

써넣기회로(7)는 소거/소거 확인 제어회로(117)에 의해서 제어되어 I/O선(27)에 고압 Vpp를 인가한다.

한편 I/O선(27)은 컬럼디코더(5)에 의해서 선택된 비트선만에만 전기적으로 접속된다.

따라서 I/O선(27)에 인가된 고압 Vpp는 상기 선택된 비트선(BL1∼BL3의 어느것)에게만 인가된다. 소스선스위치(3)는 소스선(80)에 접지전위를 주어진다.

이와같이 회로동작의 결과에 있어서, 메모리어레이(1)내의 메모리 트랜지스터 MC중 어드레스카운터(116)에서 발생된 어드레스 신호에 대응하는 하나의 메모리트랜지스터에 있어서만이 애벌런치 항복에 의해서 발생한 전자가 후로딩게이트에 주입된다.

어드레스 버퍼(6)에 주어지는 어드레스신호는 어드레스카운터(116)의 카운트동작에 의해 메모리어레이(1)내의 메모리 MC를 전부 선택함을 끌낼때까지 인크리멘트된다.

따라서 로디코더(4) 및 컬럼디코더(5)의 선택동작에 의해서 메모리어레이(1)내의 메모리트랜지스터 MC는 어드레스순에 순차선택 상태로 되어 호로딩게이트에 전자를 주입한다. 이 결과 메모리어레이(1)내의 모든 메모리셀(30)에 데이터 "0"가 써넣는다.

어드레스카운터(116)에서 출력되는 어드레스신호가 최종치까지 인크리멘트되면은 메모리어레이(1)내의 데이타써넣기는 종료한다.

데이타 써넣기가 종료되면 데이타 소거를 위한 회로동작이 개시된다.

다음에 데이터소거를 위한 회로동작에 대해서 설명한다.

우선, 소거/소거 확인 제어신호(117)가 소거펄스발생기(118)에 소거펄스의 발생을 지시한다.

이것에 응답하여 소거펄스발생기(118)는 소스선스위치(3)에게 소정의 펄스폭 10msec의 고압펄스를 소거펄스로서 주어진다.

소스선스위치(3)는 주어진 소거펄스를 제10도에 있는 소스선(80)에 인가한다.

동시에 소거/소거 확인 제어회로(117)은 디코더 제어회로(119)에 소거동작의 개시를 지시하는 신호를 주어진다.

디코더 제어회로(119)는 이것에 응답하여 소거펄스발생기(118)에서 소거펄스를 받고 있는 동안 로디코더(4)의 출력을 모두"L"레벨에 강제로 이끌기 위한 제어신호를 출력한다.

이것에 의해서 제10도에 있는 워드선 WL1∼WL3에 소스선(80)에 고압펄스가 인가되고 있는 동안 "L"레벨의 전위가 주어진다.

이결과 메모리어레이(1)내의 모든 메모리트랜지스터 MC에 있어서 데이타써넣을시에 후로딩게이트에 주입된 전자가 절연층을 끼고 소스영역으로 빼돌리는 터널현상이 생긴다.

소스선(80)의 고압펄스의 인가가 종료하면 이 고압펄스의 인가로 메모리어레이(1)내의 모든 메모리셀 MC의 데이터 "0"이 소거되었느냐 아니냐가 조사된다.

요컨대 소거 확인이 이루어진다.

다음에는 소거 확인시의 회로동작에 대해서 설명한다.

소거펄스발생기(118)에서 고압펄스가 출력되어 끝내면 소거/소거 확인 제어회로(117)이 어드레스카운터(116)에 카운트동작의 개시를 지시하는 동시에 디코더 제어회로(119)에 소거 확인 동작의 개시를 지시한다.

또한 소거/소거 확인 제어회로(117)은 확인 전압 발생기 (114)에 3.4V의 전압의 발생ㆍ출력을 지시한다.

어드레스카운터(116)는 소거/소거확인제어회로(117)의 지시에 응답하여 어드레스신호를 발생한다.

한편 디코더 제어회로(119)는 소거/소거확인제어회로(117)의 지시에 응답하여 로디코더(4) 및 컬럼디코더(5)를 통상의 데이타 읽어낼시와 같이 동작시키기 위해서 제어신호를 출력한다.

확인 전압발생기(114)는 소거/소거확인제어회로(117)로부터의 지시에 응답하여 3.4V의 전압스위치(115)에 주어진다.

어드레스카운터(116)에서 발생된 어드레스신호는 어드레스버퍼(6)에 따라 거두어져 로디코더(4) 및 컬럼디코더(5)에 주어진다.

한편 전압스위치(115)는 확인 전압발생기(114)로부터 받은 3.4V를 로디코더(4) 및 센스앰프(8)에 공급한다.

로디코더(4)는 디코더 제어회로(119)에 의해서 제어되어 메모리어레이(1)내의 워드선 WL1∼WL3중 어드레스버퍼(6)로부터 주어지는 어드레스신호에 대응하는 워드선 한가닥만 전압스위치(115)에서 주어지는 3.4V를 공급하여 더욱이 다른 워드선의 전위를 "L"레벨로 유지한다.

이로인하여 메모리어레이(1)에 있어서 선택된 워드선에 접속되는 모든 메모리트랜지스터의 콘트롤게이트에 3.4V가 인가된다.

컬럼디코더(5)는 디코더 제어회로(119)에 의해서 제어되어 Y게이트(2)내의 Y1∼Y3중 어드레스버퍼(6)로부터 주어진 어드레스신호에 대응하는 것만이 "H"레벨의 전압을 인가하며 또한 다른 접속선의 전위를 "L"레벨로 한다.

이것으로 인해 Y게이트(2)에 있어서 트래스퍼게이트 TR1∼TR3중 선택된 접속선에 대응하여 마련된 것만이 ON상태가 된다.

이결과 비트선 BL1∼BL3중, 선택된 비트선만이 I/O선(27)에 전기적으로 접속된다.

한편 센스앰프(8)는 전압스위치(115)로부터 주어지는 3.4V에 의해서 구동되어 I/O선(27)에 흐르는 전류를 검지한다.

또 소스선스위치(3)은 소거펄스발생기(118)로부터 소거펄스가 주어지지 않을때는 소스선(80)을 접지한다.

따라서 소거 확인시에는 메모리어레이(1)내의 선택된 메모리트랜지스터의 콘트롤게이트 및 소스에 각각 3.4V 및 0V가 인가된다.

선택된 메모리트랜지스터의 후로딩게이트에 전자가 축적되어 있지 않으면 즉 선택된 메모리트랜지스터의 임계치전압이 소정치보다 낮으면 로디코더(4)로부터 주어지는 3.4V의 전압에 의해서 선택된 메모리트랜지스터는 도통한다.

고로 I/O선(27)로부터 선택된 트랜스퍼게이트 및 선택된 비트선을 개재하여 소스선(80)에 전류가 흐른다.

상기 조정치는 데이타가 써넣지않은 메모리트랜지스터의 평균적인 임계치전압에 설정된다.

따라서 선택된 메모리트랜지스터의 후로딩게이트에 데이타 써넣을시에 축적된 전자가 조금전의 소거펄스에 의해서 완전히 제거되어 있으면 선택된 비트선에 전류가 흐른다.

그러나 선택된 메모리트랜지스터는 로디코더(4)로부터 주어진 3.4V의 게이트전압에 의해서 도통하지 않으며 선택된 비트선에 전류는 흐르지 않는다.

따라서 선택된 메모리셀의 기억데이타가 완전히 소거되어 있으면 I/O선(27)에 전류가 흘러 선택된 메모리셀의 기억데이타가 완전히 소거되어 있지 않으면 I/O선(27)에 전류는 흐르지 않는다.

센스앰프(8)는 통상의 데이타 읽어낼시와 같이 동작하여 선택된 비트선에 전류가 흐르느냐 아니냐를 I/O선(27)에 흐르는 전류의 유무에 의거하여 판별한다.

그리고 센스앰프(8)는 선택된 비트선에 그리고 센스앰프(8)은 선택된 비트선에 전류가 흐르지 아니하면 데이타 "1"에 대응하는 신호를 역으로 선택된 비트선에 전류가 흐르고 있으면 데이타 "0"에 대응하는 신호를 읽어내기 데이타로서 소거/소거확인제어회로(117)에 주어진다.

소거/소거확인제어회로(117)은 센스앰프(8)로부터 주어진 데이타가 "1"있을때에 응답했을때 어드레스카운터(116)에 어드레스신호의 인크리멘트를 지시하는 동시에 확인 전압발생기(114) 및 디코더 제어회로(119)에 대해서 그때까지 같은 제어동작을 계속이룬다.

또다시 소거/소거확인제어회로(117)은 센스앰프(8)에 의해서 읽어내어 데이타가 "0"인것에 응답하여 로디코더(4)에 의해서 메모리어레이(1)내의 모든 워드선 WL1∼WL3가 접지되어 또한 소스선(80)에 고압펄스가 인가될 수 있도록 전의 소거펄스 인가시와 같게 소거펄스발생기(118) 및 디코더 제어회로(119)를 제어한다.

따라서 선택된 메모리셀의 기억데이타가 "1"이면 즉, 선택된 메모리트랜지스터의 후로딩게이트에서 전자가 완전히 제어되어 있으면 어드레스카운터(116)에서 발생되는 어드레스신호가 인크리멘트된다.

그리고 인크리멘트후에는 어드레스신호에 대응하는 메모리셀의 기억데이타가 센스앰프(8)에 의해서 읽어낸다.

역으로 선택된 메모리셀의 기억데이타가 "0"이면 즉 선택된 메모리트랜지스터의 후로딩게이트에서 전자가 완전제거되어 있지 않으면 메모리어레이(1)내의 모든 메모리트랜지스터 MC에 재차 소거펄스가 인가된다.

이와 같이 소거/소거확인제어회로(117)은 소거모드에 있어서 데이타를 써낸후 센스앰프(8)에서 주어진 읽어내기 데이타의 각각에 응하여 새로운 메모리셀에서 데이타를 읽어내기위한 제어동작 또는 메모리어레이(1)에 재차 소거펄스를 인가하기위한 제어동작을 실행한다.

요컨대, 소거/소거확인제어회로(117)은 센스앰프(8)의 출력에 의거하여 데이타소거가 되어있지 않은 메모리셀을 검출하여 이 검출에 응답하여 소거펄스를 재차발생시킨다.

구체적으로는 메모리어레이(1)에 첫번째의 소거펄스가 인가되면 센스앰프(8)로부터 주어진 읽어낸 데이타가 "0"가 아닌한 소거/소거확인제어회로(117)은 소거펄스의 재발생을 지시하지 않는다.

이것때문에 센스앰프(8)에 의해서 읽어낸 데이타가 "0"가 될때까지 첫번째의 소거펄스 인가후의 메모리어레이(1)에서 어드레스순으로 데이타가 읽어낸다.

그리고 읽어내기 데이타가 "0"로 되면 소거/소거확인제어회로(117)의 제어동작에 의해서 메모리어레이(1)에 두번째의 소거펄스가 인가된다.

두번째의 소거펄스 인가후 메모리어레이(1)로부터 재차 데이타가 읽어내려진다.

이때, 어드레스카운터(116)로부터 출력되는 어드레스신호는 인크리멘트되지 않기위해서 두번째의 소거펄스 인가후에 최초로 읽어내어지는 데이타는 앞의 읽어내기로서 데이타가 "0"였던 메모리셀의 기억데이타다.

두번째의 소거펄스에 의해서 이 메모리셀의 기억데이타가 "1"로 되면 소거/소거확인제어회로(117)에 의해서 어드레스신호가 인크리멘트되어 다음의 어드레스(1)로부터 읽어내진다. 그러나, 이 메모리셀의 데이타가 두번째의 소거펄스 인가후에도 여전히 "0" 그대로이면 소거/소거확인제어회로(117)의 제어동작에 의해서 메모리어레이(1)에 세번째의 소거펄스가 인가된다.

이와 같이 메모리어레이(1)에 첫번째의 소거펄스가 인가된후 메모리셀의 기억데이타가 어드레스순으로 순차 읽어내어져 첫번째 소거펄스에 의해서 데이타를 완전히 소거된 않은 메모리셀이 검출된 시점에서 읽어내기가 중단된다.

그리고 이 검출된 메모리셀의 기억데이타가 "1"이 되기까지 메모리어레이(1)이 소거펄스가 반복하여 인가된다.

이결과 메모리셀의 기억데이타가 완전히 소거되면 전기검출된 메모리셀의 어드레스의 다음의 어드레스에서 데이타 읽어내기가 재개된다.

그리고 그후, 읽어내는 데이타가 "0"로 데이타가 완전히 소거되지 않은 메모리셀이 검출할때마다 이와 같은 회로로 동작이 반복된다.

따라서 어드레스카운터(116)에서 출력되는 어드레스가 최대치까지 인크리멘트되어 메모리어레이(1)내의 모든 메모리셀 MC로부터 데이타 읽어내기가 종료하는 것은 메모리어레이(1)내의 모든 메모리셀 MC의 기억데이타가 완전히 소거된 것을 의미한다. 그런데 메모리어레이(1)내의 모든 메모리셀 MC에서의 데이타 읽어내기가 종료하면 소거/소거확인제어회로(117)는 코멘트신호렛지회로(112)의 랫지데이타를 리셋한다.

그래서 코멘트신호랫지회로(112)에 랫지되는 신호로서 입출력단자 I/O7을 끼고 외부에 출력된다.

따라서, 데이타소거를 위한 회로동작(소거펄스의 인가 및 소거 확인동작 0가 계속되고 있으냐 아니냐는 입출력단자 I/O7의 전위로부터 알 수가 있다.

구체적으로 제11도를 참조하여 이데스 이네이블신호가 일정기간 t_EW"L"레벨로 되어 소거모드로 들어간후 이 후래쉬 EEPROM의 외부신호에 응답하여 동작을 증동화하도록 칩이네이블신호가 "L"레벨로되어 한편으로는 이 후래쉬 EEPROM의 입출력단자 I/O0∼I/O7으로부터의 신호출력동작을 능동화하도록 아우트풋트이네이블신호가 "L"레벨이되서 다시 이래스이네이블신호가 "L"레벨로 된다.

이것에 응답하여 이 후래쉬 EEPROM는 입출력단자 I/O7에 내부회로 동작에 응해서 "L" 또는 "H"레벨의 신호가 나타나는 스테이터스 포링모드에 들어간다.

스테이터스 포링모드에 있어서 입출력단자 I/O7에 나타나는 신호는 제11도(h)에 나타내는 것과 같이 데이타소거를 위한 회로동작이 계속되고 있는 경우에 "L"레벨로 되고 데이타소거를 위한 회로동작이 종료하면 "H"레벨로 된다.

이 후래쉬 EEPROM에 의하면 메모리어레이(1)내의 모든 메모리셀 MC의 데이타 써넣기를 포함한 데이타를 위한 일련의 동작에 요하는 시간(소거시간)은 이래스이네이블신호가 일정시간 t_EW"L"레벨로된후 스테이터스 포링모드에 있어서 입출력단자 I/O7에 나타나는 신호가 "H"로 될때까지의 시간 t_ET이며 전형적으로 1sec정도다.

더구나 소거 확인시에 있어서 데이타 읽어내기를 위한 메모리트랜지스터의 콘트롤게이트 및 드레인에 주어지는 전압은 통상의 전원전압 5V 보다도 낮은 전압 3.4V로 되는 것은 데이타 읽어내기때의 동작 마진을 확보하기 위한 것이다.

요컨대, 소거 확인시의 데이타 읽어내기가 본래의 전원전압 5V 정도의 높은 전압을 메모리트랜지스터의 콘트롤게이트에 주어짐으로 행해지면 다음과 같은 문제가 발생하는 가능성이 있다.

즉 게이트전압을 본래의 전원전압 5V의 정도까지 승압하지 않는한 도통하지 않은 것과 같은 메모리트랜지스터는 소거 확인시에는 데이타 "1"을 읽어내지만 통상 데이타 읽어낼시에 전원전압이 본래의 레벨 5V 보다도 저하하면 데이타 "0"를 읽어내는 경우가 있다.

또 이와 같은 메모리트랜지스터가 본래의 전원전압보다도 낮은 전압을 콘트롤게이트에 받아서 도통한다해도 완전한 ON상태로 되지 않으므로 비트선에 흐르는 전류는 적다.

이것때문에 센스앰프에 의해서 액세스타임의 지연이 야기된다. 그래서 소거 확인시에 있어서 임계전압의 충분히 낮은 메모리트랜지스터만이 데이타 소거가 완료된 메모리트랜지스터와 판별되도록 선택된 워드선에 본래의 전원전압 보다도 낮은 전압이 인가되어 데이타 읽어내기가 이루어진다.

더구나 이 후래쉬 EEPROM은 소거모드에 있어서 소거펄스의 인가 및 소거 확인 동작을 자동적으로 되풀이 하므로 외부제어신호가 필요치 않다.

역시 통상 데이타 읽어낼때에는 어드레스버퍼(6)는 어드레스단자 A0∼A16에 외부로부터 주어지는 어드레스신호를 거두어들여 로디코더(4) 및 컬럼디코더(5)에 주어진다.

[발명이 해결하고자 하는 과제]

이상과 같이 종래의 후래쉬 EEPROM은 과소거를 방지하기 위해서 짧은 펄스폭의 소거펄스를 메모리어레이에 인가한후 소거 확인을 이루기 위한 싸이클을 되풀이한다.

이때문에 소거 확인 동작에 의해서 데이타가 완전히 소거되지 않은 메모리셀이 검출되면 메모리어레내이의 모든 메모리셀에 다시 소거펄스가 인가된다.

따라서 메모리어레이에 재차인가된 소거펄스는 아직 데이타를 완전히 소거되지 있지 않은 메모리트랜지스터에 있어서 데이타를 써넣을시에 후로딩게이트에 축적된 전자를 제거하도록 일하지만 벌써 데이타를 완전히 소거된 메모리트랜지스터에 있어서는 원래 후로딩게이트에 존재한 후로딩게이트에서 빼내도록 작용한다.

이 결과 데이타 소거되기 힘든 메모리셀에 대한 데이타 소거는 완료됐을때에는 데이타를 소거하기 쉬운 메모리셀에 있어서 과소거가 생긴다.

메모리어레이를 구성하는 메모리셀 사이에 있어서, 데이타 소거가 되기 쉬움의 흐트러짐이 클수록 데이타를 완전히 소거하는데 필요한 소거펄스의 인가회수가 메모리어레이(1)를 구성하는 메모리셀 사이에서 크게 흐트러진다.

소거 확인에 의해서 검출된 메모리셀의 데이타를 완전히 소거하도록 다시 인가되는 소거펄스는 검출된 메모리셀 보다도 데이타 소거를 하기 어려운 메모리셀에 대해서는 완전한 데이타 소거를 이룰수가 없는 경우가 있다.

이 경우에는 다음의 소거 확인에 의해서 이 데이타 소거를 하기 어려운 메모리셀이 소거 확인에 의해서 검출된 시점으로서 메모리어레이내의 모든 메모리셀에 재차펄스가 인가된다.

따라서 메모리어레이를 구성하는 메모리셀 사이에서 데이타 소거를 하기 쉬움의 흐트러짐이 클수록 가장 데이타 소거하기 어려운 메모리셀에 대한 데이타 소거가 완료할때까지(메모리어레이내의 모든 메모리셀의 데이타가 완전히 소거될때까지) 메모리어레이의 소거펄스의 인가회수가 증가한다.

이때문에 소거 동작완료시에 많은 메모리셀에 과소거가 발생할 가능성이 높다.

하나의 메모리어레이를 구성하는 메모리셀 사이에 있어, 데이타 소거를 하기 위한 용이성의 흐트러짐은 상이한 것같이 제조상 및 회로구성상의 각가지의 요인에 의한 것이다.

이와 같은 흐트러짐은 하나의 메모리어레이를 구성하는 메모리셀의 수의 증대에 수반하여 커진다.

따라서 근년의 반도체기억장치의 대용량화 즉 비트수의 증대되는 상기와 같은 문제보다 현저하다.

그로인해 본 발명의 목적은 상기와 같은 문제점을 해결하고 소거펄스의 인가 및 소거확인의 되풀이를 하므로써 메모리셀에 과소거가 생기는 위험성이 적은 불휘발성 반도체기억장치를 제공할 수가 있다.

[과제를 해결하기 위한 수단]

상기와 같은 목적을 달성하기 위해서 본 발명에 걸린 불휘발성 반도체기억장치는 적어도 제1 및 제2의 블록으로 분할된 메모리셀어레이를 함유한다.

제1 및 제2의 블록은 각각 복수의 메모리셀을 포함한다. 이들의 메모리셀 각각은 애벌런치 항복을 이용하여 데이타 써넣기가 이루어지며, 또한 터널현상을 이용하여 데이타소자를 할수 있는 전계효과 반도체소자를 지닌다.

본 발명에 걸려있는 불휘발성 반도체기억장치는 그위에 데이타 소거모드에 있어서 제1의 블록에 포함된 모든 메모리셀에 터널현상을 발생케 하는데 충분한 고전압을 일괄하여 인가하는 제1의 고압인가 수단과 데이타 소거모드에 있어서 제2의 블록에 함유하는 모든 메모리셀에 터널현상이 생기게 하는데 충분한 고전압을 일괄하여 인가하여 제2의 고압인가 수단과, 데이타 수거모드에 있어서 제1 및 제2의 블록에 포함되는 메모리셀의 기억데이타를 읽어내기 수단과, 이 읽어내기 수단에 의해서 읽어낸 데이타에 의거하여 제1 및 제2의 고압인가 수단을 개별로 능동화/불능화 하는 수단을 갖추었다.

상기와 같은 목적을 달성하기 위하여 본 발명에 걸려있는 불휘발성 반도체기억장치의 데이타 소거방법은 상기한 것같은 전계효과 반도체소자를 포함한 메모리셀이 복수개에 포함되며 또한 적어도 제1 및 제2의 블록으로 분할된 메모리셀어레이를 갖추어진 불휘발성 반도체기억장치에 적용되어 데이타 소거모드에 있어서 제1의 블록에 포함되는 모드메모리셀에 터널현상이 발생케 하는데 충분한 고전압을 일괄하여 인가하는 스텝과, 데이타 소거모드에 있어서 제2의 블록에 포함되는 모든 메모리셀에 터널현상이 생기게 하는데 충분한 고전압을 일괄하여 인가하는 스텝과, 데이타 소거모드에 있어서, 제1 및 제2의 블록에 포함되는 메모리셀의 기억데이타를 읽어내는 스텝과 이 읽어내기에 의해서 읽어낸 데이타에 의거하여 제1의 블록에 포함되는 모든 메모리셀 및 제2의 블록에 포함되는 모든 메모리셀에 개별로 또한 선택적으로 터널현상이 생기게 하는데 충분한 고전압을 인가하는 스텝을 갖춘다.

[작용]

본 발명에 걸려있는 불휘발성 반도체기억장치는 상기와 같은 메모리셀어레이가 적어도 제1 및 제2의 블록에 분할되어 또한 터널현상이 생기는데 충분한 고전압을 인가하는 수단이 제1 및 제2의 블록의 각각에 대응하여 마련한 구성을 갖는다.

더욱이 본 발명에 걸린 불휘발성 반도체기억장치는 제1 및 제2의 블록에 포함된 메모리셀에서 읽어내어진 기억데이타에 의거하여 제1블록에 대응하여 갖추어진 제1의 고압인가 수단과 제2의 블록에 대응하여 만들어진 제2의 고압인가 수단과를 개별로 능동화/불능화하는 수단을 포함하여 구성된다. 이것때문에 제1 및 제2의 블록에 포함된 메모리셀에서 읽어내진 데이타가 "데이타 소거불량"을 나타내고 있을 경우 제1 및 제2의 블록중 이 "데이타 소거불량"의 메모리셀에 존재하는 블록만이 대응하는 고압인가 수단에 의해서 데이타소거를 위한 고압을 인가하는 것이 가능하다.

본 발명에 관한 반도체기억장치의 데이타 소거방법은 상기와 같이 구성되어 있으므로 데이타소거를 위한 고압이 인가된 제1 및 제2의 블록에 포함되는 메모리셀에서 읽어내진 데이타에 응하여 데이타소거를 위한 고압은 제1 및 제2의 블록의 양방 또는 제1 및 제2의 블록중 어느것 하나에 인가되거나 또는 제1 및 제2의 블록에 어느것에도 인가되지 않거나 한다.

[실시예]

제1도는 본 발명의 실시예의 후래쉬 EEPROM의 구성을 나타내는 부분개략 블록도이다.

제1도에는 이 후래쉬 EEPROM의 소거동작에 관여하는 부분이 중심으로 나타낸다.

제1도를 참조하여 이 후래쉬 EEPROM에 있어서 메모리어레이는 둘의 써브어레이 1a 및 1b로 분할된다.

그리고 메모리어레이 1a에 대응하여 로디코더(4a), Y게이트(2a), 컬럼디코더(5a), 센스앰프(8a), 확인/소거제어회로(17a) 및 소거전압인가회로(18a)가 설비되어 있다.

이와 같이 메모리어레이(1b)에 대응하여 로디코더(4b), Y게이트(2b), 컬럼디코더(5b), 센스앰프(8b), 확인/소거제어회로(17b) 및 소거전압인가회로(18b)가 설치된다.

메모리어레이(1a) 및 (1b)는 각각 종래와 같은 구성으로 되어 있다. 즉 메모리어레이(1a)에 있어서 FAMOS트랜지스터에 의해서 구성된 메모리셀 MCa는 워드선(50a) 및 비트선(30a)에 따라 행방향 및 열방향으로 매트릭스상으로 배열된다.

메모리어레이(1a)내의 모든 메모리셀 MCa의 각각 구성하는 트랜지스터의 소스는 소스선(80a)에 공통으로 접속된다.

각 메모리셀 MCa를 구성하는 트랜지스터의 콘트롤게이트 및 드레인은 각각 대응하는 워드선(50a)에 비트선(30a)에 접속된다.

이와 같은 메모리어레이(1b)에 있어서 FAMOS트랜지스터에 의해서 구성된 메모리셀 MCb는 워드선(50b) 및 비트선(30b)에 따라 행방향 및 열방향으로 매트릭스상으로 배열된다.

메모리어레이(1b)내의 모든 메모리 MCb의 각각 구성하는 트랜지스터의 소스는 소스선 (80b)에 공통으로 접속된다.

각 메모리셀 MCb의 콘트롤게이트 및 드레인은 각각 대응하는 워드선(50b) 및 비트선(30b)에 접속된다.

더욱이 메모리셀 MCa 및 MCb의 구조는 제7도에 나타낸 것과 동일하다.

따라서 본 실시예의 후래쉬 EEPROM에 있어서도 데이타소거 소스선(80a) 및 (80b)에 고압펄스를 주어 동시에 워드선(50a) 및 (50b)를 접지하므로 이루어질 수 있다.

메모리어레이(1a)로부터의 데이타 읽어내기 위한 로디코더(4a), Y게이트(2a), 컬럼디코더(5a) 및 센스앰프(8a)의 동작은 종래와 같음으로 설명은 생략한다.

메모리어레이(1b)로부터의 데이타 읽어내기 위한 로디코더(4b), Y게이트(2b), 컬럼디코더(5b) 및 센스앰프(8b)의 동작은 종래와 같으므로 설명은 생략한다.

이 후래쉬 EEPROM은, 상술한 회로부에 더하여 멀티플렉서(12), 어드레스버퍼(6), 입출력버퍼(9), 어드레스카운터(19) 및 스위치회로(20)를 포함한다.

어드레스버퍼(6)에는 외부어드레스단자 A0-AK가 접속된다.

입출력버퍼(9)에는 외부입출력단자 I/O₀∼I/O_n이 접속된다.

통상 데이타 써넣을시에 어드레스버퍼(6)는 어드레스단자 A0∼AK에게 외부로부터 주어지는 어드레스신호를 거뒤들여 스위치회로(20)에 준다.

입출력버퍼(9)는 입출력단자 I/O₀∼I/O_n에게 외부로부터 주어지는 입력데이타를 거둬들이며 또한 메모리어레이(1a) 및 (1b)로부터 읽어내기 데이타등의 출력데이타를 입출력단자 I/O₀∼I/O_n에 도출한다.

멀티플렉서(12)는 통상 데이타 읽어낼시에 있어서 센스엠프(8a)의 출력데이타 및 센스앰프(8b)의 출력데이타중 어느 한편을 선택적으로 입출력버퍼(9)에 준다.

이로인해, 메모리어레이(1a) 및 (1b)중 어느 한편으로부터의 읽어낸 데이타만이 입출력단자 I/O₀∼I/O_n에 끼어 외부에 출력한다.

이하 이 후래쉬 EEPROM의 데이타 소거모드에 대한 동작에 대해서 제2도 및 제3도를 참조하면서 상세히 설명한다.

제2도는 소거전압인가회로(18a) 및 (18b)의 구체적 구조의 일예를 나타내는 회로도다.

제3도는 이 후래쉬 EEPROM의 소거모드에서의 동작의 흐름을 나타내는 동작흐름도다.

이 후래쉬 EEPROM이 소거모드에 들어가면 멀티플렉서(12), 어드레스버퍼(6) 및 입출력버퍼(9)가 불활성화되며 또 한편 어드레스카운터(19)는 카운트동작에 의해서 어드레스신호를 발생할 수가 있다.

어드레스카운터(19)로부터 발생된 어드레스신호는 스위치회로(20)에 주어진다.

소거모드에 있어서 스위치회로(20)는 어드레스카운터(19)의 출력 및 어드레스버퍼(6)의 출력중, 어드레스카운터(19)의 출력을 선택적으로 로디코더(4a) 및 (4b)와 나란한 컬럼디코더(5a) 및 (5b)에 준다.

더구나 어드레스카운터(19)의 카운트치가 최대치를 나타낼때 어드레스카운터(19)가 출력하는 어드레스신호는 메모리어레이(1a) 및 (1b)의 최종 어드레스를 나타내는 것이다.

소거모드에 있어서 확인/소거제어회로(17a) 및 (17b)가 각각 소거전압인가회로(18a) 및 (18b)에 소거펄스로서 고압펄스를 공급하는 사이클(이하 소거사이클이라 부른다)와 확인/소거제어회로(17a) 및 (17b)가 각각 메모리어레이(1a) 및 (1b)에 대해서 소거확인이 행하는 사이클(이하 소거사이클이라 부른다)이 반복된다.

스위치회로(400)는 소거확인 사이클에 있어서 단자 Tcc로부터의 전원전압 Vcc를 로디코더(4a)에 주어진다.

소거사이클에 있어서 스위치회로(400)는 단자 Tpp에서의 고압 Vpp를 고압펄스원(700)에 주어진다.

소거 확인 사이클에 있어서 확인/소거제어회로(17a)는 코디코더(4a) 및 컬럼디코더(5a)가 통상의 데이타 읽어낼시와 같은 동작을 하도록 이들을 제어한다.

이로인해서 로디코더(4a)는 주어지는 어드레스신호에 응답하여 메모리어레이(1a)내의 워드선(50a)중 한가닥만 스위치회로(400)에서의 "H"레벨의 전원전압 Vcc를 공급한다.

한편 컬럼디코더(5a)는 주어진 어드레스신호에 응답하여 메모리어레이(1a)내의 비트선(30a)중 한가닥만 "H"레벨의 전압을 공급함과 동시에 이 한가닥의 비트선만이 센스앰프(8a)에 전기적으로 접속한다.

이와 같이 확인/소거제어회로(17b)는 로디코더(4b) 및 칼럼디코더(5b)가 통상의 데이타 읽어낼시와 같이 동작하도록 이것들을 제어한다.

이로인하여 로디코더(4b)는 주어지는 어드레스신호에 응답하여 메모리어레이(1b)내의 워드선(50b)중의 하가닥만 선택적으로 "H"레벨의 전압을 공급한다.

컬럼디코더(5b)는 주어진 어드레스신호에 응답하여 메모리어레이(1b)내의 비트선(30b)중의 한가닥만 "H"레벨의 전압을 공급함과 동시에 이 한가닥의 비트선만을 센스앰프(8b)에 전기적으로 접속한다.

동시에 확인/소거제어회로(17a) 및 (17b)는 각각 소거전압인가회로(18a) 및 (18b)에서 고압펄스가 출력하지 않도록 소거전압인가회로(18a) 및 (18b)를 제어한다.

소거전압인가회로(18a) 및 (18b)는 각각 예를 들면 제2도에 나타낸 것과 같은 구성을 하고 있다.

제2도를 참조하여 소거전압인가회로(18a) 및 (18b)는 각각 랫지회로(300)와 고압스위치(500)와를 포함한다.

고압스위치(500)는 전원전압 5V를 게이트에 받는 N채널 MOS트랜지스터(310)과 P채널 MOS트랜지스터(320,330) 및 (350)과 N채널 MOS트랜지스터(340,360)를 포함한다.

상기 트랜지스터(330,340)은 고압펄스원(700)와 접지과의 사이에 직렬로 접속되어서 인버터 INV1를 구성한다.

이와 같이 상기 트랜지스터(350,360)은 고압펄스원(700)와 접지간에 직렬로 접속되어 인버터 INV2를 구성한다.

상기 트랜지스터(320)는 고압펄스원(700)과 인버터 INV1의 입력단과의 사이에 접속된다.

트랜지스터(320)의 게이트는 인버터 INV1의 출력단에 접속된다.

트랜지스터(310)은 랫지회로(300)의 출력단과 인버터 INV1의 입력단간에 접속된다.

또 하나의 인버터 INV2는 인버터 INV1의 출력단과 메모리어레이(1a,1b)의 소스선(80a,80b)과의 사이에 만들어진다.

트랜지스터(310)은 트랜지스터(330) 및 (340)의 게이트전압을 전원전압 5V 이하로 유지하므로써 트랜지스터(330,340)의 고압이 인가되어 이들이 파괴되는 것을 방지한다.

랫지회로(300)은 제1도에는 확인/소거제어회로(17a,17b)로부터 주어지는 데이타 신호를 랫지한다.

다시금 랫지회로(300)는 외부로부터의 리셋신호에 의해서 랫지데이타를 "0"로 리셋되도록 구성된다.

고압펄스원(700)은 소거사이클에 있어서 스위치회로(400)로부터의 고압 Vpp를 짧은 펄스폭의 고압펄스를 변환하여 소거펄스로서 출력하고 소거확인 사이클에 있어서는 통상의 전원전압을 출력한다.

본 실시예에서는 소거확인 사이클의 처음에는 랫지회로(300)에 확인/소거제어회로(17a,17b)로부터 리셋신호가 주어진다.

이로인해, 랫지회로(300)의 출력전압은 논리치 "0"에 대응하는 레벨 "L"가 된다(제3도의 동작스텝 S3).

트랜지스터(310)는 전원전압 5V를 게이트로 받아 항상 ON상태이므로, 랫지회로(300)으로부터 출력된 "L"레벨의 전압은 인버터 INV1의 트랜지스터(330)을 도통시킨다.

이 결과 인버터 INV1의 출력단에 고압펄스원(700)으로부터 출력되는 "H"레벨의 전압이 공급된다.

이 인버터 INV1의 출력단의 전압은 인버터 INV2에 의하여 "L"레벨의 접지전압에 반전되어서 소스선(80a,80b)에 부여된다. 결국 소스선(80a,80b)가 접지된다.

이와 같이 소거전압인가회로(18a,18b)가 제2도에 나타낸 것같이 구성되어 있는 경우 소거확인 사이클의 처음에 랫지회로(300)가 대응하는 확인/소거제어회로(17a,17b)에 리셋되므로 소스선(80a,80b)은 접지되어 고전위로 되지 않는다.

상기와 같은 회로동작에 의해서 소거확인 사이클에 있어서는 메모리어레이(1a,1b)로부터 동시에 데이타가 읽어내게된다.

메모리어레이(1a)로부터 읽어낸 데이타는 센스앰프(8a)에 의해서 센스되어 확인/소거제어회로(17a)에게 주어진다.

똑같이 메모리어레이(1b)에서 읽어내어진 데이타는 센스앰프(8b)에 센스되어 확인/소거제어회로(17b)에 주어진다. 확인/소거제어회로(17a)는 센스앰프(8a)로부터 읽어낸 데이타가 후로딩게이트에서 전자를 완전히 제거된 상태에 대응하는 것 "1"인가 아닌가를 판별한다.

요컨대 제3도를 참조하여 소거확인 사이클에 있어서 메모리어레이(1a)로부터 데이타가 읽어내어져(동작스텝 S4) 다음에 읽어내어진 데이타에 따라서 현재 선택되어 있는 메모리셀에 있어서 데이타소거는 완료했느냐 아니냐가 판별되어진다(동작스텝 S5).

읽어낸 데이타가 "0"이면은 현재 선택되여 있는 메모리셀에 있어서 데이타소거는 불완전임을 판단된다.

이 경우에는 확인/소거제어회로(17a)는 소거전압인가회로(18a)내의 랫지회로(300)(제2도 참조)에 데이타 "1"를 셋하기 위해서 "H"레벨의 데이타신호 ERS를 발생한다(동작스텝 S6).

그리고 확인/소거제어회로(17a)는 어드레스카운터(19)의 카운트치를 인크리멘트하는 신호를 출력한다.

이것으로 어드레스카운터(19)의 카운트치가 인크리멘트 되어져 어드레스카운터(19)로부터 발생하는 어드레스신호가 인크리멘트된다(동작스텝 S7).

단 읽어내여진 데이타가 "1"이면 현재 선택되어 있는 메모리셀에 대한 데이타소거는 완료했다고 판단되므로 확인/소거제어회로(17a)는 데이타신호 ERS를 출력하지 않는다.

어드레스카운터(19)의 카운트치가 임의 최대치이며 동작스텝(S7)에 있어서의 인크리멘트에 의해서 그이상 카운트치를 인크리멘트할 수가 없으면 소거확인 사이클에 대한 데이타 읽어내기 동작은 종료한다(동작스텝 S8).

그러나 어드레스카운터(19)의 카우트치가 아직 최대치에 달하지 못했으면(동작스텝 S8의 판별결과가 "NO"인 경우), 이 인크리멘트에 의해서 어드레스신호는 갱신된다.

이 경우에는 확인/소거제어회로(17a)는 로디코더(4a) 및 컬럼디코더(5a)를 메모리어레이(1a)로부터의 데이타 읽어내기가 실현되도록 계속 제어한다.

따라서 메모리어레이(1a)에서 갱신된 어드레스신호가 나타내는 어드레스에 대응하는 메모리셀의 기억데이타가 읽어내어진다.

확인/소거제어회로(17a)는 이 새롭게 읽어내어진 데이타에 의거하여 현재 선택되어 있는 메모리셀이 데이타소거 불량인가 아닌가를 판별하고 이의 판별결과에 따라 소거전압인가회로(18a)내의 랫지회로(300)에 데이타 "1"를 셋하거나 또는 리셋상태로 유지한다.

다시말하면 갱신된 어드레스의 메모리셀에 대한 소거확인을 위한 일련의 회로동작 즉 제3도에 있어서 동작스텝 S4-S6가 행하여진다.

그후 어드레스카운터(19)로부터 발생되는 어드레스신호가 확인/소거제어회로(17a)에 의해서 다시 인크리멘트된다(동작스텝 S7).

그리고 어드레스카운터(19)의 카운트치를 이 인크리멘트에 의해서 다시 인크리멘트할 수가 있으면 다시 동작스텝 S4-S8에서 나타낸 회로 동작이 반복되어 인크리먼트된 어드레스신호가 나타낸 어드레스의 메모리셀에 대하여 소거확인이 이루어진다.

이와 같이 소거확인 사이클에 있어서는 하나의 어드레스로부터 데이타가 읽어내고, 읽어내진 데이타가 소거불량을 나타내고 있는 경우에만 소거전압인가회로(18a)내의 랫지회로(300)을 데이타 "1"레 셋한다는 회로동작이 반복된다.

한편 확인/소거제어회로(17b)도 확인/소거제어회로(17a)와 동일한 동작을 행한다.

더구나 어드레스카운터(19)의 카운터치는 이 후래쉬 EEPROM이 소거모드에 들어간것에 응답하여 셋된다(제3도의 동작스텝 S1). 어드레스카운터(19)의 카운트치가 최대치까지 인크리멘트되어 어드레스신호가 최종어드레스를 나타낼때까지 인크리멘트되어 끝나면 메모리어레이(1a,1b)내의 모든 메모리셀 MCa, MCb 및 데이타소거불량의 유무가 점검되어 끝난다.

소거확인 사이클에 있어서 확인/소거제어회로(17a)가 메모리어레이(1a)에 있어서 데이타소거불량의 메모리셀을 검출하면 이 시점에서 소거전압인가회로(18a)내의 랫지회로(300)에 데이타 "1"를 셋한다.

렛지(300)는 최초에 주어진 데이타를 외부로부터 리세신호를 주어지지 않는한 유지가 계속한다.

이때문에 메모리어레이(1a)내에 하나라도 데이타소거불량의 메모리셀이 있으면 메모리어레이(1a)내의 모든 메모리셀 MCa가 점검되어 끝난시점에 있어서 소거전압인가회로(18a)내의 랫지회로(300)의 랫지데이타는 "1"이다.

그러나 메모리어레이(1a)내에 데이타소거불량의 메모리셀이 존재하지 않으면 소거확인 사이클에 있어서 확인/소거제어회로(17a)로부터 신호 ERS는 한번도 출력되지 않는다.

이로인해 이 경우에는 메모리어레이(1a)내의 모든 메모리셀 MCa가 점검되어 끝난시점에 있어서 소거전압인가회로(18a)내의 랫지회로(300)의 랫지데이타는 "0"그대로이다.

같은 모양으로 메모리어레이(1b)내에 하나라도 데이타소거불량의 메모리셀이 있으면 확인/소거제어회로(17b)에서 "H"레벨의 데이타신호 ERS가 출력되고, 메모리어레이(1b)내에 데이타소거불량의 메모리셀이 존재하지 않으면 소거확인 사이클에 있어서 확인/소거제어회로(17b)에서 신호 ERS는 발생하지 않는다.

따라서 메모리어레이(1b)내의 모든 메모리셀 MCb가 점검되어 끝난시점에서의 소거전압인가회로(18b)내의 랫지(300)의 데이타는 메모리어레이(1b)에 데이타소거불량의 메모리셀이 존재하는 경우에 "1"로 되어 존재하지 않는 경우에 "0"로 된다.

그러므로 어드레스카운터(19)의 카운트치가 최대치까지 인크리멘트되어 제3도에서 동작스텝 S3∼S8의 회로동작이 종료하면 데이타소거불량의 메모리셀이 존재한 메모리어레이에 대응하는 소거전압인가회로내의 랫지회로(300)만이 데이타 "1"이 셋된다.

어드레스카운터(19)의 카운트치가 최대치까지 인크리멘트되어 메모리어레이(1a,1b)내의 모든 메모리셀 MCa 및 MCb가 점검되어 끝나면 이 후래쉬 EEPROM은 소거사이클로 옮긴다.

소거 사이클에 있어서 확인/소거제어회로(17a)는 로디코더(4a)가 메모리어레이(1)내의 모든 워드선(50a)에 접지전위를 주어지도록 로디코더(4a)를 제어한다.

동시에 확인/소거제어회로(17b)도 로디코더(4b)가 메모리어레이(1b)내의 모든 워드선(50b)에 접지전위를 주도록 로디코더(4b)를 제어한다.

이로인하여 메모리어레이(1a,1b)내의 모든 메모리셀 MCa 및 MCb의 각각 구성하는 트랜지스터의 콘트롤게이트에 "L"레벨의 접지전위가 주어진다.

이때 제2도를 참조하여 소거전압인가회로(18a)내의 랫지회로(300)이 데이타 "1"이 셋되어 있으면 렛지회로(300)의 출력전압은 "H"레벨이다.

따라서 이 "H"레벨의 전압에 의해서 인버터 INV1내의 트랜지스터(340)가 ON상태이며 인버터 INV1의 출력단이 접지전위가 된다.

이 접지전위에 의해서 인버터내의 트랜지스터(350)는 ON상태로되며 인버터 INV1의 출력단에 고압펄스원(700)의 출력이 전달된다.

또한, 트랜지스터(320)는 인버터 INV1의 출력단의 전위를 게이트로 받아 ON상태로되며 인버터 INV1의 입력단의 전위를 고압펄스(700)의 출력에 의해서 "H"레벨에 고정한다. 이것때문에 인버터 INV2의 출력단에 고압펄스(700)의 출력이 확실하게 공급된다. 소거사이클에 있어서 고압펄스원(700)은 통상의 전원전압 5V보다 매우높은 Vpp의 고압펄스를 출력한다. 따라서 소거전압 인가회로 (18a)내의 랫지회로(300)은 데이타 "1"이 셋되어 있으며 소거사이클에 있어서 메모리어레이(1a)내의 소스선(80a)에 인버터 INV2에서 고압펄스가 인가된다. 그러나 소거전압인가회로(18a)내의 랫지회로(300)에 데이타 "1"이 셋되어 있지 않으면 랫지회로(300)의 출력전압은 "L"레벨그대로이므로 소스선(80a)은 인버터 INV2내의 트랜지스터(360)을 끼고 접지된 그대로이다. 이와같이 소거전압인가회로(18a)내의 랫지회로(300)에 데이타 "1"가 셋되어있는 경우에 한해서 소거사이클에 있어서 메모리어레이(1a)내의 소스선(80a)에 고압펄스가 인가된다. 요컨대 메모리어레이(1a)에 데이타소거불량의 메모리셀이 존재하는 경우에 한하여 메모리어레이(1a)내의 모든 메모리셀 MCb 소거펄스가 인가된다. 이와같이 소거전압인가회로(18b)내의 랫지회로(300)에 데이타 "1"이 셋되어 있으면 고압펄스원(700)에서 발생된 고압펄스가 소거전압인가회로(18b)내의 트랜지스터(350)을 끼고 메모리어레이(1b)내의 소스선(80b)에 인가된다.

그리고 소거전압인가회로(18b)내의 랫지회로(300)에 데이타 "1"가 셋되어 있지 않으면 메모리어레이(1b)내의 소스선(80b)는 소거전압인가회로(18b)내의 트랜지스터(360)를 낀 접지된 그대로다. 따라서 메모리어레이(1b)에 데이타소거불량의 메모리셀이 존재하는 경우에 한하여 소거전압인가회로(18b)에서 메모리어레이(1b)내의 모든 메모리셀 MCb 소거펄스가 인가된다. 이와같이 메모리어레이(1a,1b)내의 모든 메모리셀 MCa 및 MCb가 점검되어 끝내면 소거전압인가회로(18a)내의 랫지회로(300)에 데이타 "1"가 셋되어있는가 아닌가에 따라 메모리어레이(1a)에 선택적으로 소거펄스가 인가되어 또한 소거전압인가회로(18b)내의 랫지회로(300)에 데이타 "1"이 셋되어있느냐 아니냐에 따라서 메모리어레이(1b)에 선택적으로 소거펄스가 인가된다(제3도에 있어서의 동작스텝 S9,S2).

소거전압인가회로(18a,18b)의 어느 랫지회로(300)에도 데이타"1"이 셋되어 있지 않으면 메모리어레이(1a,1b)의 어느것도 데이타소거불량의 메모리셀이 존재하고 않는 것으로 판단이 된다. 따라서 이 경우에 한하여 이 후래쉬 EEPROM의 데이타모드에 있는 모든 동작이 종료한다.

소거전압인가회로(18a,18b)중 적어도 어느한편의 랫지회로(300)에 데이타 "1"이 셋되어있어 메모리어레이(1a,1b)중 적어도 어느한편에 소거펄스가 인가되면(동작스텝 S2). 이 후래쉬 EEPROM은 다시 소거 확인 사이클 및 이것에 따르는 소거사이클에 들어간다. 즉, 제3도에 있어서 처리스텝 S3∼S9 및 S2에 대응하는 회로동작이 재개된다. 그러나 종래와는 달리 소거확인 후에 발생되는 소거펄스는 데이타소거불량이 메모리셀이 포함된 메모리어레이만이 인가된다. 이때문에 임의 데이타소거가 완료된 메모리셀만을 포함한 메모리어레이에게는 펄스어레이가 인가되지 않으므로 소거펄스의 재인가에 의해서 과소거 현상이 생기는 메모리셀의 수가 종래에 비하여 저감된다. 동작스텝 S2∼S9에 대응하는 회로동작은 메모리어레이(1a,1b)의 어느것인든간에 데이타소거불량의 메모리셀이 존재하지 않을때까지 반복된다. 그래서 하나의 메모리어레이를 둘의 메모리어레이(1a,1b)로 분할하므로서 각 메모리어레이에 있어서 메모리셀간에서의 데이타소거되어 용이함의 흔들림이 적어진다. 이것때문에 메모리어레이(1a,1b)의 각각에 있어서 과소거가 생기는 위험성이 적다.

따라서 이 후래쉬 EEPROM의 소거모드에 대한 회로동작 종료후에 메모리어레이(1a,1b)내의 메모리셀에 과소거가 생기는 위험성이 종래에 비하여 대폭적으로 저감된다. 더구나 이 후래쉬 EEPROM은 임이의 방법으로서 소거모드에 설정되도 좋다. 예를들면 이 후래쉬 EEPROM는 제9도에 나타내는 종래의 후래쉬 EEPROM의 경우와 같이 이레스이네블신호 EE등의 외부제어신호에 응답하여 소거모드에 설정되도록 구성되는 것도 가능하다.

본 실시예에서는 소거베리화이사이클에 있어서 데이타소거불량의 메모리셀이 검출되더라도 각 메모리어레이내의 모든 메모리셀이 점검될때까지 메모리어레이에 소거펄스가 재인가 되지 않는다. 또 소거펄스가 메모리어레이에 재인가된후에 소거확인 사이클에 있어서 각 메모리어레이의 메모리셀은 다시한번 어드레스 순으로 모두 점검된다.

이것때문에 데이타소거불량의 메모리셀이 검출되므로써 실제로 이 메모리셀에 소거펄스가 인가되기까지 시간이 걸리는 동시에 데이타소거가 완료하고 있는 것임이 확인되고 있는 메모리셀까지도 재차 점검된다. 따라서 보다 효율적인 데이타소거가 실현하기 어렵다. 제4도는 상기 실시예의 후래쉬 EEPROM을 개량하여 보다 효율좋은 데이타소거를 할수있도록 한 후래쉬 EEPROM의 구성을 나타낸 부분개략블록도이며 본 발명의 다른 실시예를 나타낸다.

제4도에서는 데이타소거에 관련한 회로부분이 중심에 나타낸다. 제5도는 제4도에 나타내는 후래쉬 EEPROM의 데이타소거모드에 있어서 동작의 흐름을 나타낸 동작회로도이다.

이하 제5도를 참조하면서 제4도에 나타낸 후래쉬 EEPROM의 데이타소거를 위한 구성 및 동작에 대해서 상세히 설명한다.

제4도를 참조하여 이 후래쉬 EEPROM는 앞의 실시예의 경우와같이 메모리어레이가 두개의 서브어레이(1a,1b)로 분할된다. 메모리어레이(1a)에 대응하는 Y게이트(2a), 소스선스위치(3a), 써넣기회로(7a), 센스앰프(8a), 콤파레이타(101a) 및 로칼불량 렛지회로(102a)가 설치된다.

같은 모양으로 메모리어레이(1b)에 대응하는 Y게이트(2b), 소스선스위치(3b), 써넣기회로(7b), 센스앰프(8b), 콤파레이타(101b) 및 로칼불량 렛지회로(102b)가 설치된다. 메모리어레이(1a,1b)의 각각의 구성을 상기 실시예에 있는것과 같다.

본 실시예에서는 로디코더(4)가 메모리어레이(1a,1b)의 양방에 공통으로 설치된다. 같은 모양으로 컬럼디코더(5), Y게이트(2a,2b)의 양방에 공통으로 설치된다. 소거제어회로(110)는 글로버불량랫지회로(103)과 제1어드레스카운터(104)와 제2의 어드레스카운터(105)와 소거펄스발생회로(106)과를 포함한다. 제1어드레스카운터(104)는 메모리어레이(1a,1b)의 컬럼어드레스를 지시하는 컬럼어드레스신호를 발생한다.

제2어드레스카운터(105)는 메모리어레이(1a,1b)의 로어드레스를 지시하는 로어드레스신호를 발생한다.

어드레스버퍼(6)는 외부어드레스단자 AO∼AK로부터의 외부어드레스신호와 제1어드레스신호 및 제2어드레스카운터(105)로부터 발생되는 로어드레스신호를 받는다.

입출력버퍼(9)는 써넣기회로(7a,7b)와같이 센스앰프(8a,8b)와 외부입출력단자 I/O₀∼I/O_n과의 사이에 설치된다.

모어제어회로(10)는 외부단자에서의 이레스이네블신호지프이네블아웃트풋트이네이블신호프로그램신호등의 제어신호를 받는다.

스위치회로(107)은 외부로부터 주어지는 데이타소거 및 데이타써넣기를 위한 필요한 고압 Vpp를 받는다. 더구나 제1어드레스카운터(104)의 카운트치가 최대치를 나타낼시, 제1어드레스카운트(104)가 출력하는 컬럼어드레스신호는 메모리어레이(1a,1b)의 최종 컬럼어드레스를 나타내는 것이다. 같은 모양으로 제2어드레스카운터(105)의 카운트치가 최대치를 나타낼시 제2어드레스카운터(105)가 출력하는 로어드레스신호는 메모리어레이(1a,1b)의 최종 로어드레스를 나타내는 것으로 한다.

본 실시예에 있어서도 데이타소거모드에 있어서의 회로동자은 메모리어레이에 소거펄스를 인가하는 소거사이클과 메모리어레이내의 각 메모리셀로부터 데이타를 읽어내 읽어낸 데이타에 의거하여 데이타소거가 완료했느냐 아니냐를 확인하는 소거 확인 사이클과의 반복으로 구성된다.

모드제어회로(10)는 제8도 및 제9도에 나타낸 종래의 후래쉬 EEPROM의 경우같이 외부제어신호,,및에 응답하여 이 후래쉬 EEPROM의 동작모드를 지정하는 신호를 출력한다.

모드제어회로(10)에 의하여 소거모드가 지정되면 이것에 응답하여 소거제어회로(110)가 소거사이클과 소거확인 사이클이 고압으로 반복되도록 데이타소거에 관련의 소거회로부를 제어한다.

소거모드에 있어서 어드레스버퍼(6)는 소거제어회로(11)에 의하여 불활성화되며 한편 제1어드레스카운터(104) 및 제2어드레스카운터(105)가 활성화된다.

이로인해 제1어드레스카운터(104) 및 제2어드레스카운터(205)는 각각 카운트동작을 개시하여 컬럼어드레스신호 및 로어드레스신호를 발생하는 것이 가능하게 된다.

제1어드레스카운터(104)에서 발생된 컬럼어드레스신호는 컬럼디코더(5)에 주어진다. 제2어드레스카운터(105)에 의해서 발생된 로어드레스신호는 로디코더(4)에 주어진다. 소거사이클에 있어서 스위치회로(400)는 외부로부터의 고압 Vpp를 소스선스위치(3a,3b)에 주어진다. 소거펄스발생제어부(106)는 소거사이클에 있어서 일정한 짧은 폭의 펄스신호를 출력한다.

여기서 소스선스위치(3a)는 로칼불량랫지회로(102)에 데이타"1"이 렛지되어 있을때만이 스위치회로(400)으로부터 주어지는 고압 Vpp를 소거펄스발생제어회로(106)로부터 펄스신호가 주어지고 있는 동안 메모리어레이(1a)내의 소스선(도시하지않음)에 인가한다.

같은 모양으로 소스선스위치(3b)는 로칼불량랫지회로(102b)에 데이타 "1"가 랫지되어있는 경우에만 주어지는 고압 Vpp를 소거펄스발생제어회로(106)에서 펄스신호가 주어지고 있는 동안 메모리어레이(1b)내의 소스선(80b)(도시하지않음)에 인가한다.

한편, 소거사이클에 있어서 로디코더(4)는 메모리어레이(1a,1b)내의 워드선(50a,50b)에 모든 접지전위를 준다. 따라서 소스선스위치(3a)는 로칼불량랫지회로(102a)에게 데이타"1"이 랫지되어 있을때만이 메모리어레이(1a)에 소거펄스를 인가하여 소스선(3b)은 로칼불량랫지회로(102b)에 데이타"1"이 랫지되어 있는 경우에만 메모리어레이(1b)에 소거펄스를 인가한다(제5도의 동작스텝 S12).

로칼불량랫지회로(102a) 및 소스선스위치(3a) 로칼불량랫지회로(102b) 및 소스선스위치(3b)와는 각각 앞의 실시예에 있어서 소거전압인가회로(18a)와 소거전압인가회로(18b)에 대응한다. 소스선스위치(3a,3b)는 어느것이나 예를들면 제2도에 나타낸 고압스위치(500) 및 고압펄스운(700)을 포함한다. 그리고 로칼불량랫지회로(102a,102b)어느것이나 예를들면 제2도에 있어서 랫지회로(300)에 상당한다.

메모리어레이(1a,1b)에 소거펄스가 인가되어 끝나면 이 후래쉬 EEPROM는 소거확인 사이클에 옮긴다. 다음에 소거 확인 사이클에 있는 회로동작에 대해서 설명한다. 우선 소거 확인 사이클 의 처음에 제1어드레스카운터(104)의 카운트치가 리셋된다(제5도에 있어서 동작스텝 S13). 동시에 소거제어회로(110)는 로칼불량랫지회로(102a,10b)의 랫지데이타를 "0"에 리셋한다(상기 동작스텝 S13). 소거 확인 사이클에 있어서 스위치회로(107)는 전원전원 Vpp를 로디코더(4)에 주어진다.

다음에는 메모리어레이(1a,1b)로부터 통상의 데이타 읽어내기가 이루어지도록 로디코더(4), 컬럼디코더(5), 센스앰프(8a,8b)가 소거제어회로(110)에 의해서 제어된다.

이것에 의해서 로디코더(4)는 메모리어레이(1a,1b)내의 워드선중 제2어드레스카운터(105)로부터 주어지는 로어드레스신호에 대응하는 워드선 한가닥에만 스위칭회로(107)에서의 "H"레벨전원전압을 준다. 한편 컬럼디코더(5)는 메모리어레이(1a)내의 비트선 및 메모리어레이(1b)내의 비트선중에서 각각 제1어드레스카운터(104)로부터의 컬럼어드레스신호레 대응하는 비트선 한가닥을 선택한다.

센스앰프(8a,8b)는 각각 컬럼디코더(5)에 의해서 선택된 비트선에 흐르는 전류의 유무를 판별하고 이 판별결과에 따라서 데이타신호를 출력한다. 이결과 제1어드레스카운터(104)가 출력하는 컬럼어드레스신호가 나타내는 컬럼어드레스 및 제2어드레스카운터(105)가 출력하는 로어드레스신호가 나타내는 로어드레스에 의해서 결정되는 위치에 있는 메모리셀의 데이타가 메모리어레이(1a,1b)로부터 동시에 읽어낸다(제5도에 동작스텝 S14).

다음에 콤파레이타(101a)는, 센스앰프(8a)의 출력데이타, 즉 메모리어레이(1a)에 있어서 현재 선택되어 있는 메모리셀의 기억데이타를 데이타소거가 완료한 것을 나타내는 데이타 "1"과 비교한다(제5도의 동작스텝 S15).

그래서 이들의 두개 데이타가 일치하면 메모리어레이(1a)에 있어서 현재 선택되어 있는 메모리셀에 대한 데이타소거 완료했다고 판단할 수 있으므로 콤파레이타(101a)는 로칼불량랫지회로(102a)를 리셋상태로 유지한다. 그러나 이들두개의 데이타가 일치하지 않으면 현재 선택되어있는 메모리셀에 대한 데이타소거는 완료되지 않음을 판단할수 있으므로 콤파레이타(101a)는 로칼불량랫지회로(102a)에 데이타 "1"를 셋한다(제5도의 동작스텝 16).

상기 동작스텝 S15 및 S16에 대응하는 회로동작은 콤파레이타(101b) 및 로칼불량랫지회로(102b)에 있어서도 동시에 이루워진다. 요컨데, 콘파레이타(101b)는 센스앰프(8b)의 출력데이타, 즉 메모리어레이(1b)에 있어서 현재 선택되어있는 메모리셀의 기억데이타의 데이타소거 완료를 나타내는 데이타 "1"를 비교하여 현재 선택되어 있는 메모리셀에 대한 데이타소거가 완료됐느냐 아니냐를 판별한다(동작스텝 S15).

이들 두개의 데이타가 일치하면 콘파레이타(101b)는 로칼불량랫지회로(102b)를 리셋상태로 유지한다. 그러나 이들 2개의 데이타가 일치하지 않으면 콘파레이타(101b)가 로칼불량랫지회로(102b)에 데이타 "1"를 셋한다(동작스텝 S16).

동작스텝(S16)에 있어서 로칼불량랫지회로(102a,102b)중의 적어도 어느것 한편에 데이타 "1"이 셋되면 셋상태로된 로칼불량랫지회로의 랫지데이타에 의해서 글로버 불량랫지회로(103)에 데이타 "1"이 셋된다.

상기와 같은 제5도에 대한 동작스텝(S15,S16)에 대응하는 회로동작종료하면 소거제어회로(110)에 있어 제1어드레스카운터(104)의 카운트치가 인크리멘트된다(제5도의 동작스텝 S17). 이의 인크리멘트에 의해서 제1어드레스카운터(104)의 카운트치가 인크리멘트되면은 메모리어레이(1a,1b)에 있어 아직 선택되지 않은 비트선이 있고 판단된다.

그래서 이 경우에는 이의 인크리멘트후에 제1어드레스카운터(104)에서 출력되는 컬럼어드레스신호 및 제2어드레스카운터(105)에서 출력되는 로어드레스신호에 응답하여 메모리어레이(1a,1b)에서 데이타가 읽어내어진다(제5도의 동작스텝 S18,S14). 요컨데 제5도에 있어서의 동작스텝 S14∼S18d 대응하는 동작이 재개된다.

이때 제2어드레스카운터(105)의 카운트치는 증가되어 있지 않고 있어 메모리어레이(1a,1b)에서는 상기 선택된 워드선과 동일워드선과 상기 선택된 비트선의 다음의 비트선과의 교점에 배열되는메모리셀의 기억데이타가 읽어내어진다. 메모리셀의 기억메모리셀가 읽어내어진다. 그리고, 이 메모리셀에서 읽어낸 데이타에 따라 메모리어레이(a,1b)에 있어서 각각 이번에 선택된 메모리셀이 데이타소거불량의 메모리셀이냐 아니냐가 판별되어 이 판별결과에 따라 로칼불량랫지회로(102a,102b)가 셋된다. 이와같이 회로동작이 제1어드레스카운터(104)의 카운트치가 최대치에 달할때까지 반된다.

요컨데, 메모리어레이(1a)의 메모리셀중, 제2어드레스카운터(105)가 현재 출력하고 있는 로어드레스신호에 대응하는 1행분의 메모리셀 및 메모리어레이(1b)의 내의 메모리셀중 제2어드레스카운터(105)가 현재 출력하고 있는 로어드레스신호에 대응하는 1행분의 메모리셀의 각각에 대해서 소거확인이 이루어진다. 그리고 메모리어레이(1a)에 있어 상기 1행분의 메모리셀에 하나라도 데이타소거불량의 메모리셀이 있으면 로칼불량랫지회로(102a) 및 글로버 불량랫지회로(103)에 글로버 불량랫지회로(103) 데이타 "1"이 셋된다.

이와같은 모양으로 메모리어레이(1b)의 상기 1행분의 메모리셀에 하나라도 데이타소거불량의 메모리셀이 있으면 로칼불량랫지회로(102b) 및 글로버 불량랫지회로(103)에 데이타 "1"이 셋된다.

따라서 메모리어레이(1a,1b)의 각각에 있어서 상기 1행분의 메모리셀에 하나라도 데이타소거불량의 메모리셀이 있으면 글로버 불량랫지회로(103)에 데이타 "1"이 셋된다.

제1어드레스카운터(104)의 카운트치가 최대치에 달하고 제5도에 있는 동작스텝 S14∼S18에 대응하는 회로동작은 모든 칼럼어드레스에 관해서 완료하면 글로버 불량랫지회로(103)에 데이타 "1"이 셋되어있는가 아닌가가 판별된다(제5도의 동작스텝 S19).

글러버 랫지회로(103)에 데이타 "1"가 셋되어 있으면 이번에 소거확인이 이루워진 메모리어레이(1a)내의 행분의 메모리셀 및 메모리어레이(1b)내의 1행본의 메모리셀의 어느것에 데이타소거불량의 메모리셀이 존재하는 것으로 생각된다. 그런데 글로버 불량랫지회로(103)에 데이타 "1"이 셋되어 있는 경우에 이 후래쉬 EEPROM의 회로동작을 소거사이클로 돌아간다. 요는 제5도에 있어서 동작스텝 S12∼S19에 대응하는 일련의 회로동작이 재개된다. 그러나 글러버 불량랫지회로(103)에 데이타 "1"이 셋되어 있지 않으면 이번에 소거확인이 이루워진 메모리어레이(1a)내의 1행분의 메모리셀 및 메모리셀(1b)내의 1행분을 메모리셀의 어느것이든지 데이타소거불량의 메모리셀이 존재하지 않은 것으로 생각된다. 그래서 이 경우에는 제2어드레스카운터(105)가 현재 출력하고 있는 로어드레스신호가 나타내는 어드레스의 다음의 어드레스에 대응하는 행에 데이타소거불량의 메모리셀이 있으냐 아니냐를 점검하기 위해서 제2어드레스카운터(105)의 카운트치가 증가된다(제5도의 동작스텝 S20).

제2어드레스카운터에서 출력되는 로어드레스신호가 이의 증가에 의해서 증가되면은 메모리어레이(1a,1b)에 또 소거 베리화이가 이루워지지 않은 행이 있다.

그래서 이 경우에는 제5도에 있는 동작스텝 S13∼S21에 대응하는 회로동작이 다시 이루워진다(제5도의 동작스텝 S21). 이와같이 본 실시예에 메모리어레이(1a,1b)의 각각에 관해서 일행분의 메모리셀이 점검마다 점검된 행에 데이타소거불량의 존재하는 메모리어레이만이 소거펄스가 재인가된다. 그리고 이행에 데이타소거불량의 메모리셀이 존재하지 않게되면(동작스텝 S29에 있어서 판별결과가 "NO"로 됨).

제2어드레스카운터(105)의 카운트치가 증가된다. 따라서 소거불량의 메모리셀이 존재하는 행이 검출되면 이 메모리셀의 데이타가 완전히 소거될때까지 소거펄스가 재인가된다. 그리고 이 메모리셀의 데이타가 완전히 소거되면 다음의 행에 대하여 소거확인이 행하여진다. 더구나 제2어드레스카운터(105)의 카운트치는 이 후래쉬 EEPROM가 소거모드에 들어간것에 응답하여 리셋된다(제5도의 동작스텝 S11).

따라서 제2어드레스카운터(105)의 카운트치가 최대치로되어 메모리어레이(1a,1b)의 각각에 있어서 최종 어드레스에 대응하는 행에 포함되는 모든 메모리셀의 데이타가 완전히 소거되면 메모리어레이(1a,1b)내의 모든 1의 메모리셀의 데이타가 소거되어 끝난다. 그래서 이의 후래쉬 EEPROM은 데이타소거 및 소거확인 때문에 일절의 동작을 종료하여 소거모드에서 빠진다.

실제는 소거제어회로(110) 1칩의 CPU(중앙연산처리장치)등의 제어회로부에 편입된다. 그래서 제1어드레스카운터(104) 및 제2어드레스카운터(105)의 카운트치의 증가나 글러버불량랫지회로(103)의 랫지데이타의 판별이나 소거펄스발생제어회로(106)의 동작제어등은 이제어회로부의 제어동작에 의해서 실행된다. 더구나 써넣기회로(7a,7b)는 각각 종래와같이 데이타써넣기모드에 있어서 Y게이트(2a)에 입출력버퍼(9)에서 주어진 데이타에 응하여 전압을 출력하므로서 메모리어레이(1a,1b)내에 선택된 메모리셀에 데이타 써넣기위한 회로이다.

이상과 같이 본 실시예에서는 메모리어레이(1a,1b)에 대한 소거펄스의 재인가가 1행분의 메모리셀이 점검될때마다 이루워진다.

따라서 아직 점검되지 않은 행에 데이타소거불량의 메모리셀이 있는 경우앞에 검출된 데이타소거불량의 메모리셀때문에 발생된 소거펄스에 의해서 아직 점검되어 있지않은 데이타소거 불량의 메모리셀에 대해서도 데이타소거가 이루워진다. 이때문에 앞의 실시예에 비하여 메모리어레이(1a,1b)내의 모든 메모리셀의 데이타를 소거하는데 요하는 시간이 단축된다.

상기 둘의 실시예에 있어서는 메모리어레이(1a,1b)에 대한 소거확인이 동시에 이루워지지만 메모리어레이(1a)에 대한 소거확인과 메모리어레이(1b)에 대한 소거확인이 시간순서로 이루워져도 좋다. 이 경우 소거 확인을 이루기 위한 회로부(제1도에 있어서 확인/소거제어회로(17a,17b), 제4도에 있어서 콘파레이타(101a,101b)가 메모리어레이(1a,1b))에 공통으로 하나를 설치하면 좋다. 이경우 메모리어레이(1a,1b)중 어느것인가 한편에 대한 데이타소거가 완료하지 않은한 또 한편의 메모리어레이에 대한 데이타소거가 개시하지 않으므로 상기 두가지의 실시예에 비하여 데이타소거시간은 열화하지만 데이타소거에 요하는 소비전력은 저감된다. 또 상기 어느것의 실시예에 있어서도 하나의 메모리어레이가 둘의 서브어레이로 분할된 경우에 대해서 설명됐지만 메모리어레이는 둘이상의 임의의 수의 써브어레이로 분할되어도 좋다. 또다시 상기 어떤 실시예라도 메모리셀의 소스에 고압펄스를 인가하여 데이타소거를 행할 겨우를 설명됐지만 본 발명은 다른 수법에 의한 소거 예를들면 메모리셀을 P웰내에 형성하고 이 P웰에 고압펄스를 인가하여 데이타소거를 이루거나 콘트롤게이트나 드레인에 고압펄스를 인가하여 데이타소거를 행하거나 하는 후래쉬 EEPROM에게도 물론 적용가능하다.

[발명의 효과]

이상과 같이 본 발명에 의하면 메모리어레이가 복수의 블록으로 분할되어 각 블록마다 소거확인 및 소거펄스의 재인가가 행하여진다.

이때문에 어느것인가의 블록에 데이타소거불량의 메모리셀이 있어 장치전체의 소거동작이 계속되는 경우에 데이타소거불량의 메모리셀를 포함하지 않은 블록에는 소거펄스가 인가되지 않는다.

또 메모리어레이가 분할되는 것으로 각 블록에 있는 메모리셀간의 데이타소거하기 쉬워짐의 흔들림의 저감되므로 각 블록에 있어서 과소거의 위험성도 적어진다.

이와같은 것들의 결과에 의해서 종래에 비하여 과소거가 생기기 어려운 신뢰성의 높은 불휘발성반도체 기억장치가 제공된다.

Claims (3)

1. 복수의 메모리셀을 구비하되, 제1블록과 제2블록으로 분할되어 있고, 각각의 상기 메모리셀이 데이타를 전기적으로 기입 및 소거할 수 있는 전계효과반도체소자를 구비하는, 메모리셀어레이와 ; 상기 데이타를 소거하기 위해 상기 제1블록내에 포함되어 있는 상기 메모리셀에 고전압을 일괄하여 인가하기 위한 제1고전압인가수단과 ; 상기 데이타를 소거하기 위해 상기 제2블록내에 포함되어 있는 상기 메모리셀에 고전압을 일괄하여 인가하기 위한 제2고전압인가수단과 ; 불완전한 데이타소거를 검출하기 위하여 상기 제1 및 제2블록내에 포함되어 있는 상기 메모리셀의 기억데이타를 독출하는 독출수단과 ; 상기 독출수단에 의해 독출된 상기 데이타에 응답하여 상기 제1 및 제2고압전압인가수단을 선택적으로 능동화하는 제어수단을 포함하는 불휘발성 반도체 기억장치.
2. 제1항에 있어서, 상기 독출수단은, 상기 제1고전압인가수단으로부터 상기 제1블록내에 포함되어 있는 상기 모든 메모리셀으로의 고전압인가의 완료에 응답해서 상기 제1블록내에 포함되어 있는 상기 모든 메모리셀로부터 데이타를 개별적으로 독출하는 제1독출수단과, 상기 제2고전압인가수단으로부터 상기 제2블록내에 포함되어 있는 상기 메모리셀으로의 고전압인가의 원료에 응답해서 상기 제2블록내에 포함되어 있는 상기 모든 메모리셀로부터 데이타를 개별적으로 독출하는 제2독출수단을 포함하는 불휘발성 반도체 기억장치.
3. 복수의 메모리셀을 갖는 메모리셀어레이를 구비하되, 상기 메모리셀어레이는 적어도 제1블록과 제2블록으로 분할되고, 상기 메모리셀의 각각은 애벌런치항복을 이용하여 데이타기입을 행하고 그리고 터널현상을 이용하여 데이타소거를 행하는 전계효과 반도체소자를 포함한 불휘발성반도체 기억장치의 데이타소거방법에 있어서, 데이타소거모드에 있어, 상기 제1블록내에 포함되어 있는 모든 상기 메모리셀에, 상기 터널현상이 발생하는데 충분한 고전압을 일괄하여 인가하는 단계와 ; 상기 데이타소거모드에 있어, 상기 제2블록내에 포함되어 있는 모든 상기 메모리셀에 상기 터널현상이 발생하는데 충분한 고전압을 일괄하여 인가하는 단계와 ; 상기 데이타소거모드에 있어, 상기 제1 및 제2블록내에 포함되어 있는 상기 메모리셀의 기억데이타를 독출하는 단계와 ; 상기 독출에 의해 독출된 데이타에 의거하여 상기 제1블록내에 포함되어 있는 모든 상기 메모리셀 및 상기 제2블록내에 포함되어 있는 모든 상기 메모리셀에, 개별적으로 또한 선택적으로, 상기 터널현상이 발생하는데 충분한 고전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 기억장치의 데이타소거방법.