JPH09320287A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09320287A JPH09320287A JP15309296A JP15309296A JPH09320287A JP H09320287 A JPH09320287 A JP H09320287A JP 15309296 A JP15309296 A JP 15309296A JP 15309296 A JP15309296 A JP 15309296A JP H09320287 A JPH09320287 A JP H09320287A
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Abstract
(57)【要約】
【課題】電気的に書込み／消去可能な不揮発性半導体記
憶装置において、書込み／消去の繰り返しによってトン
ネル酸化膜の界面に溜まった電子、又は、正孔をデトラ
ップさせる。 【解決手段】一連の自動消去動作中に書込みと逆方向の
第１の電界ストレス、又は、消去と逆方向の第２の電界
ストレスを印加する項目を付加する。そうすることによ
り、書込み時、又は、消去時にトンネル酸化膜の界面に
溜まった電子、又は、正孔を引き抜くことができる。
憶装置において、書込み／消去の繰り返しによってトン
ネル酸化膜の界面に溜まった電子、又は、正孔をデトラ
ップさせる。 【解決手段】一連の自動消去動作中に書込みと逆方向の
第１の電界ストレス、又は、消去と逆方向の第２の電界
ストレスを印加する項目を付加する。そうすることによ
り、書込み時、又は、消去時にトンネル酸化膜の界面に
溜まった電子、又は、正孔を引き抜くことができる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に電気的書込み及び消去可能な不揮発性
半導体記憶装置（フラッシュＥＥＰＲＯＭ）に関する。
装置に関し、特に電気的書込み及び消去可能な不揮発性
半導体記憶装置（フラッシュＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】この種の従来の不揮発性半導体記憶装置
は、図９に示すように、データを記憶するためのメモリ
アレイ３１２と、外部アドレス信号を入力とし内部アド
レス信号を出力とするアドレスバッファ３０６と、アド
レスバッファ３０６の出力である内部アドレス信号によ
り任意のワード線Ｘnを選択するＸデコーダ３１１と、
アドレス信号により任意のビット線を選択するＹ選択ト
ランジスタ群３１０と、Ｘデコーダ３１１とＹ選択トラ
ンジスタ群３１０とによって選択されたメモリセルのデ
ータを増幅するセンスアンプ３０９と、このセンスアン
プ３０９の出力をデータ入出力端子に出力するためのＩ
／Ｏバッファ３０７と、Ｘデコーダ３１１とＹ選択トラ
ンジスタ群３１０によって選択されたメモリセルにデー
タ入出力端子３０１より入力されたデータを書込むため
の書込み回路３０８と、チップイネーブル信号、出力イ
ネーブル信号及びデータ書込み用電源（ＶＰＰ電源）を
入力とし、アドレスバッファ３０６、Ｘデコーダ３１
１、Ｙ選択トランジスタ群３１０、センスアンプ３０
９、書込み回路３０８、Ｉ／Ｏバッファ３０７の動作を
制御する内部制御信号を出力とする制御回路３１３と、
を備えている。
は、図９に示すように、データを記憶するためのメモリ
アレイ３１２と、外部アドレス信号を入力とし内部アド
レス信号を出力とするアドレスバッファ３０６と、アド
レスバッファ３０６の出力である内部アドレス信号によ
り任意のワード線Ｘnを選択するＸデコーダ３１１と、
アドレス信号により任意のビット線を選択するＹ選択ト
ランジスタ群３１０と、Ｘデコーダ３１１とＹ選択トラ
ンジスタ群３１０とによって選択されたメモリセルのデ
ータを増幅するセンスアンプ３０９と、このセンスアン
プ３０９の出力をデータ入出力端子に出力するためのＩ
／Ｏバッファ３０７と、Ｘデコーダ３１１とＹ選択トラ
ンジスタ群３１０によって選択されたメモリセルにデー
タ入出力端子３０１より入力されたデータを書込むため
の書込み回路３０８と、チップイネーブル信号、出力イ
ネーブル信号及びデータ書込み用電源（ＶＰＰ電源）を
入力とし、アドレスバッファ３０６、Ｘデコーダ３１
１、Ｙ選択トランジスタ群３１０、センスアンプ３０
９、書込み回路３０８、Ｉ／Ｏバッファ３０７の動作を
制御する内部制御信号を出力とする制御回路３１３と、
を備えている。
【０００３】次に従来のフラッシュＥＥＰＲＯＭの自動
消去動作について説明する。
消去動作について説明する。
【０００４】一般的に電気的に一括消去可能なフラッシ
ュメモリでは、そのメモリ構成及び消去方法（トンネリ
ング）からメモリセルが過剰消去（ｏｖｅｒ ｅｒａｓ
ｅ）され、そのしきい値が負、すなわちディプレッショ
ン状態になるという問題がある。
ュメモリでは、そのメモリ構成及び消去方法（トンネリ
ング）からメモリセルが過剰消去（ｏｖｅｒ ｅｒａｓ
ｅ）され、そのしきい値が負、すなわちディプレッショ
ン状態になるという問題がある。
【０００５】この問題を解決するために、メモリセルを
一括消去する前に全てのメモリセルに対して書込みを行
ない、そのフローティングゲートに電子を注入し、消去
開始前のフローティングゲート内の電子の状態（しきい
値７Ｖ以上）を均一にした後、例えば特開平４−２２８
１９３号公報に記載されているように、メモリセルトラ
ンジスタのゲートとソースの間に高電圧を印加し、Ｆｏ
ｕｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング現象によりフ
ローティングゲートに蓄積されている電子を引き抜くこ
とにより、消去が行なわれる。
一括消去する前に全てのメモリセルに対して書込みを行
ない、そのフローティングゲートに電子を注入し、消去
開始前のフローティングゲート内の電子の状態（しきい
値７Ｖ以上）を均一にした後、例えば特開平４−２２８
１９３号公報に記載されているように、メモリセルトラ
ンジスタのゲートとソースの間に高電圧を印加し、Ｆｏ
ｕｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング現象によりフ
ローティングゲートに蓄積されている電子を引き抜くこ
とにより、消去が行なわれる。
【０００６】さらにメモリセルが必要以上に消去（過剰
消去）されることを防ぐため、次の方法によりメモリセ
ルの消去が行われている。
消去）されることを防ぐため、次の方法によりメモリセ
ルの消去が行われている。
【０００７】メモリセル消去のためにソース線に印加す
る高電圧パルス（以下「消去パルス」という）のパルス
幅を実際に消去に必要な時間よりも短くし、このパルス
幅の短い消去パルスをソース線に１回印加する毎に、メ
モリセルアレイ内の全てのメモリセルの記憶データを読
出し、メモリセルアレイ内の全てのメモリセルの記憶デ
ータが消去状態になったか否かを確認する。
る高電圧パルス（以下「消去パルス」という）のパルス
幅を実際に消去に必要な時間よりも短くし、このパルス
幅の短い消去パルスをソース線に１回印加する毎に、メ
モリセルアレイ内の全てのメモリセルの記憶データを読
出し、メモリセルアレイ内の全てのメモリセルの記憶デ
ータが消去状態になったか否かを確認する。
【０００８】そして記憶データが消去状態でないメモリ
セルが１ビットでもあれば、再度前記短いパルス幅の消
去パルスをソース線に印加する。
セルが１ビットでもあれば、再度前記短いパルス幅の消
去パルスをソース線に印加する。
【０００９】全てのメモリセルの記憶データが消去状態
であるか否かを確認することを「消去ベリファイ」と呼
ぶ（「消去検査Ｉ」ともいう）が、このような消去ベリ
ファイと消去パルスのソース線への印加とがメモリセル
アレイ内の全てのメモリセルが消去状態となるまで繰り
返される。
であるか否かを確認することを「消去ベリファイ」と呼
ぶ（「消去検査Ｉ」ともいう）が、このような消去ベリ
ファイと消去パルスのソース線への印加とがメモリセル
アレイ内の全てのメモリセルが消去状態となるまで繰り
返される。
【００１０】消去状態後、過剰消去セルが存在するか否
かの確認（「消去検査II」という）を行ない、全てのメ
モリセルが過剰消去セルでない場合は、デバイス外部に
消去完了を知らせるデータを出力し、消去を完了する。
かの確認（「消去検査II」という）を行ない、全てのメ
モリセルが過剰消去セルでない場合は、デバイス外部に
消去完了を知らせるデータを出力し、消去を完了する。
【００１１】一方、過剰消去セルが１ビットでも存在す
る場合には、当該メモリセルが存在するビット線につら
なる全てのメモリセルに弱い書込みを行い、しきい値を
正常な読み出し可能なレベルまで書き戻し、消去ベリフ
ァイ（消去検査Ｉ）より、少し高い電位で再度消去ベリ
ファイ２（「消去検査III」という）を行ない、全ての
メモリセルが消去状態であれば、消去完了を知らせるデ
ータをデバイス外部に出力し消去を完了する。
る場合には、当該メモリセルが存在するビット線につら
なる全てのメモリセルに弱い書込みを行い、しきい値を
正常な読み出し可能なレベルまで書き戻し、消去ベリフ
ァイ（消去検査Ｉ）より、少し高い電位で再度消去ベリ
ファイ２（「消去検査III」という）を行ない、全ての
メモリセルが消去状態であれば、消去完了を知らせるデ
ータをデバイス外部に出力し消去を完了する。
【００１２】これらの一連の動作“初期書込み”、“消
去”、“消去検査Ｉ，II，III”を全て自動で行なって
いる。図１１及び図１２に、このフローチャートを示
す。
去”、“消去検査Ｉ，II，III”を全て自動で行なって
いる。図１１及び図１２に、このフローチャートを示
す。
【００１３】図１１及び図１２を参照して、自動消去用
コマンドを入力すると（ステップ８０１）、全バイトに
００（ヘキサデシマル）を書込み（ステップ８０２）、
最終アドレスまで書き込んだ後に、メモリセル消去のた
めにソース線に印加する消去パルスのパルス幅を実際に
消去に必要な時間よりも短くし、このパルス幅の短い消
去パルスをソース線に１回印加する毎に、メモリセルア
レイ内の全てのメモリセルの記憶データを読出し、メモ
リセルアレイ内の全てのメモリセルの記憶データが消去
状態になったか否かを確認する（ステップ８０５〜８０
９）。消去状態にあるか否かの検査である消去検査Ｉ
（ステップ８０６）において、不良（フェイル）が予め
定めた数以上（ステップ８０８）である時には消去不良
とし、最終アドレスに達した後に、過剰消去セルがある
か否かのチェックである消去検査IIを行う（ステップ８
０９）。消去検査IIの不良時には、過剰消去セルへのソ
フト書込み（ステップ８１２）を行った後、過剰消去セ
ルを検査する消去検査ＩＩが不良（フェイル）した際に
書込み回数が最大回数を超えた場合に消去不良とする。
最終アドレスまで消去検査IIが終了した後に消去検査Ｉ
ＩＩを行い（ステップ８１７）、ここでフェイルした場
合には消去不良とし、最終アドレスまで終了した場合に
は、メモリ素子の状態を読み出すステータスポーリング
（ステップ８２０）のあと、消去モードのリセットを行
い（ステップ８２１）、消去が完了する。
コマンドを入力すると（ステップ８０１）、全バイトに
００（ヘキサデシマル）を書込み（ステップ８０２）、
最終アドレスまで書き込んだ後に、メモリセル消去のた
めにソース線に印加する消去パルスのパルス幅を実際に
消去に必要な時間よりも短くし、このパルス幅の短い消
去パルスをソース線に１回印加する毎に、メモリセルア
レイ内の全てのメモリセルの記憶データを読出し、メモ
リセルアレイ内の全てのメモリセルの記憶データが消去
状態になったか否かを確認する（ステップ８０５〜８０
９）。消去状態にあるか否かの検査である消去検査Ｉ
（ステップ８０６）において、不良（フェイル）が予め
定めた数以上（ステップ８０８）である時には消去不良
とし、最終アドレスに達した後に、過剰消去セルがある
か否かのチェックである消去検査IIを行う（ステップ８
０９）。消去検査IIの不良時には、過剰消去セルへのソ
フト書込み（ステップ８１２）を行った後、過剰消去セ
ルを検査する消去検査ＩＩが不良（フェイル）した際に
書込み回数が最大回数を超えた場合に消去不良とする。
最終アドレスまで消去検査IIが終了した後に消去検査Ｉ
ＩＩを行い（ステップ８１７）、ここでフェイルした場
合には消去不良とし、最終アドレスまで終了した場合に
は、メモリ素子の状態を読み出すステータスポーリング
（ステップ８２０）のあと、消去モードのリセットを行
い（ステップ８２１）、消去が完了する。
【００１４】図１０（ａ）は消去パルス印加回路の例で
ある。 図１０（ａ）を参照して、メモリセルアレイの
消去パルス活性化信号ＥＲＡＳＥ信号がアクティブの時
消去パルスを発生するための消去パルス発生回路３と、
メモリソース線制御信号ＥＲ￣を高電位ＶＰＰ側にレベ
ル変換するレベル変換回路２と、レベル変換されたＥＲ
￣（ＶＰＰ）をゲート入力としソースが高電位ＶＰＰに
接続されたＰチャネルＭＯＳトランジスタＭＰ１と、も
とのＥＲ￣（レベル変換されない消去パルス発生回路３
の出力）をゲート入力とし、ドレインをＰチャネルＭＯ
ＳトランジスタＭＰ１のドレインに接続し、ソースを接
地したＮチャネルＭＯＳトランジスタＭＮ１と、を備
え、ＰチャネルＭＯＳトランジスタＭＰ１のドレインと
ＮチャネルＭＯＳトランジスタＭＮ１のドレインの接続
点がメモリセルアレイ１のメモリセルのソースに接続さ
れている。メモリセルアレイ１においてメモリセルはゲ
ートをワード線Ｗｉに接続し、ドレインをビット線ｄｊ
に接続してる。消去パルス印加時には、ＥＲ￣（ＶＰ
Ｐ）、ＥＲ￣とも０Ｖとすることにより、メモリソース
線には高電圧パルスが印加され、その他の時はＥＲ￣
（ＶＰＰ）はＶＰＰ、ＥＲ￣はＶＣＣ（電源電圧）とさ
れ、メモリソース線は接地電位とされる（図１０（ｂ）
参照）。
ある。 図１０（ａ）を参照して、メモリセルアレイの
消去パルス活性化信号ＥＲＡＳＥ信号がアクティブの時
消去パルスを発生するための消去パルス発生回路３と、
メモリソース線制御信号ＥＲ￣を高電位ＶＰＰ側にレベ
ル変換するレベル変換回路２と、レベル変換されたＥＲ
￣（ＶＰＰ）をゲート入力としソースが高電位ＶＰＰに
接続されたＰチャネルＭＯＳトランジスタＭＰ１と、も
とのＥＲ￣（レベル変換されない消去パルス発生回路３
の出力）をゲート入力とし、ドレインをＰチャネルＭＯ
ＳトランジスタＭＰ１のドレインに接続し、ソースを接
地したＮチャネルＭＯＳトランジスタＭＮ１と、を備
え、ＰチャネルＭＯＳトランジスタＭＰ１のドレインと
ＮチャネルＭＯＳトランジスタＭＮ１のドレインの接続
点がメモリセルアレイ１のメモリセルのソースに接続さ
れている。メモリセルアレイ１においてメモリセルはゲ
ートをワード線Ｗｉに接続し、ドレインをビット線ｄｊ
に接続してる。消去パルス印加時には、ＥＲ￣（ＶＰ
Ｐ）、ＥＲ￣とも０Ｖとすることにより、メモリソース
線には高電圧パルスが印加され、その他の時はＥＲ￣
（ＶＰＰ）はＶＰＰ、ＥＲ￣はＶＣＣ（電源電圧）とさ
れ、メモリソース線は接地電位とされる（図１０（ｂ）
参照）。
【００１５】
【発明が解決しようとする課題】従来の自動消去動作で
書込み、自動消去を繰り返すことにより、消去時にフロ
ーティングゲートに溜まった電子を引き抜く際に抜けき
れない電子や、書込み時にフローティングゲートに電子
を注入する際に注入しきれない電子が、トンネル酸化膜
の界面に溜まり（この電子を「捕獲電子」と呼ぶ）、消
去や書込みの特性を悪化させるという問題があった。
書込み、自動消去を繰り返すことにより、消去時にフロ
ーティングゲートに溜まった電子を引き抜く際に抜けき
れない電子や、書込み時にフローティングゲートに電子
を注入する際に注入しきれない電子が、トンネル酸化膜
の界面に溜まり（この電子を「捕獲電子」と呼ぶ）、消
去や書込みの特性を悪化させるという問題があった。
【００１６】また、メモリセルソースに高電圧を印加し
消去するが、その際にトンネル酸化膜の界面に正孔が溜
まり（捕獲正孔と呼ぶ）、読み出し専用メモリ（Ｒｅａ
ｄＯｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）には致命的ともい
える保持不良を起こすという問題もあった。
消去するが、その際にトンネル酸化膜の界面に正孔が溜
まり（捕獲正孔と呼ぶ）、読み出し専用メモリ（Ｒｅａ
ｄＯｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）には致命的ともい
える保持不良を起こすという問題もあった。
【００１７】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、電気的に書込み／消去
可能な不揮発性半導体記憶装置において、書込み／消去
の繰り返しによってトンネル酸化膜の界面に溜まった電
子又は正孔をデトラップさせるようにした不揮発性半導
体記憶装置を提供することにある。
れたものであって、その目的は、電気的に書込み／消去
可能な不揮発性半導体記憶装置において、書込み／消去
の繰り返しによってトンネル酸化膜の界面に溜まった電
子又は正孔をデトラップさせるようにした不揮発性半導
体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、電気的に書込
み及び消去可能な不揮発性半導体記憶装置において、ト
ンネル酸化膜の界面に溜まった電子又は正孔を、自動消
去の動作中に、書込み時と逆方向の第１の電界ストレ
ス、又は消去時と逆方向の第２の電界ストレスを加えて
引き抜くように、構成されてなることを特徴とする。
め、本発明の不揮発性半導体記憶装置は、電気的に書込
み及び消去可能な不揮発性半導体記憶装置において、ト
ンネル酸化膜の界面に溜まった電子又は正孔を、自動消
去の動作中に、書込み時と逆方向の第１の電界ストレ
ス、又は消去時と逆方向の第２の電界ストレスを加えて
引き抜くように、構成されてなることを特徴とする。
【００１９】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の第１の実
施の形態における自動消去動作の一連のフローチャート
である。
を参照して以下に説明する。図１は、本発明の第１の実
施の形態における自動消去動作の一連のフローチャート
である。
【００２０】まず自動消去を動作させるコマンド入力
（ステップ１０１）後、全てのメモリセルに対して書込
みを行ない（ステップ１０２〜１０４）、フローティン
グゲート（ＦＧ）内の電子の状態（しきい値９Ｖ以上）
を均一にする。
（ステップ１０１）後、全てのメモリセルに対して書込
みを行ない（ステップ１０２〜１０４）、フローティン
グゲート（ＦＧ）内の電子の状態（しきい値９Ｖ以上）
を均一にする。
【００２１】その後、書込み時にフローティングゲート
に注入しきれずにあった電子を、表１に示すように、全
ワード線の非選択の０Ｖ、メモリセルソース線を０Ｖと
し、全てのビット線に書込み時と同等の電位を印加（等
価回路を図８（ｂ）に示す）、書込み時と逆方向の電界
ストレス１を加えデトラップさせる（ステップ１０
５）。
に注入しきれずにあった電子を、表１に示すように、全
ワード線の非選択の０Ｖ、メモリセルソース線を０Ｖと
し、全てのビット線に書込み時と同等の電位を印加（等
価回路を図８（ｂ）に示す）、書込み時と逆方向の電界
ストレス１を加えデトラップさせる（ステップ１０
５）。
【００２２】なお、図８（ｂ）において、Ｃ１はコント
ロールゲート〜フローティングゲート間容量、Ｃ２はフ
ローティングゲート〜メモリセルソース間容量、Ｃ３は
フローティングゲート〜メモリセル基板間容量、Ｃ４は
フローティングゲート〜メモリセルドレイン間容量を示
し、メモリセルゲート電圧ＶＧ＝０Ｖ、メモリセルソー
ス電圧ＶＳ＝０Ｖ、メモリセル基板電圧ＶＢ＝０Ｖ、メ
モリセルドレイン電圧ＶＧ＝６〜７Ｖとされる。
ロールゲート〜フローティングゲート間容量、Ｃ２はフ
ローティングゲート〜メモリセルソース間容量、Ｃ３は
フローティングゲート〜メモリセル基板間容量、Ｃ４は
フローティングゲート〜メモリセルドレイン間容量を示
し、メモリセルゲート電圧ＶＧ＝０Ｖ、メモリセルソー
ス電圧ＶＳ＝０Ｖ、メモリセル基板電圧ＶＢ＝０Ｖ、メ
モリセルドレイン電圧ＶＧ＝６〜７Ｖとされる。
【００２３】
【表１】
【００２４】次にトンネリング現象により消去させるが
（ステップ１０６）、必要以上に消去されないためにメ
モリセルソース線に印加する高電圧パルス（以下「消去
パルス」と呼ぶ）のパルス幅を実際に消去に必要な時間
よりも短くし、このパルス幅の短い消去パルスをソース
線に１回印加するごとに、メモリセル内の全てのメモリ
セルの記憶データを読出してメモリセルアレイ内の全て
メモリセルの記憶データが消去状態になったか否かを確
認する（ステップ１０７）。
（ステップ１０６）、必要以上に消去されないためにメ
モリセルソース線に印加する高電圧パルス（以下「消去
パルス」と呼ぶ）のパルス幅を実際に消去に必要な時間
よりも短くし、このパルス幅の短い消去パルスをソース
線に１回印加するごとに、メモリセル内の全てのメモリ
セルの記憶データを読出してメモリセルアレイ内の全て
メモリセルの記憶データが消去状態になったか否かを確
認する（ステップ１０７）。
【００２５】そしてステップ１０７の消去検査Ｉ１０７
において記憶データが消去状態でないメモリセルが１つ
でもあれば再度、前記短いパルス幅の消去パルスをソー
ス線に印加する（ステップ１０６）。全てのメモリセル
の記憶データが、消去ベリファイ（「消去検査Ｉ」とい
う）により判定され、消去状態となるまで繰り返えされ
る。
において記憶データが消去状態でないメモリセルが１つ
でもあれば再度、前記短いパルス幅の消去パルスをソー
ス線に印加する（ステップ１０６）。全てのメモリセル
の記憶データが、消去ベリファイ（「消去検査Ｉ」とい
う）により判定され、消去状態となるまで繰り返えされ
る。
【００２６】消去状態後、過剰消去セルがあるか否かの
確認（「消去検査II」）を行ない（ステップ１１１）、
全てのメモリセルが過剰消去されていない場合は、デバ
イス外部に消去完了を知らせるデータを出力し、消去を
完了する。
確認（「消去検査II」）を行ない（ステップ１１１）、
全てのメモリセルが過剰消去されていない場合は、デバ
イス外部に消去完了を知らせるデータを出力し、消去を
完了する。
【００２７】過剰消去セルが１ビットでも存在すれば、
そのメモリセルが存在するビット線全てのメモリセルに
弱い書込みを行い（ステップ１１４）、しきい値を正常
な読出し可能なレベルまで書き戻し、消去ベリファイ
（消去検査Ｉ）よりも少し高い電位で再度消去ベリファ
イ２（消去検査III）を行ない（ステップ１１９）、全
てのメモリセルが消去状態であれば、消去完了を知らせ
るデータをデバイス外部に出力し、消去を完了する。
そのメモリセルが存在するビット線全てのメモリセルに
弱い書込みを行い（ステップ１１４）、しきい値を正常
な読出し可能なレベルまで書き戻し、消去ベリファイ
（消去検査Ｉ）よりも少し高い電位で再度消去ベリファ
イ２（消去検査III）を行ない（ステップ１１９）、全
てのメモリセルが消去状態であれば、消去完了を知らせ
るデータをデバイス外部に出力し、消去を完了する。
【００２８】次に本発明の第２の実施の形態を図２及び
図３のフローチャートにて説明する。
図３のフローチャートにて説明する。
【００２９】基本的な自動消去動作は、前記第１の実施
形態と同じだが、表１の電界ストレス２を加える動作
を、消去ベリファイ（消去検査Ｉ、ステップ２０６〜２
０８）の後に加える。
形態と同じだが、表１の電界ストレス２を加える動作
を、消去ベリファイ（消去検査Ｉ、ステップ２０６〜２
０８）の後に加える。
【００３０】この電界ストレス２（ステップ２１０）の
動作は、全ワード線を非選択の０Ｖとし、ソース線、ビ
ット線、基板に０Ｖ以下の負の電位を印加し、消去時と
逆方向（等価回路を図８（ｃ）に示す）の電界を加える
ことで、消去時にトンネル酸化膜の界面に溜まった電子
又は正孔をデトラップさせる。
動作は、全ワード線を非選択の０Ｖとし、ソース線、ビ
ット線、基板に０Ｖ以下の負の電位を印加し、消去時と
逆方向（等価回路を図８（ｃ）に示す）の電界を加える
ことで、消去時にトンネル酸化膜の界面に溜まった電子
又は正孔をデトラップさせる。
【００３１】さらに本発明の第３、及び第４の実施形態
のフローチャートを、図４及び図５、図６及び図７を参
照して説明する。
のフローチャートを、図４及び図５、図６及び図７を参
照して説明する。
【００３２】本発明の第３、第４の実施の形態における
自動消去動作は、前記第１、第２の実施形態と同じだ
が、不揮発性半導体記憶装置にカウンタを設け、予め定
められた回数（例として１００回）消去動作を行なった
ら電界ストレス１（ステップ３０７）および電界ストレ
ス２（ステップ４１２）を行なうことで、トンネル酸化
膜の界面に溜まった電子又は正孔をデトラップさせる。
自動消去動作は、前記第１、第２の実施形態と同じだ
が、不揮発性半導体記憶装置にカウンタを設け、予め定
められた回数（例として１００回）消去動作を行なった
ら電界ストレス１（ステップ３０７）および電界ストレ
ス２（ステップ４１２）を行なうことで、トンネル酸化
膜の界面に溜まった電子又は正孔をデトラップさせる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
自動消去の一連の動作の中に書込み、消去を繰り返すこ
とにより、トンネル酸化膜の界面に溜まった捕獲電子又
は捕獲正孔を書込み又は消去と逆方向の電界ストレスを
加えることでデトラップさせ、書込み及び消去の特性の
悪化を防ぐと共、にＲＯＭにとって致命的ともいえる保
持不良（しきい値低下）を防ぐ効果を有している。
自動消去の一連の動作の中に書込み、消去を繰り返すこ
とにより、トンネル酸化膜の界面に溜まった捕獲電子又
は捕獲正孔を書込み又は消去と逆方向の電界ストレスを
加えることでデトラップさせ、書込み及び消去の特性の
悪化を防ぐと共、にＲＯＭにとって致命的ともいえる保
持不良（しきい値低下）を防ぐ効果を有している。
【図１】本発明の第１の実施の形態の自動消去動作のフ
ローチャートである。
ローチャートである。
【図２】本発明の第２の実施の形態の自動消去動作のフ
ローチャートである。
ローチャートである。
【図３】本発明の第２の実施の形態の自動消去動作のフ
ローチャートである。
ローチャートである。
【図４】本発明の第３の実施の形態の自動消去動作のフ
ローチャートである。
ローチャートである。
【図５】本発明の第３の実施の形態の自動消去動作のフ
ローチャートである。
ローチャートである。
【図６】本発明の第４の実施の形態の自動消去動作のフ
ローチャートである。
ローチャートである。
【図７】本発明の第４の実施の形態の自動消去動作のフ
ローチャートである。
ローチャートである。
【図８】ａ）はメモリセルの断面図、ｂ）は本発明の第
１の電界ストレスの等価回路を示す図、ｃ）は本発明の
第２の電界ストレスの等価回路を示す図である。
１の電界ストレスの等価回路を示す図、ｃ）は本発明の
第２の電界ストレスの等価回路を示す図である。
【図９】不揮発性半導体記憶装置の従来例のブロック図
である。
である。
【図１０】消去パルス印加回路を示す図である。
【図１１】従来の自動消去動作のフローチャートであ
る。
る。
【図１２】従来の自動消去動作のフローチャートであ
る。
る。
Ｃ１，Ｃ２，Ｃ３，Ｃ４ 容量 １，３１２ メモリセルアレイ ２ レベル変換回路 ３ 消去パルス発生回路 ３０１ データ入出力端子 ３０２ ＶＰＰ端子 ３０３ ＣＥ￣（反転）端子 ３０４ ＯＥ￣（反転）端子 ３０５ アドレス端子 ３０６ アドレスバッファ ３０７ Ｉ／Ｏバッファ ３０８ 書込み回路 ３０９ センスアンプ ３１０ Ｙ選択トランジスタ群 ３１１ Ｘデコーダ ３１３ 制御回路 Ａ1〜Ａt ワード線選択アドレス Ａj〜Ａk ビット線選択アドレス ＶG メモリセルゲート電圧 ＶB メモリセル基板電圧 ＶD メモリセルドレイン電圧 ＶS メモリセルソース電圧 ＣＧ コントロールゲート ＦＧ フローティングゲート Ｍ00，Ｍ01，…，Ｍ0m メモリセル Ｍ10，Ｍ11，…，Ｍ1m メモリセル Ｍn0，Ｍn1，…，Ｍnm メモリセル ｄ0，ｄ1，…，ｄm ビット線 ｗ0，ｗ1，…，ｗm ワード線 ＥＲＡＳＥ メモリセルアレイ消去パルス活性化信号 ＥＲ￣（反転） メモリセルソース線制御信号 ＭＰ１ Ｐ型トランジスタ ＭＮ１ Ｎ型トランジスタ
Claims (8)
- 【請求項１】電気的に書込み及び消去可能な不揮発性半
導体記憶装置において、 トンネル酸化膜の界面に溜まった電子又は正孔を、自動
消去の動作中に、所定方向の電界ストレスを加えて引き
抜く手段を備えたことを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】電気的に書込み及び消去可能な不揮発性半
導体記憶装置において、 トンネル酸化膜の界面に溜まった電子又は正孔を、自動
消去の動作中に、書込み時と逆方向の第１の電界ストレ
ス、又は消去時と逆方向の第２の電界ストレスを加えて
引き抜くように、構成されてなることを特徴とする不揮
発性半導体記憶装置。 - 【請求項３】前記第１の電界ストレスを、自動消去動作
中の一括消去前の全てのメモリセルに書込みをした後
に、印加することを特徴とする請求項２に記載の不揮発
性半導体記憶装置。 - 【請求項４】計数手段を設け、予め定められた回数、消
去を行なった場合に、前記第１の電界ストレスを、印加
することを特徴とする請求項３に記載の不揮発性半導体
記憶装置。 - 【請求項５】前記第２の電界ストレスを、一括消去後に
印加することを特徴とする請求項２に記載の不揮発性半
導体記憶装置。 - 【請求項６】計数手段を設け、予め定められた回数、消
去を行なった場合に、前記第２の電界ストレスを印加す
ることを特徴とする請求項５に記載の不揮発性半導体記
憶装置。 - 【請求項７】前記第１の電界ストレスを一括消去前の書
込み後に印加と、前記第２の電界ストレスを一括消去後
に印加することを特徴とする請求項２に記載の不揮発性
半導体記憶装置。 - 【請求項８】前記第１の電界ストレスと前記第２の電界
ストレスを、カウンタを設け、予めめ定められた回数、
消去を行なった場合に印加することを特徴とする請求項
７に記載の不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15309296A JPH09320287A (ja) | 1996-05-24 | 1996-05-24 | 不揮発性半導体記憶装置 |
| US08/857,038 US5930173A (en) | 1996-05-24 | 1997-05-15 | Non-volatile semiconductor memory device having trapped charges pulled out |
| KR1019970020306A KR100266521B1 (ko) | 1996-05-24 | 1997-05-23 | 포획전하들을 추출하는 비휘발성 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15309296A JPH09320287A (ja) | 1996-05-24 | 1996-05-24 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320287A true JPH09320287A (ja) | 1997-12-12 |
Family
ID=15554805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15309296A Pending JPH09320287A (ja) | 1996-05-24 | 1996-05-24 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5930173A (ja) |
| JP (1) | JPH09320287A (ja) |
| KR (1) | KR100266521B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035214A (ja) * | 2005-07-29 | 2007-02-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2007257827A (ja) * | 2007-04-27 | 2007-10-04 | Spansion Llc | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法 |
| JP2010170591A (ja) * | 2009-01-20 | 2010-08-05 | Toshiba Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| JP2010231872A (ja) * | 2009-03-30 | 2010-10-14 | Toppan Printing Co Ltd | 不揮発性半導体メモリ装置 |
| JP2010238278A (ja) * | 2009-03-30 | 2010-10-21 | Toppan Printing Co Ltd | 不揮発性半導体メモリ装置 |
| JP2013157075A (ja) * | 2012-01-30 | 2013-08-15 | Freescale Semiconductor Inc | 不揮発性メモリセルのトンネル絶縁体を回復するための構造および方法 |
| JP2017068880A (ja) * | 2015-09-28 | 2017-04-06 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体メモリ |
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| JP3980874B2 (ja) * | 2001-11-30 | 2007-09-26 | スパンション エルエルシー | 半導体記憶装置及びその駆動方法 |
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| JP2007193862A (ja) | 2006-01-17 | 2007-08-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009266356A (ja) * | 2008-04-30 | 2009-11-12 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| JP4881401B2 (ja) * | 2009-03-23 | 2012-02-22 | 株式会社東芝 | Ｎａｎｄ型フラッシュメモリ |
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-
1996
- 1996-05-24 JP JP15309296A patent/JPH09320287A/ja active Pending
-
1997
- 1997-05-15 US US08/857,038 patent/US5930173A/en not_active Expired - Lifetime
- 1997-05-23 KR KR1019970020306A patent/KR100266521B1/ko not_active IP Right Cessation
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Also Published As
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|---|---|
| KR970076861A (ko) | 1997-12-12 |
| KR100266521B1 (ko) | 2000-09-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000711 |