JP2870260B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP2870260B2 JP2870260B2 JP27719091A JP27719091A JP2870260B2 JP 2870260 B2 JP2870260 B2 JP 2870260B2 JP 27719091 A JP27719091 A JP 27719091A JP 27719091 A JP27719091 A JP 27719091A JP 2870260 B2 JP2870260 B2 JP 2870260B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- voltage
- gate voltage
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 64
- 238000012790 confirmation Methods 0.000 claims description 42
- 230000005669 field effect Effects 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 7
- 238000007689 inspection Methods 0.000 claims description 6
- 239000002784 hot electron Substances 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 42
- 238000010586 diagram Methods 0.000 description 9
- 239000000872 buffer Substances 0.000 description 8
- 101000851627 Homo sapiens Transmembrane channel-like protein 6 Proteins 0.000 description 7
- 102100036810 Transmembrane channel-like protein 6 Human genes 0.000 description 7
- GXHVDDBBWDCOTF-UHFFFAOYSA-N ever-1 Natural products CCC(C)C(=O)OC1C(CC(C)C23OC(C)(C)C(CC(OC(=O)c4cccnc4)C12COC(=O)C)C3OC(=O)C)OC(=O)C GXHVDDBBWDCOTF-UHFFFAOYSA-N 0.000 description 7
- 101000851515 Homo sapiens Transmembrane channel-like protein 8 Proteins 0.000 description 6
- 102100036770 Transmembrane channel-like protein 8 Human genes 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装
置、詳しくは電気的に一括消去可能でプログラム可能な
不揮発性半導体記憶装置（フラッシュＥＥＰＲＯＭ）に
関する。
置、詳しくは電気的に一括消去可能でプログラム可能な
不揮発性半導体記憶装置（フラッシュＥＥＰＲＯＭ）に
関する。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置は、複数
のメモリセルを行列状に配置したメモリセルアレイを有
しており、それぞれのメモリセルは、フローティングゲ
ートを備えた電界効果型トランジスタ（以下、ＦＡＭＯ
Ｓという）により構成されている。メモロセルアレイの
各行にはワード線が配設されており、これらのワード線
のいずれかが、行アドレスデコーダにより選択的に活性
化される。さらに、メモリセルアレイの各列には、デジ
ット線が配設されており、これらのデジット線のいずれ
かが、列アドレスデコーダにより活性化される。行アド
レスデコーダと、列アドレスデコーダとにより、いずれ
かのセモリセルが選択される。デジット線にはセンス回
路が接続されており、選択されたメモリセルのオン、ま
たは、オフの状態が検出される。
のメモリセルを行列状に配置したメモリセルアレイを有
しており、それぞれのメモリセルは、フローティングゲ
ートを備えた電界効果型トランジスタ（以下、ＦＡＭＯ
Ｓという）により構成されている。メモロセルアレイの
各行にはワード線が配設されており、これらのワード線
のいずれかが、行アドレスデコーダにより選択的に活性
化される。さらに、メモリセルアレイの各列には、デジ
ット線が配設されており、これらのデジット線のいずれ
かが、列アドレスデコーダにより活性化される。行アド
レスデコーダと、列アドレスデコーダとにより、いずれ
かのセモリセルが選択される。デジット線にはセンス回
路が接続されており、選択されたメモリセルのオン、ま
たは、オフの状態が検出される。
【０００３】この不揮発性半導体記憶装置の消去動作に
おいては、全てのメモリセルに対して同時に消去動作が
なされる。まず、それぞれのメモリセルを構成するＦＡ
ＭＯＳのソース電位を、一定時間の間、高電圧に切り換
える。それぞれのＦＡＭＯＳのソースに高電圧が印加さ
れると、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング
現象により、フローティングゲートに蓄積された電子が
引き抜かれ、ＦＡＭＯＳの閾値電圧が低下する。このよ
うにして、消去動作が行われる。なお、書き込み動作
は、フローティングゲートに電子を注入し、閾値電圧を
上昇させることにより行われる。
おいては、全てのメモリセルに対して同時に消去動作が
なされる。まず、それぞれのメモリセルを構成するＦＡ
ＭＯＳのソース電位を、一定時間の間、高電圧に切り換
える。それぞれのＦＡＭＯＳのソースに高電圧が印加さ
れると、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング
現象により、フローティングゲートに蓄積された電子が
引き抜かれ、ＦＡＭＯＳの閾値電圧が低下する。このよ
うにして、消去動作が行われる。なお、書き込み動作
は、フローティングゲートに電子を注入し、閾値電圧を
上昇させることにより行われる。
【０００４】しかしながら、上記消去動作を過度に行う
と、ＦＡＭＯＳの閾値電圧は負の電圧になってしまい、
該ＦＡＭＯＳはデプレッション型になってしまう。デプ
レッション型になったＦＡＭＯＳを有するメモリセル
は、該ＦＡＭＯＳのゲートにロウレベル（例えばＧＮＤ
電位）が印加されたとしても、閾値電圧は負であること
からオン状態となってしまう。すなわち、選択されない
にも拘らず、デプレッション型になったＦＡＭＯＳは常
にオンとなり、さらに、該ＦＡＭＯＳが接続されたデジ
ット線もまた常にオンとなる。したがって、このデジッ
ト線に接続された他のメモリセルを活性化し、該メモリ
セルの状態を読みだそうとしても、該デジット線は常に
オン状態であるため、該メモリセルの状態を読み出すの
は不可能となる。
と、ＦＡＭＯＳの閾値電圧は負の電圧になってしまい、
該ＦＡＭＯＳはデプレッション型になってしまう。デプ
レッション型になったＦＡＭＯＳを有するメモリセル
は、該ＦＡＭＯＳのゲートにロウレベル（例えばＧＮＤ
電位）が印加されたとしても、閾値電圧は負であること
からオン状態となってしまう。すなわち、選択されない
にも拘らず、デプレッション型になったＦＡＭＯＳは常
にオンとなり、さらに、該ＦＡＭＯＳが接続されたデジ
ット線もまた常にオンとなる。したがって、このデジッ
ト線に接続された他のメモリセルを活性化し、該メモリ
セルの状態を読みだそうとしても、該デジット線は常に
オン状態であるため、該メモリセルの状態を読み出すの
は不可能となる。
【０００５】そこで、従来の不揮発性半導体記憶装置に
おいては、メモリセルアレイに対して短時間の消去動作
毎にＦＡＭＯＳの閾値電圧を確認しながら、ＦＡＭＯＳ
がデプレッション型にならないように消去動作を行って
いる。このような消去動作を行う不揮発性半導体記憶装
置として、例えば、次の２種類の不揮発性半導体記憶装
置が案出されている。第１の不揮発性半導体記憶装置
は、ＩＥＥＥＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴ
ＡＴＥ ＣＩＲＣＵＩＴＳ 、Ｖｏｌ２４ＮＯ５ ＯＣ
ＴＯＢＥＲ １９８９ Ｐ１２５９〜１２６４ ”Ａ
９０ｎｓＯｎｅ−ＭＩｌｌｉｏｎ Ｅｒａｓｅ／Ｐｒｏ
ｇｕｒａｍ Ｃｙｃｌｅ １−Ｍｂｉｔ Ｆｌａｓｈ
ｍｅｍｏｒｙ”に示されるように、不揮発性半導体記憶
装置外部からの制御により、前述の消去動作を行うもの
である。第２の不揮発性半導体記憶装置は、Ｓｙｍｍｐ
ＶＬＳＩ Ｃｉｒｃ．ＤＩＧ．Ｔｅｃｈ．ｐｏｐｅｒ
ｓ、Ｐ９９〜１００ ”Ａ ＮＯＶＥＬ ＡＵＴＯＭＡ
ＴＩＣ ＥＲＡＳＥＴＥＣＨＮＩＱＵＥ ＵＳＩＮＧ
ＩＮＴＥＲＮＡＬ ＶＯＬＴＡＧＥ ＧＥＮＥＲＡＴＯ
Ｒ ＦＯＲ １ＭＢＩＴ ＦＬＡＳＨ ＥＥＰＲＯＭ”
にて示されように、不揮発性半導体記憶装置内部にて、
消去動作の制御を行うものである。以下に、それぞれの
従来の不揮発性半導体記憶装置を図９、および、図１０
のフローチャートを参照しながら説明する。
おいては、メモリセルアレイに対して短時間の消去動作
毎にＦＡＭＯＳの閾値電圧を確認しながら、ＦＡＭＯＳ
がデプレッション型にならないように消去動作を行って
いる。このような消去動作を行う不揮発性半導体記憶装
置として、例えば、次の２種類の不揮発性半導体記憶装
置が案出されている。第１の不揮発性半導体記憶装置
は、ＩＥＥＥＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴ
ＡＴＥ ＣＩＲＣＵＩＴＳ 、Ｖｏｌ２４ＮＯ５ ＯＣ
ＴＯＢＥＲ １９８９ Ｐ１２５９〜１２６４ ”Ａ
９０ｎｓＯｎｅ−ＭＩｌｌｉｏｎ Ｅｒａｓｅ／Ｐｒｏ
ｇｕｒａｍ Ｃｙｃｌｅ １−Ｍｂｉｔ Ｆｌａｓｈ
ｍｅｍｏｒｙ”に示されるように、不揮発性半導体記憶
装置外部からの制御により、前述の消去動作を行うもの
である。第２の不揮発性半導体記憶装置は、Ｓｙｍｍｐ
ＶＬＳＩ Ｃｉｒｃ．ＤＩＧ．Ｔｅｃｈ．ｐｏｐｅｒ
ｓ、Ｐ９９〜１００ ”Ａ ＮＯＶＥＬ ＡＵＴＯＭＡ
ＴＩＣ ＥＲＡＳＥＴＥＣＨＮＩＱＵＥ ＵＳＩＮＧ
ＩＮＴＥＲＮＡＬ ＶＯＬＴＡＧＥ ＧＥＮＥＲＡＴＯ
Ｒ ＦＯＲ １ＭＢＩＴ ＦＬＡＳＨ ＥＥＰＲＯＭ”
にて示されように、不揮発性半導体記憶装置内部にて、
消去動作の制御を行うものである。以下に、それぞれの
従来の不揮発性半導体記憶装置を図９、および、図１０
のフローチャートを参照しながら説明する。
【０００６】図９は、従来の第１の不揮発性半導体記憶
装置の動作を示すフローチャートである。この不揮発性
半導体記憶装置によれば、まず、全てのメモリセル群
に、外部から”００Ｈ”を書き込む（Ｓ９０１）。すな
わち、それぞれのＦＡＭＯＳのフローティングゲートに
電子を注入し、これらのＦＡＭＯＳの閾値電圧を上昇さ
せてると、全てのメモリセル群は書き込み状態になる。
装置の動作を示すフローチャートである。この不揮発性
半導体記憶装置によれば、まず、全てのメモリセル群
に、外部から”００Ｈ”を書き込む（Ｓ９０１）。すな
わち、それぞれのＦＡＭＯＳのフローティングゲートに
電子を注入し、これらのＦＡＭＯＳの閾値電圧を上昇さ
せてると、全てのメモリセル群は書き込み状態になる。
【０００７】次に、外部から消去コマンド（Ｓ９０２）
と消去確認コマンド（Ｓ９０３）を不揮発性半導体記憶
装置に与え（Ｓ９０２）、ＦＡＭＯＳは、完全な消去に
必要な時間より十分短い時間間隔供給される制御電圧に
応答してフローティングゲートから一部の電子を抜き出
し、該不揮発性半導体記憶装置を消去状態に移行させ始
める。消去動作は、全てのメモリセルに対して同時に実
行され、１０ｍｓｅｃ経過後（Ｓ９０４）、消去検査コ
マンド（Ｓ９０５）を該不揮発性半導体記憶装置に与え
る。アドレス信号を先頭アドレスに設定し、アドレス信
号により示されるメモリセル群のデータを読み出し（Ｓ
９０６）、読み出されたデータが”ＦＦH”であるかど
うかを判断することでメモリセルが消去状態であるかど
うかを確認する（Ｓ９０７）。該メモリセルが十分な消
去状態となっておらず、ＦＡＭＯＳの閾値電圧が低下し
ていないために読み出されたデータが”ＦＦH”でない
場合（Ｓ９０７でＮＯ）には、Ｓ９０２に戻り、Ｓ９０
２〜Ｓ９０６を実行し、再度、メモリセルに対して消去
動作を行う。
と消去確認コマンド（Ｓ９０３）を不揮発性半導体記憶
装置に与え（Ｓ９０２）、ＦＡＭＯＳは、完全な消去に
必要な時間より十分短い時間間隔供給される制御電圧に
応答してフローティングゲートから一部の電子を抜き出
し、該不揮発性半導体記憶装置を消去状態に移行させ始
める。消去動作は、全てのメモリセルに対して同時に実
行され、１０ｍｓｅｃ経過後（Ｓ９０４）、消去検査コ
マンド（Ｓ９０５）を該不揮発性半導体記憶装置に与え
る。アドレス信号を先頭アドレスに設定し、アドレス信
号により示されるメモリセル群のデータを読み出し（Ｓ
９０６）、読み出されたデータが”ＦＦH”であるかど
うかを判断することでメモリセルが消去状態であるかど
うかを確認する（Ｓ９０７）。該メモリセルが十分な消
去状態となっておらず、ＦＡＭＯＳの閾値電圧が低下し
ていないために読み出されたデータが”ＦＦH”でない
場合（Ｓ９０７でＮＯ）には、Ｓ９０２に戻り、Ｓ９０
２〜Ｓ９０６を実行し、再度、メモリセルに対して消去
動作を行う。
【０００８】一方、該メモリセルが消去状態となり、Ｆ
ＡＭＯＳの閾値電圧が低下したために読み出されたデー
タが”ＦＦH”である場合（Ｓ９０７でＹＥＳ）には、
続いて、アドレス信号が最終アドレスであるかどうかを
判断する（Ｓ９０８）。このとき、アドレス信号は先頭
アドレスに設定されているので、ステップＳ９０８の判
断の結果はＮＯとなり、アドレス信号をインクリメント
した後（Ｓ９０９）、ステップＳ９０５に戻る。アドレ
ス信号が最終アドレスに達するまでアドレスを歩進させ
つつ、Ｓ９０２〜Ｓ９０９を実行し、全てのメモリセル
が消去状態であるかどうかを判断する。このようにし
て、全てのメモリセル群が消去状態であると判断され、
アドレス信号が最終アドレスに達するとＳ９０８の判断
結果がＹＥＳとなるので、外部から読み出しコマンドを
与えた後（Ｓ９１０）、消去／検査動作がすべて終了す
る。
ＡＭＯＳの閾値電圧が低下したために読み出されたデー
タが”ＦＦH”である場合（Ｓ９０７でＹＥＳ）には、
続いて、アドレス信号が最終アドレスであるかどうかを
判断する（Ｓ９０８）。このとき、アドレス信号は先頭
アドレスに設定されているので、ステップＳ９０８の判
断の結果はＮＯとなり、アドレス信号をインクリメント
した後（Ｓ９０９）、ステップＳ９０５に戻る。アドレ
ス信号が最終アドレスに達するまでアドレスを歩進させ
つつ、Ｓ９０２〜Ｓ９０９を実行し、全てのメモリセル
が消去状態であるかどうかを判断する。このようにし
て、全てのメモリセル群が消去状態であると判断され、
アドレス信号が最終アドレスに達するとＳ９０８の判断
結果がＹＥＳとなるので、外部から読み出しコマンドを
与えた後（Ｓ９１０）、消去／検査動作がすべて終了す
る。
【０００９】続いて、従来の第２の不揮発性半導体記憶
装置の動作を図１０のフローチャートを参照しながら説
明する。この不揮発性半導体記憶装置は、外部から自動
消去コマンドを与えられると（Ｓ１０１）、該不揮発性
半導体記憶装置内部で、ステップＳ１０２〜Ｓ１１０の
消去、及び、消去確認動作を自動的に実行するものであ
る。すなわち、外部から自動消去コマンドを与えると
（Ｓ１０１）、該不揮発性半導体記憶装置内部において
消去動作中であることを示すステイタスを発生し、同時
に、先頭アドレスで示されるメモリセルに”００H”を
書き込む（Ｓ１０２）。現在のアドレスが最終アドレス
か否かを判断しつつ（Ｓ１０３）、アドレス信号をイン
クリメントしながら（Ｓ１０４）全てのメモリセルに対
して”００H”を書き込む。全てのメモリセルに”００
Ｈ”を書き込み、アドレスが最終アドレスに達すると
（Ｓ１０３でＹＥＳ）、次に、同時に全てのメモリセル
に対して短時間の間、消去動作を行う。（Ｓ１０５）。
装置の動作を図１０のフローチャートを参照しながら説
明する。この不揮発性半導体記憶装置は、外部から自動
消去コマンドを与えられると（Ｓ１０１）、該不揮発性
半導体記憶装置内部で、ステップＳ１０２〜Ｓ１１０の
消去、及び、消去確認動作を自動的に実行するものであ
る。すなわち、外部から自動消去コマンドを与えると
（Ｓ１０１）、該不揮発性半導体記憶装置内部において
消去動作中であることを示すステイタスを発生し、同時
に、先頭アドレスで示されるメモリセルに”００H”を
書き込む（Ｓ１０２）。現在のアドレスが最終アドレス
か否かを判断しつつ（Ｓ１０３）、アドレス信号をイン
クリメントしながら（Ｓ１０４）全てのメモリセルに対
して”００H”を書き込む。全てのメモリセルに”００
Ｈ”を書き込み、アドレスが最終アドレスに達すると
（Ｓ１０３でＹＥＳ）、次に、同時に全てのメモリセル
に対して短時間の間、消去動作を行う。（Ｓ１０５）。
【００１０】全てのメモリセルに対して同時に短時間の
消去動作を行った後（Ｓ１０５）、アドレス信号を先頭
アドレスに設定し、先頭アドレスにて示されるメモリセ
ルの消去状態の確認を行う（Ｓ１０６）。この消去確認
は、例えば、内部電源電圧を通常の５Ｖから３．２Ｖに
自動的に設定し、該メモリセルを構成するＦＡＭＯＳの
ゲートに３．４Ｖの電圧を印加したときに、オン状態に
なるかどうかを確認することにより行われる。ＦＡＭＯ
Ｓの閾値電圧が低下していないために該ＦＡＭＯＳがオ
フ状態となり、該メモリセルが消去状態でないと確認さ
れた場合には（Ｓ１０６でＮＯ）、Ｓ１０５に戻り、再
度、全てのメモリセルに対して消去動作を繰り返す。
消去動作を行った後（Ｓ１０５）、アドレス信号を先頭
アドレスに設定し、先頭アドレスにて示されるメモリセ
ルの消去状態の確認を行う（Ｓ１０６）。この消去確認
は、例えば、内部電源電圧を通常の５Ｖから３．２Ｖに
自動的に設定し、該メモリセルを構成するＦＡＭＯＳの
ゲートに３．４Ｖの電圧を印加したときに、オン状態に
なるかどうかを確認することにより行われる。ＦＡＭＯ
Ｓの閾値電圧が低下していないために該ＦＡＭＯＳがオ
フ状態となり、該メモリセルが消去状態でないと確認さ
れた場合には（Ｓ１０６でＮＯ）、Ｓ１０５に戻り、再
度、全てのメモリセルに対して消去動作を繰り返す。
【００１１】先頭アドレスで示されるメモリセルが消去
状態であると確認された場合には（Ｓ１０６でＹＥ
Ｓ）、次のステップに進み、現在のアドレス信号の値が
最終アドレスに達したかどうかを判断する（Ｓ１０
７）。このとき、アドレス信号の値は先頭アドレスに設
定されているため、Ｓ１０７の判断の結果は、ＮＯとな
り、ステップＳ１０８に進む。ステップＳ１０８におい
て、アドレス信号の値をインクリメントし、消去確認を
行う（Ｓ１０６）。全てのメモリセルが消去状態である
と確認され、アドレス信号の値が最終アドレスに達する
と（Ｓ１０７でＹＥＳ）、消去動作が終了したことを示
すステイタス信号を発生させる（Ｓ１０９）。さらに、
消去動作中であることを示すステイタス信号を解除（Ｓ
１０９）し、消去動作が終了する。しかしながら、いず
れかのアドレス指定されたメモリセル群がＳ１０６で未
だ消去状態でないと判断されると、Ｓ１０５に戻り、再
び消去が繰り返される。
状態であると確認された場合には（Ｓ１０６でＹＥ
Ｓ）、次のステップに進み、現在のアドレス信号の値が
最終アドレスに達したかどうかを判断する（Ｓ１０
７）。このとき、アドレス信号の値は先頭アドレスに設
定されているため、Ｓ１０７の判断の結果は、ＮＯとな
り、ステップＳ１０８に進む。ステップＳ１０８におい
て、アドレス信号の値をインクリメントし、消去確認を
行う（Ｓ１０６）。全てのメモリセルが消去状態である
と確認され、アドレス信号の値が最終アドレスに達する
と（Ｓ１０７でＹＥＳ）、消去動作が終了したことを示
すステイタス信号を発生させる（Ｓ１０９）。さらに、
消去動作中であることを示すステイタス信号を解除（Ｓ
１０９）し、消去動作が終了する。しかしながら、いず
れかのアドレス指定されたメモリセル群がＳ１０６で未
だ消去状態でないと判断されると、Ｓ１０５に戻り、再
び消去が繰り返される。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置にあっては、全てのメモリセル
に対して短時間の消去動作を繰り返しつつメモリセル群
から読み出されたデータが論理レベルにおいて反転して
いるか否かを判断しているに過ぎないので、データは反
転しているもののＦＡＭＯＳの閾値は負電圧領域に移行
しており、デプレッション型になるという過剰消去状態
が発生していることがあった。かかる、過消去状態は単
に論理レベルの反転のみでは検出できず、不揮発性半導
体記憶装置から読み出されるデータの信頼性が低いとい
う問題があった。
不揮発性半導体記憶装置にあっては、全てのメモリセル
に対して短時間の消去動作を繰り返しつつメモリセル群
から読み出されたデータが論理レベルにおいて反転して
いるか否かを判断しているに過ぎないので、データは反
転しているもののＦＡＭＯＳの閾値は負電圧領域に移行
しており、デプレッション型になるという過剰消去状態
が発生していることがあった。かかる、過消去状態は単
に論理レベルの反転のみでは検出できず、不揮発性半導
体記憶装置から読み出されるデータの信頼性が低いとい
う問題があった。
【００１３】
【発明の目的】そこで、本発明は不揮発性半導体記憶装
置において、メモリセルが過剰消去状態となることを防
止することをその目的としている。
置において、メモリセルが過剰消去状態となることを防
止することをその目的としている。
【００１４】
【課題を解決するための手段】請求項１に記載された発
明に係る不揮発性半導体記憶装置は、フローティングゲ
ート型電界効果トランジスタを備えたメモリセルを有す
る不揮発性半導体記憶装置において、第１のゲート電圧
と、該第１のゲート電圧よりも低い第２のゲート電圧と
を発生させるゲート電圧発生回路と、上記フローティン
グゲート型電界効果トランジスタの閾値電圧を、上記第
１のゲート電圧および上記第２のゲート電圧と比較する
比較動作を実行し、該閾値電圧が上記第１のゲート電圧
以下、かつ、上記第２のゲート電圧以上である場合にの
み、該フローティングゲート型電界効果トランジスタを
備えたメモリセルが適正消去状態であると判断して確認
信号を出力する検査回路を備え、該検査回路が該フロー
ティングゲート型電界効果トランジスタの閾値電圧を上
記第２のゲート電圧よりも低いと判断したとき、閾値電
圧が上記第２のゲート電圧よりも低いと判断されたフロ
ーティングゲート型電界効果トランジスタのみに対して
チャンネルホットエレクトロン注入による書込み動作を
行い、低下しすぎた上記閾値電圧を上昇させることを特
徴とする。
明に係る不揮発性半導体記憶装置は、フローティングゲ
ート型電界効果トランジスタを備えたメモリセルを有す
る不揮発性半導体記憶装置において、第１のゲート電圧
と、該第１のゲート電圧よりも低い第２のゲート電圧と
を発生させるゲート電圧発生回路と、上記フローティン
グゲート型電界効果トランジスタの閾値電圧を、上記第
１のゲート電圧および上記第２のゲート電圧と比較する
比較動作を実行し、該閾値電圧が上記第１のゲート電圧
以下、かつ、上記第２のゲート電圧以上である場合にの
み、該フローティングゲート型電界効果トランジスタを
備えたメモリセルが適正消去状態であると判断して確認
信号を出力する検査回路を備え、該検査回路が該フロー
ティングゲート型電界効果トランジスタの閾値電圧を上
記第２のゲート電圧よりも低いと判断したとき、閾値電
圧が上記第２のゲート電圧よりも低いと判断されたフロ
ーティングゲート型電界効果トランジスタのみに対して
チャンネルホットエレクトロン注入による書込み動作を
行い、低下しすぎた上記閾値電圧を上昇させることを特
徴とする。
【００１５】請求項２記載の発明に係る不揮発性半導体
記憶装置は、上記検査回路は、上記メモリセルに対する
一定時間の消去動作終了毎に、上記比較動作を行い、該
メモリセルを構成するフローティングゲート型電界効果
トランジスタの閾値電圧が上記第１のゲート電圧以下、
かつ、上記第２のゲート電圧以上である場合にのみ、該
フローティングゲート型電界効果トランジスタを備えた
メモリセルが適正消去状態であると判断し、確認信号を
出力する請求項１記載の不揮発性半導体記憶装置であ
る。
記憶装置は、上記検査回路は、上記メモリセルに対する
一定時間の消去動作終了毎に、上記比較動作を行い、該
メモリセルを構成するフローティングゲート型電界効果
トランジスタの閾値電圧が上記第１のゲート電圧以下、
かつ、上記第２のゲート電圧以上である場合にのみ、該
フローティングゲート型電界効果トランジスタを備えた
メモリセルが適正消去状態であると判断し、確認信号を
出力する請求項１記載の不揮発性半導体記憶装置であ
る。
【００１６】請求項３記載の発明に係る不揮発性半導体
記憶装置は、上記メモリセルに対する一定時間の消去動
作終了毎に上記比較動作を複数回繰り返し、該複数回の
比較動作の結果がいずれも適正消去状態ではないことを
示していると、上記検査回路は消去不良信号を出力する
請求項２記載の不揮発性半導体記憶装置であるＹ。
記憶装置は、上記メモリセルに対する一定時間の消去動
作終了毎に上記比較動作を複数回繰り返し、該複数回の
比較動作の結果がいずれも適正消去状態ではないことを
示していると、上記検査回路は消去不良信号を出力する
請求項２記載の不揮発性半導体記憶装置であるＹ。
【００１７】
【作用】請求項１記載の発明に係る不揮発性半導体記憶
装置において、メモリセルに対して消去動作を行う。ゲ
ート電圧発生回路は、第１のゲート電圧と、第２のゲー
ト電圧とを発生させる。制御回路は、上記メモリセルを
構成するフローティングゲート型電界効果トランジスタ
のゲートに、上記第１のゲート電圧および上記第２のゲ
ート電圧を順次印加する。上記第１のゲート電圧を該フ
ローティングゲート型電界効果トランジスタに印加した
場合に、該フローティングゲート型電界効果トランジス
タがオン状態となるかどうかを調べることにより、該フ
ローティングゲート型電界効果トランジスタの閾値電圧
と、上記第１のゲート電圧との大小を制御回路は比較す
る。同様に、該フローティングゲート型電界効果トラン
ジスタの閾値電圧と上記第２のゲート電圧との大小を比
較し過消去状態の発生の有無を判断する。これらの比較
結果に基づき、制御回路は、該閾値電圧が、上記第１の
ゲート電圧以下、かつ、上記第２のゲート電圧以上であ
るかどうかを判断する。さらに、この判断結果に基づ
き、該閾値電圧が上記第１のゲート電圧以下（すなわ
ち、論理レベルの判断が可能な閾値）、かつ、上記第２
のゲート電圧以上（すなわち、過消去を示す閾値ではな
い）である場合にのみ、該フローティングゲート型電界
効果トランジスタを備えたメモリセルが適正消去状態で
あると判断し、確認信号を出力する。
装置において、メモリセルに対して消去動作を行う。ゲ
ート電圧発生回路は、第１のゲート電圧と、第２のゲー
ト電圧とを発生させる。制御回路は、上記メモリセルを
構成するフローティングゲート型電界効果トランジスタ
のゲートに、上記第１のゲート電圧および上記第２のゲ
ート電圧を順次印加する。上記第１のゲート電圧を該フ
ローティングゲート型電界効果トランジスタに印加した
場合に、該フローティングゲート型電界効果トランジス
タがオン状態となるかどうかを調べることにより、該フ
ローティングゲート型電界効果トランジスタの閾値電圧
と、上記第１のゲート電圧との大小を制御回路は比較す
る。同様に、該フローティングゲート型電界効果トラン
ジスタの閾値電圧と上記第２のゲート電圧との大小を比
較し過消去状態の発生の有無を判断する。これらの比較
結果に基づき、制御回路は、該閾値電圧が、上記第１の
ゲート電圧以下、かつ、上記第２のゲート電圧以上であ
るかどうかを判断する。さらに、この判断結果に基づ
き、該閾値電圧が上記第１のゲート電圧以下（すなわ
ち、論理レベルの判断が可能な閾値）、かつ、上記第２
のゲート電圧以上（すなわち、過消去を示す閾値ではな
い）である場合にのみ、該フローティングゲート型電界
効果トランジスタを備えたメモリセルが適正消去状態で
あると判断し、確認信号を出力する。
【００１８】上記認信号が出力された場合には、上記メ
モリセルは論理レベルの判別可能で過消去状態ではない
と判断できる。このため、上記消去確認信号が出力され
るまで、上記メモリセルに対して消去動作を実行するこ
とにより、該メモリセルが過剰消去状態になるのを防止
することができる。
モリセルは論理レベルの判別可能で過消去状態ではない
と判断できる。このため、上記消去確認信号が出力され
るまで、上記メモリセルに対して消去動作を実行するこ
とにより、該メモリセルが過剰消去状態になるのを防止
することができる。
【００１９】請求項２記載の発明に係る不揮発性半導体
記憶装置は、上記メモリセルに対して、一定時間毎に消
去動作を行う。この消去動作毎に、該メモリセルが過剰
消去状態になっていないかどうかを確認することによ
り、消去動作において、該メモリセルが過剰消去状態に
なるのを防止することができる。
記憶装置は、上記メモリセルに対して、一定時間毎に消
去動作を行う。この消去動作毎に、該メモリセルが過剰
消去状態になっていないかどうかを確認することによ
り、消去動作において、該メモリセルが過剰消去状態に
なるのを防止することができる。
【００２０】請求項３記載の発明に係る不揮発性半導体
記憶装置は、請求項２記載の制御回路は、上記メモリセ
ルに対する一定時間の消去動作毎に上記比較動作を行
い、該比較動作の結果、所定回数以上、該メモリセルが
消去状態でないと判断されると、消去不良信号を出力す
る。このため、メモリセル等の異常による消去不良を検
出することができる。
記憶装置は、請求項２記載の制御回路は、上記メモリセ
ルに対する一定時間の消去動作毎に上記比較動作を行
い、該比較動作の結果、所定回数以上、該メモリセルが
消去状態でないと判断されると、消去不良信号を出力す
る。このため、メモリセル等の異常による消去不良を検
出することができる。
【００２１】
【実施例】以下に、本発明の実施例を図面を参照しなが
ら説明する。
ら説明する。
【００２２】図１は、本発明の第１実施例に係る不揮発
性半導体記憶装置を示すブロック図である。メモリセル
アレイ１１４は、ｍ行ｎ列のマトリクス状に配列された
ｍ×ｎ個のメモリセルを有して構成されている。それぞ
れのメモリセルは、電気的消去、および、読み書き可能
であり、ＦＡＭＯＳ構造である。メモリセルアレイ１１
４の各行のＦＡＭＯＳの制御ゲートは、ワード線Ｗ１〜
Ｗｍに接続されている。これらのワード線Ｗ１〜Ｗｍの
いずれかが、アドレスバッファ１０５を介して入力され
たアドレス信号により、選択的に活性化される。メモリ
セルアレイ１１４の各列には、デジット線（図示されて
いない）が設けられており、各列のＦＡＭＯＳのドレイ
ンにそれぞれ接続されている。これらのデジット線は、
列選択回路１１３に接続されている。アドレス信号に対
応して、列デコーダ１１０は選択回路１１３に接続され
たデジット線のいずれかを選択的に活性化させる。した
がって、列デコーダ１１０と行デコーダ１１２により、
メモリセルアレイ１１４のうちのいずれかのメモリセル
が選択される。
性半導体記憶装置を示すブロック図である。メモリセル
アレイ１１４は、ｍ行ｎ列のマトリクス状に配列された
ｍ×ｎ個のメモリセルを有して構成されている。それぞ
れのメモリセルは、電気的消去、および、読み書き可能
であり、ＦＡＭＯＳ構造である。メモリセルアレイ１１
４の各行のＦＡＭＯＳの制御ゲートは、ワード線Ｗ１〜
Ｗｍに接続されている。これらのワード線Ｗ１〜Ｗｍの
いずれかが、アドレスバッファ１０５を介して入力され
たアドレス信号により、選択的に活性化される。メモリ
セルアレイ１１４の各列には、デジット線（図示されて
いない）が設けられており、各列のＦＡＭＯＳのドレイ
ンにそれぞれ接続されている。これらのデジット線は、
列選択回路１１３に接続されている。アドレス信号に対
応して、列デコーダ１１０は選択回路１１３に接続され
たデジット線のいずれかを選択的に活性化させる。した
がって、列デコーダ１１０と行デコーダ１１２により、
メモリセルアレイ１１４のうちのいずれかのメモリセル
が選択される。
【００２３】センス回路１０８は差動増幅器よりなり、
デジット線に接続されたメモリセルがオン、または、オ
フ状態であるかを検出するものである。センス回路１０
８から出力された出力データは、データ入出力バッファ
１０６を介して、不揮発性半導体記憶装置外部に出力さ
れる。
デジット線に接続されたメモリセルがオン、または、オ
フ状態であるかを検出するものである。センス回路１０
８から出力された出力データは、データ入出力バッファ
１０６を介して、不揮発性半導体記憶装置外部に出力さ
れる。
【００２４】制御回路１０１は、不揮発性半導体記憶装
置外部からのコマンドを受け、書き込み動作、消去動
作、および、読み出し動作を制御する回路である。入力
されたコマンドに対応して、消去電圧発生回路１０２、
書き込み電圧発生回路１０３、ゲート電圧発生回路１０
４、アドレスカウンタ１１１等を制御する機能を有して
いる。
置外部からのコマンドを受け、書き込み動作、消去動
作、および、読み出し動作を制御する回路である。入力
されたコマンドに対応して、消去電圧発生回路１０２、
書き込み電圧発生回路１０３、ゲート電圧発生回路１０
４、アドレスカウンタ１１１等を制御する機能を有して
いる。
【００２５】消去電圧発生回路１０２は、上記制御回路
１０１からの制御御信号を受け、メモリセルアレイ１１
４を構成する全てのＦＡＭＯＳのソースの電位を制御す
る回路である。消去動作時にはＦＡＭＯＳのソース電位
を約１２Ｖに設定し、消去動作時以外にはＦＡＭＯＳの
ソース電位をＧＮＤ電位に設定する。それぞれのＦＡＭ
ＯＳのソースに高電圧を印加し、コントロールゲートを
ハイレベルにすると、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ
トンネリング現象により、フローティングゲートに蓄
積された電子が引き抜かれ、ＦＡＭＯＳの閾値電圧が十
分に低下する。この状態が消去状態である。
１０１からの制御御信号を受け、メモリセルアレイ１１
４を構成する全てのＦＡＭＯＳのソースの電位を制御す
る回路である。消去動作時にはＦＡＭＯＳのソース電位
を約１２Ｖに設定し、消去動作時以外にはＦＡＭＯＳの
ソース電位をＧＮＤ電位に設定する。それぞれのＦＡＭ
ＯＳのソースに高電圧を印加し、コントロールゲートを
ハイレベルにすると、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ
トンネリング現象により、フローティングゲートに蓄
積された電子が引き抜かれ、ＦＡＭＯＳの閾値電圧が十
分に低下する。この状態が消去状態である。
【００２６】書き込み電圧発生回路１０３は、書き込み
動作時において、いずれかのデジット線の電位を、選択
的に高電圧（９Ｖ）にするとともに、ワード線ＷＷ１〜
Ｗｍのうちのいずれかを選択的に高電圧（１４Ｖ）に設
定する機能を有している。さらに、書き込み回路１０７
は、データ入出力バッファ１０６を介して入力されたデ
ータに従い、デジット線に高電圧（１４Ｖ）を印加させ
るかどうかを決定する回路である。デジット線を介して
ＦＯＭＯＳのドレインに高電圧（１４Ｖ）が印加される
と、ホットエレクトロンが発生し、このホットエレクト
ロンがフローティングゲートに注入され、閾値電圧が上
昇する。すなわち、該メモリセルは書き込み状態とな
る。
動作時において、いずれかのデジット線の電位を、選択
的に高電圧（９Ｖ）にするとともに、ワード線ＷＷ１〜
Ｗｍのうちのいずれかを選択的に高電圧（１４Ｖ）に設
定する機能を有している。さらに、書き込み回路１０７
は、データ入出力バッファ１０６を介して入力されたデ
ータに従い、デジット線に高電圧（１４Ｖ）を印加させ
るかどうかを決定する回路である。デジット線を介して
ＦＯＭＯＳのドレインに高電圧（１４Ｖ）が印加される
と、ホットエレクトロンが発生し、このホットエレクト
ロンがフローティングゲートに注入され、閾値電圧が上
昇する。すなわち、該メモリセルは書き込み状態とな
る。
【００２７】ゲート電圧発生回路１０４は、ワード線Ｗ
１〜Ｗｍを介してＦＡＭＯＳのゲートに印加するゲート
電圧を発生させる回路である。このゲート電圧発生回路
１０４は、メモリセルが消去状態であるかどうかを確認
する消去確認動作時には、第１のゲート電圧（約３．４
Ｖ）を発生させ、該メモリセルが過剰消去動作状態であ
るかどうかを確認する過剰消去確認動作時には、第２の
ゲート電圧（約１．０Ｖ）を発生させる。このように、
ＦＡＭＯＳに印加するゲート電圧を変更し、該ＦＡＭＯ
Ｓがオン状態となるかどうかを確認することにより、該
ＦＡＭＯＳの閾値電圧を調べることができる。この結
果、メモリセルが適正な消去状態であるかどうかが判断
される。なお、このゲート電圧発生回路１０４について
は、後で詳細に説明する。
１〜Ｗｍを介してＦＡＭＯＳのゲートに印加するゲート
電圧を発生させる回路である。このゲート電圧発生回路
１０４は、メモリセルが消去状態であるかどうかを確認
する消去確認動作時には、第１のゲート電圧（約３．４
Ｖ）を発生させ、該メモリセルが過剰消去動作状態であ
るかどうかを確認する過剰消去確認動作時には、第２の
ゲート電圧（約１．０Ｖ）を発生させる。このように、
ＦＡＭＯＳに印加するゲート電圧を変更し、該ＦＡＭＯ
Ｓがオン状態となるかどうかを確認することにより、該
ＦＡＭＯＳの閾値電圧を調べることができる。この結
果、メモリセルが適正な消去状態であるかどうかが判断
される。なお、このゲート電圧発生回路１０４について
は、後で詳細に説明する。
【００２８】データ比較回路１０９は、上記第１のゲー
ト電圧、または、上記第２のゲート電圧をＦＡＭＯＳ印
加したときに、センス回路１０８から出力されたデータ
に基づき、該ＦＡＭＳＯＳの閾値電圧と第１のゲート電
圧、および、第２のゲート電圧との比較を行う回路であ
る。
ト電圧、または、上記第２のゲート電圧をＦＡＭＯＳ印
加したときに、センス回路１０８から出力されたデータ
に基づき、該ＦＡＭＳＯＳの閾値電圧と第１のゲート電
圧、および、第２のゲート電圧との比較を行う回路であ
る。
【００２９】アドレスカウンタ１１１は、制御回路１０
１からの制御信号を受け、アドレス信号を自動的にイン
クリメントする回路である。メモリセルを順次アクセス
しながら、メモリセルが消去状態であるか、あるいは、
過剰消去状態になっていいないかをどうかを自動的に確
認する際に活性化する。なお、このアドレスカウンタ１
１１については、後で詳細に説明する。
１からの制御信号を受け、アドレス信号を自動的にイン
クリメントする回路である。メモリセルを順次アクセス
しながら、メモリセルが消去状態であるか、あるいは、
過剰消去状態になっていいないかをどうかを自動的に確
認する際に活性化する。なお、このアドレスカウンタ１
１１については、後で詳細に説明する。
【００３０】エラーフラグカウンタカウンタ１１５は、
それぞれのメモリセルが消去確認動作、および、過剰消
去確認動を行った回数をエラーフラグとして記憶するカ
ウンタである。このカウンタの値が一定値以上になる
と、制御回路１０１はメモリセルアレイがっ消去不良で
ある信号を出力する。
それぞれのメモリセルが消去確認動作、および、過剰消
去確認動を行った回数をエラーフラグとして記憶するカ
ウンタである。このカウンタの値が一定値以上になる
と、制御回路１０１はメモリセルアレイがっ消去不良で
ある信号を出力する。
【００３１】図２は、ゲート電圧発生回路１０４を示す
回路図である。
回路図である。
【００３２】このゲート電圧発生回路１０４は、制御回
路１０１から、制御信号ＰＶＥＲ、ＥＶＥＲ１、ＥＶＥ
Ｒ２を受け、これらの制御信号に従いゲート電圧を発生
させる回路である。制御信号ＰＶＥＲは書き込み確認動
作時に活性化レベルに移行し、制御信号ＥＶＥＲ１は消
去確認動作時に活性化レベルに移行し、制御信号ＥＶＥ
Ｒ２は過剰消去確認動作時に活性化レベルに移行する。
また、チップイネーブル信号ＣＥがロウレベルになる
と、本不揮発性半導体記憶装置が活性される。
路１０１から、制御信号ＰＶＥＲ、ＥＶＥＲ１、ＥＶＥ
Ｒ２を受け、これらの制御信号に従いゲート電圧を発生
させる回路である。制御信号ＰＶＥＲは書き込み確認動
作時に活性化レベルに移行し、制御信号ＥＶＥＲ１は消
去確認動作時に活性化レベルに移行し、制御信号ＥＶＥ
Ｒ２は過剰消去確認動作時に活性化レベルに移行する。
また、チップイネーブル信号ＣＥがロウレベルになる
と、本不揮発性半導体記憶装置が活性される。
【００３３】バッファ２０１〜２０４は、０〜５Ｖの振
幅を有する入力信号を、０〜Ｖｐｐ（例えば約１２Ｖ）
の振幅を有する出力信号に変換する回路である。それぞ
れの、バッファ２０１〜２０４は、インバータと、Ｐチ
ャンネル型電界効果トランジスタ（以下、ＰＦＥＴとい
う）と、Ｎチャンネル型電界効果トランジスタ（以下、
ＮＦＥＴという）とを有して構成されている。
幅を有する入力信号を、０〜Ｖｐｐ（例えば約１２Ｖ）
の振幅を有する出力信号に変換する回路である。それぞ
れの、バッファ２０１〜２０４は、インバータと、Ｐチ
ャンネル型電界効果トランジスタ（以下、ＰＦＥＴとい
う）と、Ｎチャンネル型電界効果トランジスタ（以下、
ＮＦＥＴという）とを有して構成されている。
【００３４】抵抗回路２００は、電源Ｖｐｐ（約１２
Ｖ）とＧＮＤとの間に複数の抵抗（約１２０個）を直列
に接続して構成されている。チップイネーブル信号ＣＥ
が活性化し、ロウレベルとなると、バッファ２０１から
の出力電圧もまたロウレベルとなり、ＰＦＥＴ２１０は
オンとなる。すると、抵抗回路２００に電源Ｖｐｐから
電流が流れ込み、節点Ｎ１〜Ｎ１２０にどれぞれ異なっ
た電圧が生じる。
Ｖ）とＧＮＤとの間に複数の抵抗（約１２０個）を直列
に接続して構成されている。チップイネーブル信号ＣＥ
が活性化し、ロウレベルとなると、バッファ２０１から
の出力電圧もまたロウレベルとなり、ＰＦＥＴ２１０は
オンとなる。すると、抵抗回路２００に電源Ｖｐｐから
電流が流れ込み、節点Ｎ１〜Ｎ１２０にどれぞれ異なっ
た電圧が生じる。
【００３５】制御信号ＰＶＥＲがハイレベルとなると、
ＮＦＥＴ２１１がオンとなり、節点Ｎ７６に生じた電圧
（７．６Ｖ）が節点２１６に出力される。同様に、制御
信号ＥＶＥＲ１がハイレベルとなると、３．４Ｖが出力
され、制御信号ＥＶＥＲ２がハイレベルとなると、１，
０Ｖが出力される。制御信号ＰＶＥＲ、ＥＶＥＲ１、Ｅ
ＶＥＲ２のうち、少なくともいずれかがハイレベルとな
ると、ＯＲゲート２０９は活性化し、低閾値電圧を有す
るＮＦＥＴ２１７はオフとなる。よって、制御信号ＰＶ
ＥＲ，ＥＶＥＲ１，ＥＶＥＲ２により決定される電圧が
出力端子２１５に出力される。すなわち、書き込み確認
動作時には、７．６Ｖのゲート電圧Ｖｘが出力され、消
去確認動作時には、３．４Ｖのゲート電圧Ｖｘが出力さ
れ、過剰消去確認動作時には、１．０Ｖのゲート電圧Ｖ
ｘが出力される。制御信号ＰＶＥＲ、ＥＶＥＲ１、ＥＶ
ＥＲ２の全てが、ロウレベルである場合には、ＮＦＥＴ
２１７ハオンとなり、ゲート電圧ＶｘはＶｃｃ（約５
Ｖ）に設定される。
ＮＦＥＴ２１１がオンとなり、節点Ｎ７６に生じた電圧
（７．６Ｖ）が節点２１６に出力される。同様に、制御
信号ＥＶＥＲ１がハイレベルとなると、３．４Ｖが出力
され、制御信号ＥＶＥＲ２がハイレベルとなると、１，
０Ｖが出力される。制御信号ＰＶＥＲ、ＥＶＥＲ１、Ｅ
ＶＥＲ２のうち、少なくともいずれかがハイレベルとな
ると、ＯＲゲート２０９は活性化し、低閾値電圧を有す
るＮＦＥＴ２１７はオフとなる。よって、制御信号ＰＶ
ＥＲ，ＥＶＥＲ１，ＥＶＥＲ２により決定される電圧が
出力端子２１５に出力される。すなわち、書き込み確認
動作時には、７．６Ｖのゲート電圧Ｖｘが出力され、消
去確認動作時には、３．４Ｖのゲート電圧Ｖｘが出力さ
れ、過剰消去確認動作時には、１．０Ｖのゲート電圧Ｖ
ｘが出力される。制御信号ＰＶＥＲ、ＥＶＥＲ１、ＥＶ
ＥＲ２の全てが、ロウレベルである場合には、ＮＦＥＴ
２１７ハオンとなり、ゲート電圧ＶｘはＶｃｃ（約５
Ｖ）に設定される。
【００３６】図３は、行デコーダ１１２の一部を示す回
路図である。
路図である。
【００３７】この行デコーダ１１２は、入力されたアド
レス信号に対応して、ワード線Ｗ１〜Ｗｍのうちのいず
れかを活性化させるとともに、ワード線Ｗ１〜Ｗｍの電
位を決定する回路である。アドレスバッファ１０５から
出力されたアドレス信号は、アドレス信号線を介して行
デコーダ１１２に入力される。アドレス信号は、ＮＡＮ
Ｄゲート３０１〜３０ｍにそれぞれ入力され、アドレス
信号に対応していずれかがのＮＡＮＤゲートが活性化す
る。例えば、ＮＡＮＤゲート３０１が活性化したとす
る。すると、ＮＡＮＤゲート３０１からは、ロウレベル
の信号が出力される。このとき、該不揮発性半導体記憶
装置が過剰消去確認動作中でなく、制御信号ＥＶＥＲ２
がロウレベルであれば、ＮＡＮＤゲート３１１のみが非
活性化し、ハイレベルの信号がＮＦＥＴ３２１を介して
インバータ３３１に入力される。
レス信号に対応して、ワード線Ｗ１〜Ｗｍのうちのいず
れかを活性化させるとともに、ワード線Ｗ１〜Ｗｍの電
位を決定する回路である。アドレスバッファ１０５から
出力されたアドレス信号は、アドレス信号線を介して行
デコーダ１１２に入力される。アドレス信号は、ＮＡＮ
Ｄゲート３０１〜３０ｍにそれぞれ入力され、アドレス
信号に対応していずれかがのＮＡＮＤゲートが活性化す
る。例えば、ＮＡＮＤゲート３０１が活性化したとす
る。すると、ＮＡＮＤゲート３０１からは、ロウレベル
の信号が出力される。このとき、該不揮発性半導体記憶
装置が過剰消去確認動作中でなく、制御信号ＥＶＥＲ２
がロウレベルであれば、ＮＡＮＤゲート３１１のみが非
活性化し、ハイレベルの信号がＮＦＥＴ３２１を介して
インバータ３３１に入力される。
【００３８】インバータ３３１からは、ロウレベルの信
号が出力され、このロウレベルの信号はさらに、インバ
ータ３４１に入力される。インバータ３４１〜３４ｍに
は、ゲート電圧発生回路１０４から出力されたゲート電
圧が電源として印加されている。よって、インバータ３
４１から、ゲート電圧Ｖｘに等しい電圧のハイレベルの
信号がワード線Ｗ１に出力される。したがって、ワード
線Ｗ１を介して、ゲート電圧ＶｘがＦＡＭＯＳ３５１等
のゲトートに印加される。ゲート電圧Ｖｘは、動作モー
ドに応じて１．０Ｖ、３．４Ｖ、５．０Ｖ、７．６Ｖの
いずれかの電圧が選択されるので、ＦＡＭＯＳ３５１等
にもこれらの電圧のうちのいずれかの電圧が印加され
る。
号が出力され、このロウレベルの信号はさらに、インバ
ータ３４１に入力される。インバータ３４１〜３４ｍに
は、ゲート電圧発生回路１０４から出力されたゲート電
圧が電源として印加されている。よって、インバータ３
４１から、ゲート電圧Ｖｘに等しい電圧のハイレベルの
信号がワード線Ｗ１に出力される。したがって、ワード
線Ｗ１を介して、ゲート電圧ＶｘがＦＡＭＯＳ３５１等
のゲトートに印加される。ゲート電圧Ｖｘは、動作モー
ドに応じて１．０Ｖ、３．４Ｖ、５．０Ｖ、７．６Ｖの
いずれかの電圧が選択されるので、ＦＡＭＯＳ３５１等
にもこれらの電圧のうちのいずれかの電圧が印加され
る。
【００３９】活性化していないワード線Ｗ２〜Ｗｍはロ
ウレベルとなっており、ＦＡＭＯＳ３５２〜３５ｍのゲ
ートの電圧はＧＮＤ電位と略等しくなる。また、該不揮
発性半導体記憶装置が過剰消去確認動作中の場合には、
制御信号ＥＶＥＲ２がハイレベルとなり、インバータ３
１１〜３１ｍは全て非活性化し、ハイレベルの信号を出
力する。したがって、インバータ３４１〜３４ｍの出力
端子はハイレベルとなる。ところで、過剰消去確認動作
中の場合には、ゲート電圧Ｖｘの電圧は３．４Ｖである
ため、インバータ３４１〜３４ｍに接続されたワード線
Ｗ１〜Ｗｍの電圧は３．４Ｖとなる。よって、全てのメ
モリセル３５１〜３５ｍ等のゲートに３．４Ｖのゲート
電圧Ｖｘが印加される。
ウレベルとなっており、ＦＡＭＯＳ３５２〜３５ｍのゲ
ートの電圧はＧＮＤ電位と略等しくなる。また、該不揮
発性半導体記憶装置が過剰消去確認動作中の場合には、
制御信号ＥＶＥＲ２がハイレベルとなり、インバータ３
１１〜３１ｍは全て非活性化し、ハイレベルの信号を出
力する。したがって、インバータ３４１〜３４ｍの出力
端子はハイレベルとなる。ところで、過剰消去確認動作
中の場合には、ゲート電圧Ｖｘの電圧は３．４Ｖである
ため、インバータ３４１〜３４ｍに接続されたワード線
Ｗ１〜Ｗｍの電圧は３．４Ｖとなる。よって、全てのメ
モリセル３５１〜３５ｍ等のゲートに３．４Ｖのゲート
電圧Ｖｘが印加される。
【００４０】図４はアドレスカウンタ１１１を示す回路
図である。
図である。
【００４１】このアドレスカウンタ１１１は、制御回路
１０１から出力されたクロックφをカウントして、カウ
ントしたデータをアドレス信号Ｑ０〜Ｑ１４としてアド
レスバッファ１０５に出力するものである。図４に示さ
れるように、このアドレスカウンタ１１１は、クロック
φを順次分周するフリップフロップ４００〜４１４と、
インバータ４１５と、これらのフリップフロップ４００
〜４１４のリセット端子Ｒを制御するためのＮＡＮＤゲ
ートＮＡＮＤゲート４１６、ＮＯＲゲート４１７、４１
８、インバータ４１９とを含んで構成されている。フリ
ップフロップ４００〜４１４は直列に接続されており、
フリップフロップ４００〜４１４からのアドレス信号Ｑ
０〜Ｑ１４は、それぞれ、次段のフリップフロップに入
力されている。
１０１から出力されたクロックφをカウントして、カウ
ントしたデータをアドレス信号Ｑ０〜Ｑ１４としてアド
レスバッファ１０５に出力するものである。図４に示さ
れるように、このアドレスカウンタ１１１は、クロック
φを順次分周するフリップフロップ４００〜４１４と、
インバータ４１５と、これらのフリップフロップ４００
〜４１４のリセット端子Ｒを制御するためのＮＡＮＤゲ
ートＮＡＮＤゲート４１６、ＮＯＲゲート４１７、４１
８、インバータ４１９とを含んで構成されている。フリ
ップフロップ４００〜４１４は直列に接続されており、
フリップフロップ４００〜４１４からのアドレス信号Ｑ
０〜Ｑ１４は、それぞれ、次段のフリップフロップに入
力されている。
【００４２】図５は、上記フリップフロップ４００〜４
１４を示す回路図である。入力端子Ｔ，ＣＴにそれぞれ
相補データが入力されると、この相補データの１／２周
期の相補データが出力端子Ｑ、ＣＱに出力される。
１４を示す回路図である。入力端子Ｔ，ＣＴにそれぞれ
相補データが入力されると、この相補データの１／２周
期の相補データが出力端子Ｑ、ＣＱに出力される。
【００４３】図６はアドレスカウンタ１１１の動作を示
すタイミングチャートである。時刻Ｔ０〜Ｔ１の間、リ
セット信号ＲＳＴがハイレベルとなると、ＮＯＲゲート
４４８、インバータ４４９を介してハイレベルの信号が
フリップフロップ４００〜４１４のリセット端子Ｒに入
力される。すると、フリップフロップ４００〜４１４
は、リセット状態となり、分周の動作が禁止される。時
刻Ｔ１にリセット線号ＲＳＴがハイレベルからロウレベ
ルに移行すると、フリップフロップ４００〜４１４は分
周の動作を開始する。
すタイミングチャートである。時刻Ｔ０〜Ｔ１の間、リ
セット信号ＲＳＴがハイレベルとなると、ＮＯＲゲート
４４８、インバータ４４９を介してハイレベルの信号が
フリップフロップ４００〜４１４のリセット端子Ｒに入
力される。すると、フリップフロップ４００〜４１４
は、リセット状態となり、分周の動作が禁止される。時
刻Ｔ１にリセット線号ＲＳＴがハイレベルからロウレベ
ルに移行すると、フリップフロップ４００〜４１４は分
周の動作を開始する。
【００４４】まず、フリップフロップ４００に入力され
たクロックφの状態が、Ｔ１〜Ｔ３の間に一巡すると、
フリップフロップ４００からのアドレス信号Ｑ０は、ロ
ウレベルからハイレベルに移行する。さらに、クロック
φの状態が、時刻Ｔ２〜Ｔ３の間に一巡すると、アドレ
ス信号Ｑ０は、ハイレベルからロウレベルに移行する。
時刻Ｔ４にアドレス信号Ｑ０がロウレベルからハイレベ
ルになり、状態が一巡すると、フリップフロップ４０１
からのアドレス信号Ｑ１はロウレベルからハイレベルに
移行する。以下、同様に、クロックφを順次分周したア
ドレス信号Ｑ０〜Ｑ１４が出力される。アドレス信号Ｑ
０を最下位ビットとし、アドレス信号Ｑ１４を最上位ビ
ットとすると、アドレス信号Ｑ０〜Ｑ１４全体で示され
るデータは、クロックφの変化に従い、順次、インクリ
メントされることになる。このアドレス信号に従い、メ
モリセルを順次アクセスしながら、消去確認動作、ある
いは、過剰消去確認動作が行われる。アドレス信号Ｑ０
〜Ｑ１４が全てハイレベルになると、ＮＡＮＤゲート４
１６は活性化し、フリップフロップ４００〜４１４のリ
セット端子Ｒにハイレベルの信号が印加っされ、フリッ
プフロップ４００〜４１４はリセット状態になる。
たクロックφの状態が、Ｔ１〜Ｔ３の間に一巡すると、
フリップフロップ４００からのアドレス信号Ｑ０は、ロ
ウレベルからハイレベルに移行する。さらに、クロック
φの状態が、時刻Ｔ２〜Ｔ３の間に一巡すると、アドレ
ス信号Ｑ０は、ハイレベルからロウレベルに移行する。
時刻Ｔ４にアドレス信号Ｑ０がロウレベルからハイレベ
ルになり、状態が一巡すると、フリップフロップ４０１
からのアドレス信号Ｑ１はロウレベルからハイレベルに
移行する。以下、同様に、クロックφを順次分周したア
ドレス信号Ｑ０〜Ｑ１４が出力される。アドレス信号Ｑ
０を最下位ビットとし、アドレス信号Ｑ１４を最上位ビ
ットとすると、アドレス信号Ｑ０〜Ｑ１４全体で示され
るデータは、クロックφの変化に従い、順次、インクリ
メントされることになる。このアドレス信号に従い、メ
モリセルを順次アクセスしながら、消去確認動作、ある
いは、過剰消去確認動作が行われる。アドレス信号Ｑ０
〜Ｑ１４が全てハイレベルになると、ＮＡＮＤゲート４
１６は活性化し、フリップフロップ４００〜４１４のリ
セット端子Ｒにハイレベルの信号が印加っされ、フリッ
プフロップ４００〜４１４はリセット状態になる。
【００４５】次に、本実施例に係る不揮発性半導体記憶
装置の消去動作を図７のフローチャートを参照しながら
説明する。このフローチャートにおいて、エラーフラグ
１、２の変数が使用される。このエラーフラグ１は、メ
モリセルが消去状態でないと判断される度に、インクリ
メントされる変数であり、エラーフラグ２は、メモリセ
ルが過剰消去状態であると判断される度にインクリメン
トされる変数である。なお、これらのエラーフラグ１、
２はエラーフラグカウンタ１１５により、その値を保持
されている。
装置の消去動作を図７のフローチャートを参照しながら
説明する。このフローチャートにおいて、エラーフラグ
１、２の変数が使用される。このエラーフラグ１は、メ
モリセルが消去状態でないと判断される度に、インクリ
メントされる変数であり、エラーフラグ２は、メモリセ
ルが過剰消去状態であると判断される度にインクリメン
トされる変数である。なお、これらのエラーフラグ１、
２はエラーフラグカウンタ１１５により、その値を保持
されている。
【００４６】制御回路１０１に、自動消去用コマンドを
入力し、消去動作を開始させる（Ｓ７０９）。このと
き、同時に、エラーフラグ１、２をクリアし、消去動作
が開始したことを示すステータス信号を発生させる。メ
モリセルアレイ１１４を構成するＦＡＭＯＳのソース電
位をＧＮＤに設定し、書き込み可能な状態にする。次
に、アドレス信号を先頭アドレスに設定し、列デコーダ
１１０、行デコーダ１１２は、先頭アドレスに対応した
メモリセルを選択する。選択されたメモリセルを構成す
るＦＡＭＯＳのゲートには、高ゲート電圧が印加され、
ドレインには、書き込み回路から高電圧が印加される。
すると、選択されたＦＡＭＯＳのフローティングゲート
にホットエレクトロンが注入され、閾値電圧は上昇す
る。よって、先頭アドレスにより示されるメモリセル
に”０”が書き込まれた状態となる（Ｓ７０２）。
入力し、消去動作を開始させる（Ｓ７０９）。このと
き、同時に、エラーフラグ１、２をクリアし、消去動作
が開始したことを示すステータス信号を発生させる。メ
モリセルアレイ１１４を構成するＦＡＭＯＳのソース電
位をＧＮＤに設定し、書き込み可能な状態にする。次
に、アドレス信号を先頭アドレスに設定し、列デコーダ
１１０、行デコーダ１１２は、先頭アドレスに対応した
メモリセルを選択する。選択されたメモリセルを構成す
るＦＡＭＯＳのゲートには、高ゲート電圧が印加され、
ドレインには、書き込み回路から高電圧が印加される。
すると、選択されたＦＡＭＯＳのフローティングゲート
にホットエレクトロンが注入され、閾値電圧は上昇す
る。よって、先頭アドレスにより示されるメモリセル
に”０”が書き込まれた状態となる（Ｓ７０２）。
【００４７】次に、アドレス信号が最終アドレスに達し
たかどうかを判断する（Ｓ７０３）。このときアドレス
信号は先頭アドレスに設定されているため、ステップＳ
７０３の判断結果はＮＯとなるので、ステップＳ７０４
に進み、アドレス信号をインクリメントする（Ｓ７０
４）。アドレス信号が最終アドレスに達するまで、アド
レスをインクリメントしながら、アドレス信号で示され
るメモリセルを書き込み状態にする（Ｓ７０２〜Ｓ７０
４）。全てのメモリセルを書き込み状態にし、アドレス
信号が最終アドレスに達すると（Ｓ７０３でＹＥＳ）、
ステップＳ７０５に進む。
たかどうかを判断する（Ｓ７０３）。このときアドレス
信号は先頭アドレスに設定されているため、ステップＳ
７０３の判断結果はＮＯとなるので、ステップＳ７０４
に進み、アドレス信号をインクリメントする（Ｓ７０
４）。アドレス信号が最終アドレスに達するまで、アド
レスをインクリメントしながら、アドレス信号で示され
るメモリセルを書き込み状態にする（Ｓ７０２〜Ｓ７０
４）。全てのメモリセルを書き込み状態にし、アドレス
信号が最終アドレスに達すると（Ｓ７０３でＹＥＳ）、
ステップＳ７０５に進む。
【００４８】次に、メモリセルアレイ１１４に対して、
短時間の間、消去動作を行う（Ｓ７０）。すなわち、消
去電圧発生回路１０２により、メモリセルアレイ１１４
を構成する全てのＦＡＭＯＳのソース電位を１２Ｖに切
り替え、ワード線Ｗ１〜Ｗｍの電位をハイレベルに設定
する。すると、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ トン
ネリング現象により、全てのＦＡＭＯＳのフローティン
グゲートに蓄積された電子が引き抜かれ、ＦＡＭＯＳの
閾値電圧が低下する。このようにして、短時間の消去動
作を行う。
短時間の間、消去動作を行う（Ｓ７０）。すなわち、消
去電圧発生回路１０２により、メモリセルアレイ１１４
を構成する全てのＦＡＭＯＳのソース電位を１２Ｖに切
り替え、ワード線Ｗ１〜Ｗｍの電位をハイレベルに設定
する。すると、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ トン
ネリング現象により、全てのＦＡＭＯＳのフローティン
グゲートに蓄積された電子が引き抜かれ、ＦＡＭＯＳの
閾値電圧が低下する。このようにして、短時間の消去動
作を行う。
【００４９】続いて、メモリセルアレイ１１４が消去状
態であるかどうかの消去確認動作を行う（Ｓ７０６）。
消去確認動作においては、制御回路１０１から出力され
た制御信号ＥＶＥＲ１がハイレベルとなり、ゲート電圧
発生回路１０４から出力されるゲート電圧Ｖｘの電圧は
３．４Ｖになる。アドレス信号を先頭アドレスに設定
し、列デコーダ１１０、行デコーダ１１２により先頭ア
ドレスで示されるメモリセルを選択する。選択されたメ
モリセルを構成するＦＡＭＯＳのゲートには、３．４Ｖ
のゲート電圧Ｖｘ（第１のゲート電圧）が印加される。
このとき、該ＦＡＭＯＳが消去状態であり、閾値電圧が
十分に低下していれば、該ＦＡＭＯＳはオンとなり、セ
ンス回路１０８からはロウレベルのデータが出力され
る。データ比較回路１０９は、センス回路１０８からの
出力データに従い、ＦＡＭＯＳの閾値電圧とゲート電圧
Ｖｘとの大小を推定する。すなわち、出力データがロウ
レベルであれば、ＦＡＭＯＳの閾値電圧はゲート電圧Ｖ
ｘよりも低いと推定し、出力データがハイレベルであれ
ば、ＦＡＭＳＯＳの閾値電圧はゲート電圧Ｖｘよりも高
いと推定する。制御回路１０１は該推定結果に基づき、
メモリセルが消去状態であるかどうかを判断する。
態であるかどうかの消去確認動作を行う（Ｓ７０６）。
消去確認動作においては、制御回路１０１から出力され
た制御信号ＥＶＥＲ１がハイレベルとなり、ゲート電圧
発生回路１０４から出力されるゲート電圧Ｖｘの電圧は
３．４Ｖになる。アドレス信号を先頭アドレスに設定
し、列デコーダ１１０、行デコーダ１１２により先頭ア
ドレスで示されるメモリセルを選択する。選択されたメ
モリセルを構成するＦＡＭＯＳのゲートには、３．４Ｖ
のゲート電圧Ｖｘ（第１のゲート電圧）が印加される。
このとき、該ＦＡＭＯＳが消去状態であり、閾値電圧が
十分に低下していれば、該ＦＡＭＯＳはオンとなり、セ
ンス回路１０８からはロウレベルのデータが出力され
る。データ比較回路１０９は、センス回路１０８からの
出力データに従い、ＦＡＭＯＳの閾値電圧とゲート電圧
Ｖｘとの大小を推定する。すなわち、出力データがロウ
レベルであれば、ＦＡＭＯＳの閾値電圧はゲート電圧Ｖ
ｘよりも低いと推定し、出力データがハイレベルであれ
ば、ＦＡＭＳＯＳの閾値電圧はゲート電圧Ｖｘよりも高
いと推定する。制御回路１０１は該推定結果に基づき、
メモリセルが消去状態であるかどうかを判断する。
【００５０】制御回路１０１が、先頭アドレスで示され
たメモリセルが消去状態でないと判断した場合には（Ｓ
７０６でＮＯ）、エラーフラグ１をインクリメントした
後、エラーフラグ１と予め定められた定数Ｍとの大小判
断を行う（Ｓ７０８）。エラーフラグ１が定数Ｍ以上の
場合（Ｓ７０８でＮＯ）には、消去不良を示す内部フラ
グを立てて（Ｓ７１３）、ステイタス信号を出力した後
（Ｓ７１４）、さらに、リセット消去後（Ｓ７１５）、
消去動作を終了させる。一方、エラーフラグ１が定数Ｍ
よりも低い場合には（Ｓ７０８でＹＥＳ）、再度メモリ
セルアレイ１１４に対して短時間の消去動作を行い（Ｓ
７０５）、さらに消去確認動作を実行する（Ｓ７０
６）。先頭アドレスで示されるメモリセルが消去状態で
あると判断されると、（Ｓ７０６でＹＥＳ）、アドレス
信号をインクリメントしながら（Ｓ７１０）、上記消去
確認動作等の処理を繰り返す。アドレスが最終アドレス
に達し、全てのメモリセルに対する消去確認動作が終了
すると（Ｓ７０９でＹＥＳ）、続いて、ステップＳ７１
４の過剰消去確認動作を実行する。
たメモリセルが消去状態でないと判断した場合には（Ｓ
７０６でＮＯ）、エラーフラグ１をインクリメントした
後、エラーフラグ１と予め定められた定数Ｍとの大小判
断を行う（Ｓ７０８）。エラーフラグ１が定数Ｍ以上の
場合（Ｓ７０８でＮＯ）には、消去不良を示す内部フラ
グを立てて（Ｓ７１３）、ステイタス信号を出力した後
（Ｓ７１４）、さらに、リセット消去後（Ｓ７１５）、
消去動作を終了させる。一方、エラーフラグ１が定数Ｍ
よりも低い場合には（Ｓ７０８でＹＥＳ）、再度メモリ
セルアレイ１１４に対して短時間の消去動作を行い（Ｓ
７０５）、さらに消去確認動作を実行する（Ｓ７０
６）。先頭アドレスで示されるメモリセルが消去状態で
あると判断されると、（Ｓ７０６でＹＥＳ）、アドレス
信号をインクリメントしながら（Ｓ７１０）、上記消去
確認動作等の処理を繰り返す。アドレスが最終アドレス
に達し、全てのメモリセルに対する消去確認動作が終了
すると（Ｓ７０９でＹＥＳ）、続いて、ステップＳ７１
４の過剰消去確認動作を実行する。
【００５１】制御回路１０１は制御信号ＥＶＥＲ２をハ
イレベルに設定すると、ゲート電圧発生回路１０４か
ら、１．０Ｖのゲート電圧Ｖｘ（第２のゲート電圧）が
出力される。ここで、行デコーダ１１２においては、制
御信号ＥＶＥＲ２がハイレベルであることから、アドレ
ス信号の値に拘らず、ワード線Ｗ１〜Ｗｍには１．０Ｖ
のゲート電圧が印加される。すなわち、全てのＦＡＭＯ
Ｓのゲートに１．０Ｖのゲート電圧が印加される。列デ
コーダ１１０はアドレス信号に対応したデジット線を選
択する。選択されたデジット線に接続されたメモリセル
のうちのいずれかが過剰消去状態である場合には、デジ
ット線は接地され、センス回路１０８からの出力データ
はロウレベルとなる。消去確認動作と同様に、センス回
路１０６からの出力データに基づき、ＦＡＭＯＳの閾値
電圧とゲート電圧Ｖｘとの大小を推定判断することによ
り、過剰消去確認動作を行う。
イレベルに設定すると、ゲート電圧発生回路１０４か
ら、１．０Ｖのゲート電圧Ｖｘ（第２のゲート電圧）が
出力される。ここで、行デコーダ１１２においては、制
御信号ＥＶＥＲ２がハイレベルであることから、アドレ
ス信号の値に拘らず、ワード線Ｗ１〜Ｗｍには１．０Ｖ
のゲート電圧が印加される。すなわち、全てのＦＡＭＯ
Ｓのゲートに１．０Ｖのゲート電圧が印加される。列デ
コーダ１１０はアドレス信号に対応したデジット線を選
択する。選択されたデジット線に接続されたメモリセル
のうちのいずれかが過剰消去状態である場合には、デジ
ット線は接地され、センス回路１０８からの出力データ
はロウレベルとなる。消去確認動作と同様に、センス回
路１０６からの出力データに基づき、ＦＡＭＯＳの閾値
電圧とゲート電圧Ｖｘとの大小を推定判断することによ
り、過剰消去確認動作を行う。
【００５２】列デコーダ１１０により、メモリセルアレ
イ１１４の各列について、過剰消去確認動作を行う（Ｓ
７１１）。いずれかの列のメモレセルが過剰消去状態で
あると判断されると（Ｓ７１１でＮＯ）、エラーフラグ
２をインクリメントした後、ステップＳ７１２を実行す
る。エラーフラグ２が定数Ｎよりも小さい場合には（Ｓ
７１２でＹＥＳ）、ステップＳ７０２〜Ｓ７０９で示さ
れる書き込み、消去、消去確認動作等を繰り返す。ステ
ップＳ７０２の書き込み動作から繰り返すのは、低下し
すぎた閾値電圧を、上昇させるためである。書き込み、
消去動作を繰り返しても、過剰消去であると判断され、
エラーフラグ２の値が定数Ｎ以上になると（Ｓ７１２で
ＮＯ）、消去不良フラグを立てて（Ｓ７１３）、ステイ
タス信号を出力した後（Ｓ７１４）、さらに、リセット
消去後（Ｓ７１５）、消去動作を終了させる。
イ１１４の各列について、過剰消去確認動作を行う（Ｓ
７１１）。いずれかの列のメモレセルが過剰消去状態で
あると判断されると（Ｓ７１１でＮＯ）、エラーフラグ
２をインクリメントした後、ステップＳ７１２を実行す
る。エラーフラグ２が定数Ｎよりも小さい場合には（Ｓ
７１２でＹＥＳ）、ステップＳ７０２〜Ｓ７０９で示さ
れる書き込み、消去、消去確認動作等を繰り返す。ステ
ップＳ７０２の書き込み動作から繰り返すのは、低下し
すぎた閾値電圧を、上昇させるためである。書き込み、
消去動作を繰り返しても、過剰消去であると判断され、
エラーフラグ２の値が定数Ｎ以上になると（Ｓ７１２で
ＮＯ）、消去不良フラグを立てて（Ｓ７１３）、ステイ
タス信号を出力した後（Ｓ７１４）、さらに、リセット
消去後（Ｓ７１５）、消去動作を終了させる。
【００５３】一歩、全ての列のメモリセルが過剰消去状
態でないと、判断されると（Ｓ７１１でＹＥＳ）、ステ
イタス信号を出力し（Ｓ７１４）、リセット消去後（Ｓ
７１５）、消去動作を終了させる。
態でないと、判断されると（Ｓ７１１でＹＥＳ）、ステ
イタス信号を出力し（Ｓ７１４）、リセット消去後（Ｓ
７１５）、消去動作を終了させる。
【００５４】このようにして、該不揮発性半導体記憶装
置の消去動作が行われる。本実施例に係る不揮発性半導
体記憶装置によれば、消去確認動作のほか、過剰消去確
認動作をも実行している。このため、消去動作の結果、
全てのメモリセルは過剰消去状態になることなく、消去
状態になる。すなわち、全てのメモリセルが適正消去状
態となっている。
置の消去動作が行われる。本実施例に係る不揮発性半導
体記憶装置によれば、消去確認動作のほか、過剰消去確
認動作をも実行している。このため、消去動作の結果、
全てのメモリセルは過剰消去状態になることなく、消去
状態になる。すなわち、全てのメモリセルが適正消去状
態となっている。
【００５５】図８は本発明の第２実施例に係る不揮発性
半導体記憶装置の消去動作を示すフローチャートであ
る。
半導体記憶装置の消去動作を示すフローチャートであ
る。
【００５６】本実施例に係る不揮発性半導体記憶装置の
回路構成は、上記第１実施例に係る不揮発性半導体記憶
装置の回路構成と同一に構成されている。よって、本実
施例の構成については説明を省略する。本実施例に係る
不揮発性半導体記憶装置の消去動作は、過剰消去確認動
作を各メモリセル毎に実行する点において、第１実施例
に係る不揮発性半導体記憶装置の消去動作と異なる。図
８のフローチャートにおけるステップＳ８０１〜Ｓ８１
１までの動作は、図７のフローチャートにおけるステッ
プＳ７０１〜Ｓ７１０の動作と同一であるため、説明を
省略し、ステップＳ８１１〜Ｓ８１６で示される動作を
中心に説明する。
回路構成は、上記第１実施例に係る不揮発性半導体記憶
装置の回路構成と同一に構成されている。よって、本実
施例の構成については説明を省略する。本実施例に係る
不揮発性半導体記憶装置の消去動作は、過剰消去確認動
作を各メモリセル毎に実行する点において、第１実施例
に係る不揮発性半導体記憶装置の消去動作と異なる。図
８のフローチャートにおけるステップＳ８０１〜Ｓ８１
１までの動作は、図７のフローチャートにおけるステッ
プＳ７０１〜Ｓ７１０の動作と同一であるため、説明を
省略し、ステップＳ８１１〜Ｓ８１６で示される動作を
中心に説明する。
【００５７】ステップＳ８１１の過剰消去確認動作にお
いては、上記、ステップＳ７１１の過剰消去確認動作と
異なり、各メモリセル毎に過剰消去確認動作を実行す
る。すなわち、アドレス信号を先頭アドレスに設定し、
先頭アドレスで示されるメモリセルに対して、過剰消去
確認動作を実行する。この結果、該メモリセルが過剰消
去状態であれば（Ｓ８１１でＮＯ）、該メモリセルを書
き込み状態にする（Ｓ８１２）。なお、このステップＳ
８１２における書き込み動作は、短時間の間に行われる
ため、該ＦＡＭＯＳの閾値電圧は、消去状態における閾
値電圧と略等しい電圧に上昇する。よって、該ＦＡＭＯ
Ｓに対して、再度消去動作を実行することなく、全ての
メモリセルに対して消去確認動作が行われる（Ｓ８０６
〜Ｓ８１０）。
いては、上記、ステップＳ７１１の過剰消去確認動作と
異なり、各メモリセル毎に過剰消去確認動作を実行す
る。すなわち、アドレス信号を先頭アドレスに設定し、
先頭アドレスで示されるメモリセルに対して、過剰消去
確認動作を実行する。この結果、該メモリセルが過剰消
去状態であれば（Ｓ８１１でＮＯ）、該メモリセルを書
き込み状態にする（Ｓ８１２）。なお、このステップＳ
８１２における書き込み動作は、短時間の間に行われる
ため、該ＦＡＭＯＳの閾値電圧は、消去状態における閾
値電圧と略等しい電圧に上昇する。よって、該ＦＡＭＯ
Ｓに対して、再度消去動作を実行することなく、全ての
メモリセルに対して消去確認動作が行われる（Ｓ８０６
〜Ｓ８１０）。
【００５８】一方、ステップＳ８１１のお過剰消去確認
動作において、先頭アドレスで示されるメモリセルが、
過剰消去状態でないと判断されると（Ｓ８１１でＹＥ
Ｓ）、アドレス信号が最終アドレスに達するまでアドレ
ス信号をインクリメントし（Ｓ８１４）、過剰消去確認
動作を行う。全てのメモリセルに対して過剰消去確認動
作が終了し、アドレス信号が最終アドレスに達すると
（Ｓ８１３でＹＥＳ）、ステイタス信号を出力し（Ｓ８
１４）、リセット消去後（Ｓ８１５）、消去動作を終了
させる。
動作において、先頭アドレスで示されるメモリセルが、
過剰消去状態でないと判断されると（Ｓ８１１でＹＥ
Ｓ）、アドレス信号が最終アドレスに達するまでアドレ
ス信号をインクリメントし（Ｓ８１４）、過剰消去確認
動作を行う。全てのメモリセルに対して過剰消去確認動
作が終了し、アドレス信号が最終アドレスに達すると
（Ｓ８１３でＹＥＳ）、ステイタス信号を出力し（Ｓ８
１４）、リセット消去後（Ｓ８１５）、消去動作を終了
させる。
【００５９】本実施例に係る不揮発性半導体記憶装置
は、過剰消去確認動作をメモリセル毎に実行し、過剰消
去であると確認された場合には、消去動作を行うことな
く、短時間の書き込み動作蚤を行っている。このため、
上記第１実施例の不揮発性半導体記憶装置に比べ、消去
に要する時間を短縮することができる。
は、過剰消去確認動作をメモリセル毎に実行し、過剰消
去であると確認された場合には、消去動作を行うことな
く、短時間の書き込み動作蚤を行っている。このため、
上記第１実施例の不揮発性半導体記憶装置に比べ、消去
に要する時間を短縮することができる。
【００６０】本発明によれば、メモリセルアレイ１１４
に対する消去動作の後、従来の消去確認動作の他、メモ
リセルアレイ１１４が過剰消去状態になっていないかど
うかを確認する過剰消去確認動作をも実行している。こ
のため、消去動作の結果、メモリセルアレイ１１４が過
剰消去状態となることなく、消去状態となる。すなわ
ち、メモりセルが適正消去状態となっている。このよう
に、消去動作の結果、メモリセルが過剰消去状態となる
ことを防止することができ、過剰消去状態であるメモリ
セルに起因して、従来技術にて上述したような異常動作
を防止することができる。
に対する消去動作の後、従来の消去確認動作の他、メモ
リセルアレイ１１４が過剰消去状態になっていないかど
うかを確認する過剰消去確認動作をも実行している。こ
のため、消去動作の結果、メモリセルアレイ１１４が過
剰消去状態となることなく、消去状態となる。すなわ
ち、メモりセルが適正消去状態となっている。このよう
に、消去動作の結果、メモリセルが過剰消去状態となる
ことを防止することができ、過剰消去状態であるメモリ
セルに起因して、従来技術にて上述したような異常動作
を防止することができる。
【００６１】
【発明の効果】以上説明してきたように、本発明によれ
ば不揮発性半導体記憶装置において、メモリセルに対し
て消去動作を行った結果、該メモリセルが過剰消去状態
となるのを防止することができる。
ば不揮発性半導体記憶装置において、メモリセルに対し
て消去動作を行った結果、該メモリセルが過剰消去状態
となるのを防止することができる。
【図１】本発明の第１実施例に係る不揮発性半導体記憶
装置を示すブロック図である。
装置を示すブロック図である。
【図２】本発明の第１実施例に係る不揮発性半導体記憶
装置のゲート電圧発生回路を示す回路図である。
装置のゲート電圧発生回路を示す回路図である。
【図３】本発明の第１実施例にに係る不揮発性半導体記
憶装置の行デコーダの一部を示す回路図である。
憶装置の行デコーダの一部を示す回路図である。
【図４】本発明の第１実施例に係る不揮発性半導体記憶
装置のアドレスカウンタを示す回路図である。
装置のアドレスカウンタを示す回路図である。
【図５】本発明の第１実施例に係る不揮発性半導体記憶
装置のフリップフロップを示す回路図である。
装置のフリップフロップを示す回路図である。
【図６】本発明の第１実施例に係る不揮発性半導体記憶
装置のアドレスカウンタの動作を示すタイミングチャー
トである。
装置のアドレスカウンタの動作を示すタイミングチャー
トである。
【図７】本発明の第１実施例に係る不揮発性半導体記憶
装置の消去動作を示すフローチャートである。
装置の消去動作を示すフローチャートである。
【図８】本発明の第２実施例に係る不揮発性半導体記憶
装置の消去動作を示すフローチャートである
装置の消去動作を示すフローチャートである
【図９】従来の第１の不揮発性半導体記憶装置の動作を
示すフローチャートである。
示すフローチャートである。
【図１０】従来の第２の不揮発性半導体記憶装置の動作
を示すフローチャートである。
を示すフローチャートである。
１０１ 制御回路 １０４ ゲート電圧発生回路 １０９ データ比較回路（制御回路） ３５１〜３５ｍ メモリセル
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (3)
- 【請求項１】 フローティングゲート型電界効果トラン
ジスタを備えたメモリセルを有する不揮発性半導体記憶
装置において、 第１のゲート電圧と、該第１のゲート電圧よりも低い第
２のゲート電圧とを発生させるゲート電圧発生回路と、 上記フローティングゲート型電界効果トランジスタの閾
値電圧を、上記第１のゲート電圧及び上記第２のゲート
電圧と比較する比較動作を実行し、該閾値電圧が上記第
１のゲート電圧以下、かつ、上記第２のゲート電圧以上
である場合にのみ、該フローティングゲート型電界効果
トランジスタを備えたメモリセルが適正消去状態である
と判断して確認信号を出力する検査回路を備え、該検査
回路が該フローティングゲート型電界効果トランジスタ
の閾値電圧を上記第２のゲート電圧よりも低いと判断し
たとき、閾値電圧が上記第２のゲート電圧よりも低いと
判断されたフローティングゲート型電界効果トランジス
タのみに対してチャンネルホットエレクトロン注入によ
る書込み動作を行い、低下しすぎた上記閾値電圧を上昇
させることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 上記検査回路は、上記メモリセルに対す
る一定時間の消去動作終了毎に、上記比較動作を行い、
該メモリセルを構成するフローティングゲート型電界効
果トランジスタの閾値電圧が上記第１のゲート電圧以
下、かつ、上記第２のゲート電圧以上である場合にの
み、該フローティングゲート型電界効果トランジスタを
備えたメモリセルが適正消去状態であると判断し、確認
信号を出力する請求項１記載の不揮発性半導体記憶装
置。 - 【請求項３】 上記メモリセルに対する一定時間の消去
動作終了毎に上記比較動作を複数回繰り返し、該複数回
の比較動作の結果がいずれも適正消去状態でないことを
示していると、上記検査回路は消去不良信号を出力する
請求項２記載の不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27719091A JP2870260B2 (ja) | 1991-09-27 | 1991-09-27 | 不揮発性半導体記憶装置 |
| KR1019920017611A KR960004740B1 (ko) | 1991-09-27 | 1992-09-26 | 메모리 셀의 임계 레벨을 검사하기 위한 검사 회로를 구비한 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 디바이스 및 그 동작 방법 |
| US08/427,833 US5532959A (en) | 1991-09-27 | 1995-04-26 | Electrically erasable and programmable read only memory device equipped with inspection circuit for threshold levels of memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27719091A JP2870260B2 (ja) | 1991-09-27 | 1991-09-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0589688A JPH0589688A (ja) | 1993-04-09 |
| JP2870260B2 true JP2870260B2 (ja) | 1999-03-17 |
Family
ID=17580064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27719091A Expired - Fee Related JP2870260B2 (ja) | 1991-09-27 | 1991-09-27 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5532959A (ja) |
| JP (1) | JP2870260B2 (ja) |
| KR (1) | KR960004740B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091639A (en) | 1993-08-27 | 2000-07-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and data programming method |
| JP3397407B2 (ja) * | 1993-12-14 | 2003-04-14 | 三菱電機システムエル・エス・アイ・デザイン株式会社 | 不揮発性半導体記憶装置及びその消去方法 |
| JPH07320488A (ja) * | 1994-05-19 | 1995-12-08 | Hitachi Ltd | 一括消去型不揮発性記憶装置とその消去方法 |
| JPH08249895A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 不輝発性半導体記憶装置 |
| JP3562043B2 (ja) * | 1995-07-19 | 2004-09-08 | ソニー株式会社 | 不揮発性記憶装置 |
| US6148435A (en) * | 1997-12-24 | 2000-11-14 | Cypress Semiconductor Corporation | Optimized programming/erase parameters for programmable devices |
| JP2001093988A (ja) * | 1999-07-22 | 2001-04-06 | Sony Corp | 半導体記憶装置 |
| KR100606173B1 (ko) * | 2004-08-24 | 2006-08-01 | 삼성전자주식회사 | 불휘발성 메모리 장치의 초기화 상태를 검증하는 방법 및장치 |
| US8988940B2 (en) | 2012-07-31 | 2015-03-24 | International Business Machines Corporation | Structure and method for narrowing voltage threshold distribution in non-volatile memories |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63291297A (ja) * | 1987-05-22 | 1988-11-29 | Nec Corp | 書込み及び消去可能な不揮発性メモリ− |
| US5053990A (en) * | 1988-02-17 | 1991-10-01 | Intel Corporation | Program/erase selection for flash memory |
| JPH02137196A (ja) * | 1988-11-17 | 1990-05-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| DE69013237T2 (de) * | 1989-06-19 | 1995-02-23 | Texas Instruments Inc | Schaltung und Verfahren zur Vorbereitung gelöschter EEPROMS vor der Programmierung. |
| US5097444A (en) * | 1989-11-29 | 1992-03-17 | Rohm Corporation | Tunnel EEPROM with overerase protection |
| JP3106473B2 (ja) * | 1990-01-30 | 2000-11-06 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5122985A (en) * | 1990-04-16 | 1992-06-16 | Giovani Santin | Circuit and method for erasing eeprom memory arrays to prevent over-erased cells |
| US5132935A (en) * | 1990-04-16 | 1992-07-21 | Ashmore Jr Benjamin H | Erasure of eeprom memory arrays to prevent over-erased cells |
| KR940006611B1 (ko) * | 1990-08-20 | 1994-07-23 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 |
| US5241507A (en) * | 1991-05-03 | 1993-08-31 | Hyundai Electronics America | One transistor cell flash memory assay with over-erase protection |
| US5237535A (en) * | 1991-10-09 | 1993-08-17 | Intel Corporation | Method of repairing overerased cells in a flash memory |
| US5220533A (en) * | 1991-11-06 | 1993-06-15 | Altera Corporation | Method and apparatus for preventing overerasure in a flash cell |
-
1991
- 1991-09-27 JP JP27719091A patent/JP2870260B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-26 KR KR1019920017611A patent/KR960004740B1/ko not_active IP Right Cessation
-
1995
- 1995-04-26 US US08/427,833 patent/US5532959A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR930006739A (ko) | 1993-04-21 |
| KR960004740B1 (ko) | 1996-04-12 |
| JPH0589688A (ja) | 1993-04-09 |
| US5532959A (en) | 1996-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6031760A (en) | Semiconductor memory device and method of programming the same | |
| JP3976839B2 (ja) | 不揮発性メモリシステムおよび不揮発性半導体メモリ | |
| JP3228711B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP4652319B2 (ja) | プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 | |
| JP2716906B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3898349B2 (ja) | 半導体記憶装置 | |
| US5691941A (en) | Nonvolatile semiconductor memory cell capable of saving overwritten cell and its saving method | |
| US7260016B2 (en) | Non-volatile semiconductor memory device and writing method therefor | |
| US6240019B1 (en) | Non-volatile semiconductor memory device having a function for controlling the range of distribution of memory cell threshold voltages | |
| US7050336B2 (en) | Nonvolatile semiconductor memory device having reduced erasing time | |
| KR940006611B1 (ko) | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 | |
| US5287317A (en) | Non-volatile semiconductor memory device with over-erasing prevention | |
| KR960010960B1 (ko) | 불휘발성 반도체 기억장치 | |
| JP3348466B2 (ja) | 不揮発性半導体装置 | |
| JP2870260B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH09320287A (ja) | 不揮発性半導体記憶装置 | |
| JP3359404B2 (ja) | 不揮発性半導体記憶装置の記憶データの消去方法 | |
| JP2707970B2 (ja) | 不揮発性半導体記憶装置の消去方法 | |
| JPH0554682A (ja) | 不揮発性半導体メモリ | |
| JPH08329694A (ja) | 不揮発性半導体記憶装置 | |
| JP4364384B2 (ja) | 短時間でイレーズ動作を行う不揮発性メモリ | |
| JPH04222994A (ja) | 不揮発性半導体記憶装置 | |
| KR0172437B1 (ko) | 칼럼불량 구제 및 고속 소거검증 기능을 가지는 불휘발성 반도체 메모리 장치 | |
| JP2000048582A (ja) | 半導体記憶装置 | |
| JP4671300B2 (ja) | 不揮発性メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981201 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080108 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090108 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100108 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |