JPH08249895A - 不輝発性半導体記憶装置 - Google Patents
不輝発性半導体記憶装置Info
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- JPH08249895A JPH08249895A JP7961195A JP7961195A JPH08249895A JP H08249895 A JPH08249895 A JP H08249895A JP 7961195 A JP7961195 A JP 7961195A JP 7961195 A JP7961195 A JP 7961195A JP H08249895 A JPH08249895 A JP H08249895A
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
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- G11C—STATIC STORES
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 消去の遅いメモリセル（不良セル）以外のメ
モリセルに対し、適切な消去動作を行い、過消去を防止
することである。 【構成】 メモリセルアレイ（７）の消去動作で消去←
→消去ベリファイを繰り返す際に、不良カウント回路
（１０）を動作させることにより、消去未了の（消去の
遅いセル）数が、所定の数より少ないと判断した時、消
去動作を終了する事により、消去の遅い数ｂｉｔのセル
を除く大多数のセルに対し適切な消去動作が実現可能で
あり、過消去の防止が実現される。
モリセルに対し、適切な消去動作を行い、過消去を防止
することである。 【構成】 メモリセルアレイ（７）の消去動作で消去←
→消去ベリファイを繰り返す際に、不良カウント回路
（１０）を動作させることにより、消去未了の（消去の
遅いセル）数が、所定の数より少ないと判断した時、消
去動作を終了する事により、消去の遅い数ｂｉｔのセル
を除く大多数のセルに対し適切な消去動作が実現可能で
あり、過消去の防止が実現される。
Description
【０００１】
【産業上の利用分野】本発明は、不輝発性半導体記憶装
置に関し、特に自動消去機能を有するフラッシュ（Ｆｌ
ａｓｈ）メモリデバイスの正確な不良モードを認識させ
る回路に関する。
置に関し、特に自動消去機能を有するフラッシュ（Ｆｌ
ａｓｈ）メモリデバイスの正確な不良モードを認識させ
る回路に関する。
【０００２】
【従来の技術】最も一般的な電気的に書き込み、一括消
去可能な不輝発性半導体記憶装置（以下「フラッシュメ
モリ」と称す）のメモリセルは、絶縁体によって完全に
包囲されたフローティングゲートを有しており、データ
の書き込みはホットユレクトロンのなだれ注入、又はチ
ャネル注入により、前記フローティングゲートに電荷を
注入し、メモリセルトランジスタのしきい値電圧を上昇
させる事により行われ、その消去はフローティングゲー
トとソース又は基板の間で電荷をトンネリングさせ電荷
をフローティングゲートから除去することにより行われ
る。
去可能な不輝発性半導体記憶装置（以下「フラッシュメ
モリ」と称す）のメモリセルは、絶縁体によって完全に
包囲されたフローティングゲートを有しており、データ
の書き込みはホットユレクトロンのなだれ注入、又はチ
ャネル注入により、前記フローティングゲートに電荷を
注入し、メモリセルトランジスタのしきい値電圧を上昇
させる事により行われ、その消去はフローティングゲー
トとソース又は基板の間で電荷をトンネリングさせ電荷
をフローティングゲートから除去することにより行われ
る。
【０００３】フラッシュメモリでは、そのメモリセル構
成（一括消去）及び消去方式（トンネリング）から任意
のメモリセルが過剰に消去され、そのしきい値電圧が負
すなわちメモリセルトランジスタが常時導通状態とな
り、このメモリセルが配置されているビット線上のメモ
リセルがすべて導通状態に見えてしまうという問題があ
る。
成（一括消去）及び消去方式（トンネリング）から任意
のメモリセルが過剰に消去され、そのしきい値電圧が負
すなわちメモリセルトランジスタが常時導通状態とな
り、このメモリセルが配置されているビット線上のメモ
リセルがすべて導通状態に見えてしまうという問題があ
る。
【０００４】一般にこの問題を解決するために、メモリ
セルを一括消去する前に全てのメモリセルに書き込みを
行い、そのフローティングゲートに電子を注入し、消去
開始前のフローティングゲート内の電荷の状態を均一に
した後、最終的に全てのメモリセルが消去されるのに必
要な時間よりもかなり短い時間だけ消去を行い、その後
消去検査電圧（デバイス内部で電源電圧を降圧した電
圧）をメモリセルのゲートに印加し、全てのメモリセル
が消去状態、すなわち導通状態にあるかどうかの検査
（以下「消去ベリファイ」と称す）を行う。
セルを一括消去する前に全てのメモリセルに書き込みを
行い、そのフローティングゲートに電子を注入し、消去
開始前のフローティングゲート内の電荷の状態を均一に
した後、最終的に全てのメモリセルが消去されるのに必
要な時間よりもかなり短い時間だけ消去を行い、その後
消去検査電圧（デバイス内部で電源電圧を降圧した電
圧）をメモリセルのゲートに印加し、全てのメモリセル
が消去状態、すなわち導通状態にあるかどうかの検査
（以下「消去ベリファイ」と称す）を行う。
【０００５】この消去と消去ベリファイを引続き何度も
繰返すことでデータの消去を行っている。このようにし
て、メモリセルの消去を行うことにより、各メモリセル
の消去の具合を均一にしよう（消去ばらつきを抑え、消
去後の各メモリセルのしきい値電圧を均一にする）とす
る試みがなされている。また、メモリセルの容量が増大
するにつれ、メモリセルアレイ内に消去速度の大きく異
なるメモリセルが混在する確率が高くなるため、上記手
法に加え、メモリセルアレイを複数ブロックに分割し各
ブロック毎に消去の制御を行うことによりメモリセルア
レイ全体での消去を均一にしようという試みがなされて
いる（例えば、特開平５−１８２４７９）。
繰返すことでデータの消去を行っている。このようにし
て、メモリセルの消去を行うことにより、各メモリセル
の消去の具合を均一にしよう（消去ばらつきを抑え、消
去後の各メモリセルのしきい値電圧を均一にする）とす
る試みがなされている。また、メモリセルの容量が増大
するにつれ、メモリセルアレイ内に消去速度の大きく異
なるメモリセルが混在する確率が高くなるため、上記手
法に加え、メモリセルアレイを複数ブロックに分割し各
ブロック毎に消去の制御を行うことによりメモリセルア
レイ全体での消去を均一にしようという試みがなされて
いる（例えば、特開平５−１８２４７９）。
【０００６】図６に、従来例のブロック図を示す。図６
に示すように、データ入出力回路（１）、書込回路
（２）、読出回路（３）、列選択回路（４）、列デコー
ダー（５）、行デコーダー（６）、複数ブロックに分割
したメモリセルアレイ（７）、各ブロック毎に消去の制
御を行う消去回路１、消去回路２を有する消去回路
（８）、消去判定回路（９）、制御回路（１１）、内部
アドレス発生回路（１２）、及びアドレス入力回路（１
３）を有している。また、１／０はデータ入力端子、
（Ｓ２１）〜（Ｓ３２）は各種内部信号で、信号（Ｓ２
５）は消去判定信号、信号（Ｓ２６）はアドレス制御信
号、信号（Ｓ２７）は消去制御信号、信号（Ｓ３２）は
内部アドレス信号、信号（Ｓ２８）（Ｓ２９）は消去電
位信号である。（Ａ０）〜（Ａｉ）はアドレス入力端子
である。
に示すように、データ入出力回路（１）、書込回路
（２）、読出回路（３）、列選択回路（４）、列デコー
ダー（５）、行デコーダー（６）、複数ブロックに分割
したメモリセルアレイ（７）、各ブロック毎に消去の制
御を行う消去回路１、消去回路２を有する消去回路
（８）、消去判定回路（９）、制御回路（１１）、内部
アドレス発生回路（１２）、及びアドレス入力回路（１
３）を有している。また、１／０はデータ入力端子、
（Ｓ２１）〜（Ｓ３２）は各種内部信号で、信号（Ｓ２
５）は消去判定信号、信号（Ｓ２６）はアドレス制御信
号、信号（Ｓ２７）は消去制御信号、信号（Ｓ３２）は
内部アドレス信号、信号（Ｓ２８）（Ｓ２９）は消去電
位信号である。（Ａ０）〜（Ａｉ）はアドレス入力端子
である。
【０００７】
【発明が解決しようとする課題】従来のフラッシュメモ
リでは、全メモリセルの一括消去する際に、メモリセル
数が増加するにつれて消去速度が速いセルと遅いセルと
のバラツキが大きくなり、最も消去の遅いメモリセルが
消去ベリファイで消去されたと判定された時に最も消去
速度の速いセルは、常時導通状態（過消去状態）とな
り、消去不良になりやすく、安定した消去動作が難しく
なるという問題点があった。また、メモリセルアレイを
複数ブロックに分割し、各ブロック毎に消去制御を行う
方式においても実のところ確率的に助かる可能性はある
ものの、本質的な解決策ではなく上記問題は依然として
残されている。
リでは、全メモリセルの一括消去する際に、メモリセル
数が増加するにつれて消去速度が速いセルと遅いセルと
のバラツキが大きくなり、最も消去の遅いメモリセルが
消去ベリファイで消去されたと判定された時に最も消去
速度の速いセルは、常時導通状態（過消去状態）とな
り、消去不良になりやすく、安定した消去動作が難しく
なるという問題点があった。また、メモリセルアレイを
複数ブロックに分割し、各ブロック毎に消去制御を行う
方式においても実のところ確率的に助かる可能性はある
ものの、本質的な解決策ではなく上記問題は依然として
残されている。
【０００８】また、従来の回路方式では、最も消去速度
の遅いセルが消去完了するまで、消去動作が実行される
為、極端な例を挙げると、全く消えないセルがメモリア
レイ内に存在した場合そのデバイスは過消去状態となり
不良となる。これは、リダンダンシーによる救済を前提
としたウエハー検査工程において、正しい救済判定が行
えない事を意味する。つまり、数ｂｉｔの消えない不良
セルを有するデバイス（リダンダンシーで救済可能なデ
バイス）がメモリセルアレイ全体の過消去不良（リダン
ダンシーでの救済可能なデバイス）となってしまい、歩
留を低下させるおそれが有る。
の遅いセルが消去完了するまで、消去動作が実行される
為、極端な例を挙げると、全く消えないセルがメモリア
レイ内に存在した場合そのデバイスは過消去状態となり
不良となる。これは、リダンダンシーによる救済を前提
としたウエハー検査工程において、正しい救済判定が行
えない事を意味する。つまり、数ｂｉｔの消えない不良
セルを有するデバイス（リダンダンシーで救済可能なデ
バイス）がメモリセルアレイ全体の過消去不良（リダン
ダンシーでの救済可能なデバイス）となってしまい、歩
留を低下させるおそれが有る。
【０００９】このような全く消えないメモリセルが存在
するデバイスを、従来の回路において、正しく救済判定
する手法として、『消去』←→『消去ベリファイ』の繰
り返しをデバイス内の自動制御ではなく、検査装置のア
ルゴリズムを利用することにより実現させるというもの
があるが、この手法では、検査装置内の情報処理に要す
る時間及び、デバイス測定に要するオフセット時間が膨
大なものとなり、ウエハー検査工程における量産性効率
が非常に悪いものとなってしまう。
するデバイスを、従来の回路において、正しく救済判定
する手法として、『消去』←→『消去ベリファイ』の繰
り返しをデバイス内の自動制御ではなく、検査装置のア
ルゴリズムを利用することにより実現させるというもの
があるが、この手法では、検査装置内の情報処理に要す
る時間及び、デバイス測定に要するオフセット時間が膨
大なものとなり、ウエハー検査工程における量産性効率
が非常に悪いものとなってしまう。
【００１０】
【課題を解決するための手段】本発明は、マトリクス状
に配置された複数のメモリセルを有し、前記複数のメモ
リセルに対し、消去前に書き込みを行う第１の機能の回
路と、前記複数のメモリセルを一括して消去する第２の
機能の回路と、前記複数のメモリセルが消去されたか否
かを判定する第３の機能の回路と、前記第３の機能の回
路に前記複数のメモリセル中の各メモリセルをアクセス
するための内部アドレス情報を発生する回路とを有し、
前記第１の機能の実行後、前記第２の機能と第３の機能
を交互に繰り返し実行することにより、前記複数のメモ
リセルの消去を行う不輝発性半導体記憶装置において、
前記第３の機能の回路が各メモリセル毎（各アドレス
毎）の消去判定において出力する第１の消去判定信号を
入力とする未消去セルカウント回路を有し、前記未消去
セルカウント回路が前記複数のメモリセル全体としての
消去が完了したか否かを示す第２の消去判定信号を出力
し、前記第２の消去判定信号を入力とし、前記第２の消
去判定信号が消去が完了していないことを示した場合、
前記第３の機能を停止させ、前記第２の機能を実行させ
るための制御信号を発生する制御回路を具備することを
特徴とする不輝発性半導体記憶装置である。
に配置された複数のメモリセルを有し、前記複数のメモ
リセルに対し、消去前に書き込みを行う第１の機能の回
路と、前記複数のメモリセルを一括して消去する第２の
機能の回路と、前記複数のメモリセルが消去されたか否
かを判定する第３の機能の回路と、前記第３の機能の回
路に前記複数のメモリセル中の各メモリセルをアクセス
するための内部アドレス情報を発生する回路とを有し、
前記第１の機能の実行後、前記第２の機能と第３の機能
を交互に繰り返し実行することにより、前記複数のメモ
リセルの消去を行う不輝発性半導体記憶装置において、
前記第３の機能の回路が各メモリセル毎（各アドレス
毎）の消去判定において出力する第１の消去判定信号を
入力とする未消去セルカウント回路を有し、前記未消去
セルカウント回路が前記複数のメモリセル全体としての
消去が完了したか否かを示す第２の消去判定信号を出力
し、前記第２の消去判定信号を入力とし、前記第２の消
去判定信号が消去が完了していないことを示した場合、
前記第３の機能を停止させ、前記第２の機能を実行させ
るための制御信号を発生する制御回路を具備することを
特徴とする不輝発性半導体記憶装置である。
【００１１】具体的に示せば、前記第３の回路（消去さ
れたか否かを判定する回路）が各メモリセル毎（各アド
レス毎）の消去判定において出力する第１の消去判定信
号を入力とし、前記第１の消去判定信号が消去されてい
ないことを示した場合に、カウント値を１つ増加させる
機能を有する未消去セルカウント回路（不良カウント回
路）を有し、前記未消去セルカウント回路は任意のカウ
ントリミット値に設定されており、前記カウント値が前
記カウントリミット値より大きくなった時、前記複数の
メモリセル全体としての消去が完了していないことを示
す第２の消去判定信号を出力し、前記第２の消去判定信
号を入力とし、前記第２の消去判定信号が消去が完了し
ていないことを示した場合、前記第３の機能（消去され
たか否かを判定する機能）を停止させ、前記第２の機能
（メモリセルを一括して消去する機能）を実行させるた
めの制御信号を発生する制御回路を具備することを特徴
とする不輝発性半導体記憶装置である。
れたか否かを判定する回路）が各メモリセル毎（各アド
レス毎）の消去判定において出力する第１の消去判定信
号を入力とし、前記第１の消去判定信号が消去されてい
ないことを示した場合に、カウント値を１つ増加させる
機能を有する未消去セルカウント回路（不良カウント回
路）を有し、前記未消去セルカウント回路は任意のカウ
ントリミット値に設定されており、前記カウント値が前
記カウントリミット値より大きくなった時、前記複数の
メモリセル全体としての消去が完了していないことを示
す第２の消去判定信号を出力し、前記第２の消去判定信
号を入力とし、前記第２の消去判定信号が消去が完了し
ていないことを示した場合、前記第３の機能（消去され
たか否かを判定する機能）を停止させ、前記第２の機能
（メモリセルを一括して消去する機能）を実行させるた
めの制御信号を発生する制御回路を具備することを特徴
とする不輝発性半導体記憶装置である。
【００１２】また、本発明は、上記に記載の不輝発性半
導体記憶装置において、テストモード信号を有し、未消
去セルカウント回路、制御回路に入力し、前記テストモ
ード信号が非活性の時（ディスエイブル状態）、未消去
セルカウント回路のカウントリミット値が０となり、前
記テストモード信号が活性の時（イネーブル状態）、前
記カウントリミット値が任意の（所望の）値に設定され
ることを特徴とする不輝発性半導体記憶装置である。ま
た、本発明は、上記に記載の不輝発性半導体記憶装置に
おいて、未消去セルカウント回路のカウントリミット値
を可変としたことを特徴とする不輝発性半導体記憶装置
である。
導体記憶装置において、テストモード信号を有し、未消
去セルカウント回路、制御回路に入力し、前記テストモ
ード信号が非活性の時（ディスエイブル状態）、未消去
セルカウント回路のカウントリミット値が０となり、前
記テストモード信号が活性の時（イネーブル状態）、前
記カウントリミット値が任意の（所望の）値に設定され
ることを特徴とする不輝発性半導体記憶装置である。ま
た、本発明は、上記に記載の不輝発性半導体記憶装置に
おいて、未消去セルカウント回路のカウントリミット値
を可変としたことを特徴とする不輝発性半導体記憶装置
である。
【００１３】また、本発明は、上記に記載の不輝発性半
導体記憶装置において、未消去セルカウント回路のカウ
ントリミット値の変更をヒューズ素子の切断、非切断に
より実現することを特徴とする不輝発性半導体記憶装置
である。また、本発明は、上記に記載の不輝発性半導体
記憶装置において、未消去セルカウント回路のカウント
リミット値の変更を外部からの入力信号により実現する
ことを特徴とする不輝発性半導体記憶装置である。
導体記憶装置において、未消去セルカウント回路のカウ
ントリミット値の変更をヒューズ素子の切断、非切断に
より実現することを特徴とする不輝発性半導体記憶装置
である。また、本発明は、上記に記載の不輝発性半導体
記憶装置において、未消去セルカウント回路のカウント
リミット値の変更を外部からの入力信号により実現する
ことを特徴とする不輝発性半導体記憶装置である。
【００１４】また、本発明は、上記に記載の不輝発性半
導体記憶装置において、消去されたか否かを判定する回
路が、書き込み時において書き込みされたか否かを判定
する回路として使用可能であることを特徴とする不輝発
性半導体記憶装置である。また、本発明は、上記に記載
の不輝発性半導体記憶装置において、少なくとも１系統
以上の冗長メモリセルアレイ（列方向又は行方向）を有
し、前記第１の消去判定信号の出力を前記冗長メモリセ
ルアレイの１系統内に存在するメモリセル数と同数のメ
モリセル数を単位とし、消去判定する事で実行すること
を特徴とする不輝発性半導体記憶装置である。
導体記憶装置において、消去されたか否かを判定する回
路が、書き込み時において書き込みされたか否かを判定
する回路として使用可能であることを特徴とする不輝発
性半導体記憶装置である。また、本発明は、上記に記載
の不輝発性半導体記憶装置において、少なくとも１系統
以上の冗長メモリセルアレイ（列方向又は行方向）を有
し、前記第１の消去判定信号の出力を前記冗長メモリセ
ルアレイの１系統内に存在するメモリセル数と同数のメ
モリセル数を単位とし、消去判定する事で実行すること
を特徴とする不輝発性半導体記憶装置である。
【００１５】
【作用】本発明の回路構成は、一括消去の対象となるメ
モリセルアレイと、前記メモリセルアレイに消去電圧を
供給する消去回路と、消去が完了したか否かを判定し、
消去未了と判定した時に消去未了信号を出力する消去判
定回路と前記消去未了信号及び、ウエハー検査工程時の
み有効となる信号（テストモード信号）を入力として、
前記消去未了信号が入力される回数をカウントし、カウ
ント数が、あらかじめ設定しておいた値を越えた時消去
未了信号を出力する不良カウント回路と前記消去未了信
号（２）を受けて、消去動作を続行するか終了するかを
決定するための制御回路を備えているもので、消去動作
の際、消去の遅いメモリセル数をカウントし、そのカウ
ント数が、あらかじめ設定していた値よりも小さいと判
定したとき、消去動作を完了させるという機能を有する
ことにより、メモリセルアレイ中の大多数のメモリセル
（少数の消去の遅いメモリセル以外のメモリセル）に対
し適切な消去動作を行うことが可能となり、ウエハー検
査工程において真の不良箇所を正しく認識できるもので
ある。
モリセルアレイと、前記メモリセルアレイに消去電圧を
供給する消去回路と、消去が完了したか否かを判定し、
消去未了と判定した時に消去未了信号を出力する消去判
定回路と前記消去未了信号及び、ウエハー検査工程時の
み有効となる信号（テストモード信号）を入力として、
前記消去未了信号が入力される回数をカウントし、カウ
ント数が、あらかじめ設定しておいた値を越えた時消去
未了信号を出力する不良カウント回路と前記消去未了信
号（２）を受けて、消去動作を続行するか終了するかを
決定するための制御回路を備えているもので、消去動作
の際、消去の遅いメモリセル数をカウントし、そのカウ
ント数が、あらかじめ設定していた値よりも小さいと判
定したとき、消去動作を完了させるという機能を有する
ことにより、メモリセルアレイ中の大多数のメモリセル
（少数の消去の遅いメモリセル以外のメモリセル）に対
し適切な消去動作を行うことが可能となり、ウエハー検
査工程において真の不良箇所を正しく認識できるもので
ある。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。 ［実施例１］図１は、本発明の第１実施例を示すブロッ
ク図である。図１のブロック図に示すように、データ入
出力回路（１）、書込回路（２）、読出回路（３）、列
選択回路（４）、列デコーダー（５）、行デコーダー
（６）、メモリセルアレイ（７）、消去回路（８）、消
去判定回路（９）、不良カウント回路（未消去セルカウ
ント回路）（１０）、制御回路（１１）、内部アドレス
発生回路（１２）、及びアドレス入力回路（１３）を有
している。また、１／０はデータ入力端子、（Ｓ０１）
〜（Ｓ１５）は各種内部信号、（Ａ０）〜（Ａｉ）はア
ドレス入力端子である。
説明する。 ［実施例１］図１は、本発明の第１実施例を示すブロッ
ク図である。図１のブロック図に示すように、データ入
出力回路（１）、書込回路（２）、読出回路（３）、列
選択回路（４）、列デコーダー（５）、行デコーダー
（６）、メモリセルアレイ（７）、消去回路（８）、消
去判定回路（９）、不良カウント回路（未消去セルカウ
ント回路）（１０）、制御回路（１１）、内部アドレス
発生回路（１２）、及びアドレス入力回路（１３）を有
している。また、１／０はデータ入力端子、（Ｓ０１）
〜（Ｓ１５）は各種内部信号、（Ａ０）〜（Ａｉ）はア
ドレス入力端子である。
【００１７】図１に示すブロック図を用いて、まずデー
タ読み出し動作について説明する。データ読み出し時に
は、外部アドレス信号群（Ｓ１２）を入力としたアドレ
ス入力回路（１３）より内部アドレス信号（Ｓ１４）、
（Ｓ１５） が出力され、この内部アドレス信号に応
じて、列デコーダー（５）、列（カラム）選択回路
（４）は１本の列線を、また行デコーダー（６）は１本
の行線を選択する。その結果、前記列線と行線の交点に
位置するメモリセルがメモリアレイ（７）中より選択さ
れたことになり、このメモリセルのデータが読出回路
（３）で増幅され、データ入出力回路（１）よりデータ
信号として出力される。次に、データ書き込み時には、
読み出し動作時と同様に、列デコーダー（５）、行選択
回路（４）、行デコーダー（６）により、１つのメモリ
セルが選択され、これにデータ入出力回路（１）を通し
て外部より取り込まれたデータが書込回路（２）を介し
てメモリセルトランジスタに書き込まれる。
タ読み出し動作について説明する。データ読み出し時に
は、外部アドレス信号群（Ｓ１２）を入力としたアドレ
ス入力回路（１３）より内部アドレス信号（Ｓ１４）、
（Ｓ１５） が出力され、この内部アドレス信号に応
じて、列デコーダー（５）、列（カラム）選択回路
（４）は１本の列線を、また行デコーダー（６）は１本
の行線を選択する。その結果、前記列線と行線の交点に
位置するメモリセルがメモリアレイ（７）中より選択さ
れたことになり、このメモリセルのデータが読出回路
（３）で増幅され、データ入出力回路（１）よりデータ
信号として出力される。次に、データ書き込み時には、
読み出し動作時と同様に、列デコーダー（５）、行選択
回路（４）、行デコーダー（６）により、１つのメモリ
セルが選択され、これにデータ入出力回路（１）を通し
て外部より取り込まれたデータが書込回路（２）を介し
てメモリセルトランジスタに書き込まれる。
【００１８】次に、消去動作について説明する。消去動
作は３つのシーケンスによりなり、「１、消去前書き込
み」、「２、消去」、「３、消去ベリファイ」の順で実
行される。ここでは、本発明の趣旨を明確、簡潔にする
ため、「１、消去前書き込み」が完了した時点（全メモ
リセルにデータ００が書き込まれた状態）より話を進め
る。また通常モード時の消去動作及び、本発明の趣旨と
なるテストモード時の消去動作の２回に分けて説明を行
う。通常モード時の消去動作時においては、テストモー
ド信号（Ｓ１５）がディスエイブル状態であり、不良カ
ウント回路（１０）はカウンタとしての動作は行わな
い。またリセット信号（Ｓ０８）もディスエイブル状態
を維持する。
作は３つのシーケンスによりなり、「１、消去前書き込
み」、「２、消去」、「３、消去ベリファイ」の順で実
行される。ここでは、本発明の趣旨を明確、簡潔にする
ため、「１、消去前書き込み」が完了した時点（全メモ
リセルにデータ００が書き込まれた状態）より話を進め
る。また通常モード時の消去動作及び、本発明の趣旨と
なるテストモード時の消去動作の２回に分けて説明を行
う。通常モード時の消去動作時においては、テストモー
ド信号（Ｓ１５）がディスエイブル状態であり、不良カ
ウント回路（１０）はカウンタとしての動作は行わな
い。またリセット信号（Ｓ０８）もディスエイブル状態
を維持する。
【００１９】「２、消去」は、制御回路（１１）より消
去イネーブル信号（Ｓ１０）がある一定時間出力される
ことにより実行される。この時、列デコーダ（５）、行
デコーダ（６）は共にディスエイブル状態になり全ての
列線、行線が非選択状態になる。また消去回路（８）
は、イネーブル状態となり高電圧信号（Ｓ１１）を出力
し、メモリセルのソースに高電圧を供給する。このよう
にしてメモリセルの消去が行われる。
去イネーブル信号（Ｓ１０）がある一定時間出力される
ことにより実行される。この時、列デコーダ（５）、行
デコーダ（６）は共にディスエイブル状態になり全ての
列線、行線が非選択状態になる。また消去回路（８）
は、イネーブル状態となり高電圧信号（Ｓ１１）を出力
し、メモリセルのソースに高電圧を供給する。このよう
にしてメモリセルの消去が行われる。
【００２０】「３、消去ベリファイ」は、制御回路（１
１）より信号（Ｓ０９），（Ｓ０７）が出力されること
で、消去判定回路（９）、内部アドレス発生回路（１
２）がイネーブル状態、アドレス入力回路（１３）がデ
ィスエイブル状態として行われる。内部アドレス発生回
路（１２）により発生された内部アドレス信号群（Ｓ１
３）は、信号群（Ｓ１４）として列デコーダー（５）、
行デコーダー（６）に入力される。これにより、メモリ
セルアレイ（７）上のメモリセルは順に選択され、選択
されたメモリセルの読み出しが読出回路（３）により行
われる。
１）より信号（Ｓ０９），（Ｓ０７）が出力されること
で、消去判定回路（９）、内部アドレス発生回路（１
２）がイネーブル状態、アドレス入力回路（１３）がデ
ィスエイブル状態として行われる。内部アドレス発生回
路（１２）により発生された内部アドレス信号群（Ｓ１
３）は、信号群（Ｓ１４）として列デコーダー（５）、
行デコーダー（６）に入力される。これにより、メモリ
セルアレイ（７）上のメモリセルは順に選択され、選択
されたメモリセルの読み出しが読出回路（３）により行
われる。
【００２１】読み出し回路（３）の出力信号（Ｓ０４）
を入力信号とする消去判定回路（９）は、信号（Ｓ０
４）の値をもとに、選択アドレスの消去の合否判定を行
い、消去されていないと判定した時、信号（Ｓ０５）を
出力する。信号（Ｓ０５）は不良カウント回路（１０）
がカウンタとして動作していないため、そのまま信号
（Ｓ０６）として制御回路（１１）に伝達される。
を入力信号とする消去判定回路（９）は、信号（Ｓ０
４）の値をもとに、選択アドレスの消去の合否判定を行
い、消去されていないと判定した時、信号（Ｓ０５）を
出力する。信号（Ｓ０５）は不良カウント回路（１０）
がカウンタとして動作していないため、そのまま信号
（Ｓ０６）として制御回路（１１）に伝達される。
【００２２】この時制御回路（１１）は、消去が完了し
ていないことを認識し、信号（Ｓ０９），（Ｓ０７）の
出力を停止すると同時に信号（Ｓ１０）を出力すること
により、「３、消去ベリファイ」を終了し、「２、消
去」を再開する。以後、消去←→消去ベリファイをくり
返す。以上説明した様にメモリセルアレイ（７）上の全
メモリセルが消去完了したと判定されるまで、「２、消
去」、「３、消去ベリファイ」が繰返し実行されること
になる。
ていないことを認識し、信号（Ｓ０９），（Ｓ０７）の
出力を停止すると同時に信号（Ｓ１０）を出力すること
により、「３、消去ベリファイ」を終了し、「２、消
去」を再開する。以後、消去←→消去ベリファイをくり
返す。以上説明した様にメモリセルアレイ（７）上の全
メモリセルが消去完了したと判定されるまで、「２、消
去」、「３、消去ベリファイ」が繰返し実行されること
になる。
【００２３】次にテストモード時の消去動作について説
明を行う。テストモード時の消去動作時においては、テ
ストモード信号（Ｓ１５）が、イネーブル状態であり、
不良カウント回路（１０）はカウンタとして動作を行う
ことになる。ここで、後の説明の便宜上カウンタのリミ
ット値を「７」としておく。（カウント値が「８」にな
った時信号（Ｓ０６）が出力されるものとする）「２、
消去」は、制御回路（１１）より消去イネーブル信号
（Ｓ１０）がある一定時間出力されることにより実行さ
れ、以下通常モード時の「２、消去」と同様の動作を行
い、「２、消去」終了時に制御回路（１１）よりリセッ
ト信号（Ｓ０８）が１ショットパルスとして出力され不
良カウント回路（１０）のカウント値はリセットされ
る。
明を行う。テストモード時の消去動作時においては、テ
ストモード信号（Ｓ１５）が、イネーブル状態であり、
不良カウント回路（１０）はカウンタとして動作を行う
ことになる。ここで、後の説明の便宜上カウンタのリミ
ット値を「７」としておく。（カウント値が「８」にな
った時信号（Ｓ０６）が出力されるものとする）「２、
消去」は、制御回路（１１）より消去イネーブル信号
（Ｓ１０）がある一定時間出力されることにより実行さ
れ、以下通常モード時の「２、消去」と同様の動作を行
い、「２、消去」終了時に制御回路（１１）よりリセッ
ト信号（Ｓ０８）が１ショットパルスとして出力され不
良カウント回路（１０）のカウント値はリセットされ
る。
【００２４】「３、消去ベリファイ」も通常モード時の
動作と同様にして、制御回路（１１）より信号（Ｓ０
９）、（Ｓ０７）が出力されることで実行され、順次選
択されるメモリセルの読出しが読出回路（３）により行
われる。その後、信号（Ｓ０４）の情報により判定回路
（９）は選択アドレスの消去の合否判定を行い、消去さ
れていないと判定した時、信号（Ｓ０５）を出力する。
この時不良カウント回路（１０）が動作し、カウント値
が１つＵＰする。カウント値が「７」以下である時、信
号（Ｓ０６）は出力されず、制御回路（１１）は信号
（Ｓ０９），（Ｓ０７）を出し続ける。
動作と同様にして、制御回路（１１）より信号（Ｓ０
９）、（Ｓ０７）が出力されることで実行され、順次選
択されるメモリセルの読出しが読出回路（３）により行
われる。その後、信号（Ｓ０４）の情報により判定回路
（９）は選択アドレスの消去の合否判定を行い、消去さ
れていないと判定した時、信号（Ｓ０５）を出力する。
この時不良カウント回路（１０）が動作し、カウント値
が１つＵＰする。カウント値が「７」以下である時、信
号（Ｓ０６）は出力されず、制御回路（１１）は信号
（Ｓ０９），（Ｓ０７）を出し続ける。
【００２５】別の表現を使うと消去ベリファイは継続さ
れる（内部アドレス発生回路（１２）がオーバーフロー
する迄）。またカウント値が「８」以上になると、不良
カウント回路（１０）は信号（Ｓ０６）を出力し制御回
路（１１）は、消去が完了していないことを認識し、信
号（Ｓ０９）、（Ｓ０７）の出力を停止すると同時に信
号（Ｓ１０）を出力することにより、「３、消去ベリフ
ァイ」を終了し、「２、消去」を再開する。以上説明し
た様に、メモリセルアレイ（７）上のメモリセルのうち
消去未了のセルが、７ｂｉｔ以下になるまで「２、消
去」、「３、消去ベリファイ」がくり返し実行されるこ
とになる。
れる（内部アドレス発生回路（１２）がオーバーフロー
する迄）。またカウント値が「８」以上になると、不良
カウント回路（１０）は信号（Ｓ０６）を出力し制御回
路（１１）は、消去が完了していないことを認識し、信
号（Ｓ０９）、（Ｓ０７）の出力を停止すると同時に信
号（Ｓ１０）を出力することにより、「３、消去ベリフ
ァイ」を終了し、「２、消去」を再開する。以上説明し
た様に、メモリセルアレイ（７）上のメモリセルのうち
消去未了のセルが、７ｂｉｔ以下になるまで「２、消
去」、「３、消去ベリファイ」がくり返し実行されるこ
とになる。
【００２６】図２は不良カウント回路（１０）の回路例
を示す回路であり、図３及び図４は図１のブロック図中
に示された信号の消去←→消去ベリファイ時におけるタ
イムチャートである。図２（ａ）は不良カウント回路
で、（ｂ）は（ＢＣ）の詳細図である。図２（ａ）、
（ｂ）において、ＢＣはバイナリーカウンタ、Ｐ１〜Ｐ
６はＰチャネル型トランジスタ、Ｎ１〜Ｎ６はＮチャネ
ル型トランジスタ、ＩＮＶ１〜ＩＮＶ４はインバータ、
２ＮＡＮＤは２入力ＮＡＮＤ回路である。
を示す回路であり、図３及び図４は図１のブロック図中
に示された信号の消去←→消去ベリファイ時におけるタ
イムチャートである。図２（ａ）は不良カウント回路
で、（ｂ）は（ＢＣ）の詳細図である。図２（ａ）、
（ｂ）において、ＢＣはバイナリーカウンタ、Ｐ１〜Ｐ
６はＰチャネル型トランジスタ、Ｎ１〜Ｎ６はＮチャネ
ル型トランジスタ、ＩＮＶ１〜ＩＮＶ４はインバータ、
２ＮＡＮＤは２入力ＮＡＮＤ回路である。
【００２７】信号（Ｓ０５）は、消去判定回路（９）が
信号（Ｓ０４）の値をもとに、選択アドレスの消去の合
否判定を行い、消去されていないと判定した時に出力
し、不良カウント回路（１０）へ出力する信号である。
信号（Ｓ０６）は不良カウント回路（１０）より制御回
路（１１）に伝達される信号である。また信号（Ｓ０
８）はリセット信号である。また、Ｒはリセット信号、
ＴＴは正論理の入力信号、ＢＴは逆論理の入力信号、Ｔ
Ｑは正論理の出力信号、ＢＱは逆論理の出力信号であ
る。
信号（Ｓ０４）の値をもとに、選択アドレスの消去の合
否判定を行い、消去されていないと判定した時に出力
し、不良カウント回路（１０）へ出力する信号である。
信号（Ｓ０６）は不良カウント回路（１０）より制御回
路（１１）に伝達される信号である。また信号（Ｓ０
８）はリセット信号である。また、Ｒはリセット信号、
ＴＴは正論理の入力信号、ＢＴは逆論理の入力信号、Ｔ
Ｑは正論理の出力信号、ＢＱは逆論理の出力信号であ
る。
【００２８】図３は、第１実施例ブロック図の動作タイ
ミングチャートで、通常モード時のタイムチャートであ
る。テストモード信号（Ｓ１５）、消去制御信号（Ｓ１
０）、アドレス制御信号（Ｓ０７）、消去判定信号（Ｓ
０５）、不良カウント信号（Ｓ０６）、リセット信号
（Ｓ０８）、アドレス信号（Ｓ１３）、及び消去電位信
号（Ｓ１１）が示され、横方向には（消去）、（消去ベ
リファイ）及び（消去）、（消去ベリファイ）（終了）
が示されている。図４は、第１実施例ブロック図の動作
タイミングチャートで、テストモード時のタイムチャー
トで、図３と同様に、テストモード信号（Ｓ１５）、消
去制御信号（Ｓ１０）、アドレス制御信号（Ｓ０７）、
消去判定信号（Ｓ０５）、不良カウント信号（Ｓ０
６）、リセット信号（Ｓ０８）、アドレス信号（Ｓ１
３）、及び消去電位信号（Ｓ１１）が示され、横方向に
は（消去）、（消去ベリファイ）及び（消去）、（消去
ベリファイ）（終了）が示されている。
ミングチャートで、通常モード時のタイムチャートであ
る。テストモード信号（Ｓ１５）、消去制御信号（Ｓ１
０）、アドレス制御信号（Ｓ０７）、消去判定信号（Ｓ
０５）、不良カウント信号（Ｓ０６）、リセット信号
（Ｓ０８）、アドレス信号（Ｓ１３）、及び消去電位信
号（Ｓ１１）が示され、横方向には（消去）、（消去ベ
リファイ）及び（消去）、（消去ベリファイ）（終了）
が示されている。図４は、第１実施例ブロック図の動作
タイミングチャートで、テストモード時のタイムチャー
トで、図３と同様に、テストモード信号（Ｓ１５）、消
去制御信号（Ｓ１０）、アドレス制御信号（Ｓ０７）、
消去判定信号（Ｓ０５）、不良カウント信号（Ｓ０
６）、リセット信号（Ｓ０８）、アドレス信号（Ｓ１
３）、及び消去電位信号（Ｓ１１）が示され、横方向に
は（消去）、（消去ベリファイ）及び（消去）、（消去
ベリファイ）（終了）が示されている。
【００２９】［実施例２］図５は、第２実施例に含まれ
る不良カウント回路（１０）の回路例である。第２実施
例の全体ブロック図としては図１と同一であり、全体の
実行動作は、上述した第１実施例と変わりない。ここ
で、第２実施例の動作について説明する。第２実施例の
消去←→消去ベリファイの動作は基本的に第１実施例と
同一である。第１実施例との相違点は不良カウント回路
（１０）の機能を向上させた点にある。
る不良カウント回路（１０）の回路例である。第２実施
例の全体ブロック図としては図１と同一であり、全体の
実行動作は、上述した第１実施例と変わりない。ここ
で、第２実施例の動作について説明する。第２実施例の
消去←→消去ベリファイの動作は基本的に第１実施例と
同一である。第１実施例との相違点は不良カウント回路
（１０）の機能を向上させた点にある。
【００３０】図５に示す不良カウント回路は、図２に示
す不良カウント回路に制御信号（Ｆ１）、（Ｆ１→），
（Ｆ２）、（Ｆ２→）を追加した構成になっている。こ
の制御信号により、カウントリミット値を任意に変更す
る事が可能となる。この例では、制御信号（Ｆ１）、
（Ｆ１→），（Ｆ２）、（Ｆ２→）を発生させる回路に
ＦＵＳＥ（ヒューズ）を採用し、ＦＵＳＥの切断、非切
断を行うことにより、所望のカウントリミット値を設定
できる構成になっている。
す不良カウント回路に制御信号（Ｆ１）、（Ｆ１→），
（Ｆ２）、（Ｆ２→）を追加した構成になっている。こ
の制御信号により、カウントリミット値を任意に変更す
る事が可能となる。この例では、制御信号（Ｆ１）、
（Ｆ１→），（Ｆ２）、（Ｆ２→）を発生させる回路に
ＦＵＳＥ（ヒューズ）を採用し、ＦＵＳＥの切断、非切
断を行うことにより、所望のカウントリミット値を設定
できる構成になっている。
【００３１】以上実施例の動作について説明したが、こ
こでは、その使用例について説明を行う。ウエハー検査
工程において、本発明のテストモードを使用した時、検
査されるデバイスに少数の消去の遅いメモリセルが存在
した場合、そのデバイス中の大半のメモリセルは過消去
される事なく適切なしきい値電圧まで消去され完了す
る。逆に、少数の消去の遅いメモリセルはしきい値電圧
が適当でない（高い）状態で消去が終了となる。
こでは、その使用例について説明を行う。ウエハー検査
工程において、本発明のテストモードを使用した時、検
査されるデバイスに少数の消去の遅いメモリセルが存在
した場合、そのデバイス中の大半のメモリセルは過消去
される事なく適切なしきい値電圧まで消去され完了す
る。逆に、少数の消去の遅いメモリセルはしきい値電圧
が適当でない（高い）状態で消去が終了となる。
【００３２】つまり、この時点において、このデバイス
は大半の『しきい値電圧の低い（所望のしきい値電圧）
メモリセル』と少数の『しきい値電圧の高いメモリセ
ル』とが混在した状態にあることになる。テストモード
終了後、このデバイスに対して、検査装置によるしきい
値電圧の低いことを確認する試験（例えば、メモリセル
ゲートに低い電圧を印加させた状態での読出し試験）を
行ったとすると、検査装置は、このデバイス中の少数の
メモリセルが不良（しきい値電圧が高い）であることを
認識しリダンダンシー救済を行うべき箇所の情報を得る
ことができる。実施例における不良カウント回路（１
０）のカウントリミット値をそのデバイスが有するリダ
ンダンシースペアセル系統数の数と同一、又はそれ以下
に設定しておくことにより、本発明は有効に活用される
と言える。
は大半の『しきい値電圧の低い（所望のしきい値電圧）
メモリセル』と少数の『しきい値電圧の高いメモリセ
ル』とが混在した状態にあることになる。テストモード
終了後、このデバイスに対して、検査装置によるしきい
値電圧の低いことを確認する試験（例えば、メモリセル
ゲートに低い電圧を印加させた状態での読出し試験）を
行ったとすると、検査装置は、このデバイス中の少数の
メモリセルが不良（しきい値電圧が高い）であることを
認識しリダンダンシー救済を行うべき箇所の情報を得る
ことができる。実施例における不良カウント回路（１
０）のカウントリミット値をそのデバイスが有するリダ
ンダンシースペアセル系統数の数と同一、又はそれ以下
に設定しておくことにより、本発明は有効に活用される
と言える。
【００３３】
【発明の効果】以上説明した様に本発明は、消去動作の
際、消去の遅いメモリセル数をカウントし、そのカウン
ト数が、あらかじめ設定していた値よりも小さいと判定
したとき、消去動作を完了させるという機能を有するこ
とにより、メモリセルアレイ中の大多数のメモリセル
（少数の消去の遅いメモリセル以外のメモリセル）に対
し適切な消去動作を行うことが可能となり、また真の不
良（消去の遅いセル）を特定、明確にすることが可能と
なるため、リダンダンシー救済を前提としたウエハー検
査工程において、不良内容（真の不良箇所）を正しく認
識でき、適切なリダンダンシー救済が可能となる。つま
り、ウエハー検査時における歩留の向上が見込めるとい
う効果が有る。また、このような機能がデバイス内に内
蔵されることにより、検査工程におけるテスト時間が大
幅に短縮されるという効果を奏するものである。
際、消去の遅いメモリセル数をカウントし、そのカウン
ト数が、あらかじめ設定していた値よりも小さいと判定
したとき、消去動作を完了させるという機能を有するこ
とにより、メモリセルアレイ中の大多数のメモリセル
（少数の消去の遅いメモリセル以外のメモリセル）に対
し適切な消去動作を行うことが可能となり、また真の不
良（消去の遅いセル）を特定、明確にすることが可能と
なるため、リダンダンシー救済を前提としたウエハー検
査工程において、不良内容（真の不良箇所）を正しく認
識でき、適切なリダンダンシー救済が可能となる。つま
り、ウエハー検査時における歩留の向上が見込めるとい
う効果が有る。また、このような機能がデバイス内に内
蔵されることにより、検査工程におけるテスト時間が大
幅に短縮されるという効果を奏するものである。
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第１実施例中の不良カウント回路図で
ある。
ある。
【図３】本発明の第１実施例ブロック図の動作タイミン
グチャートである。
グチャートである。
【図４】本発明の第１実施例ブロック図の動作タイミン
グチャートである。
グチャートである。
【図５】本発明の第２実施例中の不良カウント回路図で
ある。
ある。
【図６】従来例のブロック図である。
１．データ入力出力回路 ２．書込回路 ３．読出回路 ４．列選択回路 ５．列デコーダー ６．行デコーダー ７．メモリセルアレイ ８．消去回路 ９．消去判定回路 １０．不良カウント回路 １１．制御回路 １２．内部アドレス発生回路 １３．アドレス入力回路 １／０．データ入力端子 Ａθ〜Ａｉ．アドレス入力端子 Ｓθ１〜Ｓ１５．各種内部信号 ＢＣ．バイナリーカウンタ ＩＮＶ．インバータ ２ＮＡＮＤ．２入力ＮＡＮＤ回路 Ｐ．Ｐチャネル型トランジスタ Ｎ．Ｎチャネル型トランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年８月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】また、従来の回路方式では、最も消去速度
の遅いセルが消去完了するまで、消去動作が実行される
為、極端な例を挙げると、全く消えないセルがメモリア
レイ内に存在した場合そのデバイスは過消去状態となり
不良となる。これは、リダンダンシーによる救済を前提
としたウエハー検査工程において、正しい救済判定が行
えない事を意味する。つまり、数ｂｉｔの消えない不良
セルを有するデバイス（リダンダンシーで救済可能なデ
バイス）がメモリセルアレイ全体の過消去不良（リダン
ダンシーでの救済不可能なデバイス）となってしまい、
歩留を低下させるおそれが有る。
の遅いセルが消去完了するまで、消去動作が実行される
為、極端な例を挙げると、全く消えないセルがメモリア
レイ内に存在した場合そのデバイスは過消去状態となり
不良となる。これは、リダンダンシーによる救済を前提
としたウエハー検査工程において、正しい救済判定が行
えない事を意味する。つまり、数ｂｉｔの消えない不良
セルを有するデバイス（リダンダンシーで救済可能なデ
バイス）がメモリセルアレイ全体の過消去不良（リダン
ダンシーでの救済不可能なデバイス）となってしまい、
歩留を低下させるおそれが有る。
Claims (7)
- 【請求項１】 マトリクス状に配置された複数のメモリ
セルを有し、前記複数のメモリセルに対し、消去前に書
き込みを行う第１の機能の回路と、前記複数のメモリセ
ルを一括して消去する第２の機能の回路と、前記複数の
メモリセルが消去されたか否かを判定する第３の機能の
回路と、前記第３の機能の回路に前記複数のメモリセル
中の各メモリセルをアクセスするための内部アドレス情
報を発生する回路とを有し、前記第１の機能の実行後、
前記第２の機能と第３の機能を交互に繰り返し実行する
ことにより、前記複数のメモリセルの消去を行う不輝発
性半導体記憶装置において、前記第３の機能の回路が各
メモリセル毎（各アドレス毎）の消去判定において出力
する第１の消去判定信号を入力とする未消去セルカウン
ト回路を有し、前記未消去セルカウント回路が前記複数
のメモリセル全体としての消去が完了したか否かを示す
第２の消去判定信号を出力し、前記第２の消去判定信号
を入力とし、前記第２の消去判定信号が消去が完了して
いないことを示した場合、前記第３の機能を停止させ、
前記第２の機能を実行させるための制御信号を発生する
制御回路を具備することを特徴とする不輝発性半導体記
憶装置。 - 【請求項２】 請求項１記載の不輝発性半導体記憶装置
において、テストモード信号を有し、未消去セルカウン
ト回路、制御回路に入力し、前記テストモード信号が非
活性の時、未消去セルカウント回路のカウントリミット
値が０となり、前記テストモード信号が活性の時、前記
カウントリミット値が任意の（所望の）値に設定される
ことを特徴とする不輝発性半導体記憶装置。 - 【請求項３】 請求項１または２記載の不輝発性半導体
記憶装置において、未消去セルカウント回路のカウント
リミット値を可変としたことを特徴とする不輝発性半導
体記憶装置。 - 【請求項４】 請求項３記載の不輝発性半導体記憶装置
において、未消去セルカウント回路のカウントリミット
値の変更をヒューズ素子の切断、非切断により実現する
ことを特徴とする不輝発性半導体記憶装置。 - 【請求項５】 請求項３記載の不輝発性半導体記憶装置
において、未消去セルカウント回路のカウントリミット
値の変更を外部からの入力信号により実現することを特
徴とする不輝発性半導体記憶装置。 - 【請求項６】 請求項１〜５のいずれかに記載の不輝発
性半導体記憶装置において、消去されたか否かを判定す
る回路が、書き込み時において書き込みされたか否かを
判定する回路として使用可能であることを特徴とする不
輝発性半導体記憶装置。 - 【請求項７】 請求項１〜６のいずれかに記載の不輝発
性半導体記憶装置において、少なくとも１系統以上の冗
長メモリセルアレイ（列方向又は行方向）を有し、前記
第１の消去判定信号の出力を前記冗長メモリセルアレイ
の１系統内に存在するメモリセル数と同数のメモリセル
数を単位とし、消去判定する事で実行することを特徴と
する不輝発性半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP7961195A JPH08249895A (ja) | 1995-03-10 | 1995-03-10 | 不輝発性半導体記憶装置 |
| US08/613,692 US5594689A (en) | 1995-03-10 | 1996-03-11 | Non-volatile semiconductor memory capable of erase- verifying memory cells in a test mode using a defective count circuit activated by a test mode signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7961195A JPH08249895A (ja) | 1995-03-10 | 1995-03-10 | 不輝発性半導体記憶装置 |
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| JPH08249895A true JPH08249895A (ja) | 1996-09-27 |
Family
ID=13694842
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| US5594689A (en) | 1997-01-14 |
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