JP2716906B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2716906B2
JP2716906B2 JP4068960A JP6896092A JP2716906B2 JP 2716906 B2 JP2716906 B2 JP 2716906B2 JP 4068960 A JP4068960 A JP 4068960A JP 6896092 A JP6896092 A JP 6896092A JP 2716906 B2 JP2716906 B2 JP 2716906B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電気的にデータの書換え
が可能な不揮発性半導体メモリに関する。
【０００２】
【従来の技術】電気的に記憶データを消去し、新たなデ
ータを再書込みできるＲＯＭはＥＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍ
ａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として
知られている。このＥＥＰＲＯＭは、記憶内容を消去す
るとき、ＥＰＲＯＭとは異なり紫外線を用いる必要がな
い。従って、ボード上に実装した状態のままで電気的に
データの消去、書換えを行うことができる。このため、
使いやすく、各種制御用機器用やメモリカード用等とし
て用いられる。
【０００３】近年、特に大容量化に適したＥＥＰＲＯＭ
としてＮＡＮＤセル構造を有するＥＥＰＲＯＭが開発さ
れている。このＮＡＮＤセルタイプのＥＥＰＲＯＭの特
徴は、以下の通りである。すなわち、データの書込み、
消去に当って、従来のＮＯＲタイプのメモリセルと異な
り、ホットエレクトロンの注入を必要としない。書込
み、消去は、トンネル効果によって行っている。このた
め、メモリセルに流れる電流が少ない。したがって、ペ
ージ単位でのデータの書換えが可能である。よって、そ
の用途はメモリカードのみでなく、ハードディスク置き
換えにも及ぶ。
【０００４】［図８］は、８個の浮遊ゲートを有するＮ
ＡＮＤ構造のメモリセル群ＭＣＧを二つ示している。読
み出し時、選択されたメモリセル（ＭＣ（１）、ＭＣ
（２））の選択ゲート（ワードラインＷＬ（Ｓ））は低
レベル（以下、“Ｌ”と略記する）に設定され、ＮＡＮ
Ｄセル群の残りの７つのメモリセルの選択ゲート（ワー
ドラインＷＬ（ＮＳ））は高レベル（以下、“Ｈ”と略
記する）に設定される。選択トランジスタＴ1 のゲート
（セレクトラインＳＧＤ）と、選択トランジスタＴ2 の
ゲート（セレクトラインＳＧＳ）は“Ｈ”に設定され
る。ＮＡＮＤ構造の不揮発性半導体装置では、［図９］
に示すように、“０”データの書込まれたメモリセルの
しきい値電圧は正に分布する。しかも、その“０”デー
タセルのしきい値電圧は、ＮＡＮＤセル群の非選択トラ
ンジスタのゲート電圧（“Ｈ”）より低い値となるよう
に設定される。このため、選択されたメモリセル（ＭＣ
（１））のしきい値電圧が正であれば（“０”データが
書込まれていれば）、ビットライン（ＢＬ（１））とＧ
ＮＤ間には電流が流れず、ビットライン（ＢＬ（１））
は高レベルとなる。また、選択されたメモリセル（ＭＣ
（２））のしきい値電圧が負であれば（“１”データが
書込まれていれば）、ビットライン（ＢＬ（２））とＧ
ＮＤ間にセル電流ＣＣが流れ、ビットライン（ＢＬ
（２））は低レベルとなる。従って、このビットライン
（ＢＬ（１）、ＢＬ（２））の電位をセンスアンプ回路
により検知する事により、対象とするメモリセルＭＣ
（１）、ＭＣ（２）のデータが“０”か“１”かを読み
出すことが出来る。次に、書込み動作について説明す
る。
【０００５】［図１０］に示すように、選択されたメモ
リセルの選択ゲートＷＬ（Ｓ）には２０Ｖ程度の高電圧
（Ｖpp）がロウデコーダより供給される。また、他の７
つの選択ゲート（ＷＬ（ＮＳ））には１０Ｖ程度の中間
電位（ＶＰＩ）が供給される。この時、選択トランジス
タＴ1 のゲート電圧（ＳＧＤ）は１２Ｖ、ＮＡＮＤセル
群ＭＣＧとソース線間の選択トランジスタＴ2 のゲート
電圧は０Ｖに設定される。図示してはいないが、他のＮ
ＡＮＤセル群の選択ゲートには０Ｖが供給される。この
状態でビットラインＢＬ（１）を０Ｖにすると、選択さ
れたメモリセルＭＣ（１）の選択ゲート（ＷＬ（Ｓ））
とチャネルとの間の電位差は２０Ｖとなる。従って、選
択されたメモリセルＭＣ（１）においてのみ基板から浮
遊ゲートに電子が注入される。このときに、同じＮＡＮ
Ｄセル群ＭＣＧ（１）中の他の７つのメモリセルにおい
ては、選択ゲートとチャネルの間の電位差は１０Ｖとな
り、電子の注入は行らない。また、選択したメモリセル
ＭＣ（２）へ電子の注入を行わないとき、すなわち
“１”ライトを行いたいときは、ビットラインＢＬ
（２）にＶＤＰＩ（１０Ｖ）の電圧を供給すれば良い。
このときには、電子の注入は行われない。つまり、選択
的に、“０”または“１”のデータの書込みを行うこと
が出来る。次に、消去動作について説明する。
【０００６】［図１１］に示すように、消去時には、基
板を２０Ｖ程度（Ｖpp）に、選択ゲートを０Ｖに設定す
る。これにより、浮遊ゲート中の電子が基板に引抜かれ
て、消去が行われる。このとき、選択ゲートのゲートス
トレスを緩和するため、セレクト線ＳＧＤ、ＳＧＳは２
０Ｖ（Ｖpp）に設定される。
【０００７】このように、ＮＡＮＤ構造のＥＥＰＲＯＭ
では、トンネル電流で書込みが行われる。このため、書
込み時にメモリセルに流れる電流は非常に小さい。従っ
て、数百〜数千個のメモリセルに同時に書込みを行うこ
とが可能である。このようなＮＡＮＤタイプのＥＥＲＯ
Ｍで書き込み、消去を行う場合のシーケンスをそれぞ
れ、［図１２］、［図１３］に示す。
【０００８】データ入力コマンド”８０Ｈ”を入力し、
書き込みデータを１ページ分入力する、そして、プログ
ラムコマンド”１０Ｈ”を入力することでチップは、オ
ートプログラムモードとなる。すなわち、プログラム→
ベリファイ→プログラムという動作を全ビット書き込み
ＯＫとなるまで繰り返す。この時、書き込みを何回繰り
返すかという回数の制限は、あらかじめ設定しておき比
較する事で、そのチップが不良か否かを判定している。
書き込み動作中はＲｅａｄｙ／Ｂｕｓｙ出力端子からＢ
ｕｓｙ信号が出力され、書き込み動作中であることが、
チップ外部からもわかるよう構成されている。書き込み
が正常に終了したか否かは、フラグリードコマンドを入
力することにより、内部レジスタに記憶したベリファイ
の結果をＩ／Ｏ端子より読み出すことでなされる。
【０００９】また消去においては、イレーズブロック入
力コマンド”６０Ｈ”を入力し、消去ブロックアドレス
を入力する、そして、消去コマンド”Ｄ０Ｈ”を入力す
ることでチップは、オートイレーズモードとなる。すな
わち、イレーズ→ベリファイ→イレーズという動作を消
去ＯＫとなるまで繰り返す。この時、消去を何回繰り返
すかという回数の制限は、あらかじめ設定しておき比較
する事で、そのチップが不良か否かを判定している。前
記消去動作中はＲｅａｄｙ／Ｂｕｓｙ出力端子からＢｕ
ｓｙ信号が出力され、消去動作中であることが、わかる
よう構成されている。消去が正常に終了したか否かは、
フラグリードコマンドを入力することにより、内部レジ
スタに記憶したベリファイの結果をＩ／Ｏ端子より読み
出すことでなされる。
【００１０】一般的にＥＥＰＲＯＭは、書き込み・消去
を繰り返すことで酸化膜の劣化等により特性が著しく変
化する。［図１４］に書き込み／消去の特性を示す。デ
ータの書き換え回数すなわちプログラム／イレーズ回数
が増加すると、それぞれのメモリセルを構成するトラン
ジスタのしきい値電位が書き込み電位Ｖ0 もしくは消去
電位Ｖ1 になるまでに要するプログラム／イレーズ→ベ
リファイ→プログラム／イレーズの繰り返し回数は多く
なる。このようにデータの書き換えに要する前記繰り返
し回数の多いチップはその使用限界に近づいたものであ
り、このようなチップを使用することは、システムの信
頼性上問題である。
【００１１】しかしながら、オート動作で書き込み、消
去を行うと、チップが劣化しはじめ書き込み／消去にか
かる回数が増加しはじめていても判断出来ないという問
題がある。
【００１２】また、従来においては、書き込み／消去の
回数の制限は、たとえば１００回と設定するとマスクで
固定するためにどのようなサンプルにおいても同じ設定
がなされていた。しかしながら、書き込み／消去の回数
は、製造ばらつきによりロット間でばらつく。したがっ
て、書き込み／消去を繰り返したときの前記制限回数ま
での動作マージンがサンプルにより異なるという問題が
ある。
【００１３】
【発明が解決しようとする課題】上記したように、従来
の不揮発性半導体記憶装置はオート動作で書き込み／消
去を行うとチップの劣化状態をチップ外部から知り得な
いという問題があった。また、書き込み／消去の回数の
設定は、チップの製造工程中にマスクを用いて行い、ど
のようなチップサンプルについても同じ設定がなされて
いて、この回数までの動作マージンがサンプルによって
異なるという問題があった。
【００１４】本発明は上記欠点を除去し、チップ外部か
らチップの劣化状態を検知し、書き込み／消去の回数の
動作マージンをサンプルによって最適化することを目的
とする。
【００１５】
【課題を解決する手段】上記目的を達成するために、本
発明では、チップ内に形成される制御ゲートと浮遊ゲー
トを有するトランジスタからなり前記浮遊ゲートと基板
との間で酸化膜を介してトンネル電流を流しデータの書
込み／消去を行う複数のメモリセルと、第１の外部信号
に対応して、書込みデータを前記チップ内部に取り込む
書込みデータ入力手段と、第２の外部信号に対応して書
込みと書込みデータ判定を繰り返す最大回数を直接外部
より取り込み記憶する最大書込み回数入力手段と、前記
メモリセルへのデータの書込みが正常になされるまで、
もしくは書込み回数が前記最大回数に達するまで、チッ
プ内部で書込みデータの判定を繰り返すオート書込みベ
リファイ手段と、実際の書込み回数を保持する書込みカ
ウンタ回路と、第３の外部信号に対応して前記書込みカ
ウンタ回路内の書込み回数を直接外部に出力する書込み
回数出力手段と、第４の外部信号に対応して消去と消去
データ判定を繰り返す最大回数を直接外部より取り込み
記憶する最大消去回数入力手段と、前記メモリセルのデ
ータの消去が正常になされるまで、もしくは消去回数が
前記最大回数に達するまで、チップ内部で消去データの
判定を繰り返すオート消去ベリファイ手段と、実際の消
去回数を保持する消去カウンタ回路と、第５の外部信号
に対応して前記消去カウンタ回路内の消去回数を直接外
部に出力する消去回数出力手段とを有することを特徴と
する不揮発性半導体記憶装置を提供する。
【００１６】さらに、前述した不揮発性半導体記憶装置
において、前記メモリセルはＮＡＮＤ型接続され、各メ
モリセルを構成するトランジスタは、書込み状態におい
ては第１のしきい値電位範囲をとり、消去状態において
は第２のしきい値範囲をとるとともに、前記書込みは前
記メモリセルのしきい値電位を前記第２のしきい値範囲
より前記第１のしきい値範囲にシフトさせることにより
行い、前記第１のしきい値範囲は読み出し時に選択され
た前記メモリセルの制御ゲートに印加される電位より高
くかつ非選択の前記メモリセルの制御ゲートに印加され
る電位より低く設定されていることを特徴とする不揮発
性半導体記憶装置を提供する。
【００１７】
【００１８】
【００１９】
【作用】本発明で提供する手段を用いると、前記第２の
信号に応じて書込み及び書込みデータ判定の回数を外部
からユーザがチップの状態に応じて入力するので、書込
み回数の動作マージンをチップサンプルに応じて最適化
することが出来る。
【００２０】また、前記第３の信号に応答して書込み回
数をチップ外部に出力することが出来るので、チップ外
部からチップの劣化状態を検知し、この不揮発性半導体
記憶装置を用いたシステムの信頼性を高め、チップの交
換タイミングをユーザが検知する事が出来る。
【００２１】また、前記第５の信号に応答して消去回数
をチップ外部からユーザがチップの状態に応じて入力す
るので、消去回数の動作マージンをチップサンプルに応
じて最適化することが出来る。
【００２２】また、前記第６の信号に応答して消去回数
をチップ外部に出力することが出来るので、チップ外部
からチップの劣化状態を検知し、この不揮発性半導体記
憶装置を用いたシステムの信頼性を高め、チップの交換
タイミングをユーザが検知する事が出来る。
【実施例】
【００２３】［図１］に本発明実施例のプログラム動作
におけるシーケンスを示す。本発明の実施例の半導体メ
モリを使用することにより、オート書き込み動作におけ
る書き込みループ回数を外部から入力することができ、
また、書き込み動作終了後に書き込みループ回数を外部
に出力することが可能となる。つぎにこの時の動作につ
いて説明する。まず書き込みループ数インプットコマン
ド８ＦＨがＩ／Ｏ入出力端子から入力され書き込みルー
プ数をバイナリーコードとして入力する。このデータは
内部のラッチ回路でラッチされる。これは、半導体チッ
プごとに書き込みの制限最大回数をかえることができ、
そのチップの特性にあわせることが可能となる。このよ
うにして、最大ループ回数を入力したのち、シリアルデ
ータ入力コマンド８０ＨをＩ／Ｏ端子から入力する。す
ると、各ビット線ごとに接続されるデータラッチ回路の
データがすべて”１”データに設定される。その後書き
込みを行うためのページアドレス及び書き込み開始のカ
ラム先頭アドレスを入力する、その後、書き込みデータ
を入力される。このデータ入力モード後コマンド入力モ
ードでプログラムコマンド１０Ｈを入力すると、チップ
はメモリセルへのデータ書き込みを行う。このデータ書
き込み時、データレジスタのデータが”１”であるビッ
ト線は１０Ｖ程度の高電位に設定され、データレジスタ
のデータが”０”であるビット線は０Ｖに設定される。
このためデータレジスタのデータが”０”であるビット
線に接続され、ワード線により選択されたメモリセルの
浮遊ゲートに電子が注入され、”０”データがメモリセ
ルに書き込まれる。この書き込み動作及び書き込みが正
常になされたか否かのベリファイ動作、ベリファイがＮ
Ｇの時の再プログラム動作はチップ内部で自動的に行わ
れる。そして、書き込みを行う毎に内部カウンタにより
カウントされ、また書き込みの最初に入力した最大回数
に達したかどうかを比較する。最大回数書き込みをおこ
なっても書き込みが正常になされないチップは書き込み
不良品なる。また、最大回数以下のループ数で書き込み
が正常に終了した場合はその回数は、チップ内部のカウ
ンタで記憶するようにしている。前記書き込み動作中は
Ｒｅａｄｙ／Ｂｕｓｙ出力端子よりＢｕｓｙ信号が出力
され、書き込み動作が正常に終了すると、自動的にＲｅ
ａｄｙ信号が出力されるように設定されている。この書
き込み動作が正常に終了したかどうかは、コマンド入力
モードで７０Ｈのフラグリードコマンドを入力すること
により、内部レジスタに記憶された自動ベリファイの結
果を読み出すことが出来る。そして、連続してコマンド
入力モードでループ数出力コマンド５ＦＨを入力するこ
とで、前記カウンタの内容をバイナリコードとしてチッ
プ外部に読み出すことが可能となる。
【００２４】［図２］は［図１］で説明したシーケンス
を制御するためのチップ外部制御信号の入力タイミング
を示す図面である。ここで、ＡＬＥ、ＮＷＰ、ＣＥ、Ｎ
ＷＥ、ＲＥは外部制御信号で、それぞれの入力ピンから
入力されチップの動作モードを決定する。また、Ｒｅａ
ｄｙ／Ｂｕｓｙはチップがアクセス可能か、不可能かを
示す信号が出力される。外部信号ＣＬＥはコマンド入力
モードを決定し、外部信号ＡＬＥはアドレス入力モード
を決定する。さらに外部信号ＣＥはチップセレクト信号
であり、外部信号ＮＷＥはコマンド入力モード、アドレ
ス入力モード及びデータ入力でそれぞれの入力データを
取り込むクロック信号の働きをする。また制御信号ＲＥ
は、データ読み出し時入力されたアドレスから連続した
アドレスを読み出す際のアドレスインクリメントと出力
バッファのイネーブル機能を持つクロック信号である。
【００２５】［図３］は、本発明を適用した半導体メモ
リの最大ループ回数入力回路とカウンタ回路と最大ルー
プ回数出力回路部の回路図である。この図のなかで用い
ているシンボルＮＬＬＡＴ，ＢＣＡ，ＢＣＥの具体的回
路はそれぞれ、［図５］、［図６］、［図７］に示す、
次に［図３］に示した回路の動作を［図４］のタイミン
グチャートを基に説明する。まず第１に最大ループ回数
を入力するときの動作を説明する。コマンド入力モード
でループ数入力コマンド８ＦＨが入力されると、信号Ｉ
ＬＦが”Ｈ”レベル信号ＩＬＦＢが”Ｌ”レベルとなり
ノア回路ＮＯＲ１，ＮＯＲ２で構成されるフリップフロ
ップ回路にラッチされる。信号ＩＬＦが”Ｈ”レベル信
号ＩＬＦＢが”Ｌ”レベルとなるとナンド回路ＮＤ１〜
ＮＤ４、ノア回路ＮＯＲ２〜ＮＯＲ５がアクティブ状態
となる。この状態で信号ＣＬＳＥが”Ｌ”レベル、信号
ＣＥＳＢが”Ｌ”レベル、信号ＲＥＳＢが”Ｈ”レベル
となり、信号ＷＥＳＢを”Ｈ”→”Ｌ”→”Ｈ”レベル
と動かすことにより、この時データ入出力パッドにあた
えている最大ループ回数がバイナリコードの状態でルー
プラッチ回路ＮＬＬＡＴに入力される。この時ラッチさ
れたデータに対応して、ノードＮ０〜Ｎ６がセットされ
る。このセットされた信号Ｎ０〜Ｎ６はナンド回路ＮＤ
１〜ＮＤ４、ノア回路ＮＯＲ２〜ＮＯＲ５のゲートに入
力され、各Ｉ／Ｏごとに構成されるトランスミッション
回路ＴＳＣ内のトランジスタＴＴ１、ＴＴ２のどちらを
導通状態とするかを設定する。この設定により、バイナ
リカウンタの出力ＰＣ０〜ＰＣ６を反転させて出力する
か否かをきめることになる。この動作により、ループ数
の設定は終了する。
【００２６】次にプログラム動作時のプログラム回数の
カウント動作について説明する。コマンド入力モードで
オートプログラムコマンド１０Ｈが入力されると、チッ
プはプログラム→ベリファイ→プログラムという動作を
１ページ書き込みＯＫとなるか、あるいは前記説明した
最大ループ数に達するまで繰り返す。コマンド１０Ｈが
入力されると信号ＡＰＲＯが“Ｈ”レベルとなりノア回
路ＮＯＲ６が入力待ちの状態となる。信号ＰＥＲＲはベ
リファイの時１ページ内で１ビットでも正常に書き込み
がなされていないビットがあるとエラーパルスを出力す
る。このエラーパルスをトリガーとしてバイナリーカウ
ンタが１つずつインクリメントされていく。すなわち、
１回目の信号ＰＥＲＲのトリガでノードＰＣ０が“Ｈ”
レベルとなる。この時、他のＰＣ１〜ＰＣ６は“Ｌ”レ
ベルとなっている。したがって、ノードＨが“Ｈ”レベ
ル、ノードＩ〜ノードＮは“Ｌ”レベル、ノードＯは前
記説明のようにノードＮ６が“Ｈ”レベルとなっている
ため、ノードＰＣ６の反転信号が出力されるため、やは
り“Ｈ”レベルとなっている。よって信号ＰＣＥＮＤ
“Ｌ”レベルとなっている。信号ＰＣＥＣＤが“Ｌ”レ
ベルのときは最大ループ回数まで達していないため再度
プログラムがなされる。プログラム後に再びベリファイ
がおこなわれ再びＮＧとなって信号ＰＥＲＲのトリガが
でるとノードＰＣ０は“Ｌ”レベル、ノードＰＣ１は
“Ｈ”レベル、ノードＰＣ２〜ＰＣ６は“Ｌ”レベルと
なる。この時、ノードＨは“Ｌ”レベル、ノードＩは
“Ｈ”レベル、ノードＪ〜ノードＮは“Ｌ”レベル、ノ
ードＯは“Ｈ”レベルとなっておりやはり信号ＰＣＥＮ
Ｄは“Ｌ”レベルとなり再度プログラムがなされる。こ
のようにして、書き込みが正常になされベリファイがＯ
Ｋとなるまで信号ＰＥＲＲからトリガが出力されカウン
タを１ずつインクリメントしていく。そして、ノードＰ
Ｃ６が“Ｈ”レベルになるとき、すなわち２ 6 ＝６４回
書き込みがなされるとＰＣ０〜ＰＣ５が“Ｌ”レベル、
ＰＣ６が“Ｈ”レベルとなると、ノードＨ〜ノードＯす
べてが“Ｌ”レベルとなり信号ＰＣＥＮＤが“Ｈ”レベ
ルとなる。すなわち、最大ループ数迄書き込みが行われ
たことになり、書き込み動作がストップする。また、最
大ループ数まで達しないうちに書き込みが正常になされ
たときは、そのカウンタの状態を保持したままでプログ
ラム動作が終了する。今回の例では、最大１２８回まで
回数をセットすることができる。つぎにループ回数をチ
ップ外部に読み出す方式を説明する。コマンド入力モー
ドでループ数アウトプットコマンド５ＦＨを入力すると
信号ＩＬＭが“Ｈ”レベル、信号ＩＬＭＢが“Ｌ”レベ
ルとなり、カウンタ内のノードＰＣ０〜ＰＣ６のデータ
が出力バッファを介してチップ外部へバイナリコードと
して読み出すことが可能となる
【００２７】［図５］はループ数ラッチ回路の一例を示
す図である。信号ＲＳＴによりラッチ回路がイニシャラ
イズされ、信号ＤＮにラッチデータが入力され、信号Ｐ
ＬＰを”Ｈ”→”Ｌ”→”Ｈ”と変化させることでクロ
ックドインバータで構成されるラッチ回路に記憶され
る。また、信号ＤＡＴＡからそのラッチしたデータを出
力するようにしている。［図６］、［図７］に示すカウ
ンタ回路は一般的によく用いられる回路であるためその
動作説明は省略する。
【００２８】以上、書き込み動作を例に説明したが、消
去時についても全く同じように構成することが出来る。
回路構成も書き込み動作で説明に用いた構成と同じ回路
を別にもう一つチップ内に有し、同様の動作を行えば良
い。
【００２９】この様にすると、書き込み／消去を繰り返
すことによるメモリセルの経時劣化を、書き込み回数、
消去回数を直接チップ外部に出力し、このチップを使用
するシステム側から読み出すことによりモニタリングす
ることが出来る。したがって、メモリセルの劣化状態を
知ることが出来、ユーザーが直接チップの寿命を知り得
るというメリットがある。
【００３０】例えば、書き込み回数を読み出すことによ
り、メモリセルが劣化しまたは劣化しつつあることを検
知したときは、その劣化したメモリセルを有するブロッ
クを使用せずに同一チップの別のブロックまたは他のチ
ップのブロックに置き換えるようにすれば、データの内
容を破壊することなく信頼性を向上することが出来る。
また、１チップ内に多数の劣化ブロックまたは劣化しつ
つあるブロックを含むときは新しいチップに交換するこ
とも可能となる。また、複数のチップよりメモリカード
やメモリーボードさらには半導体ディスク等を構成した
ときにも、チップ内のメモリセルの劣化状態を知ること
により、メモリカードやメモリーボードさらには半導体
ディスク等の交換時期を推定することが出来る。
【００３１】また、書き込み回数を読み出すことによ
り、劣化の少ないメモリセルを多く含むブロックを優先
的に用いることが出来る。つまり、劣化の進んだメモリ
セルを多く有するブロックと比較して優先的に、劣化の
余り進んでいないメモリセルを多く有するブロックを用
いる。このようにすると、チップ内部で平均的にメモリ
セルの劣化が進み、実効的なチップの寿命をのばすこと
が出来る。また、最大ループ回数を入力設定することに
より、チップごとに最適な値を設定でき、無駄にプログ
ラム／消去を繰り返さなくてもすむ。
【００３２】以上、ＮＡＮＤタイプのフラシュＥＥＰＲ
ＯＭについて説明してきたが、プログラム、消去を電気
的に行うフラシュＥＥＰＲＯＭであればＮＡＮＤ，ＮＯ
Ｒタイプに限らず、また消去動作においてゲートに０Ｖ
をかけるタイプ、負電圧をかけるタイプでも適用可能で
あることはいうまでもない。
【００３３】
【発明の効果】本発明を用いると、チップ外部からチッ
プの劣化状態を検知し、書き込み／消去の回数の動作マ
ージンをサンプルによって最適化した不揮発性半導体記
憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を表したフローチャー
ト。
【図２】本発明の第１の実施例のタイミングチャート。
【図３】本発明の第１の実施例を表した回路図。
【図４】本発明の第１の実施例のタイミングチャート。
【図５】本発明の第１の実施例を表した回路図。
【図６】本発明の第１の実施例を表した回路図。
【図７】本発明の第１の実施例を表した回路図。
【図８】従来例を表した回路図。
【図９】従来例のメモリセルのしきい値分布。
【図１０】従来例の回路図及び断面図。
【図１１】従来例の回路図及び断面図。
【図１２】従来例のフローチャート。
【図１３】従来例のフローチャート。
【図１４】従来例のプログラム／イレーズ回数を表した
グラフ。
【符号の説明】
１０１ Ｎループラッチ １０３、１０２ バイナリーカウンタ １１１〜１３７ ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中井 弘人 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン タ−内 (72)発明者 徳重 芳 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン タ−内 (56)参考文献 特開 平３−125399（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 チップ内に形成される制御ゲートと浮遊
    ゲートを有するトランジスタからなり前記浮遊ゲートと
    基板との間で酸化膜を介してトンネル電流を流しデータ
    の書込み／消去を行う複数のメモリセルと第１外部信号
    に対応して、書込みデータを前記チップ内部に取り込む
    書込みデータ入力手段と、第２外部信号に対応して書込みと書込みデータ判定を繰
    り返す最大回数を直接外部より取り込み記憶する最大書
    込み回数入力手段と、 前記メモリセルへのデータの書込みが正常になされるま
    で、もしくは書込み回数が前記最大回数に達するまで、
    チップ内部で書込みデータの判定を繰り返すオート書込
    みベリファイ手段と、 実際の書込み回数を保持する書込みカウンタ回路と、 第３外部信号に対応して前記書込みカウンタ回路内の書
    込み回数を直接外部に出力する書込み回数出力手段と、 第４外部信号に対応して消去と消去データ判定を繰り返
    す最大回数を直接外部より取り込み記憶する最大消去回
    数入力手段と、 前記メモリセルのデータの消去が正常になされるまで、
    もしくは消去回数が前記最大回数に達するまで、チップ
    内部で消去データの判定を繰り返すオート消去ベリファ
    イ手段と、 実際の消去回数を保持する消去カウンタ回路と、 第５の外部信号に対応して前記消去カウンタ回路内の消
    去回数を直接外部に出力する消去回数出力手段とを有す
    ることを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
    において、 前記メモリセルはＮＡＮＤ型接続され、各メモリセルを
    構成するトランジスタは、書込み状態においては第１の
    しきい値電位範囲をとり、消去状態においては第２のし
    きい値範囲をとるとともに、前記書込みは前記メモリセ
    ルのしきい値電位を前記第２のしきい値範囲より前記第
    １のしきい値範囲にシフトさせることにより行い、前記
    第１のしきい値範囲は読み出し時に選択された前記メモ
    リセルの制御ゲートに印加される電位より高くかつ非選
    択の前記メモリセルの制御ゲートに印加される電位より
    低く設定されていることを特徴とする不揮発性半導体記
    憶装置。
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