JPH0393098A - 集積回路 - Google Patents
集積回路Info
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- JPH0393098A JPH0393098A JP1228804A JP22880489A JPH0393098A JP H0393098 A JPH0393098 A JP H0393098A JP 1228804 A JP1228804 A JP 1228804A JP 22880489 A JP22880489 A JP 22880489A JP H0393098 A JPH0393098 A JP H0393098A
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- JP
- Japan
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- memory
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- output
- circuit
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- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 18
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 abstract description 9
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 abstract description 9
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 7
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリを内蔵したａ積回路に間する．従来の
技術 たとえば、Ｃ Ｐ Ｌｌ （ Ｃｅｎｔｒａｌ Ｐｒｏ
ｃｅｓｓｉｎ［ｒＵｎｉｔ；中央処理装置）と、これに
関連する周辺回路およびＲ Ｏ Ｍ （ Ｒｅａｃｌ
Ｏｎｌｙ Ｍｅｍｏｒｙ ；読出し専用メモリ）などか
ら成るシステムを１つの半導体チップ上に形成したａ積
回路の場合、そのＲＯＭのテストを行うのに、従来はＲ
ＯＭの記憶データを外部に読出し、その読出されたデー
タと予め用意したデータとを外部で比較し、それによっ
てＲＯＭの良否を判定していた． 発明が解決しようとする課題 しかしながら、上述した従来の集積回路のようにＲＯＭ
の記憶データを外部に読出すことによって、ＲＯＭのテ
ストを行う構成では、誰にでもＲＯＭの記憶データを容
易に解析できることになり、記憶データを秘密にしてお
く必要がある場合には対応できないという問題点があっ
た． したがって本発明の目的は、メモリの記憶データを外部
に読出すことなくメモリのテストを行うことのできるｓ
ｋ積回路を提供することである．課題を解決するための
手段 本発明は、外部との間でデータの入出力を行うデータ入
出力部と、メモリとを含む集積回路において、 メモリのテスト動作時に、データ入出力部を入力のみが
可能な状態に設定する制御回路と、メモリのテスト動作
時に、データ入出力部を経て外部から入力されるデータ
とメモリから読出されるデータとを比較する比較回路と
、 比較回路による比較結果を外部に取出す出力端子とを設
けたことを特徴とする集積回路である．作用 本発明に従えば、メモリのテスト動作時には、データ入
出力部は入力のみが可能な状態に設定され、このデータ
入出力部を経て外部から入力されるデータとメモリから
読出されるデータとが比較回路によって比較され、その
比較結果が出力端子から外部に取出される．したがって
、取出される比較結果からメモリの良否を判定でき、こ
のときメモリの記憶データは外部に読出されず、秘密が
守られる。
技術 たとえば、Ｃ Ｐ Ｌｌ （ Ｃｅｎｔｒａｌ Ｐｒｏ
ｃｅｓｓｉｎ［ｒＵｎｉｔ；中央処理装置）と、これに
関連する周辺回路およびＲ Ｏ Ｍ （ Ｒｅａｃｌ
Ｏｎｌｙ Ｍｅｍｏｒｙ ；読出し専用メモリ）などか
ら成るシステムを１つの半導体チップ上に形成したａ積
回路の場合、そのＲＯＭのテストを行うのに、従来はＲ
ＯＭの記憶データを外部に読出し、その読出されたデー
タと予め用意したデータとを外部で比較し、それによっ
てＲＯＭの良否を判定していた． 発明が解決しようとする課題 しかしながら、上述した従来の集積回路のようにＲＯＭ
の記憶データを外部に読出すことによって、ＲＯＭのテ
ストを行う構成では、誰にでもＲＯＭの記憶データを容
易に解析できることになり、記憶データを秘密にしてお
く必要がある場合には対応できないという問題点があっ
た． したがって本発明の目的は、メモリの記憶データを外部
に読出すことなくメモリのテストを行うことのできるｓ
ｋ積回路を提供することである．課題を解決するための
手段 本発明は、外部との間でデータの入出力を行うデータ入
出力部と、メモリとを含む集積回路において、 メモリのテスト動作時に、データ入出力部を入力のみが
可能な状態に設定する制御回路と、メモリのテスト動作
時に、データ入出力部を経て外部から入力されるデータ
とメモリから読出されるデータとを比較する比較回路と
、 比較回路による比較結果を外部に取出す出力端子とを設
けたことを特徴とする集積回路である．作用 本発明に従えば、メモリのテスト動作時には、データ入
出力部は入力のみが可能な状態に設定され、このデータ
入出力部を経て外部から入力されるデータとメモリから
読出されるデータとが比較回路によって比較され、その
比較結果が出力端子から外部に取出される．したがって
、取出される比較結果からメモリの良否を判定でき、こ
のときメモリの記憶データは外部に読出されず、秘密が
守られる。
実施例
第１図は、本発明の一実施例である集積回路の構成を示
す回路図である．この集積回路には図示しないＣＰＵと
、これに関連する周辺回路およびＲＯＭ１が含まれてお
り、周辺回路の１つとして、外部との間でデータの入出
力を行うデータ入出力部２を有する。このデータ入出力
部２は、データバス３を介してデータ入出力端子４に接
続されている． これとは別に、この集積回路には、上記データ入出力部
２および内部データバス５ａを経て外部から入力される
データＤ （Ｘ？とＲＯＭＩから内部データバス５ｂを
経て読出されるデータＤ８。イとを比較する比較回路６
と、ＲＯＭ １のテスト動作時にデータ入出力部２を入
力のみが可能な状態に設定するとともに比較回路６をア
クティブにする制御回路７とが設けられている。
す回路図である．この集積回路には図示しないＣＰＵと
、これに関連する周辺回路およびＲＯＭ１が含まれてお
り、周辺回路の１つとして、外部との間でデータの入出
力を行うデータ入出力部２を有する。このデータ入出力
部２は、データバス３を介してデータ入出力端子４に接
続されている． これとは別に、この集積回路には、上記データ入出力部
２および内部データバス５ａを経て外部から入力される
データＤ （Ｘ？とＲＯＭＩから内部データバス５ｂを
経て読出されるデータＤ８。イとを比較する比較回路６
と、ＲＯＭ １のテスト動作時にデータ入出力部２を入
力のみが可能な状態に設定するとともに比較回路６をア
クティブにする制御回路７とが設けられている。
さらに、このａ積回路には、上述したデータ入出力端子
４のほか、ＲＯＭ １のアドレスを指定するアドレス信
号ａを入力するための入力端子８、ＲＯＭ１をアクティ
ブにするＲＯＭ選択信号ｂを入力するための入力端子９
、ＲＯＭ１にデータの読出しを指令するＲＯＭデータ出
力信号Ｃを入力するための入力端子１０、および上記比
較回路６からの比較結果信号ｄを外部に取出すための出
力端子ｌ１が設けられており、これらの入力端子８〜■
０および出力端子１１はそれぞれＲＯＭ１に接続されて
いる。
４のほか、ＲＯＭ １のアドレスを指定するアドレス信
号ａを入力するための入力端子８、ＲＯＭ１をアクティ
ブにするＲＯＭ選択信号ｂを入力するための入力端子９
、ＲＯＭ１にデータの読出しを指令するＲＯＭデータ出
力信号Ｃを入力するための入力端子１０、および上記比
較回路６からの比較結果信号ｄを外部に取出すための出
力端子ｌ１が設けられており、これらの入力端子８〜■
０および出力端子１１はそれぞれＲＯＭ１に接続されて
いる。
第２図は、第１図における比較回路６の具体的な構成の
一例を示す電気回路図である．第２図では、外部から入
力される８ビットのデータＤ ！ｘｔと、ＲＯＭＩから
読出される８ビットのデータＤ内。責とを比較する回路
構戒が示されており、データＤ ｆＸ？＋ Ｄ １１０
Ｍの各位ビット分Ｄ０〜Ｄ，毎にＡＮＤゲートＧ１、Ｎ
ＯＲゲートＧ２およびＯＲゲー｝Ｇ３の組合わせから成
る回路部１２が、それぞれ個別的に１対１に対応付けて
設けられている．すなわち、たとえばデータＤ ＥＸ？
ｌ Ｄ ＫＯＮの１位ビットＤ０に対応する回路部１２
では、データＤ。８，．Ｄ，ｌｏＭの各１位ビットＤ０
がＡＮＤゲートＧ１およびＮＯＲゲートＧ２の各２人力
が与えられ、ＡＮＤゲートＧ１およびＮＯＲゲートＧ２
の各出力がＯＲゲートＧ３の２人力として与えられる．
またデータＤ ｆＸ？＋ Ｄ ｌｏＨの各位ビットＤ０
〜Ｄ，に対応する回路部１２の出力は、ＮＡＮＤゲー｝
Ｇ４の入力として与えられ、そのＮＡＮＤゲートＧ４の
出力が比較結果信号ｄとなる。
一例を示す電気回路図である．第２図では、外部から入
力される８ビットのデータＤ ！ｘｔと、ＲＯＭＩから
読出される８ビットのデータＤ内。責とを比較する回路
構戒が示されており、データＤ ｆＸ？＋ Ｄ １１０
Ｍの各位ビット分Ｄ０〜Ｄ，毎にＡＮＤゲートＧ１、Ｎ
ＯＲゲートＧ２およびＯＲゲー｝Ｇ３の組合わせから成
る回路部１２が、それぞれ個別的に１対１に対応付けて
設けられている．すなわち、たとえばデータＤ ＥＸ？
ｌ Ｄ ＫＯＮの１位ビットＤ０に対応する回路部１２
では、データＤ。８，．Ｄ，ｌｏＭの各１位ビットＤ０
がＡＮＤゲートＧ１およびＮＯＲゲートＧ２の各２人力
が与えられ、ＡＮＤゲートＧ１およびＮＯＲゲートＧ２
の各出力がＯＲゲートＧ３の２人力として与えられる．
またデータＤ ｆＸ？＋ Ｄ ｌｏＨの各位ビットＤ０
〜Ｄ，に対応する回路部１２の出力は、ＮＡＮＤゲー｝
Ｇ４の入力として与えられ、そのＮＡＮＤゲートＧ４の
出力が比較結果信号ｄとなる。
次に、上記ａｍ回路におけるＲＯＭ１のテスト動作につ
いて説明する。ＲＯＭ１のテスト動作時には、制御回路
７からＲＯＭテスト・モード信号ｅが出力され，この信
号がデータ入出力部２と比較回路６へ入力される．その
結果、データ入出力部２では入力のみが可能な状態に設
定され、また比較回路６では比較準備が完了する． 以上の状態のもとで、入力端子８．９．１０からＲＯＭ
１のアドレス信号ａ．ＲＯＭ選択信号ｂ、およびＲＯＭ
データ出力信号Ｃを入力する一方、データ入出力端子４
からはアドレス指定されるＲＯＭＩの記憶領域から読出
されるはずのデータＤ＾。イに対応するデータＤ。，を
入力すると、データ入出力部２および内部データバス５
ａを経て比較回路６に取込まれる外部からのデータＤ。
いて説明する。ＲＯＭ１のテスト動作時には、制御回路
７からＲＯＭテスト・モード信号ｅが出力され，この信
号がデータ入出力部２と比較回路６へ入力される．その
結果、データ入出力部２では入力のみが可能な状態に設
定され、また比較回路６では比較準備が完了する． 以上の状態のもとで、入力端子８．９．１０からＲＯＭ
１のアドレス信号ａ．ＲＯＭ選択信号ｂ、およびＲＯＭ
データ出力信号Ｃを入力する一方、データ入出力端子４
からはアドレス指定されるＲＯＭＩの記憶領域から読出
されるはずのデータＤ＾。イに対応するデータＤ。，を
入力すると、データ入出力部２および内部データバス５
ａを経て比較回路６に取込まれる外部からのデータＤ。
７と、ＲＯＭ１から内部デー・タバス５ｂを経て読出さ
れるデータＤ ＲＯＭとが比較回路６で比較され、その
比較結果信号ｄはＲＯＭ１を経て出力端子１１から外部
へと取出される． データＤ．．！，Ｄ＾０．が８ビットの場合を示す第２
図の比較回路６において、データＤ区ｘｔ，Ｄａ。イが
いずれのビットでも一致している場合には、各回路部１
２でＡＮＤゲートＧ１およびＮＯＲゲートＧ２のうち、
いずれか一方のゲートの出力が必ずハイレベル（以下、
Ｈレベルと略称する）となり、全回路部１２の出力がＨ
レベルとなってＮＡＮＤゲートＧ４の出力つまり比較結
果信号ｄはローレベル（以下、Ｌレベルと略称する）と
なる。
れるデータＤ ＲＯＭとが比較回路６で比較され、その
比較結果信号ｄはＲＯＭ１を経て出力端子１１から外部
へと取出される． データＤ．．！，Ｄ＾０．が８ビットの場合を示す第２
図の比較回路６において、データＤ区ｘｔ，Ｄａ。イが
いずれのビットでも一致している場合には、各回路部１
２でＡＮＤゲートＧ１およびＮＯＲゲートＧ２のうち、
いずれか一方のゲートの出力が必ずハイレベル（以下、
Ｈレベルと略称する）となり、全回路部１２の出力がＨ
レベルとなってＮＡＮＤゲートＧ４の出力つまり比較結
果信号ｄはローレベル（以下、Ｌレベルと略称する）と
なる。
一方、データＤｔｘｔ＋Ｄ＊。．のいずれかのビットが
不一致の場合には、これに対応する回路部１２において
ＡＮＤゲートＧ１およびＮＯＲゲートＧ２の出力はいず
れもＬレベルとなり、その回路部１２の出力がＬレベル
となる．その結果、ＮＡＮＤゲートＧ４の出力である比
較結果信号ｄはこのときＨレベルとなる．したがって、
出力端子１１から取出される比較結果信号ｄに基づきＲ
ＯＭ １の良否を判定できることになる。
不一致の場合には、これに対応する回路部１２において
ＡＮＤゲートＧ１およびＮＯＲゲートＧ２の出力はいず
れもＬレベルとなり、その回路部１２の出力がＬレベル
となる．その結果、ＮＡＮＤゲートＧ４の出力である比
較結果信号ｄはこのときＨレベルとなる．したがって、
出力端子１１から取出される比較結果信号ｄに基づきＲ
ＯＭ １の良否を判定できることになる。
上述したように、このＲＯＭテスト動作時にデータ入出
力部２は入力のみが可能な状態に設定されるので、ＲＯ
Ｍ１の記憶データをデータ入出力端子４に読出すことは
できない。したがって、ＲＯＭ１の記憶データの機密性
が保たれることになる． なお、＃＆積回路の実使用時には、制御回路７からＲＯ
Ｍテスト・モード信号ｅは出力されないので，データ入
出力部２は入力・出力のいずれも可能な状態となり、通
常のデータの入出力がデータ入出力部２を介して行われ
る。
力部２は入力のみが可能な状態に設定されるので、ＲＯ
Ｍ１の記憶データをデータ入出力端子４に読出すことは
できない。したがって、ＲＯＭ１の記憶データの機密性
が保たれることになる． なお、＃＆積回路の実使用時には、制御回路７からＲＯ
Ｍテスト・モード信号ｅは出力されないので，データ入
出力部２は入力・出力のいずれも可能な状態となり、通
常のデータの入出力がデータ入出力部２を介して行われ
る。
発明の効果
以上のように本発明の集積回路によれば、メモリのテス
ト動作時にデータ入出力部を入力のみが可能な状態に設
定し、このデータ入出力部を経て外部から入力されるデ
ータとメモリから読出されるデータとを集積回路中の比
較回路で比較して、その比較結果を出力端子から外部に
取出すように＄ＩＩ１９しているので、取出される比較
結果からメモリの良否を判定でき、このときメモリの記
憶データは外部に読出されないので記憶データの機密性
を確保できる．
ト動作時にデータ入出力部を入力のみが可能な状態に設
定し、このデータ入出力部を経て外部から入力されるデ
ータとメモリから読出されるデータとを集積回路中の比
較回路で比較して、その比較結果を出力端子から外部に
取出すように＄ＩＩ１９しているので、取出される比較
結果からメモリの良否を判定でき、このときメモリの記
憶データは外部に読出されないので記憶データの機密性
を確保できる．
第１図は本発明の一実施例であるｔｌ＆積回路の構成を
示すブロック図、第２図はその集積回路における比較回
路の具体的構成の一例を示す回路図である．
示すブロック図、第２図はその集積回路における比較回
路の具体的構成の一例を示す回路図である．
Claims (1)
- 【特許請求の範囲】 外部との間でデータの入出力を行うデータ入出力部と、
メモリとを含む集積回路において、メモリのテスト動作
時に、データ入出力部を入力のみが可能な状態に設定す
る制御回路と、メモリのテスト動作時に、データ入出力
部を経て外部から入力されるデータとメモリから読出さ
れるデータとを比較する比較回路と、 比較回路による比較結果を外部に取出す出力端子とを設
けたことを特徴とする集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228804A JPH0393098A (ja) | 1989-09-04 | 1989-09-04 | 集積回路 |
| US07/574,153 US5164918A (en) | 1989-09-04 | 1990-08-29 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228804A JPH0393098A (ja) | 1989-09-04 | 1989-09-04 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393098A true JPH0393098A (ja) | 1991-04-18 |
Family
ID=16882117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1228804A Pending JPH0393098A (ja) | 1989-09-04 | 1989-09-04 | 集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5164918A (ja) |
| JP (1) | JPH0393098A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04349299A (ja) * | 1991-05-27 | 1992-12-03 | Nec Ic Microcomput Syst Ltd | Ｌｓｉ内蔵ｒａｍテスト回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0589687A (ja) * | 1991-09-27 | 1993-04-09 | Nec Corp | 不揮発性半導体記憶装置 |
| JP2716906B2 (ja) * | 1992-03-27 | 1998-02-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH0764817A (ja) * | 1993-08-30 | 1995-03-10 | Mitsubishi Electric Corp | 故障検出システム |
| JPH08305638A (ja) * | 1995-05-01 | 1996-11-22 | Nec Corp | Ｒｏｍデータ検査方法 |
| KR100192590B1 (ko) * | 1996-08-09 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 병렬 비트 테스트회로 |
| KR100265758B1 (ko) * | 1997-08-05 | 2000-09-15 | 윤종용 | 반도체장치의 병합된 데이터 입출력 회로 및 방법 |
| JP2000068461A (ja) * | 1998-08-25 | 2000-03-03 | Fujitsu Ltd | 半導体装置 |
| JP4045262B2 (ja) * | 2004-07-02 | 2008-02-13 | 沖電気工業株式会社 | Ｒｏｍテスト方法及びｒｏｍテスト回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267800A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-09-04 JP JP1228804A patent/JPH0393098A/ja active Pending
-
1990
- 1990-08-29 US US07/574,153 patent/US5164918A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04349299A (ja) * | 1991-05-27 | 1992-12-03 | Nec Ic Microcomput Syst Ltd | Ｌｓｉ内蔵ｒａｍテスト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5164918A (en) | 1992-11-17 |
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