JPH0589687A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0589687A JPH0589687A JP27719291A JP27719291A JPH0589687A JP H0589687 A JPH0589687 A JP H0589687A JP 27719291 A JP27719291 A JP 27719291A JP 27719291 A JP27719291 A JP 27719291A JP H0589687 A JPH0589687 A JP H0589687A
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- Japan
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
Abstract
(57)【要約】
【目的】 本発明の目的はＥＥＰＲＯＭのデータ書換回
数を減少させることである。 【構成】 ＥＥＰＲＯＭはデータ書き込みモードとなる
と、センスアンプ１０２およびカラムラッチ１０４が読
み出しデータＤｉｊｋおよび書き込みｄｉｋを出力し、
比較回路１０がこれらを比較する。比較回路はその結果
を表す信号Ｓを書き込み回路１０８に送る。書き込み回
路は読み出しデータＤｉｊｋおよび書き込みデータｄｉ
ｋが同値であれば、書き込みを実行しないので、データ
書換回数が減少する。
数を減少させることである。 【構成】 ＥＥＰＲＯＭはデータ書き込みモードとなる
と、センスアンプ１０２およびカラムラッチ１０４が読
み出しデータＤｉｊｋおよび書き込みｄｉｋを出力し、
比較回路１０がこれらを比較する。比較回路はその結果
を表す信号Ｓを書き込み回路１０８に送る。書き込み回
路は読み出しデータＤｉｊｋおよび書き込みデータｄｉ
ｋが同値であれば、書き込みを実行しないので、データ
書換回数が減少する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に、電気的消去書き込み可能な半導体記憶装
置（以下、ＥＥＰＲＯＭと略す）の書き込み制御に関す
る。
に関し、特に、電気的消去書き込み可能な半導体記憶装
置（以下、ＥＥＰＲＯＭと略す）の書き込み制御に関す
る。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭは図６に示すよう
に、データの入出力を行う入出力バッファ１０１と、セ
ルアレイ１０３のデータを増幅する扇子アンプ１０２
と、書き込むデータを一時保持しておくカラムラッチ１
０４と、行デコーダ１０５と、列デコーダ１０６で複号
されるアドレス信号の供給されるアドレスバッファ１０
７と、セルアレイ１０３へデータを供給する書き込み回
路１０８と、セルアレイへの読み出し書き込みを制御す
るコントロールバッファ１０９とを備えて構成されてい
る。
に、データの入出力を行う入出力バッファ１０１と、セ
ルアレイ１０３のデータを増幅する扇子アンプ１０２
と、書き込むデータを一時保持しておくカラムラッチ１
０４と、行デコーダ１０５と、列デコーダ１０６で複号
されるアドレス信号の供給されるアドレスバッファ１０
７と、セルアレイ１０３へデータを供給する書き込み回
路１０８と、セルアレイへの読み出し書き込みを制御す
るコントロールバッファ１０９とを備えて構成されてい
る。
【０００３】次に従来のＥＥＰＲＯＭの書き込み時の動
作を説明する。まず、コントロールバッファ１０９が書
き込みモードを指定すると、アドレス信号がアドレスバ
ッファ１０７にデータ信号が入出力バッファ１０１にラ
ッチされる。アドレス信号は行デコーダ１０５及び列デ
コーダ１０６で解読され、ワード線を選択すると共にカ
ラムラッチ１０４を開閉してセルアレイ１０３中のメモ
リセルを選択する。
作を説明する。まず、コントロールバッファ１０９が書
き込みモードを指定すると、アドレス信号がアドレスバ
ッファ１０７にデータ信号が入出力バッファ１０１にラ
ッチされる。アドレス信号は行デコーダ１０５及び列デ
コーダ１０６で解読され、ワード線を選択すると共にカ
ラムラッチ１０４を開閉してセルアレイ１０３中のメモ
リセルを選択する。
【０００４】次にデータ信号は入出力バッファ１０１か
らカラムラッチ１０４に供給され、次に書き込み回路１
０８がカラムラッチ１０４に保持していたデータをセル
アレイ１０３に書き込み、書き込みモードを終了する。
らカラムラッチ１０４に供給され、次に書き込み回路１
０８がカラムラッチ１０４に保持していたデータをセル
アレイ１０３に書き込み、書き込みモードを終了する。
【０００５】ＥＥＰＲＯＭでは、選択されたメモリセル
を書き込み状態にするには、Ｆｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍトンネル電流を発生させ、浮遊ゲート中の電子を
ソースに引き抜くことで、メモリセルのしきい値を変化
させる。
を書き込み状態にするには、Ｆｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍトンネル電流を発生させ、浮遊ゲート中の電子を
ソースに引き抜くことで、メモリセルのしきい値を変化
させる。
【０００６】
【発明が解決しようとする課題】以上説明したきたよう
に、従来のＥＥＰＲＯＭの書き込み制御方式では、書き
込むデータの内容にかかわらず、書き込み回路が必ず動
作し、書き込みを行う。したがって、すでにセルアレイ
に保持されているデータが書き込むデータと同値であ
り、書き込む必要はない場合でも、書き込み回路が動作
する。このためセルアレイ１０３に順次データを書き込
むときに、不必要な書き込み動作に時間を要し、書き込
み時間を長くしているという問題があった。
に、従来のＥＥＰＲＯＭの書き込み制御方式では、書き
込むデータの内容にかかわらず、書き込み回路が必ず動
作し、書き込みを行う。したがって、すでにセルアレイ
に保持されているデータが書き込むデータと同値であ
り、書き込む必要はない場合でも、書き込み回路が動作
する。このためセルアレイ１０３に順次データを書き込
むときに、不必要な書き込み動作に時間を要し、書き込
み時間を長くしているという問題があった。
【０００７】また、ＥＥＰＲＯＭは上述のように、トン
ネル効果を利用して書き込みを行っているが、繰り返し
書き込みを行うと酸化膜が劣化し、書き込み・消去不良
を起こす要因となる。したがって、上記の書き込み制御
方式の場合、書き込み回数がデータの書換回数より多く
なりセル酸化膜の不要な劣化を招くという問題がある。
ネル効果を利用して書き込みを行っているが、繰り返し
書き込みを行うと酸化膜が劣化し、書き込み・消去不良
を起こす要因となる。したがって、上記の書き込み制御
方式の場合、書き込み回数がデータの書換回数より多く
なりセル酸化膜の不要な劣化を招くという問題がある。
【０００８】
【課題を解決するための手段】本発明の要旨は電気的に
書換可能な不揮発性メモリセルを備えた不揮発性半導体
記憶装置において、書換モード時に不揮発性メモリセル
から読み出された読み出しデータを保持するセンスアン
プと、書き込みデータの供給を受け読み出しデータと比
較する比較回路と、比較回路での比較結果にしたがい書
き込みデータを不揮発性メモリセルに書き込みまたは書
き込まない書き込み回路を備えたことである。
書換可能な不揮発性メモリセルを備えた不揮発性半導体
記憶装置において、書換モード時に不揮発性メモリセル
から読み出された読み出しデータを保持するセンスアン
プと、書き込みデータの供給を受け読み出しデータと比
較する比較回路と、比較回路での比較結果にしたがい書
き込みデータを不揮発性メモリセルに書き込みまたは書
き込まない書き込み回路を備えたことである。
【０００９】
【発明の作用】書換モードになると、不揮発性メモリセ
ルがアドレス指定され、読み出された読み出しデータは
センスアンプから比較回路に供給される。書き込みデー
タも比較回路に送られ一致または不一致が判断される。
一致時には、書き込みが実行されず、不一致時のみ不揮
発性メモリセルは書き換えられる。
ルがアドレス指定され、読み出された読み出しデータは
センスアンプから比較回路に供給される。書き込みデー
タも比較回路に送られ一致または不一致が判断される。
一致時には、書き込みが実行されず、不一致時のみ不揮
発性メモリセルは書き換えられる。
【００１０】
【実施例】図１は本発明の第１実施例を示すブロック図
である。図１中、従来例と同一構成部分には同一符号を
付し説明を省略する。本実施例は従来例の構成に比較回
路１０を付加したものである。比較回路１０は、センス
アンプ１０２から読み出されたデータＤｉｊｋを、カラ
ムラッチ１０４から書き込みデータｄｉｋを供給され、
これらを比較入力する。なお、添え字ｉは１ページ中の
ワード番号、ｊはページ番号、Ｒはワード中のビット番
号を示す。読み出しデータＤｉｊｋ及び書き込みデータ
ｄｉｋを比較した結果が信号Ｓとして書き込み回路１０
８に出力される。また、書き込み動作が終了すると書き
込み回路１０８はリセット信号Ｒを比較回路１０１に出
力する。
である。図１中、従来例と同一構成部分には同一符号を
付し説明を省略する。本実施例は従来例の構成に比較回
路１０を付加したものである。比較回路１０は、センス
アンプ１０２から読み出されたデータＤｉｊｋを、カラ
ムラッチ１０４から書き込みデータｄｉｋを供給され、
これらを比較入力する。なお、添え字ｉは１ページ中の
ワード番号、ｊはページ番号、Ｒはワード中のビット番
号を示す。読み出しデータＤｉｊｋ及び書き込みデータ
ｄｉｋを比較した結果が信号Ｓとして書き込み回路１０
８に出力される。また、書き込み動作が終了すると書き
込み回路１０８はリセット信号Ｒを比較回路１０１に出
力する。
【００１１】図２は比較回路１０の１ビット分を示して
おり、排他的論理和２０１、ノアゲート２０２、インバ
ータ２０３及びＮチャンネルトランジスタ２０４，２０
５で構成されている。
おり、排他的論理和２０１、ノアゲート２０２、インバ
ータ２０３及びＮチャンネルトランジスタ２０４，２０
５で構成されている。
【００１２】次に第１実施例の動作を図１〜図３を参照
して説明する。まず、コントロールバッファ１０９が書
き込みモードを設定すると、アドレスバッファ１０７は
アドレス信号を、入出力バッファ１０１はデータ信号を
保持する。次に、アドレス信号は行デコーダ１０５と列
デコーダ１０６により解読され、ワード線とカラムラッ
チ１０４がセルアレイ１０３中のメモリセルを決定す
る。次に入出力バッファ１０１よりデータ信号がカラム
ラッチ１０４に入力される。この入力データ信号が書き
込みデータｄｉｋを表す。
して説明する。まず、コントロールバッファ１０９が書
き込みモードを設定すると、アドレスバッファ１０７は
アドレス信号を、入出力バッファ１０１はデータ信号を
保持する。次に、アドレス信号は行デコーダ１０５と列
デコーダ１０６により解読され、ワード線とカラムラッ
チ１０４がセルアレイ１０３中のメモリセルを決定す
る。次に入出力バッファ１０１よりデータ信号がカラム
ラッチ１０４に入力される。この入力データ信号が書き
込みデータｄｉｋを表す。
【００１３】一方、行及び列デコーダ１０５，１０６で
決定されたメモリセルにすでに保持されているデータを
読み出しデータＤｉｊｋとする。
決定されたメモリセルにすでに保持されているデータを
読み出しデータＤｉｊｋとする。
【００１４】読み出しデータＤｉｊｋは、センスアンプ
１０２によって読み出され、比較回路１０に出力され
る。またカラムラッチ１０４の書き込みデータｄｉｋも
比較回路１０に出力される。読み出しデータＤｉｊｋお
よび書き込みデータｄｉｋを比較した結果が信号Ｃｋで
あり、各出力信号Ｃｋ（ｋ：１ワード中のビット数）は
ノアゲート２０６に供給され判別信号Ｓを出力する。
１０２によって読み出され、比較回路１０に出力され
る。またカラムラッチ１０４の書き込みデータｄｉｋも
比較回路１０に出力される。読み出しデータＤｉｊｋお
よび書き込みデータｄｉｋを比較した結果が信号Ｃｋで
あり、各出力信号Ｃｋ（ｋ：１ワード中のビット数）は
ノアゲート２０６に供給され判別信号Ｓを出力する。
【００１５】この信号Ｓを書き込み回路１０８に入力し
書き込みの要否が決定される。書き込みを行った場合、
終了時点でリセット信号Ｒが書き込み回路１０８より、
比較回路１０に出力される。
書き込みの要否が決定される。書き込みを行った場合、
終了時点でリセット信号Ｒが書き込み回路１０８より、
比較回路１０に出力される。
【００１６】すなわち、読み出しデータＤｉｊｋおよび
書き込みデータｄｉｋは排他的論理和回路２０１で比較
され、その結果をノアゲート２０２およびインバータ２
０３を介して信号Ｃｋをラッチしている。各信号Ｃｋは
ノアゲート２０６に供給され、一致または不一致を表す
信号Ｓを出力し、またラッチの解除として信号ＲがＮチ
ャンネルトランジスタ２０４，２０５に入力される。
書き込みデータｄｉｋは排他的論理和回路２０１で比較
され、その結果をノアゲート２０２およびインバータ２
０３を介して信号Ｃｋをラッチしている。各信号Ｃｋは
ノアゲート２０６に供給され、一致または不一致を表す
信号Ｓを出力し、またラッチの解除として信号ＲがＮチ
ャンネルトランジスタ２０４，２０５に入力される。
【００１７】
【表１】
【００１８】
【表２】
【００１９】表１は比較回路１０の論理動作を示してい
る。読み出しデータＤｉｊｋおよび書き込みデータｄｉ
ｋが同値ならば信号Ａは“０”となり、異なれば“１”
になる。信号Ｂは信号Ａが一度“１”を出力したなら
ば、リセット信号Ｒが“１”になるまで“１”を保ち続
ける。したがって、１ページ分の読み出しデータＤｉｊ
ｋおよび書き込みデータｄｉｋを連続して（ｉは任意）
比較した場合に、すべてデータが同値であればＣｉ＝
“１”を出力し、１ビットでも異なれば、Ｃｉ＝“０”
を出力する。表２に示されているように、信号ＣｉのＮ
ＯＲをとった信号ＳはＳ＝“０”ならば書き込みは行わ
ず、Ｓ＝“１”ならば書き込みを行うように書き込み回
路８を制御する。
る。読み出しデータＤｉｊｋおよび書き込みデータｄｉ
ｋが同値ならば信号Ａは“０”となり、異なれば“１”
になる。信号Ｂは信号Ａが一度“１”を出力したなら
ば、リセット信号Ｒが“１”になるまで“１”を保ち続
ける。したがって、１ページ分の読み出しデータＤｉｊ
ｋおよび書き込みデータｄｉｋを連続して（ｉは任意）
比較した場合に、すべてデータが同値であればＣｉ＝
“１”を出力し、１ビットでも異なれば、Ｃｉ＝“０”
を出力する。表２に示されているように、信号ＣｉのＮ
ＯＲをとった信号ＳはＳ＝“０”ならば書き込みは行わ
ず、Ｓ＝“１”ならば書き込みを行うように書き込み回
路８を制御する。
【００２０】具体的に説明すると、連続的に比較できる
読み出しデータＤｉｊｋおよび書き込みｄｉｋは、ｉの
最大値まで、すなわち１ワードから１ページ中の最大ワ
ード数まで比較できる。１ページとは１ワード線上のメ
モリセル群をいう。比較したデータがすべて同値であれ
ば書き込みモードには入らない。また比較したデータ中
１ビットでも異なっていれば、書き込み動作に入り、比
較したメモリセル全てに書き込み動作が行われる。
読み出しデータＤｉｊｋおよび書き込みｄｉｋは、ｉの
最大値まで、すなわち１ワードから１ページ中の最大ワ
ード数まで比較できる。１ページとは１ワード線上のメ
モリセル群をいう。比較したデータがすべて同値であれ
ば書き込みモードには入らない。また比較したデータ中
１ビットでも異なっていれば、書き込み動作に入り、比
較したメモリセル全てに書き込み動作が行われる。
【００２１】図４は第２実施例を示すブロック図であ
る。第２実施例の構成は、第１実施例の構成にデコード
回路２１を加えた点で異なっている。デコード回路２１
には、比較回路２０から信号Ａが入力され、また列デコ
ーダ１０６から信号Ｙｉが入力される。出力信号Ｅｉ、
信号Ｙｉおよび信号Ａの論理積をとった値であり、カラ
ムラッチ１０４の各バイトラッチ回路に入力される。
る。第２実施例の構成は、第１実施例の構成にデコード
回路２１を加えた点で異なっている。デコード回路２１
には、比較回路２０から信号Ａが入力され、また列デコ
ーダ１０６から信号Ｙｉが入力される。出力信号Ｅｉ、
信号Ｙｉおよび信号Ａの論理積をとった値であり、カラ
ムラッチ１０４の各バイトラッチ回路に入力される。
【００２２】次に、第２実施例の動作を説明する。カラ
ムラッチ１０４のデータｄｉおよびセルアレイ１０３の
データＤｉｊを比較回路２０で比較し、信号Ｓを出力す
る。ここまでは第１実施例と同じであり、第１実施例で
は、すでに説明したように、１ページ中に１ビットでも
データが異なっていれば、１ページ分すべて書き込み動
作を行うことになる。ところが、第２実施例では、比較
回路２０から信号Ａ、列デコーダ１６より信号Ｙｉをデ
コード回路２１に入力し、その出力信号Ｅｉをカラムラ
ッチ１４に入力する。
ムラッチ１０４のデータｄｉおよびセルアレイ１０３の
データＤｉｊを比較回路２０で比較し、信号Ｓを出力す
る。ここまでは第１実施例と同じであり、第１実施例で
は、すでに説明したように、１ページ中に１ビットでも
データが異なっていれば、１ページ分すべて書き込み動
作を行うことになる。ところが、第２実施例では、比較
回路２０から信号Ａ、列デコーダ１６より信号Ｙｉをデ
コード回路２１に入力し、その出力信号Ｅｉをカラムラ
ッチ１４に入力する。
【００２３】この信号Ｅｉの論理回路図を図５に示す。
このデコード回路２１はナンドゲート３０１，３０ｉと
インバータ３１１，３１２，３１ｊで構成されており、
データｄｉのカラムラッチ内にあるバイトラッチに信号
Ｅｉを入力するものである。ＥＥＰＲＯＭでは、バイト
ラッチ信号が“０”ならば書き込み動作には入らず、バ
イトラッチ信号が“１”ならば書き込み動作をする。こ
のため、Ｄｉｊ＝ｄｉのときＥｉ＝“０”となりデータ
ｄｉは書き込まれない。Ｄｉｊ≠ｄｉの時Ｅｉ＝“１”
となり書き込まれる。以上のように第２実施例ではデコ
ード回路２１を付加することにより、カラムラッチ内の
データｄｉとセルアレイのデータＤｉｊにおいて１ペー
ジ中少なくとも１ビット異なるデータがあったとして
も、第１実施例のように１ページすべて書き込みを行う
のではなく、バイト単位で書き込むか、書き込まないか
選択することができる。
このデコード回路２１はナンドゲート３０１，３０ｉと
インバータ３１１，３１２，３１ｊで構成されており、
データｄｉのカラムラッチ内にあるバイトラッチに信号
Ｅｉを入力するものである。ＥＥＰＲＯＭでは、バイト
ラッチ信号が“０”ならば書き込み動作には入らず、バ
イトラッチ信号が“１”ならば書き込み動作をする。こ
のため、Ｄｉｊ＝ｄｉのときＥｉ＝“０”となりデータ
ｄｉは書き込まれない。Ｄｉｊ≠ｄｉの時Ｅｉ＝“１”
となり書き込まれる。以上のように第２実施例ではデコ
ード回路２１を付加することにより、カラムラッチ内の
データｄｉとセルアレイのデータＤｉｊにおいて１ペー
ジ中少なくとも１ビット異なるデータがあったとして
も、第１実施例のように１ページすべて書き込みを行う
のではなく、バイト単位で書き込むか、書き込まないか
選択することができる。
【００２４】
【発明の効果】以上説明したように本発明は、書き込み
データと、セルアレイからの読み出しデータを比較し、
これらが異なれば書き込み、同値ならば書き込まないよ
うにするようにしたので、データ全体の書き込み時間を
短くできるという効果を有する。また、データが同値な
らば書き込み動作を行わないので、前述したようにセル
酸化膜の劣化を防ぐ効果もある。
データと、セルアレイからの読み出しデータを比較し、
これらが異なれば書き込み、同値ならば書き込まないよ
うにするようにしたので、データ全体の書き込み時間を
短くできるという効果を有する。また、データが同値な
らば書き込み動作を行わないので、前述したようにセル
酸化膜の劣化を防ぐ効果もある。
【図１】第１実施例を示すブロック図である。
【図２】比較回路の一部を示す論理回路図である。
【図３】比較回路の残部を示す論理回路図である。
【図４】第２実施例を示すブロック図である。
【図５】デコード回路を示す論理回路図である。
【図６】従来例を示すブロック図である。
１０１ Ｉ／Ｏバッファ １０２ センスアンプ １０３ セルアレイ １０４ カラムラッチ １０５ 行デコーダ １０６ 列デコーダ １０７ アドレスバッファ １０８ 書き込み回路 １０９ コントロールバッファ １０，２０ 比較回路 ２１ デコード回路
Claims (3)
- 【請求項１】 電気的に書換可能な不揮発性メモリセル
を備えた不揮発性半導体記憶装置において、書換モード
時に不揮発性メモリセルから読み出された読み出しデー
タを保持するセンスアンプと、書き込みデータの供給を
受け読み出しデータと比較する比較回路と、比較回路で
の比較結果にしたがい書き込みデータを不揮発性メモリ
セルに書き込みまたは書き込まない書き込み回路を備え
たことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 上記不揮発性メモリセルは複数のメモリ
セルグループに分けられており、書き込み回路はいずれ
かのメモリセルグループに書き込むデータが対応する読
み出しデータとすべて一致しているなら書き込み回路は
書き込みを実行せず、いずれかの書き込みデータと読み
出しデータが不一致なら全ての書き込みデータを書き込
む請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 上記不揮発性半導体記憶装置は比較され
ている読み出しデータと書き込みデータに関する不揮発
性メモリセルのアドレスをデコードするデコード回路を
さらに備えており、書き込みの要否を不揮発性メモリセ
ル毎に決定する請求項１記載の不揮発性半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27719291A JPH0589687A (ja) | 1991-09-27 | 1991-09-27 | 不揮発性半導体記憶装置 |
| US07/950,009 US5287326A (en) | 1991-09-27 | 1992-09-24 | Non-volatile semiconductor memory device selectively skipping memory cells in programming |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27719291A JPH0589687A (ja) | 1991-09-27 | 1991-09-27 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589687A true JPH0589687A (ja) | 1993-04-09 |
Family
ID=17580093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27719291A Pending JPH0589687A (ja) | 1991-09-27 | 1991-09-27 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5287326A (ja) |
| JP (1) | JPH0589687A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07319744A (ja) * | 1994-05-24 | 1995-12-08 | Nec Corp | フラッシュメモリを用いたファイルシステム |
| KR100322535B1 (ko) * | 1999-06-29 | 2002-03-18 | 윤종용 | 소비전력을 최소화하는 메모리 장치 및 이를 이용한 데이터 기입 및 독출방법 |
| US8339833B2 (en) | 2009-03-23 | 2012-12-25 | Kabushiki Kaisha Toshiba | Electrically rewritable nonvolatile semiconductor storage device including a variable resistive element |
| US8446768B2 (en) | 2009-12-24 | 2013-05-21 | Samsung Electronics Co., Ltd. | Control device for nonvolatile memory and method of operating control device |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2812097B2 (ja) * | 1992-09-30 | 1998-10-15 | 日本電気株式会社 | 半導体記憶装置 |
| JPH06267283A (ja) * | 1993-03-16 | 1994-09-22 | Mitsubishi Electric Corp | データ書き込み可能な読み出し専用メモリ及びそのデータ書き込み／読み出し方法 |
| JPH07122099A (ja) * | 1993-10-29 | 1995-05-12 | Nec Corp | 半導体メモリ |
| US5548752A (en) * | 1994-08-10 | 1996-08-20 | Motorola, Inc. | Method and system for storing data in a memory device |
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