WO2005093760A1 - 半導体装置および半導体装置にデータを書き込む方法 - Google Patents

半導体装置および半導体装置にデータを書き込む方法 Download PDF

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WO2005093760A1
WO2005093760A1 PCT/JP2004/004294 JP2004004294W WO2005093760A1 WO 2005093760 A1 WO2005093760 A1 WO 2005093760A1 JP 2004004294 W JP2004004294 W JP 2004004294W WO 2005093760 A1 WO2005093760 A1 WO 2005093760A1
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data
memory cell
read
sense amplifier
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Shigekazu Yamada
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Spansion Llc
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    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells

Definitions

  • the present invention relates to a semiconductor device and a method for writing data to the semiconductor device.
  • the present invention relates to a semiconductor device and a method for writing data to the semiconductor device. More specifically, the present invention relates to a semiconductor device having a multi-level memory cell and a method of writing data to the multi-level memory cell.
  • a semiconductor device having such a multi-valued memory cell for example, two bits of information are stored in the memory cell, and there are four levels of memory cells, 1, 2, 3, and 4, and these four levels Constitutes two output or input data.
  • These levels 1, 2, 3, and 4 are defined as (1, 1), (0, 1), (1, 0), and (0, 0), respectively, as two input / output data, and many are stored in memory cells.
  • the value can be stored.
  • data "0" is defined as a write state
  • data "1" is defined as an erased state.
  • the operation of writing to a memory cell is to convert data "1" of a memory cell to data "0". That is, the erase operation means changing data "0" to data "1". Therefore, in general, in a flash memory, it is prohibited to change data “1” of a memory cell into data “0” by a write command. Disclosure of the invention
  • the present invention provides a semiconductor device and a method of writing data to a semiconductor device, which can solve the above-described conventional problems and can avoid a phenomenon in which an erase operation occurs in a program operation.
  • the present invention relates to a memory unit including memory cells having a plurality of different threshold values, a read circuit for reading existing data from a memory cell to which input write data is to be written, a tin self-write data and an existing memory cell.
  • a detection circuit that compares data and detects a pattern in which an erase operation occurs in a write operation. Since the configuration in which the pattern in which the erase operation occurs in the write operation is detected, the above problem can be solved.
  • the knitting detection circuit may be configured to generate a signal for inhibiting the write operation of the write data upon detecting the pattern.
  • the semiconductor device may further include a verifying sense amplifier, and the readout circuit may read existing data from the memory cell using the verifying sense amplifier. It is preferable that the readout circuit of ⁇ and ⁇ read the existing data of the fflt self memory cell twice using the sense amplifier for fiJf self verification.
  • the semiconductor device further includes a verifying sense amplifier, the readout circuit uses the verifying sense amplifier, and uses a reference cell that is different from a power verifying reference cell. It can be configured to read existing data from.
  • the semiconductor device further includes a verify sense amplifier, and the read circuit uses the verify sense amplifier to read existing data from the memory cell using a power verify reference cell.
  • the verifying sense amplifier includes a transistor for shifting the read level of the existing data of the memory cell.
  • the semiconductor device further includes a verifying sense amplifier, and the readout circuit uses the verifying sense amplifier, and uses a sense ratio different from the sense ratio at the time of power verification to obtain an existing signal from the memory cell. Data can be read out.
  • the silt self memory unit can be configured to have a plurality of banks that can operate simultaneously. In this case, it is preferable that the readout circuit and the detection circuit are provided commonly to the plurality of banks.
  • the read circuit may include a read sense amplifier for reading data from the memory unit.
  • the semiconductor device may further include a circuit that outputs the detection result to the outside.
  • the present invention also provides a method of writing data to a memory cell having a plurality of different thresholds and values, comprising: reading existing data from a memory cell into which input write data is to be written; Comparing existing data in memory cells and detecting a pattern in which an erase operation occurs in a write operation. In this case, when the pattern is detected, a signal for inhibiting the writing of the ffft self-writing data may be generated.
  • the plurality of different thresholds can be three or more.
  • FIG. 1 is a block diagram of a semiconductor device according to the first embodiment.
  • FIG. 2 is a detailed block diagram of the semiconductor device according to the first embodiment.
  • FIG. 3 is a diagram for explaining the threshold value Vt of the read reference cell.
  • FIG. 4 is a diagram for explaining the voltage applied to the lead line WL.
  • FIG. 5 is a diagram for explaining a threshold value Vt of a reference cell for program and pre-read.
  • FIG. 6 is a diagram showing a configuration example of the data input buffer.
  • FIG. 7 is a diagram illustrating an example of a circuit configuration of a verifying sense amplifier.
  • FIG. 8 is a diagram for explaining current detection of the verifying sense amplifier.
  • FIG. 9 is a diagram showing a configuration example of the abort check circuit.
  • FIG. 10 is a timing chart of the program operation in the first embodiment.
  • FIG. 11 is a detailed block diagram of the semiconductor device according to the second embodiment.
  • FIG. 12 is a diagram for explaining the threshold value V t of the reference cells for programming and pre-read.
  • FIG. 13 is a diagram illustrating a circuit configuration example of the verifying sense amplifier according to the second embodiment.
  • FIG. 14 is a timing chart of the program operation in the second embodiment.
  • FIG. 15 is a detailed block diagram of the semiconductor device according to the third embodiment.
  • FIG. 16 is a timing chart of the program operation in the third embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram of the semiconductor device according to the first embodiment.
  • the semiconductor device 1 includes a control circuit 2, a write circuit 3, a data input buffer 4, a sense block for belly eye 5, a memory core 6, an abort check circuit 7, and a data output circuit 8.
  • the semiconductor device 1 is a multi-level flash memory having a Simultaneous Operation (SO) function. For simplification, circuit blocks related to erasure are omitted.
  • SO Simultaneous Operation
  • the control circuit 2 sets a data read period (pre-read) of a memory cell to be written immediately before starting a program operation in order to detect a pattern in which an erase operation occurs in a write operation.
  • the write circuit 3 is a circuit for applying a write mi £ V pp to a memory cell and actually performing programming.
  • the semiconductor device 1 having the above configuration may be a semiconductor memory device such as a flash memory packaged with war insects, or may be a device incorporated as part of a semiconductor device such as a system LSI. ,.
  • the data input buffer 4 converts the input write data I NPUT I / OD ATA into I NPUTDATA (A) and I NPUTDATA (B) and supplies the converted data to the abort check circuit 7.
  • This NPUTDATA (A) and IN PUTD ATA (B) indicate the level of data written to one cell.
  • the memory core 6 constitutes a memory section, and has memory cells that can store multiple values by setting a plurality of different thresholds and values. Although there are several types of such memory cells, any type of multi-valued memory cell can be used.
  • the verifying sense block 5 reads the existing data of the memory cell from the memory core 6 and supplies the existing data CELLDATA (01) of the memory cell to the abort check circuit 7. Since a read may be performed from another bank during programming due to the SO function, a read sense amplifier cannot be used. Therefore, a verifying sense amplifier 53 described later is used for the read circuit.
  • the data of the memory cell is read by the program verify operation, and the data P GMV d a ta is supplied to the control circuit 2.
  • the control circuit 2 determines that the program has been correctly performed, the control circuit 2 outputs a PROGRAM-OK signal to the data output circuit 8, and the data output circuit 8 outputs a pass signal to the outside.
  • the abort check circuit 7 compares the input write data I NPUTDATA with the existing data CELLDATA (01) of the memory cell and detects a pattern in which the erase operation occurs in the write operation, whereby the erase operation occurs in the write operation.
  • a ⁇ with a pattern generates an abort signal
  • a ⁇ without a pattern in which an erase operation occurs in a write operation generates a No abort signal.
  • These signals are supplied to the data output circuit 8 and the control circuit 2.
  • the control circuit 2 stops the write operation according to the abort signal.
  • the data output circuit 8 outputs a Fenore signal to the outside according to the abort signal.
  • FIG. 2 is a detailed block diagram of the semiconductor device according to the first embodiment.
  • the semiconductor device 1 includes a control circuit 2, a data input buffer 4, a verify sense block 5, a memory core 6, an abort check circuit 7, a data output circuit 8, an address buffer 9, 10, a reference sensor 11A for reading. : 11C, including read sense amplifiers 12, 13A to 13C, and comparison circuits 14A to 14C.
  • a semiconductor device having an SO function has a plurality of banks each having an independent address system, and is configured so that one bank can be read from another bank during programming or erasing. To avoid an increase in chip area, each bank shares a verify-sense sense amplifier used for program or erase verification, and also uses a read sense amplifier used for reading.
  • the control circuit 2 receives a control signal (a chip enable signal, a write enable signal, etc.) supplied from the outside and a control signal supplied from a predetermined command register, and performs a read operation and a write operation according to these control signals. Execute operation, erase operation, etc.
  • the data input buffer 4 receives the PGM-SET signal and DAT ALO AD signal from the control circuit 2, and converts the input write data I / put I / DATA to I NPUTDATA (A) and INPUTDATA (B). And supplies it to the abort check circuit 7.
  • the address buffers 9 and 10 take in address signals supplied from outside.
  • the memory core 6 has two memory banks BANKA and BANKB. Each of the memory banks BANKA and BANKB has X decoders 61 and 62, Y decoders 63 and 64, and memory cell arrays 65 and 66.
  • the memory cell arrays 65 and 66 include electrically rewritable nonvolatile memory cells, word lines, bit lines, and the like arranged in a matrix. Each memory cell has a plurality of different thresholds. By setting it, multiple values can be stored.
  • the X decoders 61 and 62 decode the X address signal out of the address signals fetched by the address buffers 9 and 10, and select the memory cell of the specified X address of the memory cell array 65 or 66 based on the decoding result.
  • the Y decoders 63 and 64 decode the Y address signals of the address signals captured by the address buffers 9 and 10, and based on the decoding results, the memory cell arrays 65 and 66. Select the memory cell of Y address.
  • the read sense amplifier 12 detects a current flowing through the selected memory cell of the memory cell arrays 65 and 66, and converts this cell current into a current.
  • the reference cells 11A to 11C are used to detect the level of the selected cell, and three reference cells 11A to 1L are used for high-speed detection during a read operation. 1 C is selected at the same time.
  • the read sense amplifiers 13 A to 13 C detect the current flowing through the reference cells 11 ⁇ to 11 C and convert the currents to, and correspond to the three reference cells 11 A to 11 C. It is provided.
  • the comparison circuits 14A to 14C are respectively the memory cell data detected by the read sense amplifier 12 and the reference cells 11A to 1C detected by the read sense amplifiers 13A to 13C.
  • the data level of the memory cell is determined by comparing the level of 1 C, and the cell data is output to the data output circuit 8.
  • Three comparison circuits 14A to 14C are provided corresponding to the read sense amplifiers 13A to 13C in order to perform high-speed processing during a read operation.
  • the above three reference cells 51A to 51C are reference cells used for normal program verification.
  • the lower two reference cells 51D and 5IE are reference cells used in the preread.
  • the reference cell 51 D is a reference cell for the first pre-read, and the reference cell 51 E is a reference cell for the second pre-read.
  • the belly-eye sense amplifier 52 detects the current flowing through the reference sensors 51A to 51E, and converts this current to EiH.
  • the verify sense amplifier 53 detects the current flowing through the memory cell and reads the existing data of the memory cell. At the time of preread, the verifying sense amplifier 53 executes reading of existing data of the memory cell twice.
  • the comparison circuit 54 compares the existing data of the memory cell detected by the verifying sense amplifier 53 with the level of the reference cell detected by the verifying sense amplifier 52 to compare the existing data of the memory cell CELL DAT A. Judge the level.
  • the appoint check circuit 7 compares the write data INPUT DATA input from the data input buffer 4 with the existing data CELL DATA of the memory cells input from the comparison circuit 54, and performs a write operation.
  • the abort check circuit 7 supplies the Noabort signal to the control circuit 2 when the pattern in which the erase operation occurs in the write operation is not detected, and starts the actual program.
  • the data output circuit 8 outputs, based on the abort signal or the Noabort signal from the abort check circuit 7, a pass signal indicating the completion of the program and a fail signal indicating that the write-inhibited data has been input to the outside. At the time of reading, cell data is output.
  • the verifying sense amplifier 53 and the abort check circuit 7 correspond to the readout circuit and the detection circuit in the claims, respectively.
  • FIG. 3 is a diagram for explaining the threshold of the read reference cell 11 and the value Vt.
  • FIG. 4 is a diagram for explaining the voltage applied to the word line WL.
  • the horizontal axis represents the threshold value Vt of the memory cell, and the vertical axis represents the number of cells.
  • the threshold value of each memory cell is distributed among Level 1, Level 2, Level 3, and Level 4 depending on the programmed data. Level 1, Level 2, Level 3 and Level 4 respectively correspond to 2-bit data "11", "01", "10", and "00".
  • a threshold value Vt is provided between each level.
  • the threshold value Vt of the read level 112 is the threshold value of the reference cell 11A for detecting whether the level is 1 or 2 of the memory cell.
  • the threshold value Vt of the read level 1, 2, 3 and 4 is the threshold value V of the reference cell 1 1 B for detecting whether the memory level is level 1 or 2 or level 3 or 4.
  • t is the threshold value of the reference sensor 11C for detecting whether the level is 3 or 4.
  • V gate The potential (V gate) applied to the memory cell arrays 65 and 66 to the read line WL is As shown by the IV curve in Fig. 4, set the level so that the level 4 cell current (I drain) is about zero. Also, the same ⁇ as the word lines of the memory cell arrays 65 and 66 are applied to the word lines WL of the reference cells 11. As a result, the current value of the reference cells 11 A to 11 C differs for each level, and this current is converted to the same read sense amplifiers 13 A to 13 C as the verify sense amplifiers 52. Then, the three 3 ⁇ 4 / £ are supplied to three comparison circuits 14 A to 14 C, respectively, so that the comparison circuits 14 A to 14 C compare with the memory core cell level. Based on the result of the determination, the data output circuit 8 outputs the cell data to the outside.
  • FIG. 5 is a diagram for explaining the threshold value Vt of the reference sensor 51 provided in the belly-eye sense block 5.
  • the threshold value Vt—PGM2 is a threshold value of the reference cell 51A used in a program verify operation for detecting whether or not the memory cell is correctly programmed to the level 2 in a programming process. It is.
  • the threshold and value VtPGM3 are the threshold and value of the reference cell 51B used for the program verify operation for detecting whether or not the memory cell is correctly programmed to level 3.
  • the threshold value V t — P GM4 is a threshold value of the reference cell 51 C used in the program verify operation for detecting whether the memory cell is correctly programmed to the level 4 during the programming process.
  • Vtl is the threshold value of the reference cell 51D during the first pre-read.
  • Vt2 is the threshold fit of the reference sensor 51E at the second preread.
  • the threshold values for pre-read and the values Vt1 and Vt2 are set so as to be intermediate between the respective levels. That is, the threshold voltage Vt is the same as that on the read sense amplifier side shown in FIG.
  • the pre-read can be realized by providing two pre-read reference sensors 51 D and 51 E while keeping the configuration of the sense amplifier unchanged.
  • the verify sense amplifier 53 executes pre-read twice, and reads the existing data stored in the memory cell to be written twice immediately before starting the program operation. First time 0 At the time of rereading, the verifying sense amplifier 53 detects the current flowing through the memory cell, converts it into E, and supplies it to the comparison circuit 54 as existing data CELL DATA of the memory cell. Further, the control circuit 2 applies a voltage to the lead line of the reference cell 51D having the threshold value Vt1. The verifying sense amplifier 52 detects the current flowing through the reference cell 51D, converts the current into ®E, and supplies the data of the reference cell 51D to the comparison circuit 54. The comparison circuit 54 uses the data of the reference cell 51D to determine whether the existing data in the memory cell is level 1 or 2 or level 3 or 4.
  • the verifying sense amplifier 53 detects the current flowing through the memory cell, converts the current into a voltage, and supplies the voltage to the comparison circuit 54 as the existing data CELLDATA of the memory cell. Further, the control circuit 2 applies a voltage to the word line of the reference cell 51E having the threshold V and the value Vt2. If the existing data in the memory cell is level 1 or level 2, the verifying sense amplifier 52 detects the current flowing through the reference cell 51 E for the second pre-read, and converts this to a voltage. The data of the reference cell 51E at the time of the second pre-read is supplied to the comparison circuit 54. The comparison circuit 54 determines whether the existing data in the memory cell is level 1 or level 2 using the data of the reference cell 51 E.
  • the abort check circuit 7 determines that the memory cell is at level 2 and inputs a write command to the memory cell 3 with reference to the INP UTD ETA from the data input buffer 4 for that memory cell. In the case of ⁇ , an abort signal is generated and only writing to the memory cell is prohibited, or the writing operation itself is regarded as an error. In this way, the phenomenon that erasure occurs in the program operation can be avoided.
  • the abort check circuit 7 generates a N abort signal, and the control circuit 2 outputs a PGM-START signal for executing a program operation. In response, the write circuit 3 actually programs the memory cells.
  • FIG. 6 is a diagram illustrating a configuration example of the data input buffer 4.
  • data input buffer 4 outputs INP UT DATA (A) and INPU TDATA (B)
  • Each circuit includes inverters 41a to 41e, PMOS transistors 42a to 42c, and NMOS transistors 43a to 43e.
  • the VCC power line supplies MWS.VCC.
  • INPUT I / O data is a write signal input from outside.
  • INPUTDATA represents write data.
  • PMOS transistors 42a and 42b and an NMOS transistor 43a are connected in series between the comfort Vcc and the ground Vss.
  • the gates of the PMOS transistor 42a and the NMOS transistor 43b are controlled by a signal obtained by inverting a PGM_SET signal generated when the control circuit 2 recognizes the write command by the inverter 41a.
  • the gates of the PMOS transistor 42b and the NMOS transistor 43a are controlled by INPUT I / O data.
  • a latch circuit is formed by the inverters 41c and 41d and the NMOS transistors 43d and 43e.
  • the gates of the NMOS transistors 43 c and 43 d are controlled by a DAT A LOAD signal from the control circuit 2.
  • the gate of the PMOS transistor 42c is controlled by the reset signal RES ETB.
  • the data held by the latch circuit is applied to the abort check circuit 7 via the inverter 41e.
  • FIG. 7 is a diagram showing a circuit configuration example of the verifying sense amplifier 53.
  • the verifying sense amplifier 53 includes PMOS transistors 531a and 531b, NMOS transistors 532a to 532d, a NAND circuit 533, and a load unit 534.
  • the bias control unit 535 is composed of the NMOS transistors 532a, 532c, 532d and the PMOS transistor 531b.
  • a PMOS transistor 531 a, a load ⁇ (5534) and an NMOS transistor 532 a and 532 b are connected in series between the source V cc and the darland V s s.
  • a PMOS transistor 531b and NMOS transistors 532d and 532c are connected in series between the tt source Vcc and the ground Vss.
  • the gates of the NMOS transistor 532b and the PMOS transistor 531a, 53lb are connected to the PG SET signal and the reset signal RESETB by the NAND circuit 533. 2 Controlled by the processed signal.
  • the gate of the NMOS transistor 532c is controlled by the current CORE DRA IN flowing through the memory cell.
  • the gate of the NMOS transistor 532a is controlled by the potential of the node N1 between the NMOS transistors 532d and 532c.
  • the potential at the node N2 between the PMOS transistor 531a and the NMOS transistor 532a is supplied to the comparison circuit 54 as CELLDATA.
  • pre-read is realized without changing the load of the sense amplifier 53 for verification.
  • FIG. 8 is a diagram for explaining current detection of the verifying sense amplifier 53.
  • the example shown in FIG. 8 shows an example of a NOR flash memory.
  • flash memory when electrons are not injected into the floating gate and data 1 is retained in the erased state, cells flow current. Also, when electrons are injected into the floating gate and data 0 is retained in the programmed state, the cell does not conduct current.
  • the verifying sense amplifier 53 detects the cell current CORE DRA IN flowing through the memory cell, converts the cell current into the data, and supplies the converted data to the comparison circuit 54 as the existing data CELLDAT of the memory cell. .
  • FIG. 9 is a diagram illustrating a configuration example of the abort check circuit 7.
  • the abort check circuit 7 includes inverters 71a and 71b, a NAND circuit 72, and a NOR circuit 73.
  • the appoint check circuit 7 compares the data generated by the verify amplifier 53 for verify with the data from the sense amplifier 52 for verify, and determines whether the input data to be written to the memory cell is (1, 0). When it determines that the memory cell data is (0, 1), it generates an abort signal that goes high.
  • the output of the NAND circuit 72 is LOW when INPUTDATA (A) is LOW and NP UTDATA (B) is HIGH.
  • the output of NOR circuit 73 is Three
  • CELLDATA becomes HIGH when B becomes HIGH. That is, the abort check circuit 7 sets the abort signal to HIGH when a write command to the level 3 (10) is input to the memory cell and the memory cell is at the level 2 (01).
  • FIG. 10 is a timing chart of the program operation.
  • FIG. 10 (a) is a timing chart of No abort
  • FIG. 10 (b) is a timing chart of abort.
  • the control circuit 2 sets the signal PGM-SET that recognizes the command to HIGH.
  • the PGM-SET signal causes the preread to be executed.
  • the preread signal is set to high, the first preread using the verifying sense amplifier 53 is executed at the first read signal high, and the second preread signal is executed at the second read signal high. Perform the second pre-read using the amplifier 53 for refining.
  • the reset signal RESETB goes low and the data in the latch circuit of the data input buffer 4 is reset.
  • the DATALOAD signal becomes HIGH when the PREREAD signal is HIGH, and data is loaded into the data input buffer 4.
  • the abort signal from the abort check circuit 7 is LOW, the PGM—START signal goes HIGH, and the control circuit 2 starts the actual program when the PROGRAM—OK signal goes HIGH, and the data output circuit 8 Outputs PAS S externally when the program is completed.
  • the abort check circuit 7 sets the abort signal to HIGH when the write command to level 3 (10) is input to the memory cell and the memory cell is level 2 (01), and receives this. By forcibly terminating the write operation by the write command without opening the control circuit 2, it is possible to avoid a phenomenon that erasure occurs in the program operation. Further, at this time, the data output circuit 8 having received the abort signal outputs Fai1 to the outside. This allows the host system to know that the prohibited write operation has been instructed.
  • the input write data is compared with the existing data in the memory cell, and a pattern in which an erase operation occurs in the write operation is detected.
  • a pattern in which an erasing operation occurs during a program operation is defined as a prohibition operation, and when this prohibition operation is recognized, the write operation by a write command is forcibly terminated without opening, and if an erasure occurs in a program operation, the operation is disabled. , The phenomenon can be avoided.
  • the existing data in the memory cell is read twice to detect the existing data in the memory cell, the number of read circuits can be reduced, and an increase in the chip area due to an increase in the number of read circuits is prevented. be able to.
  • FIG. 11 is a detailed block diagram of a semiconductor device according to the second embodiment.
  • the semiconductor device 100 includes a control circuit 2, a data input buffer 4, a verify sense block 105, a memory core 6, an abort check circuit 7, a data output circuit 8, and an address buffer. 9, 10; read reference cell 11; read sense amplifier 12; 13A to 13C; and comparison circuit 14A to 14C.
  • the verify sense amplifier block 105 includes reference sense circuits 51 A to 51 C, a verify amplifier sense amplifiers 52, 15 3, and a comparison circuit 54.
  • the same parts as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • FIG. 12 is a diagram for explaining the threshold value Vt of the reference cell 51.
  • the threshold value Vt—PGM2 is a threshold value of the reference cell 51A used for the program verify operation for detecting whether the memory cell is properly programmed to the power level 2 or not in the programming process. It is.
  • the threshold value V t — P GM 3 is the threshold value of the reference cell 51 B used for the program verify operation for detecting whether the memory cell is correctly programmed to level 3 during the programming process. It is.
  • the threshold value Vt—PGM4 is a threshold value of the reference cell 51 C used in the program verify operation for detecting whether or not the memory cell is properly programmed into the level 4 during the programming process. Value.
  • the reference cells 51 D and 51 E for pre-read described in the first embodiment are not newly prepared, but are reference cells for the existing program verify, P GM LEVEL 2.
  • the reference cell 5 IB for VEL 3 is used for pre-read.
  • the reference cell 51B for PGM-LEVEL 3 is used for the first pre-read, and the reference cell 51 A for PGM-LEVEL 2 is used for the second pre-read.
  • the verifying sense amplifier 153 is configured as shown in FIG. 13 in order to secure the read margin.
  • FIG. 13 is a diagram illustrating a circuit configuration example of the verifying sense amplifier according to the second embodiment.
  • the verifying sense amplifier 1 53 includes PMOS transistors 531 a, 531 b, 531 c, NMOS transistors 532 a to 5 32 d, a NAND circuit 533, a load section 534, Includes inverter 536.
  • the same portions as those of the verifying sense amplifier 53 described in FIG. 7 are denoted by the same reference numerals, and description thereof will be omitted.
  • a part of the load section 534 is changed so that the load is reduced when the PREREAD signal is HIGH, as shown in FIG. A PMOS transistor 53 1 c for bypass is added.
  • the PMOS transistor 531c shifts the level of existing data in the memory cell during pre-read.
  • the PRERE AD signal is HIGH
  • the CELLDATA at node N2 shifts to the higher one. That is, when a cell of "0" data is detected, the cell can be detected as if the threshold value is higher than the threshold value Vt corresponding to normal "0" and the value is Vt. That is, it is possible to increase the read margin of the cell of "0" data.
  • FIG. 14 is a timing chart of a program operation in the second embodiment.
  • FIG. 14A is a timing chart of Noabort
  • FIG. 14B is a timing chart of abort.
  • the 1stread signal and 2ndread signal in FIG. 10 are replaced by PGMV-LEVEL3 and PGMV-LEVEL2, respectively.
  • the control circuit 2 sets the signal PGM-SET, which recognizes the command, to HIGH.
  • This PGM— SET signal causes pre-read to be executed.
  • PRE READ signal is set to HIGH.
  • the verify sense amplifier 153 turns the output of the inverter 536 LOW, turns on the PMOS transistor 531c, switches the load section 534 for pre-read, and sets the Becomes smaller. As a result, CELLDATA at node N2 shifts to the higher side.
  • control circuit 2 applies a voltage to the word line of the reference cell 51B having the threshold value Vt-PGM3.
  • the verifying sense amplifier 52 detects the current flowing through the reference cell 51B, converts the current into, and supplies the data of the reference sensor 51B to the comparison circuit 54.
  • the comparison circuit 54 uses the data of the reference cell 51B to determine whether the existing data of the memory cell is level 1, 2 or level 3, 4.
  • the verify sense amplifier 153 reduces the load of the load section 534 because the output of the inverter 536 becomes LOW and the PMOS transistor 531 c turns ON when the PREREAD signal is HIGH. . This shifts CELLDATA, node N2, to the higher side.
  • control circuit 2 applies a voltage to the guide line of the reference cell 51A having the threshold value and the value Vt-PGM2.
  • the verifying sense amplifier 52 detects the current flowing through the reference cell 51A, converts the current into ⁇ , and supplies the data of the reference sensor 51 ⁇ to the comparison circuit 54.
  • the comparison circuit 54 uses the data of the reference cell 51 A to determine whether the existing data in the memory cell is level 1 or level 2. Before the DATALOAD signal goes high, the reset signal RESETB goes low and the data in the latch circuit of the data input buffer 4 is reset. The D ATALOAD signal becomes HIGH when the PREREAD signal is HIGH, and data is loaded into the data input buffer 4.
  • the abort check circuit 7 determines whether the memory cell is determined to be at level 2 and a write command to the level 3 is input to the memory cell. In case 7, do not set the abort signal to HIGH. When the abort signal is LOW, the control circuit 2 sets the PGM_START signal to HIGH, and the actual program starts. When the control circuit 2 completes the program, it sets the PROGRAM-OK signal to HIGH, and the data output circuit 8 outputs PASS to the outside.
  • the abort check circuit 7 sets the abort signal to HIGH when a write command to level 3 is input to the memory cell and the memory cell is at level 2, and the data output circuit 8 outputs Fa i 1 to the outside.
  • the abort check circuit 7 sets the abort signal to HIGH when a write command to level 3 is input to the memory cell and the memory cell is at level 2, and the data output circuit 8 outputs Fa i 1 to the outside.
  • the port of the verifying sense amplifier 153 is switched to pre-read, so that reading with margin using the sense ratio can be performed. Also, there is no need to separately provide a pre-read reference cell.
  • FIG. 15 is a detailed block diagram of a semiconductor device according to the third embodiment.
  • the semiconductor device 200 includes a control circuit 2, a data input buffer 4, a verify sense block 105, a memory core 206, an abort check circuit 7, a data output circuit 8, an address buffer 9, and a read reference. It includes a cell 11, a read sense amplifier 12, 13A to 13C, and a comparison circuit 14A to 14C.
  • the same portions as those in the first and second embodiments are denoted by the same reference numerals, and description thereof will be omitted.
  • the read when the program is performed, the read is not performed by another bank, so that the read sense amplifier 12 implements the preread.
  • FIG. 16 is a timing chart of a program operation in the third embodiment.
  • FIG. 16A is a timing chart of Noabort
  • FIG. 16B is a timing chart of abort.
  • the control circuit 2 recognizes the command and sets the recognized signal PGM-SET to HIGH. This PGM-SET signal causes pre-read to be performed. 8
  • the READ signal is set to HIGH, and the read sense amplifier 12 reads the existing data by one pre-read operation in the same way as a normal read operation.
  • the application 3 ⁇ 4E (Vgate) is supplied to the word line WL of the memory cell array 263 and the word line WL of the reference cell 11.
  • the read sense amplifier 12 converts the current value of the memory core cell into a voltage.
  • the read sense amplifiers 13A to 13C convert the currents of the reference cells 11A to 11C into voltages at each level, and supply the three voltages to three comparison circuits 14A to 14C, respectively.
  • the comparison circuits 14A to 14C compare the level of the memory core cell with the level from the read sense amplifiers 13A to 13C, determine the cell data, and send the cell data CELLDATA (01) to the abort check circuit 7. Is output.
  • the reset signal goes low before the DATA LOAD signal goes high and the data in the latch circuit of the data input buffer 4 is reset.
  • the DATALOAD signal becomes HIGH when the PRE READ signal is HIGH, and the data is input to the data input buffer 4.
  • the control circuit 2 sets the abort signal from the abort check circuit 7 to a low ⁇ and the PGM-START signal to a high level to start the actual program.
  • the PROGRAM-OK signal goes high, and the data output circuit 8 outputs PASS to the outside.
  • the abort check circuit 7 sets the Abort signal to HIGH when the write data to be written to the memory cell is level 3 (10) and the memory cell is at level 2 (01), and the control circuit receives the signal. 2) By forcibly terminating the program without opening the write operation by the write command, it is possible to avoid the phenomenon that erasure occurs in the program operation. Further, at this time, the data output circuit 8 having received the abort signal outputs Fai1 to the outside. Thus, the host system can know that the prohibited write operation has been instructed.
  • the read sense amplifier 12 can be used, so that it is not necessary to perform two pre-reads as in the first and second embodiments, and the same as the normal read operation.
  • existing data can be read by one preread operation. For this reason, the waveforms of IsRead and 2ndRead are not required as compared with FIG. 10 in the first embodiment, and the preread is performed according to the PREREAD signal. 9 Can execute
  • the pre-read may be performed by using the verifying sense amplifier 53.
  • This ⁇ requires two pre-reads.
  • the input write data is compared with the existing data in the memory cell, and a pattern in which an erase operation occurs in the write operation is detected. The phenomenon of erasure occurring during operation can be avoided.

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Abstract

複数の異なるしきい値を有するメモリセルを含むメモリ部と、入力された書き込みデータを書き込もうとするメモリセルから既存データを読み出す読出回路と、前記書き込みデータと前記メモリセルの既存データを比較し、書き込み動作で消去動作が起こるパターンを検出する検出回路とを有する半導体装置である。書き込み動作で消去動作が起こるパターンを禁止動作とし、この禁止動作が認識されると書き込みコマンドによる書き込み動作を開始せずに強制終了させる。これにより、プログラム動作で消去が起こってしまうという現象を避けることができる。

Description

半導体装置および半導体装置にデータを書き込む方法 技術分野
本発明は、 半導体装置および半導体装置にデータを書き込む方法に関する。 よ り特定すれば、 本発明は多値メモリセルを有する半導体装置および多値メモリセ ノレにデータを書き込む方法に関する。 明
背景技術
近年、 フラッシュメモリ等の半導 憶装置にぉレ、て、 記憶容量の増大が広く 書
求められている。 それに応えるものとして、 多値の半導 己憶装置が提案されて いる。 このような多値の半導^ I己憶装置として特開平 8 - 2 3 5 8 8 6号公報や 特開 2 0 0 2— 2 1 6 4 8 5号公報が提案されている。 これらの公報には、 メモ リセルに 2ビット以上の記憶情報が記憶できることが記載されている。
このような多値メモリセルを有する半導体装置では、 例えばメモリセルに 2ビ ットの情報を記憶させる^、 メモリセルのレベルが 1、 2、 3、 4と 4つ存在 し、この 4つのレベルが二つの出力または入力データを構成する。このレべノレ 1、 2、 3、 4をそれぞれ （1 , 1 )、 （0， 1 )、 （1 , 0)、 （0 , 0) と二つの入出 力データとして定義してメモリセルに多値を記憶できるようにしている。 ここで は、 データ " 0" を書き込み状態、 データ " 1 " を消去状態と定義し、 メモリセ ノレへの書き込み動作とは、 メモリセルのデータ " 1 " をデータ " 0" に変ィ匕させ ること、 消去動作とは、 データ " 0" をデータ " 1 " に変化させることを言う。 よって、 一般にフラッシュメモリでは、 書き込みコマンドにより、 メモリセルの データ " 1 " をデータ " 0" にすることは禁止されている。 発明の開示
しかしながら、 レベル 2の状態を有するメモリセルに対し、 レベル 3へしきレ、 値 MffiVthを変ィヒさせる書き込みコマンドが入力されると、実際の書き込み動作 により、 メモリセルのデータが （0 , 1 ) から （1 , 0 ) へと変化してしまう。 すなわち、 2ビットのうちの一方のビットが、 データ " 1 " からデータ " 0 " に 変化してしまレ、、 書き込み動作でメモリセルの消去動作が起こってしまうという 問題がある。
本発明は、 前述した従来における を解決し、 プログラム動作で消去動作が 起こってしまう現象を避けることができる半導体装置および半導体装置にデータ を書き込む方法を提供する。
本発明は、 複数の異なるしきい値を有するメモリセルを含むメモリ部と、 入力 された書き込みデータを書き込もうとするメモリセルから既存データを読み出す 読出回路と、 tin己書き込みデータと前記メモリセルの既存データを比較し、 書き 込み動作で消去動作が起こるパターンを検出する検出回路とを有する半導体装置 である。 書き込み動作で消去動作が起こるパターンを検出する構成としたため、 上記課題を解決することができる。
編己検出回路は前記パターンを検出すると、 前記書き込みデータの書き込み動 作を禁止する信号を生成する構成とすることができる。
また、 前記半導体装置は更にべリファイ用センスアンプを有し、 前記読出回路 は前記ベリフアイ用センスアンプを利用して前記メモリセルから既存データを読 み出す構成とすることができる。 この：^、 β読出回路は、 fiJf己べリファイ用 センスァンプを用いて、 fflt己メモリセルの既存データの読出しを二回実行するこ とが好ましい。
また、 前記半導体装置は更にべリファイ用センスアンプを有し、 前記読出回路 は前記べリファイ用センスアンプを利用し、 力つべリファイ用のリファレンスセ ルとは異なるリファレンスセルを用いて、 前記メモリセルから既存データを読み 出す構成とすることができる。
また、 前記半導体装置は更にべリファイ用センスアンプを有し、 前記読出回路 は前記べリファイ用センスァンプを利用し、 力つべリファイ用のリファレンスセ ルを用レヽて、前記メモリセルから既存データを読み出 1"†冓成とすることができる。 この場合、 前記べリファイ用センスアンプは、 前記メモリセルの既存データの読 み出しレベルをシフ卜させるトランジスタを含むことが好ましい。 また、 前記半導体装置は更にべリファイ用センスアンプを有し、 前記読出回路 は前記べリファイ用センスァンプを利用し、 力つベリファイ時のセンスレシオと は異なるセンスレシオを用いて、 前記メモリセルから既存データを読み出 成 とすることができる。
また、 Silt己メモリ部は、 同時に動作可能な複数のバンクを有する構成とするこ とができる。 この場合、 前記読出回路および前記検出回路は前記複数のバンクに 共通に設けられていることが好ましレ、。
また、 前記読出し回路は、 前記メモリ部からデータを読み出すためのリ―ド用 センスアンプを含む構成とすることができる。
また、 前記半導体装置は更に、 前記検出結果を外部に出力する回路を有する構 成とすることができる。
本発明はまた、 複数の異なるしきレ、値を有するメモリセルにデータを書き込む 方法において、 入力された書き込みデータを書き込もうとするメモリセルから既 存データを読み出すステップと、 tilt己書き込みデータと iif己メモリセルの既存デ ータを比較し、 書き込み動作で消去動作が起こるパターンを検出するステップと を有するデータ書き込み方法である。 この 、 前記パターンが検出されると、 ffft己書き込みデータの書き込みを禁止する信号を生成する構成とすることができ る。
上記半導体装置及びデータの書き込み方法にぉレ、て、 前記複数のことなるしき い値は 3値以上とすることができる。 図面の簡単な説明
図 1は第 1実施例に係る半導体装置のブロック図である。
図 2は第 1実施例に係る半導体装置の詳細プロック図である。
図 3はリード用のリファレンスセルのしきい値 V tを説明するための図である。 図 4はヮード線 W Lに印加する電圧を説明するための図である。
図 5はプログラムおよびプリリード用のリファレンスセルのしきい値 V tにつ いて説明する図である。
図 6はデータ入力バッファの構成例を示す図である。 図 7はべリファイ用センスアンプの回路構成例を示す図である。
図 8はべリファイ用センスアンプの電流検出を説明する図である。
図 9はァボートチェック回路の構成例を示す図である。
図 1 0は第 1実施例におけるプログラム動作のタイミング図である。
図 1 1は第 2実施例に係る半導体装置の詳細プロック図である。
図 1 2はプログラム用およびプリリード用のリファレンスセルのしきい値 V t について説明するための図である。
図 1 3は第 2実施例に係るベリファイ用センスアンプの回路構成例を示す図で ある。
図 1 4は第 2実施例におけるプログラム動作のタイミング図である。
図 1 5は第 3実施例に係る半導体装置の詳細プロック図である。
図 1 6は第 3実施例におけるプログラム動作のタイミング図である。 発明を実施するための最良の形態
以下、 添付の図面を参照して本発明の実施例を説明する。
(実施例 1 )
図 1は、第 1実施例に係る半導体装置のプロック図である。図 1に示すように、 半導体装置 1は、 制御回路 2、 書き込み回路 3、 データ入力バッファ 4、 ベリフ アイ用センスブロック 5、 メモリコア 6、 アボートチェック回路 7、 およびデー タ出力回路 8を備える。 この半導体装置 1は、 Simultaneous Operation ( S O) 機能を備えた多値フラッシュメモリである。 尚、 簡略のため、 消去に関係する回 路ブロックは省略する。
制御回路 2は、 書き込み動作で消去動作が起こるパターンを検出するために、 プログラム動作を開始する直前に、 書き込みをしょうとしているメモリセルのデ —タ読み出し期間 （プリリード： p r e— r e a d ) を設定する。 書き込み回路 3は、 書き込み mi£V p pをメモリセルに印加して実際にプログラムする回路で ある。 上記構成の半導体装置 1は戦虫でパッケージざれたフラッシュメモリ等の 半導体記憶装置であってもよいし、 システム L S Iのように半導体装置の一部と して組み込まれたものであってもよレ、。 データ入力バッファ 4は、 入力された書き込みデータ I NPUT I/O D ATAを I NPUTDATA (A) および I NPUTDATA (B) に変換し、 アボートチェック回路 7に供給する。 この I NPUTDATA (A) および I N PUTD ATA (B)で一つのセルに書き込まれるデータのレベルを表している。 メモリコア 6はメモリ部を構成し、 複数の異なるしきレ、値を設定することで多値 を記憶できるメモリセルを有する。 このようなメモリセルはレヽくつかのタイプが 存在するが、 任意のタイプの多値メモリセルを用いることができる。
ベリフアイ用センスブロック 5は、 メモリコア 6からメモリセルの既存データ を読出して、 このメモリセルの既存データ CELLDATA (01) をアボート チェック回路 7に供給する。 SO機能のために、 プログラム中に他の BANKか らリードする場合もあるので、 リード用センスアンプは使えないため、 読出回路 に後述するべリファイ用センスアンプ 53を使用する。 通常のプログラム動作に 入った後は、プログラムべリファイ動作によってメモリセルのデータを読み出し、 そのデータ P GMV d a t aを制御回路 2に供給する。制御回路 2は、正しくプ ログラムされたと判断すると、 PROGRAM— OK信号をデータ出力回路 8に 出力し、 データ出力回路 8は外部にパス信号を出力する。
ァボートチェック回路 7は、 入力された書き込みデータ I NPUTDATAと メモリセルの既存データ CELLDATA (01) を比較し、 書き込み動作で消 去動作が起こるパターンを検出することで、 書き込み動作で消去動作が起こるパ ターンがある^は a b o r t信号を生成し、 書き込み動作で消去動作が起こる パターンがない^は No a b o r t信号を生成する。 これらの信号はデータ 出力回路 8及び制御回路 2に供給される。 制御回路 2は、 a b o r t信号に応じ て書き込み動作をストップさせる。 データ出力回路 8は、 a b o r t信号に応じ てフェイノレ信号を外部に出力する。 これにより、 書き込み動作で消去動作が起こ るパターンが有る場合、 書き込みコマンドによる書き込み動作を開 ずに強制 終了させることができるので、 プロダラム動作で消去が起こってしまうという現 象を避けることができる。
次に、 第 i実施例に係る半導体装置の詳細プロック図について説明する。 図 2 は、 第 1実施例に係る半導体装置の詳細プロック図である。 図 2に示すように、 半導体装置 1は、 制御回路 2、 データ入力バッファ 4、 ベリファイ用センスプロ ック 5、 メモリコア 6、 アボートチェック回路 7、 データ出力回路 8、 アドレス バッファ 9、 10、 リー ド用リファレンスセノレ 11 A〜： 1 1 C、 リード用センス アンプ 12、 13 A〜l 3C、 比較回路 14A〜14Cを含む。
SO機能を有する半導体装置では、 独立なアドレス系統をそれぞれもつ複数の バンクを有し、 一のバンクをプログラムまたはィレーズ中に、 他のバンクからリ —ド可能なように構成されている。 そしてチップ面積の増大を避けるために、 各 バンクは、 プログラムあるいはィレーズのベリファイのために用いられるベリフ アイ用センスアンプを共用し、 リード時に用いられるリード用センスアンプも共 用する。
制御回路 2は、 外部から供給される制御信号 （チップイネ一ブル信号、 書き込 みィネーブル信号など）、および所定のコマンドレジスタから供給される制御信号 を受け、 これら制御信号に応じて読み出し動作、 書き込み動作、 消去動作等を実 行する。 データ入力バッファ 4は、 制御回路 2から PGM— SET信号と DAT ALO AD信号の供給を受け、 外部からの書き込みデータである I npu t I / DATAを I NPUTDATA (A) および INPUTDATA (B) に 変換し、 アボートチェック回路 7に供給する。 アドレスバッファ 9、 10は、 外 部から供給されるァドレス信号を取り込むものである。
メモリコア 6は、 二つのメモリバンク BANKA、 BANKBを有する。 各メ モリバンク BANKA、 BANKBは、 Xデコーダ 61、 62と、 Yデコーダ 6 3、 64と、 メモリセルアレイ 65、 66を有する。 メモリセルアレイ 65、 6 6は、 マトリックス状に配置された電気的に書き換え可能な不揮宪性のメモリセ ノレ、 ワード線、 ビット線等を含み、 各メモリセルは、 複数の異なるしきい値を設 定することで多値を記憶できる。
Xデコーダ 61、 62は、 アドレスバッファ 9、 10が取り込んだアドレス信 号のうち、 Xアドレス信号をデコードして、 デコード結果に基づいて、 メモリセ ルアレイ 65、 66の指定 Xァドレスのメモリセルを選択する。 Yデコーダ 63、 64は、 アドレスノくッファ 9、 10が取り込んだアドレス信号のうち、 Yァドレ ス信号をデコードして、 デコード結果に基づいて、 メモリセルアレイ 65、 66 の指定 Yァドレスのメモリセルを選択する。
リード用センスアンプ 1 2は、 データ読出し時、 メモリセルアレイ 6 5、 6 6 の選択されたメモリセルを流れる電流を検出し、このセル電流を ΜΙΒこ変換する。 リファレンスセル 1 1 A〜1 1 Cは、 選択セルがどのレべノレにあるのかを検出す るためのセルであり、 リード動作時、 高速に検出するため、 3つのリファレンス セル 1 1 A〜l 1 Cが同時に選択される。 リード用センスアンプ 1 3 A〜l 3 C は、 リファレンスセル 1 1 Α〜1 1 Cを流れる電流を検出して に変換するも のであり、 3つのリファレンスセル 1 1 A〜l 1 Cに対応して設けられている。 比較回路 1 4 A〜 1 4 Cはそれぞれ、 リ一ド用センスアンプ 1 2で検出したメ モリセルのデータと、 リード用センスアンプ 1 3 A〜1 3 Cで検出したリファレ ンスセル 1 1 A〜1 1 Cのレべノレを比較してメモリセルのデータのレベルを判定 し、セルデータをデータ出力回路 8に出力する。この比較回路 1 4 A〜l 4 Cは、 リ一ド動作時に、 高速に処理するため、 リ一ド用センスアンプ 1 3 A〜 1 3 Cに 対応して 3つ設けられている。
Figure imgf000009_0001
5つのリファレンスセノレ 5 1 A〜 5
1 E、 ベリファイ用センスアンプ 5 2、 5 3、 比較回路 5 4を含む。 上の 3つの リファレンスセル 5 1 A〜5 1 Cは、 通常のプログラムべリファイに使用される リファレンスセルである。 下の 2つのリファレンスセル 5 1 D、 5 I Eはプリリ ードで使用されるリファレンスセルである。 リファレンスセノレ 5 1 Dは 1回目の プリ リード用のリファレンスセルであり、 リファレンスセル 5 1 Eは 2回目のプ リリード用のリファレンスセルである。
ベリフアイ用センスアンプ 5 2は、 リファレンスセノレ 5 1 A〜5 1 Eを流れる 電流を検出し、 この電流を EiHこ変換する。 ベリファイ用センスアンプ 5 3は、 メモリセルを流れる電流を検出し、 メモリセルの既存データを読み出す。 プリリ —ド時、 ベリファイ用センスアンプ 5 3は、 メモリセルの既存データの読出しを 2回実行する。 比較回路 5 4は、 ベリファイ用センスアンプ 5 3で検出したメモ リセルの既存データと、 ベリフアイ用センスアンプ 5 2で検出したリファレンス セルのレべノレを比較してメモリセルの既存データ C E L L DAT Aのレベルを判 定する。 アポ一トチェック回路 7は、 データ入カバッファ 4力 ら入力された書き込みデ ータ I N P UT D AT Aを、 比較回路 5 4から入力されたメモリセルの既存デー タ C E L L DATAと比較し、 書き込み動作で消去動作が起こるパターンを検出 し、 書き込み動作で消去動作が起こるパターンがある場合、 a b o r t信号を制 御回路 2及びデータ出力回路 8に供給し、 実際のプログラムを開^^ずに終了さ せる。 アボートチェック回路 7は、 書き込み動作で消去動作が起こるパターンが 検出されない場合、 N o a b o r t信号を制御回路 2に供給し、 実際のプログ ラムを開始する。 データ出力回路 8は、 アボートチェック回路 7からの a b o r t信号または N o a b o r t信号に基づき、プログラムの完了を示すパス信号、 書き込み禁止データが入力されたことを示すフェイル信号を外部に出力し、 通常 リ一ド時にはセルデータを出力する。
なお、 ベリファイ用センスアンプ 5 3、 アボートチェック回路 7が特許請求の 範囲における読出回路、 検出回路にそれぞれ相当する。
次に、 メモリコア 6からデータを読み出して半導体装置 1の外部に出力するリ —ド動作について説明する。 図 3は、 リード用リファレンスセル 1 1のしきレ、値 V tを説明するための図である。 図 4は、 ワード線 WLに印加する電圧を説明す るための図である。 図 3において、 横軸はメモリセルのしきい値 V tを示し、 縦 軸はセル数を示す。 各メモリセルのしきい値は、 プログラムされたデータに応じ て、 レべノレ 1、 レべノレ 2、 レべノレ 3およびレベル 4のいずれかに分布する。 レべ ノレ 1、 レべノレ 2、 レべノレ 3、 レべノレ 4は、 2ビットのデータの " 1 1 "、 " 0 1 "、 " 1 0 "、 " 0 0 " にそれぞれ対応する。
図 3に示すように、各レベルの中間にそれぞれしきい値 V tを持つようにする。 ここで、 リードレべノレ 1一 2のしきい値 V tは、 メモリセルのレべノレ 1または 2 なのかを検出するためのリファレンスセル 1 1 Aのしきレ、値である。 リードレべ ノレ 1， 2— 3， 4のしきい値 V tは、メモリセノレのレべノレ 1、 2またはレべノレ 3、 4なのかを検出するためのリファレンスセル 1 1 Bのしきい値 V tである。 リー ドレベル 3— 4のしきい値 V tは、 レべノレ 3または 4なのかを検出するためのリ ファレンスセノレ 1 1 Cのしきい値である。
メモリセルァレイ 6 5、 6 6のヮード線 WLへの印加電位 （V g a t e ) は、 図 4に示す I Vカーブのように、 レベル 4のセル電流 ( I d r a i n) がゼロ程 度になるレベルに設定する。 また、 リファレンスセル 1 1のワード線 WLにも、 メモリセルアレイ 6 5、 6 6のワード線と同じ ¾ΙΞを印加する。 これにより、 各 レべノレでリファレンスセル 1 1 A〜1 1 Cの電流値は異なるから、 この電流をべ リファイ用センスアンプ 5 2と同じリード用センスアンプ 1 3 A〜1 3 Cで に変換し、 その 3つの ¾/£をそれぞれ 3つの比較回路 1 4 A〜 1 4 Cに供^"る ことで、 比較回路 1 4 A〜l 4 Cでメモリコアセルのレべノレと比較し、 セルデー タを判定する。 その判定結果に基づいて、 データ出力回路 8は外部にセルデータ を出力する。
図 5は、 ベリフアイ用センスブロック 5内に設けられたリファレンスセノレ 5 1 のしきい値 V tについて説明する図である。 しきい値 V t— P GM 2は、 プログ ラムの過程において、 当該メモリセルが、 レベル 2に正しくプログラムされたか 否かを検出するプログラムべリファイ動作に用いられるリファレンスセル 5 1 A のしきい値である。 しきレ、値 V t P GM 3は、 プログラムの過程において、 当 該メモリセルが、 レベル 3に正しくプログラムされたか否かを検出するプロダラ ムベリフアイ動作に用いられるリファレンスセル 5 1 Bのしきレ、値である。 しきい値 V t— P GM4は、 プログラムの過程において、 当該メモリセルが、 レベル 4に正しくプログラムされた力 かを検出するプログラムべリファイ動作 に用いられるリファレンスセル 5 1 Cのしきい値である。 V t lは、 1回目のプ リリード時のリファレンスセル 5 1 Dのしきい値である。 V t 2は、 2回目のプ リリード時のリファレンスセノレ 5 1 Eのしきい fitである。
図 5に示すように、 プリリード用のしきレ、値 V t 1、 V t 2は各レベルの中間 となるように設定する。 つまり、 図 3に示すリード用センスアンプ側と同じしき レ 直 V tとなる。 このように、 第 1実施例では、 センスアンプのロードは変えな レ、構成のままで、 プリリード用のリファレンスセノレ 5 1 D、 5 1 Eを 2つ設ける ことで、 プリリードを実現できる。
次に、 プログラム動作について説明する。 ベリファイ用センスアンプ 5 3は、 プリリードを二回実行し、 プログラム動作を開始する直前に、 書き込みをしょう としているメモリセルに格納されている既存データを二回読み出す。 1回目のプ 0 リリード時には、 ベリファイ用センスアンプ 5 3は、 メモリセルを流れる電流を 検出し、 これを ®Eに変換し、 メモリセルの既存データ C E L L DATAとして 比較回路 5 4へ供給する。 また、 制御回路 2は、 しきレ、値 V t 1を有するリファ レンスセル 5 1 Dのヮ一ド線に電圧を印加する。 ベリファイ用センスアンプ 5 2 は、 リファレンスセル 5 1 Dを流れる電流を検出し、 これを ®Eに変換し、 リフ ァレンスセル 5 1 Dのデータを比較回路 5 4へ供給する。 比較回路 5 4は、 リフ アレンスセル 5 1 Dのデ一タを用いてメモリセルの既存データがレべノレ 1、 2で あるかレベル 3、 4であるかを判定する。
二回目のプリリード時には、 ベリファイ用センスアンプ 5 3は、 メモリセノレを 流れる電流を検出し、 これを電圧に変換し、 メモリセルの既存データ C E L L D A T Aとして比較回路 5 4へ供給する。 また、 制御回路 2は、 しき V、値 V t 2を 有するリファレンスセル 5 1 Eのワード線に電圧を印加する。 ベリファイ用セン スアンプ 5 2は、 メモリセルの既存データがレベル 1かレべノレ 2である場合、 2 回目のプリリード用のリファレンスセル 5 1 Eを流れる電流を検出し、 これを電 圧に変換し、 2回目のプリリード時のリファレンスセル 5 1 Eのデータを比較回 路 5 4へ供給する。 比較回路 5 4は、 リファレンスセル 5 1 Eのデータを用いて メモリセルの既存データがレベル 1かレベル 2かを判定する。
アボートチェック回路 7は、 メモリセルがレベル 2であると判定され、 かつ、 データ入力バッファ 4からの I N P UTD E TAを参照してそのメモリセルに対 してレべノレ 3への書き込みコマンドが入力されている^には、 a b o r t信号 を発生させ、 そのメモリセルへの書き込みのみを禁止する、 あるいは、 書き込み 動作そのものをエラーとする。 このようにして、 プログラム動作で消去が起こつ てしまうという現象を避けることができる。 また、 上記以外の ¾ ^は、 アボート チェック回路 7は N o a b o r t信号を発生させ、 制御回路 2はプログラム動 作を実行させる P GM— S TAR T信号を出力する。 これに応じて、 書き込み回 路 3は実際にメモリセルにプログラムする。
次に、 データ入力バッファ 4について説明する。 図 6は、 データ入力バッファ 4の構成例を示す図である。 図 6に示すように、 データ入力バッファ 4は、 I N P UT DATA (A) を出力する回路と、 I N P U TDATA (B) を出力する 回路で構成され、 各回路は、 インバータ 41 a〜41 e、 PMO Sトランジスタ 42 a〜42 c、 NMO Sトランジスタ 43 a〜43 eを含んでいる。 VCC電 源線は、 MWS.VCCを供給するものである。 INPUT I/O d a t aは、 外部から入力される書き込み信号である。 INPUTDATAは、 書き込みデー タを表す。
慰原 V c cとグランド V s s間には、 PMO Sトランジスタ 42 a、 42 b, NMOSトランジスタ 43 aが直列に接続されている。 PMOSトランジスタ 4 2 aと NMOSトランジスタ 43 bのゲ一トは、 制御回路 2が書き込みコマンド を認識したことで生成される P GM_S E T信号をィンバータ 41 aで反転した 信号により制御されている。 PMOSトランジスタ 42 bと NMOSトランジス タ 43 aのゲートは、 INPUT I/O d a t aにより制御されている。 ま た、 インバータ 41 c、 41 d、 NMOSトランジスタ 43d、 43 eでラッチ 回路を構成する。
NMOSトランジスタ 43 c、 43 dのゲートは制御回路 2からの DAT A L O AD信号により制御されている。 PMOSトランジスタ 42 cのゲートは、 リ セット信号 RES ETBにより制御されている。 ラッチ回路で保持されたデータ は、 インバータ 41 eを介してアボートチヱック回路 7に 合される。
次に、 ベリファイ用センスアンプ 53について説明する。 図 7は、 ベリファイ 用センスアンプ 53の回路構成例を示す図である。 図 7に示すように、 ベリファ ィ用センスアンプ 53は、 PMOSトランジスタ 531 a、 531 b, NMOS トランジスタ 532 a〜532 d、NAND回路 533、ロード部 534を含む。 NMOSトランジスタ 532 a、 532 c, 532 d、 PMOSトランジスタ 5 31 bでバイァス制御部 535を構成する。 源 V c cとダランド V s s間には、 PMOSトランジスタ 531 a、 ロード咅 (5534、 NMO Sトランジスタ 532 a、 532 bが直列に接続されている。
また、 tt?原 V c cとグランド V s s間には、 PMO Sトランジスタ 531 b、 NMOSトランジスタ 532 d、 532 cが直列に接続されている。 NMOSト ランジスタ 532b、 PMOSトランジスタ 531 a、 53 l bのゲートは、 P GM SET信号とリセット信号 RESETBがNAND回路533で N AND 2 処理された信号で制御されている。 NMOSトランジスタ 532 cのゲ一トは、 メモリセルを流れる電流 CORE DRA I Nにより制御される。 NMOSトラ ンジスタ 532 aのゲートは、 NMOSトランジスタ 532 d、 532 c間のノ ード N 1の電位により制御される。 PMOSトランジスタ 531 aと NMOSト ランジスタ 532 a間のノードN2の電位がCELLDATAとして比較回路5 4に供給される。 なお、 第 1実施例では、 プリリ一ド用のリファレンスセゾレ 51 D、 51 Eを 2つ設けることで、 ベリファイ用センスアンプ 53のロードを変え ない構成のままで、 プリリードを実現している。
フラッシュメモリでは、 リードアクセス時に電流を流すことから、 誤ってセル に書き込まれることを避けるために、 セルのドレイン Μ/£として、 1 [V] 未満 にクランプした ¾i£を与えるようにする。 ここでは、 ノード N2を 0. 8 [V] 程度にクランプしている。
図 8はべリファイ用センスアンプ 53の電流検出を説明する図である。 図 8に 示す例では、 NOR型のフラッシュメモリの例を示している。 フラッシュメモリ では、 フローティングゲートに電子が注入されておらず、 消去状態でデータ 1を 保持している場合に、 セルは電流を流す。 また、 フローティングゲートに電子が 注入されており、 プログラム状態でデータ 0を保持している ¾ ^には、 セルは電 流を流さない。 このように、 ベリファイ用センスアンプ 53は、 メモリセルを流 れるセル電流 CORE DRA INを検出し、 このセル電流を ¾]Βこ変換し、 メ モリセルの既存データ CELLDAT Αとして比較回路 54へ供給する。
次に、 アボートチェック回路 7について説明する。 図 9は、 アボートチェック 回路 7の構成例を示す図である。図 9に示すように、アボートチェック回路 7は、 インバータ 71 a、 71 b、 NAND回路72、 NOR回路 73を含む。 アポ一 トチェック回路 7は、 ベリフアイ用センスアンプ 53にて発生させたデータとベ リファイ用センスアンプ 52からのデータとを比較して、 メモリセルに書き込も うとしている入力データが （1, 0) であり、 力つ、 メモリセルデータが （0, 1) であると判断した時に H I GHとなる a b o r t信号を生成する。 具体的に は、 NAND回路 72の出力は、 INPUTDATA (A) が LOWで、 I NP UTDATA (B) が HIGHの時、 LOWとなる。 NOR回路 73の出力は、 3
NAND回路 72の出力が LOWで、 C E L L D AT Aが H I GHの Bき、 H I G Hとなる。つまり、ァボートチェック回路 7は、メモリセルに対してレベル 3 (1 0) への書き込みコマンドが入力され、 かつ、 メモリセルがレべノレ 2 (01) の 時に a b o r t信号を HI GHにする。
図 10はプログラム動作のタイミング図であり、 同図 （a) は No a b o r t時、 同図 （b) は a b o r t時のタイミング図である。
制御回路 2は、 書き込みコマンドが入力されると、 コマンドを認識した信号 PG M— S ETを H I GHにする。
この PGM— SET信号がプリリードを実行させる PREREAD信号を H I G Hにし、 1 s t READ信号の H I GHで、 ベリファイ用センスアンプ 53を 利用した 1回目のプリリードを実行し、 2nd READ信号の H I GHで、 ベ リファイ用アンプ 53を利用した 2回目のプリリードを実施する。
DATALOAD信号が H I GHになる前にリセット信号 RE S ETBが LOW になり、 データ入力バッファ 4のラッチ回路のデータがリセットされる。
DATALOAD信号は、 PRERE AD信号が H I GHの時に H I GHとな り、 データ入力バッファ 4にデータがロードされる。 アボートチェック回路 7か らの a b o r t信号が LOWの場合、 PGM— ST ART信号が H I GHとなり、 制御回路 2により PROGR AM— O K信号が H I G Hとなれば実際のプロダラ ムが開始され、 データ出力回路 8は、 プログラムが完了すると PAS Sを外部に 出力する。 アボートチェック回路 7は、 メモリセルに对してレベル 3 (10) へ の書き込みコマンドが入力され、 かつ、 メモリセルがレべノレ 2 (01) の時に a b o r t信号を H I GHにし、 これを受けた制御回路 2は書き込みコマンドによ る書き込み動作を開 ½ ^ずに強制終了させることで、 プログラム動作で消去が起 こってしまうという現象を避けることができる。 さらに、 このとき、 a b o r t 信号を受けたデータ出力回路 8は Fa i 1を外部に出力する。 これにより、 ホス トシステム側は、 禁止されてレ、る書き込み動作を指示したことを知ることができ る。
第 1実施例によれば、 入力された書き込みデータをメモリセルの既存データと 比較し、 書き込み動作で消去動作が起こるパターンを検出するので、 書き込み動 4 作で消去動作が起こるパターンを禁止動作とし、 この禁止動作が認識されると書 き込みコマンドによる書き込み動作を開^ ずに強制終了させることで、 プログ ラム動作で消去が起こってしまうとレ、う現象を避けることができる。
また、 メモリセルの既存データの読出しを二回実行してメモリセルの既存デー タを検出するようにしたので、 読出し回路の数を減らすことができ、 読出回路の 増加によるチップ面積の増加を防ぐことができる。
(実施例 2 )
次に、 第 2実施例について説明する。 図 1 1は、 第 2実施例に係る半導体装置 の詳細ブロック図である。 図 1 1に示すように、 半導体装置 1 0 0は、 制御回路 2、デ一タ入力バッファ 4、ベリファイ用センスブロック 1 0 5、メモリコア 6、 アボートチェック回路 7、 データ出力回路 8、 アドレスバッファ 9、 1 0、 リー ド用リファレンスセル 1 1、 リード用センスアンプ 1 2、 1 3 A〜1 3 C、 比較 回路 1 4 A〜l 4 Cを含む。 ベリファイ用センスアンプブロック 1 0 5は、 リフ ァレンスセノレ 5 1 A〜5 1 C、 ベリフアイ用センスアンプ 5 2、 1 5 3、 比較回 路 5 4を含む。 第 1実施例と同一部分にっレ、ては同一符号を付するものとしてそ の説明を省略する。
図 1 2は、 リファレンスセル 5 1のしきい値 V tについて説明するための図で ある。 しきい値 V t— P GM 2は、 プログラムの過程において、 当該メモリセル 力 レベル 2に正しくプログラムされた力、否かを検出するプログラムベリフアイ 動作に用いられるリファレンスセル 5 1 Aのしきい値である。 しきい値 V t— P GM 3は、 プログラムの過程において、 当該メモリセルが、 レベル 3に正しくプ ログラムされた力 かを検出するプログラムベリフアイ動作に用いられるリファ レンスセル 5 1 Bのしきい値である。 しきい値 V t— P GM4は、 プログラムの 過程において、 当該メモリセルが、 レべノレ 4に正しくプログラムされた力否かを 検出するプログラムべリファイ動作に用いられるリファレンスセル 5 1 Cのしき い値である。
第 2実施例では、 第 1実施例で説明したプリリード用のリファレンスセノレ 5 1 D、 5 1 Eは新たには用意せず、 既存のプログラムべリファイ用のリファレンス セルである、 P GM L E V E L 2用のリファレンスセル 5 1 Aと P GM—L E VEL 3用のリファレンスセル 5 I Bをプリリードに利用する。 1回目のプリリ —ドに、 PGM— LEVEL 3用のリファレンスセル 5 1 Bを利用し、 2回目の プリリードに、 PGM— LEVEL 2用のリファレンスセル 5 1 Aを利用する。 この場合、 ベリフアイ用センスアンプを図 7に示した構成のままでメモリセルの データを読むと、 レベル 2またはレベル 3のセルのリードマージンがなレ、。 この ため、 第 2実施例では、 リードマ一ジンを確保するために、 ベリファイ用センス アンプ 1 53を図 1 3に示すように構成する。
図 1 3は、 第 2実施例に係るベリファイ用センスアンプの回路構成例を示す図 である。 図 1 3に示すように、 ベリファイ用センスアンプ 1 53は、 PMOSト ランジスタ 53 1 a、 53 1 b、 53 1 c、 NMO Sトランジスタ 532 a〜 5 32 d、 N AND回路 533、 ロード部 534、インバータ 536を含む。なお、 図 7で説明したべリファイ用センスアンプ 53と同一部分にっレ、ては同一符号を 付してその説明を省略する。
第 2実施例では、 マージンを確保するために、 図 1 1に示すように、 ベリファ ィ用センスアンプ 1 53を PREREAD信号が H I GHの時にロードが小さく なるように、 ロード部 534の一部をバイパスするための PMOSトランジスタ 53 1 cを付け加えている。 この PMOSトランジスタ 53 1 cは、 プリリード 時、 メモリセルの既存データのレベルをシフトさせる。 これにより、 PRERE AD信号が H I GHのとき、 ノード N2である CELLDATAが高いほうにシ フ卜する。すなわち、" 0"データのセルを検出すると、そのセルは、通常の" 0" に対応するしきい値 V tよりも高いしきレ、値 V tであるかのように検出できる。 つまり、" 0" データのセルのリードマージンを大きくできる。
図 1 4は第 2実施例におけるプログラム動作のタイミング図、 同図 （a) は N o a b o r t時、 同図 （b) は a b o r t時のタイミング図である。 この例で は、 図 1 0における 1 s t r e a d信号、 2 n d r e a d信号が、 それぞれ PGMV— LEVEL 3、 PGMV— LEVEL 2に置き換わる。制御回路 2は、 書き込みコマンドが入力されると、 コマンドを認識した信号 P GM— S E Tを H I GHにする。 この PGM— SET信号がプリリードを実行させる PRE RE A D信号を H I GHにし、 01^ —し£¥£1^ 3信号が 10^1の時、 ベリファ 6 ィ用センスアンプ 153を利用した 1回目のプリリードを、 PGMV— LEVE L 2信号が H I GHの時、 ベリファイ用センスアンプ 153を利用した 2回目の プリリードを実行する。
1回目のプリリードで、 ベリファイ用センスアンプ 153は、 PREREAD 信号が H I GHの時、 インバータ 536の出力が LOWとなり、 PMOSトラン ジスタ 531 cが ONとなり、 ロード部 534がプリリード用に切り替わり、 口 ードが小さくなる。 これにより、 ノード N2である CELLDATAが高いほう にシフトする。
また、 制御回路 2は、 しきい値 Vt— PGM3を有するリファレンスセル 51 Bのワード線に電圧を印加する。 ベリファイ用センスアンプ 52は、 リファレン スセル 51 Bに流れる電流を検出し、 これを に変換し、 リファレンスセノレ 5 1 Bのデータを比較回路 54へ供給する。 比較回路 54は、 リファレンスセル 5 1 Bのデータを用いてメモリセルの既存データがレべノレ 1、 2であるかレベル 3、 4であるかを判定する。 2回目のプリリードで、 ベリファイ用センスアンプ 15 3は、 PREREAD信号が H I GHの時、 インバータ 536の出力が LOWと なり、 PMOSトランジスタ 531 cが ONとなるので、 ロード部 534のロー ドが小さくなる。 これにより、 ノード N 2である CELLDATAが高いほうに シフトする。
また、 制御回路 2は、 しきレ、値 Vt— PGM2を有するリファレンスセル 51 Aのヮ一ド線に電圧を印加する。 ベリファイ用センスアンプ 52は、 リファレン スセル 51 Aを流れる電流を検出し、 これを ®Ξに変換し、 リファレンスセノレ 5 1 Αのデータを比較回路 54へ供給する。 比較回路 54は、 リファレンスセル 5 1 Aのデータを用!/ヽてメモリセルの既存データがレべノレ 1かレべノレ 2かを判定す る。 DATALOAD信号が H I GHになる前にリセット信号 RESETBが L OWになり、 データ入力バッファ 4のラッチ回路のデータがリセットされる。 D ATALOAD信号は、 P REREAD信号が H I GHの時に H I GHとなり、 データ入力バッファ 4にデータがロードされる。
アボートチェック回路 7は、 メモリセルがレベル 2であると判定され、 かつ、 そのメモリセルに対してレべノレ 3への書き込みコマンドが入力されている以外の 7 場合には、 a b o r t信号を H I GHにしない。 制御回路 2は、 a b o r t信号 が LOWの場合、 PGM_START信号を H I GHにし、 実際のプログラムが 開始される。 制御回路 2は、 プログラムが完了すると、 PROGRAM—OK信 号を HIGHにし、 データ出力回路 8は、 PAS Sを外部に出力する。
アボートチェック回路 7は、 メモリセルに対してレベル 3への書き込みコマン ドが入力され、かつ、メモリセルがレベル 2の時に a b o r t信号を H I GHし、 データ出力回路 8は Fa i 1を外部に出力し、 書き込みコマンドによる書き込み 動作を開^^ずに強制終了させることで、 プログラム動作で消去が起こってしま うという現象を避けることができる。
第 2実施例によれば、 プリリードの時、 ベリファイ用センスアンプ 153の口 —ドをプリリード用に切替えるようにしたので、 センスレシ才を使用してマージ ンを持った読み出しを可能にできる。 また、 プリリード用のリファレンスセルを 別途設ける必要がない。
(実施例 3)
次に、 第 3実施例について説明する。 実施例 1、 2では、 SO動作のフラッシ ュメモリを例にとって説明したが、 第 3実施例は、 SO動ィ«能を有しないコン ベンショナルなフラッシュメモリの例である。 図 15は、 第 3実施例に係る半導 体装置の詳細ブロック図である。 図 15に示すように、 半導体装置 200は、 制 御回路 2、 データ入力バッファ 4、 ベリファイ用センスブロック 105、 メモリ コア 206、ァボートチェック回路 7、データ出力回路 8、ァドレスバッファ 9、 リード用リファレンスセル 11、 リード用センスアンプ 12、 13A〜13C、 比較回路 14A〜14Cを含む。 なお、 第 1および 2実施例と同一部分について は同一符号を付してその説明を省略する。 実施例 3では、 プログラムを行う際は 他 B a n kでリードを行うことがないため、 リード用センスアンプ 12でプリリ ―ドを実現する。
図 16は第 3実施例におけるプログラム動作のタイミング図、 同図 （a) は N o a b o r t時、 同図 （b) は a b o r t時のタイミング図である。 制御回路 2は、 書き込みコマンドが入力されると、 コマンドを認、識した信号 PGM—SE Tを H I GHにする。 この PGM— SET信号がプリリードを実行させる PRE 8
READ信号を H I GHにし、 リード用センスアンプ 1 2で、 通常のリード動作 と同様に、 1回のプリリード動作により、 既存データを読み出す。
具体的には、 メモリセルアレイ 263のワード線 WLとリファレンスセル 1 1 のワード線 WLに印加 ¾E (Vg a t e) が供給される。 リード用センスアンプ 12はメモリコアセルの電流値を電圧に変換する。 リード用センスアンプ 1 3 A 〜13 Cは、各レベルでリファレンスセル 1 1A〜1 1 Cの電流を電圧に変換し、 その 3つの電圧をそれぞれ 3つの比較回路 14 A〜 14 Cに供給する。 比較回路 14A〜14Cは、 メモリコアセルのレベルとリード用センスアンプ 1 3 A〜l 3 Cからのレべノレを比較し、 セルデータを判定し、 アボートチェック回路 7にセ ルデータ CELLDATA (01) を出力する。
DATA LOAD信号が H I GHになる前にリセット信号 LOWになり、 デー タ入力バッファ 4のラッチ回路のデータがリセッ卜される。 DATALOAD信 号は PRE READ信号が H I GHの時に H I GHとなり、 データ入力バッファ 4にデータが口一ドされる。 制御回路 2は、 ァボードチェック回路 7からの a b o r t信号が LOWの^、 PGM— START信号を H I GHにし、 実際のプ ログラムが開始される。 プログラムが正常に完了すると、 PROGRAM— OK 信号は HI GHとなり、 データ出力回路 8は PAS Sを外部に出力する。
アボートチェック回路 7は、 メモリセルに書き込もうとする書き込みデータが レべノレ 3 (1 0) で、 そのメモリセルがレベル 2 (01) の時に Ab o r t信号 を HI GHにし、 これを受けた制御回路 2は書き込みコマンドによる書き込み動 作を開 ずに強制終了させることで、 プログラム動作で消去が起こってしまう という現象を避けることができる。 さらに、 このとき、 a b o r t信号を受けた データ出力回路 8は F a i 1を外部に出力する。 これにより、 ホストシステム側 は、 禁止されている書き込み動作を指示したことを知ることができる。
このように、 SO動 «能を有しない半導体装置では、 リード用センスアンプ 12を使用できるため、 実施例 1、 2のように 2回のプリリードの必要がなく、 通常のリ一ド動作と同様に、 1回のプリリ一ド動作により、 既存データを読み出 すことができる。 このため、 第 1実施例における図 10に対して、 I s t Re a d、 2 n dRe a dの波形がいらなくなり、 PREREAD信号に応じてプリリ 9 一ドを実行できる。
なお、 実施例 1、 2で説明したように、 プリリードをべリファイ用センスアン プ 5 3を用いて行ってもよレ、。 この^、 2回のプリリードが必要になる。 第 3実施例によれば、 S O機能を有しないコンベンショナルな半導体装置でも、 入力された書き込みデータをメモリセルの既存データと比較し、 書き込み動作で 消去動作が起こるバタ一ンを検出するので、 プログラム動作で消去が起こってし まうという現象を避けることができる。

Claims

請 求 の 範 囲
1 . 複数の異なるしきレ、値を有するメモリセルを含むメモリ部と、
入力された書き込みデ一タを書き込もうとするメモリセルから既存データを読 み出す読出回路と、
前記書き込みデータと編己メモリセルの既存デ一タを比較し、 書き込み動作で 消去動作が起こるパターンを検出する検出回路とを有する半導体装置。
2 . 前記検出回路は ΙίίΙ己パターンを検出すると、 前記書き込みデータの書き込み 動作を禁止する信号を生成する請求項 1記載の半導体装置。
3 . 前記半導体装置は更にべリファイ用センスアンプを有し、 前記読出回路は前 記べリファイ用センスァンプを利用して前記メモリセルから既存データを読み出 す請求項 1または 2記載の半導体装置。
4 . 前記読出回路は、 前記べリファイ用センスアンプを用いて、 前記メモリセル の既存データの読出しを二回実行する請求の範囲第 3項記載の半導体装置。
5 . 前記半導体装置は更にべリファイ用センスアンプを有し、 前記読出回路は前 記べリファイ用センスアンプを利用し、 力つべリファイ用のリファレンスセルと は異なるリファレンスセルを用いて、 前記メモリセルから既存データを読み出す 請求項 1または 2記載の半導体装置。
6 . 前記半導体装置は更にべリファイ用センスアンプを有し、 前記読出回路は前 記べリファイ用センスアンプを利用し、 かつべリファイ用のリファレンスセルを 用いて、 前記メモリセルから既存データを読み出す請求項 1または 2記載の半導 体装置。
7 . 前記半導体装置は更にべリファイ用センスアンプを有し、 前記読出回路は前 2 記ベリフアイ用センスアンプを利用し、 力 ベリファイ時のセンスレシオとは異 なるセンスレシオを用いて、 tiff己メモリセルから既存データを読み出す請求項 1 または 2記載の半導体装置。
8. 前記メモリ部は、 同時に動作可能な複数のバンクを有する請求項 1から 7の V、ずれか一項記載の半導体装置。
9 . 前記メモリ部は、 同時に動作可能な複数のバンクを有し、 前記読出回路およ び前記検出回路は前記複数のバンクに共通に設けられている請求項 1から 7のい ずれか一項記載の半導体装置。
1 0 . 前記読出し回路は、 前記メモリ部からデータを読み出すためのリード用セ ンスアンプを含む請求項 1または 2記載の半導体装置。
1 1 . 前記べリファイ用センスアンプは、 前記メモリセルの既存データの読み出 しレベルをシフ卜させるトランジスタを含む請求項 6記載の半導体装置。
1 2 . 前記半導体装置は更に、 前記検出回路による検出の結果を外部に出力する 回路を有する請求項 1から 1 1の何れか一項記載の半導体装置。
1 3 . 前記半導体装置は、 半導歸己憶装置である請求項 1から 1 2のいずれか一 項記載の半導体装置。
1 4 . 前記複数の異なるしきい値は、 3値以上である請求項 1力、ら 1 3のいずれ 力一項記載の半導体装置。
1 5 . 複数の異なるしきレ、値を有するメモリセルにデータを書き込む方法におい て、
入力された書き込みデータを書き込もうとするメモリセルから既存データを読 み出すステップと、
前記書き込みデータと Ιϋϊ己メモリセルの既存データを比較し、 書き込み動作で 消去動作が起こるパターンを検出するステップとを有するデータ書き込み方法。
1 6 . ffrt己パターンが検出されると、 前記書き込みデータの書き込みを禁止する 信号を生成するステップを有する請求項 1 5記載のデータ書き込み方法。
1 7 . 前記複数の異なるしきレ、値は、 3値以上である請求項 1 5または 1 6記載 のデータ書き込み方法。
PCT/JP2004/004294 2004-03-26 2004-03-26 半導体装置および半導体装置にデータを書き込む方法 WO2005093760A1 (ja)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005166184A (ja) * 2003-12-04 2005-06-23 Sharp Corp 半導体記憶装置
KR100706252B1 (ko) * 2005-07-27 2007-04-12 삼성전자주식회사 노어 플래시 메모리 장치 및 그것의 프로그램 방법
NZ548528A (en) * 2006-07-14 2009-02-28 Arc Innovations Ltd Text encoding system and method
US7885112B2 (en) * 2007-09-07 2011-02-08 Sandisk Corporation Nonvolatile memory and method for on-chip pseudo-randomization of data within a page and between pages
US7609559B2 (en) 2007-01-12 2009-10-27 Micron Technology, Inc. Word line drivers having a low pass filter circuit in non-volatile memory device
DE102007026691A1 (de) 2007-06-08 2008-12-11 Robert Bosch Gmbh Verfahren und Steuergerät zum Betreiben eines nichtflüchtigen Speichers, insbesondere zum Einsatz in Kraftfahrzeugen
KR20140076127A (ko) * 2012-12-12 2014-06-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 동작 방법과, 이를 포함하는 데이터 처리 시스템
KR102678654B1 (ko) * 2017-02-23 2024-06-27 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 데이터 저장 장치 및 그것의 동작 방법
TWI711049B (zh) * 2020-01-06 2020-11-21 華邦電子股份有限公司 記憶體裝置及資料寫入方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08235886A (ja) * 1994-12-26 1996-09-13 Nippon Steel Corp 不揮発性半導体記憶装置及びその書き換え方法
JPH10334674A (ja) * 1997-05-28 1998-12-18 Hitachi Ltd 半導体メモリおよび情報記憶装置
JPH1125681A (ja) * 1997-06-27 1999-01-29 Nec Corp 不揮発性半導体記憶装置
JP2001325795A (ja) * 1999-05-10 2001-11-22 Toshiba Corp 半導体装置
JP2002216485A (ja) * 2001-01-23 2002-08-02 Hitachi Ltd 多値不揮発性メモリ
JP2003077284A (ja) * 2001-08-31 2003-03-14 Toshiba Corp 不揮発性半導体メモリ
JP2004022061A (ja) * 2002-06-14 2004-01-22 Sharp Corp 半導体記憶装置およびデータ書き込み制御方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713879B2 (ja) * 1985-06-21 1995-02-15 三菱電機株式会社 半導体記憶装置
US4763305A (en) * 1985-11-27 1988-08-09 Motorola, Inc. Intelligent write in an EEPROM with data and erase check
JPH0589687A (ja) * 1991-09-27 1993-04-09 Nec Corp 不揮発性半導体記憶装置
US5668756A (en) 1994-12-26 1997-09-16 Nippon Steel Corporation Multi-value level type non-volatile semiconductor memory unit and method of rewriting the same
US5777923A (en) * 1996-06-17 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory read/write controller
US6075727A (en) * 1998-07-29 2000-06-13 Motorola, Inc Method and apparatus for writing an erasable non-volatile memory
KR100388179B1 (ko) * 1999-02-08 2003-06-19 가부시끼가이샤 도시바 불휘발성 반도체 메모리
JP4246831B2 (ja) * 1999-02-08 2009-04-02 株式会社東芝 半導体集積回路装置のデータ判別方法
US6377502B1 (en) 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
EP1197968B1 (en) * 2000-09-18 2007-03-07 STMicroelectronics S.r.l. Method and circuit for programming a multibit non-volatile memory with a reduced number of pins
JP2003157681A (ja) * 2001-11-22 2003-05-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4480320B2 (ja) * 2002-05-22 2010-06-16 富士通マイクロエレクトロニクス株式会社 半導体装置
ITMI20022192A1 (it) * 2002-10-16 2004-04-17 Simicroelectronics S R L Struttura per modificare un blocco di celle di memoria in un dispositivo di memoria flash con riduzione delle operazioni di cancellazione e di programmazione.
US6937523B2 (en) * 2003-10-27 2005-08-30 Tower Semiconductor Ltd. Neighbor effect cancellation in memory array architecture

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08235886A (ja) * 1994-12-26 1996-09-13 Nippon Steel Corp 不揮発性半導体記憶装置及びその書き換え方法
JPH10334674A (ja) * 1997-05-28 1998-12-18 Hitachi Ltd 半導体メモリおよび情報記憶装置
JPH1125681A (ja) * 1997-06-27 1999-01-29 Nec Corp 不揮発性半導体記憶装置
JP2001325795A (ja) * 1999-05-10 2001-11-22 Toshiba Corp 半導体装置
JP2002216485A (ja) * 2001-01-23 2002-08-02 Hitachi Ltd 多値不揮発性メモリ
JP2003077284A (ja) * 2001-08-31 2003-03-14 Toshiba Corp 不揮発性半導体メモリ
JP2004022061A (ja) * 2002-06-14 2004-01-22 Sharp Corp 半導体記憶装置およびデータ書き込み制御方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1729305A4 *

Also Published As

Publication number Publication date
EP1729305A1 (en) 2006-12-06
US7158417B2 (en) 2007-01-02
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US20050213388A1 (en) 2005-09-29
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EP1729305A4 (en) 2007-08-22

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