JP4246831B2 - 半導体集積回路装置のデータ判別方法 - Google Patents
半導体集積回路装置のデータ判別方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、多値メモリのデータ読み出しに関する。
【０００２】
【従来の技術】
従来、１つのメモリセルが記憶するデータ準位数ｎは“ｎ＝２”であったが、近年、記憶容量を大規模化する技術として、データ準位数ｎを“ｎ≧３”にする多値メモリが注目されている。
【０００３】
例えばデータ準位数ｎを“ｎ＝４”とすると、１つのメモリセルに、“００”、“０１”、“１０”、“１１”の２ビットデータを記憶させることができる。従来のデータ準位数ｎが“ｎ＝２”のメモリでは、２ビットデータを記憶するために、２つのメモリセルが必要である。
【０００４】
このようにデータ準位数ｎが“ｎ＝４”とされた多値メモリは、メモリセルの集積数が、データ準位数ｎが“ｎ＝２”のメモリと同じ場合でも、その記憶容量は２倍になる。このように多値メモリは、記憶容量の大規模化に有用な技術である。
【０００５】
データ準位数ｎを“ｎ≧３”にする理論は、次の通りである。
【０００６】
例えばＥＥＰＲＯＭのメモリセルにおいて、そのデータ準位数ｎを“ｎ≧３”にする場合には、メモリセルがとり得るしきい値電圧を、３種類以上にすれば良い。
【０００７】
例えばデータ準位数ｎを“ｎ＝４”にするには、図２３（Ａ）に示すように、メモリセルがとり得るしきい値電圧Ｖｔｈを、“Ｖｔｈ００”、“Ｖｔｈ０１”、“Ｖｔｈ１０”、“Ｖｔｈ１１”の４種類にすれば良い。しきい値電圧Ｖｔｈを４種類にするためには、メモリセルの浮遊ゲートに蓄積される電荷の量を、４段階に分ければ良い。
【０００８】
同様に、データ準位数“８”にするには、図２３（Ｂ）に示すように、メモリセルがとり得るしきい値電圧Ｖｔｈを、“Ｖｔｈ０００”、“Ｖｔｈ００１”、“Ｖｔｈ０１０”、“Ｖｔｈ０１１”、“Ｖｔｈ１００”、“Ｖｔｈ１０１”、“Ｖｔｈ１１０”、“Ｖｔｈ１１１”の８種類にすれば良い。
【０００９】
【発明が解決しようとする課題】
しかし、多値ＥＥＰＲＯＭは、３種類以上の複数のしきい値電圧を判別し、多ビットデータに変換するために、データ読み出しを、“データ準位数ｎ−１”回、繰り返さなければならない。
【００１０】
例えば４種類のしきい値電圧“Ｖｔｈ００”、“Ｖｔｈ０１”、“Ｖｔｈ１０”、“Ｖｔｈ１１”を判別し、“００”、“０１”、“１０”、“１１”の２ビットデータに変換するためには、図２４（Ａ）に示すように、以下の３回のデータ読み出しを行うことが必要となる。
【００１１】
第１回読み出し：
ソース電位を０Ｖとし、メモリセルのゲート電位を“Ｖｔｈ１１”と“Ｖｔｈ１０”との間の読み出し電圧Ｖｔｃ１としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ１＞Ｖｔｈ）すれば、データ“１１”が確定する。なお、メモリセルが“オフ”すれば、データ“１０”、“０１”、“００”のいずれかである。
【００１２】
第２回読み出し：
ソース電位を０Ｖとし、メモリセルのゲート電位を“Ｖｔｈ１０”と“Ｖｔｈ０１”との間の読み出し電圧Ｖｔｃ２としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ２＞Ｖｔｈ）すれば、データ“１０”が確定する。なお、メモリセルが“オフ”すれば、データ“０１”、“００”のいずれかである。
【００１３】
第３回読み出し：
ソース電位を０Ｖとし、メモリセルのゲート電位を“Ｖｔｈ０１”と“Ｖｔｈ００”との間の読み出し電圧Ｖｔｃ３としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ３＞Ｖｔｈ）すれば、データ“０１”が確定する。また、メモリセルが“オフ”すれば、データ“００”が確定する。
【００１４】
同様に、８種類のしきい値電圧“Ｖｔｈ０００”、…、“Ｖｔｈ１１１”を、“０００”、…、“１１１”の３ビットデータに変換するためには、図２４（Ｂ）に示すように、７回のデータ読み出しを行わなければならない。
【００１５】
このように多値ＥＥＰＲＯＭは、従来のＥＥＰＲＯＭに比べて記憶容量を大規模化し易くなる利点があるが、データ読み出しに要する時間はかえって長くなってしまう、という事情がある。
【００１６】
この発明は、ｎ値（ｎは４以上の整数）のデータを記憶するメモリセルを具備する半導体集積回路装置において、上記メモリセルからのデータ読み出しに要する時間を短くできる半導体集積回路装置のデータ判別方法を提供する。
【００１７】
【課題を解決するための手段】
この発明に係る半導体集積回路装置のデータ判別方法の一態様は、メモリセルのソース電位を第１のソース電位に設定し、前記メモリセルのゲート電位を第１の読み出し電位に設定し、多値データの第１のビットデータが“０”であるか“１”であるかを判別し、前記第１のビットデータが“０”であるとき、前記メモリセルのソース電位を前記第１のソース電位に設定し、前記メモリセルのゲート電位を前記第１の読み出し電位とは異なる第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別し、前記第１のビットデータが“１”であるとき、前記メモリセルのソース電位を前記第１のソース電位とは異なる第２のソース電位に設定し、前記メモリセルのゲート電位を前記第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別する。
【００２９】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して説明する。
【００３０】
実施の形態の説明にあたり、この明細書では、２ビット以上のデータを最上位ビットから順にbit data 1、bit data 2、…、と定義する。具体的には、２ビットデータは最上位ビットをbit data 1、最下位ビットをbit data 2と定義する（図２（Ａ）参照）。同様に３ビットデータは、最上位ビットから順にbit data 1、bit data 2、最下位ビットをbit data 3と定義する（図２（Ｂ）参照）。
【００３１】
［第１の実施形態］
図１（Ａ）はこの発明の第１の実施形態に係る４値データ読み出し方法を示す流れ図、図１（Ｂ）は従来の４値データ読み出し方法を示す流れ図、図１（Ｃ）は４値データを記憶するメモリセルのしきい値電圧の分布を示す分布図である。まず、４値データを記憶するメモリセルのしきい値電圧Ｖｔｈの分布を説明する。
【００３２】
図１（Ｃ）に示すように、４値データを記憶するメモリセルでは、しきい値電圧Ｖｔｈの分布が４段階に分けられている。低い順に説明すると、
第１段階： しきい値電圧Ｖｔｈ１１をピークとした分布、
第２段階： しきい値電圧Ｖｔｈ１０をピークとした分布、
第３段階： しきい値電圧Ｖｔｈ０１をピークとした分布、
第４段階： しきい値電圧Ｖｔｈ００をピークとした分布、
である。これら４つの段階のしきい値電圧Ｖｔｈの分布は、それぞれ２ビットデータ“１１”、“１０”、“０１”、“００”に対応する。
【００３３】
第１段階は最もしきい値電圧Ｖｔｈが低くなる分布であり、一般的なフラッシュメモリにおけるデータを消去した状態（浮遊ゲートの電子が最も少ない）に相当する。第２〜第４段階はそれぞれデータを書き込んだ状態であり、順に浮遊ゲートに注入された電子の量が多くされている。
【００３４】
従来では、４つの段階のしきい値電圧の分布を持つメモリセルのデータを、図１（Ｂ）に示すように“３”回のデータ読み出しによって、２ビットデータに変換していた。なお、図１（Ｂ）については、従来の技術の欄において、図２４（Ａ）を参照して説明した通りである。
【００３５】
これに対し、第１の実施形態に係る４値データ読み出し方法では、４つの段階のしきい値電圧の分布を持つメモリセルのデータを、図１（Ａ）に示すように“２”回のデータ読み出しによって、２ビットデータに変換できる。以下、図１（Ａ）を参照して説明すると、
第１回読み出し：
ソース電位Ｖｓを０Ｖとし、メモリセルのゲート電位を“Ｖｔｈ１０”と“Ｖｔｈ０１”との間の読み出し電圧Ｖｔｃ２としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ２＞Ｖｔｈ）すれば、データ“１１”、“１０”のいずれかである。即ち、２ビットデータのいずれか一方、この第１の実施形態ではbit data 1が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０１”、“００”のいずれかである。即ちbit data 1が“０”であることが確定する。
【００３６】
第２回読み出し：
第２回読み出しに先立ち、メモリセルのソース電位Ｖｓを、第１回読み出し結果に基いて変更する。即ち、bit data 1が“１”ならば、ソース電位を“０Ｖ”から正の電位Ｖｍに変更する。正の電位Ｖｍのレベルは、この発明に係るデータ読み出しを実現するために、次の値に設定される。
【００３７】
図３（Ａ）、（Ｂ）はそれぞれ正の電位Ｖｍの設定を説明するための図である。
【００３８】
図３（Ａ）に示すように、ソース電位Ｖｓを“０Ｖ”としたとき、しきい値電圧Ｖｔｈが“Ｖｔｃ１”となるメモリセルを考える。メモリセルは、基本的にＭＯＳＦＥＴである。このため、ソース電位Ｖｓを“０Ｖ”より高い正の電位とすれば、通常のＭＯＳＦＥＴと同様に、基板バイアス効果によってしきい値電圧Ｖｔｈは正の方向にシフトする。
【００３９】
この現象を利用して、図３（Ｂ）に示すように、しきい値電圧Ｖｔｈがソース電位Ｖｓが“０Ｖ”のときの“Ｖｔｃ１”から“Ｖｔｃ３”にシフトされるように、正の電位Ｖｍを設定する。
【００４０】
このように正の電位Ｖｍの値を決め、bit data 1に応じて、メモリセル毎にソース電位Ｖｓを個別に設定する。
【００４１】
なお、bit data 1が“０”ならば、ソース電位は“０Ｖ”のままで変更しない。
【００４２】
ソース電位Ｖｓを個別に設定した状態で、ゲート電位を“Ｖｔｈ０１”と“Ｖｔｈ００”との間の読み出し電圧Ｖｔｃ３としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ３＞Ｖｔｈ）すれば、データ“０１”、“１１”のいずれかである。即ち、２ビットのデータの他方、この第１の実施形態ではbit data 2が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“００”、“１０”のいずれかである。即ちbit data 2が“０”であることが確定する。
【００４３】
上記第１の実施形態によれば、第１回読み出しでbit data 1が確定し、“１”ならばソース電位Ｖｓを“０Ｖ”から“Ｖｍ”に変更する。これにより、ソース電位が“０Ｖ”のときに“Ｖｔｈ１１”であったしきい値電圧を“Ｖｔｈ０１”にシフトできる。同時にソース電位が“０Ｖ”のときに“Ｖｔｈ１０”であったしきい値電圧についても“Ｖｔｈ００”にシフトできる。
【００４４】
よって、“０１”、“００”の群、“１１”、“１０”の群のどちらについても、ゲート電位をＶｔｃ３で共通とした第２回読み出しで、bit data 2を確定させることができる。
【００４５】
この結果、２回のデータ読み出しによって、１つのメモリセルが記憶している４値データを、２ビットデータに変換することができる。よって、４値データを判別する時、３回のデータ読み出しを要していた従来に比べて、２回のデータ読み出しで判別することができる。
【００４６】
なお、上記の事項を代数で表すと、“ｎ値のデータを判別する時、この第１の実施形態では、ｎ値のデータをｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満の読み出しで判別できる”となる。
【００４７】
このように第１の実施形態に係る４値データ読み出し方法によれば、データ読み出し回数を減らせるので、データ読み出しに要する時間を短くすることができる。
【００４８】
図４は、第１の実施形態に係る４値データ読み出しが適用されたＮＡＮＤ型ＥＥＰＲＯＭの一構成例を示す構成図である。
【００４９】
図４に示すように、ＮＡＮＤ型ＥＥＰＲＯＭは、メモリセルアレイ１と、メモリセルアレイ１のローを選択するロー選択回路２と、メモリセルアレイ１からデータを読み出す、およびメモリセルアレイ１にデータを書き込むデータ線系回路３とを有する。
【００５０】
メモリセルアレイ１には、ＮＡＮＤセル４が形成されている。ＮＡＮＤセル４は、互いに直列接続されたメモリセルＭＣ１〜ＭＣ８と、メモリセルＭＣ１とビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）との間に直列接続された選択トランジスタＳＴ１と、メモリセルＭＣ８とソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）との間に直列接続された選択トランジスタＳＴ２とを含む。
【００５１】
メモリセルＭＣ１〜ＭＣ８は、そのゲートと基板との間に電荷を蓄積するための浮遊ゲートＦＧを有するしきい値可変型のＭＯＳＦＥＴであり、そのゲートはワード線ＷＬ１〜ＷＬ８に接続されている。ワード線ＷＬ１〜ＷＬ８は、ロー選択回路２のワード線駆動回路５−１〜５−８に接続されている。ワード線駆動回路５−１〜５−８は、図示せぬローアドレス信号にしたがって、ワード線ＷＬ１〜ＷＬ８の中から、データを読み書きする一本のワード線ＷＬを選択する。
【００５２】
選択トランジスタＳＴ１、ＳＴ２は、通常のＭＯＳＦＥＴであり、そのゲートは選択ゲート線ＳＧ１、ＳＧ２に接続されている。選択ゲート線ＳＧ１、ＳＧ２は、ロー選択回路２の選択ゲート線駆動回路６−１、６−２に接続されている。選択ゲート線駆動回路６−１、６−２は、図示せぬローアドレス信号にしたがって、選択ゲート線ＳＧ１、ＳＧ２によって挟まれたブロック（図４では１つのブロックのみ図示）の中から、データを読み書きする一つを選択する。
【００５３】
データ線系回路３は、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を充放電する充放電回路７（７ｋ、７ｋ＋１）と、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）に読み出されたデータを判別するデータ判別回路８（８ｋ、８ｋ＋１）と、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を駆動するソース線駆動回路９（９ｋ、９ｋ＋１）とを含む。
【００５４】
図５はデータ判別回路８ｋの回路図である。なお、図５は、データ判別回路８ｋを示しているが、データ判別回路８ｋ＋１も同様の回路である。
【００５５】
図５に示すように、データ判別回路８ｋは、bit data 1を判別し、判別したbit data 1をラッチするセンスアンプ兼データラッチ回路１０−１と、bit data 2を判別し、判別したbit data 2をラッチするセンスアンプ兼データラッチ回路１０−２と、接続／分離信号φ１に応答して、ビット線ＢＬｋとセンスアンプ兼データラッチ回路１０−１とを接続／分離する接続／分離回路１１−１と、接続／分離信号φ２に応答して、ビット線ＢＬｋとセンスアンプ兼データラッチ回路１０−２とを接続／分離する接続／分離回路１１−２とを有している。
【００５６】
センスアンプ兼データラッチ回路１０−１は、正相ノードＮ１と、逆相ノード /Ｎ１とを有する。正相ノードＮ１には、ビット線ＢＬｋの電位が、接続／分離回路１１−１を介して伝えられる。逆相ノード /Ｎ１には、参照電位Ｖｒｅｆが伝えられる。センスアンプ兼データラッチ回路１０−１は、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位とを比較して増幅／ラッチする。増幅／ラッチされた正相ノードＮ１の電位、逆相ノード /Ｎ１の電位は、bit data 1を示す相補信号である。
【００５７】
同様に、センスアンプ兼データラッチ回路１０−２は、正相ノードＮ２と、逆相ノード /Ｎ２とを有する。正相ノードＮ２には、ビット線ＢＬｋの電位が、接続／分離回路１１−２を介して伝えられる。逆相ノード /Ｎ２には、上記参照電位Ｖｒｅｆが伝えられる。センスアンプ兼データラッチ回路１０−２は、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位とを比較して増幅／ラッチする。増幅／ラッチされた正相ノードＮ２の電位、逆相ノード /Ｎ２の電位は、bit data 2を示す相補信号である。
【００５８】
この実施形態では、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）として、bit data 1を判別した後、このbit data 1の判別結果に応じて、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）か、正の電位Ｖｍかのいずれかとして、bit data 2を判別する。bit data 2の判別の際、ソース線ＳＬ（Ｓｌｋ、ＳＬｋ＋１）の電位を切り換えるか否かは、センスアンプ兼データラッチ回路１０−１の正相ノードＮ１（もしくは逆相ノード /Ｎ１）の電位に基づいて決定される。
【００５９】
次に、その動作を説明する。なお、以下の動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が選択された場合を想定する。
【００６０】
図６は、図４に示すＮＡＮＤ型ＥＥＰＲＯＭの動作を示す動作波形図、図７（Ａ）、（Ｂ）はそれぞれbit data 1読み出し時、bit data 2読み出し時におけるしきい値電圧の様子を示す図である。
【００６１】
図６に示すように、まず、時刻ｔ０において、ビット線ＢＬｋを電位Ｖｐｃにプリチャージする。
【００６２】
次に、時刻ｔ１において、一時的に信号φ１、φ２を“Ｈ”レベルとし、正相ノードＮ１、Ｎ２をそれぞれ、電位Ｖｐｃにプリチャージする。
【００６３】
次に、時刻ｔ２において、ソース線ＳＬｋの電位を０Ｖとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ２、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。
【００６４】
即ち、図７（Ａ）に示すように、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する。
【００６５】
次に、時刻ｔ３において、一時的に信号φ１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線ＢＬｋの電位を転送する。
【００６６】
次に、時刻ｔ４において、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ１の電位が逆相ノード /Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が“０”であることが確定し、反対に低ければ、bit data 1が“１”であることが確定する。bit data 1の“０”、“１”が確定したことを受けて、ソース線ＳＬｋの電位を変化させる。即ち、bit data 1が“０”の時、ソース線ＳＬｋは０Ｖのまま、bit data 1が“１”の時、ソース線ＳＬｋは正の電位Ｖｍとする。
【００６７】
また、この実施形態においては、信号φ１が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【００６８】
次に、時刻ｔ５において、ソース線ＳＬｋを０Ｖ、または正の電位Ｖｍとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。
【００６９】
即ち、図７（Ｂ）に示すように、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する。
【００７０】
次に、時刻ｔ６において、一時的に信号φ２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線ＢＬｋの電位を転送する。
【００７１】
次に、時刻ｔ７において、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ２の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆよりも高ければ、bit data 2が“０”であることが確定し、正相ノードＮ１の電位が電位Ｖｒｅｆよりも低ければ、bit data 2が“１”であることが確定する。
【００７２】
このように図４に示すＮＡＮＤ型ＥＥＰＲＯＭであると、２回のデータ読み出しによって、１つのメモリセルが記憶している４値データを、２ビットデータに変換することができる。
【００７３】
［第２の実施形態］
次に、この発明を８値のＥＥＰＲＯＭに適用した例を、第２の実施形態として説明する。
【００７４】
図８（Ａ）はこの発明の第２の実施形態に係る８値データ読み出し方法を示す流れ図、図８（Ｂ）は従来の８値データ読み出し方法を示す流れ図、図８（Ｃ）は８値のデータを記憶するメモリセルのしきい値電圧の分布を示す図である。
【００７５】
図８（Ｃ）に示すように、８値のデータを記憶するメモリセルでは、しきい値電圧Ｖｔｈの分布が８段階に分かれている。低い順に説明すると、
第１段階： しきい値電圧Ｖｔｈ１１１をピークとした分布、
第２段階： しきい値電圧Ｖｔｈ１１０をピークとした分布、
第３段階： しきい値電圧Ｖｔｈ１０１をピークとした分布、
第４段階： しきい値電圧Ｖｔｈ１００をピークとした分布、
第５段階： しきい値電圧Ｖｔｈ０１１をピークとした分布、
第６段階： しきい値電圧Ｖｔｈ０１０をピークとした分布、
第７段階： しきい値電圧Ｖｔｈ００１をピークとした分布、
第８段階： しきい値電圧Ｖｔｈ０００をピークとした分布、
である。これら８つの段階のしきい値電圧Ｖｔｈの分布は、それぞれ３ビットデータ“１１１”、“１１０”、“１０１”、“１００”、“０１１”、“０１０”、“００１”、“０００”に対応する。
【００７６】
第１段階は最もしきい値電圧Ｖｔｈが低くなる分布であり、一般的なフラッシュメモリにおけるデータを消去した状態（浮遊ゲートの電子が最も少ない）に相当する。第２〜第８段階はそれぞれデータを書き込んだ状態であり、順に浮遊ゲートに注入された電子の量が多くされている。
【００７７】
従来では、８つの段階のしきい値電圧の分布を持つメモリセルのデータを、図８（Ｂ）に示すように、７回のデータ読み出しによって、３ビットデータに変換していた。
【００７８】
これに対し、第３の実施形態に係るデータ読み出し方法では、８つの段階のしきい値電圧の分布を持つメモリセルのデータを、図８（Ａ）に示すように、３回のデータ読み出しによって、３ビットデータに変換できる。以下、説明すると、図８（Ａ）に示すように、
第１回読み出し：
ソース電位Ｖｓを０Ｖとし、メモリセルのゲート電位を“Ｖｔｈ１００”と“Ｖｔｈ０１１”との間の読み出し電圧Ｖｔｃ４としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ４＞Ｖｔｈ）すれば、データ“１１１”、“１１０”、“１０１”、“１００”のいずれかである。即ち、３ビットデータの１つ、この第２の実施形態ではbit data 1が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０１１”、“０１０”、“００１”、“０００”のいずれかである。即ちbit data 1が“０”であることが確定する。
【００７９】
第２回読み出し：
第２回読み出しに先立ち、メモリセルのソース電位Ｖｓを、第１回読み出し結果に基いて変更する。即ち、bit data 1が“１”ならば、ソース電位を“０Ｖ”から正の電位Ｖｍ１に変更する。正の電位Ｖｍ１のレベルは、次の値に設定される。
【００８０】
図９（Ａ）は正の電位Ｖｍ１の設定値を説明するための図である。
【００８１】
図９（Ａ）に示すように、ソース電位Ｖｓが“０Ｖ”のとき、しきい値電圧Ｖｔｈが“Ｖｔｃ２”となるメモリセルを考える。このメモリセルのしきい値電圧Ｖｔｈが、“Ｖｔｃ２”から“Ｖｔｃ６”にシフトされるように、正の電位Ｖｍ１は設定される。
【００８２】
このように正の電位Ｖｍ１の値を決め、bit data 1に応じて、メモリセル毎にソース電位Ｖｓを個別に設定する。
【００８３】
なお、bit data 1が“０”ならば、ソース電位は“０Ｖ”のままで変更しない。
【００８４】
ソース電位Ｖｓを個別に設定した状態で、ゲート電位を読み出し電圧Ｖｔｃ６としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ６＞Ｖｔｈ）すれば、データ“０１１”、“０１０”、“１１１”、“１１０”のいずれかである。即ち、３ビットのデータの２つめ、この第１の実施形態ではbit data 2が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０００”、“００１”、“１００”、“１０１”のいずれかである。即ちbit data 2が“０”であることが確定する。
【００８５】
第３回読み出し：
第３回読み出しに先立ち、メモリセルのソース電位Ｖｓを、第２回読み出し結果に基いて変更する。即ち、bit data 2が“１”ならば、第１回目読み出し時のソース電位Ｖｓに、さらに正の電位Ｖｍ２を加算する。正の電位Ｖｍ２のレベルは、次の値に設定される。
【００８６】
図９（Ｂ）は正の電位Ｖｍ２の設定値を説明するための図である。
【００８７】
図９（Ｂ）に示すように、ソース電位Ｖｓが“０Ｖ”および“Ｖｍ”のとき、しきい値電圧Ｖｔｈが“Ｖｔｃ５”となるメモリセルを考える。このメモリセルのしきい値電圧Ｖｔｈが、“Ｖｔｃ５”から“Ｖｔｃ７”にシフトされるように、正の電位Ｖｍ２は設定される。
【００８８】
このように正の電位Ｖｍ２の値を決め、bit data 2に応じて、メモリセル毎にソース電位Ｖｓを個別に設定する。
【００８９】
なお、bit data 2が“０”ならば、ソース電位は“０Ｖ”または“Ｖｍ”のままで変更しない。
【００９０】
ソース電位Ｖｓを個別に設定した状態で、ゲート電位を読み出し電圧Ｖｔｃ７としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ７＞Ｖｔｈ）すれば、データ“００１”、“０１１”、“１０１”、“１１１”のいずれかである。即ち、３ビットのデータの３つめ、この第１の実施形態ではbit data 3が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０００”、“０１０”、“１００”、“１１０”のいずれかである。即ちbit data 3が“０”であることが確定する。
【００９１】
この結果、３回のデータ読み出しによって、１つのメモリセルが記憶している８値データを、３ビットデータに変換することができる。よって、８値データを判別する時、７回のデータ読み出しを要していた従来に比べて、３回のデータ読み出しで判別することができる。
【００９２】
図１０はこの発明の第２の実施形態に係る８値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの一構成例を示す構成図である。
【００９３】
図１０に示すように、第２の実施形態が適用されたＥＥＰＲＯＭが、図４に示すＥＥＰＲＯＭと異なるところは、データ線系回路３’の構成である。具体的には、ソース線駆動回路９’（９’ｋ、９’ｋ＋１）が、bit data 1に応じてソース電位Ｖｓを０Ｖ（Ｖｓｓ）か正の電位Ｖｍ１かのいずれかに切り換えるとともに、bit data 2に応じて、ソース電位Ｖｓにさらに正の電位Ｖｍ２を加算することである。
【００９４】
図１１はデータ判別回路８’ｋの回路図である。なお、図１１は、データ判別回路８’ｋを示しているが、データ判別回路８’ｋ＋１も同様の回路である。
【００９５】
図１１に示すように、データ判別回路８’ｋは、センスアンプ兼データラッチ回路１０−１〜１０−３と、接続／分離回路１１−１〜１１−３とを有している。接続／分離回路１１−１〜１１−３はそれぞれ、接続／分離信号φ１、φ２、φ３に応答して、ビット線ＢＬｋとセンスアンプ兼データラッチ回路１０−１〜１０−３とを接続／分離する。
【００９６】
センスアンプ兼データラッチ回路１０−１は、正相ノードＮ１と、逆相ノード /Ｎ１とを有する。正相ノードＮ１には、ビット線ＢＬｋの電位が、接続／分離回路１１−１を介して伝えられる。逆相ノード /Ｎ１には、参照電位Ｖｒｅｆが伝えられる。センスアンプ兼データラッチ回路１０−１は、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位とを比較して増幅／ラッチする。増幅／ラッチされた正相ノードＮ１の電位、逆相ノード /Ｎ１の電位は、bit data 1を示す相補信号である。
【００９７】
同様に、センスアンプ兼データラッチ回路１０−２は、正相ノードＮ２と、逆相ノード /Ｎ２とを有する。正相ノードＮ２には、ビット線ＢＬｋの電位が、接続／分離回路１１−２を介して伝えられる。逆相ノード /Ｎ２には、上記参照電位Ｖｒｅｆが伝えられる。センスアンプ兼データラッチ回路１０−２は、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位とを比較して増幅／ラッチする。増幅／ラッチされた正相ノードＮ２の電位、逆相ノード /Ｎ２の電位は、bit data 2を示す相補信号である。
【００９８】
同様に、センスアンプ兼データラッチ回路１０−３は、正相ノードＮ３と、逆相ノード /Ｎ３とを有する。正相ノードＮ３には、ビット線ＢＬｋの電位が、接続／分離回路１１−３を介して伝えられる。逆相ノード /Ｎ３には、上記参照電位Ｖｒｅｆが伝えられる。センスアンプ兼データラッチ回路１０−３は、正相ノードＮ３の電位と、逆相ノード /Ｎ３の電位とを比較して増幅／ラッチする。増幅／ラッチされた正相ノードＮ３の電位、逆相ノード /Ｎ３の電位は、bit data 3を示す相補信号である。
【００９９】
この実施形態では、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）として、bit data 1を判別した後、このbit data 1の判別結果に応じて、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）か、正の電位Ｖｍ１かのいずれかとしてbit data 2を判別する。さらにソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖか、正の電位Ｖｍ１かのいずれかとして、bit data 2を判別した後、このbit data 2の判別結果に基づいて、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）に正の電位Ｖｍ２をさらに加算してbit data 3を判別する。
【０１００】
bit data 2の判別の際、ソース線ＳＬ（Ｓｌｋ、ＳＬｋ＋１）の電位を切り換えるか否かは、センスアンプ兼データラッチ回路１０−１の正相ノードＮ１（もしくは逆相ノード /Ｎ１）の電位に基づいて決定される。
【０１０１】
また、bit data 3の判別の際、ソース線ＳＬ（Ｓｌｋ、ＳＬｋ＋１）の電位に正の電位Ｖｍ２を加算するか否かは、センスアンプ兼データラッチ回路１０−２の正相ノードＮ２（もしくは逆相ノード /Ｎ２）の電位に基づいて決定される。次に、その動作を説明する。なお、以下の動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が選択された場合を想定する。
【０１０２】
図１２は図１０に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図、図１３（Ａ）、（Ｂ）、（Ｃ）はそれぞれbit data 1読み出し時、bit data 2読み出し時、bit data 3読み出し時におけるしきい値電圧の様子を示す図である。
【０１０３】
図１２に示すように、まず、時刻ｔ０において、ビット線ＢＬｋを電位Ｖｐｃにプリチャージする。
【０１０４】
次に、時刻ｔ１において、一時的に信号φ１、φ２、φ３を“Ｈ”レベルとし、正相ノードＮ１、Ｎ２、Ｎ３をそれぞれ、電位Ｖｐｃにプリチャージする。
【０１０５】
次に、時刻ｔ２において、ソース線ＳＬｋの電位を０Ｖとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ４、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。
【０１０６】
即ち、図１３（Ａ）に示すように、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ４よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ４よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する。
【０１０７】
次に、時刻ｔ３において、一時的に信号φ１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線ＢＬｋの電位を転送する。
【０１０８】
次に、時刻ｔ４において、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ１の電位が逆相ノード /Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が“０”であることが確定し、反対に低ければ、bit data 1が“１”であることが確定する。bit data 1の“０”、“１”が確定したことを受けて、ソース線ＳＬｋの電位を変化させる。即ち、bit data 1が“０”の時、ソース線ＳＬｋは０Ｖのまま、bit data 1が“１”の時、ソース線ＳＬｋは正の電位Ｖｍ１とする。
【０１０９】
また、この実施形態においては、信号φ１が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【０１１０】
次に、時刻ｔ５において、ソース線ＳＬｋの電位を０Ｖ、またはＶｍ１とした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ６、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。
【０１１１】
即ち、図１３（Ｂ）に示すように、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ６よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ６よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する。
【０１１２】
次に、時刻ｔ６において、一時的に信号φ２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線ＢＬｋの電位を転送する。
【０１１３】
次に、時刻ｔ７において、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ２の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆよりも高ければ、bit data 2が“０”であることが確定し、正相ノードＮ２の電位が電位Ｖｒｅｆよりも低ければ、bit data 2が“１”であることが確定する。bit data 2の“０”、“１”が確定したことを受けて、ソース線ＳＬｋの電位を変化させる。即ち、bit data 2が“０”の時、ソース線ＳＬｋは０Ｖ、またはＶｍ１のまま、bit data 2が“１”の時、ソース線ＳＬｋにはさらに正の電位Ｖｍ２が加算される。
【０１１４】
また、この実施形態においては、信号φ２が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【０１１５】
次に、時刻ｔ８において、ソース線ＳＬｋの電位を０Ｖ、Ｖｍ１、Ｖｍ２、またはＶｍ１＋Ｖｍ２とした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ７、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。
【０１１６】
即ち、図１３（Ｃ）に示すように、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ７よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ７よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する。
【０１１７】
次に、時刻ｔ９において、一時的に信号φ３を“Ｈ”レベルとし、正相ノードＮ３に、ビット線ＢＬｋの電位を転送する。
【０１１８】
次に、時刻ｔ１０において、正相ノードＮ３の電位と、逆相ノード /Ｎ３の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ３の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆよりも高ければ、bit data 3が“０”であることが確定し、正相ノードＮ３の電位が電位Ｖｒｅｆよりも低ければ、bit data 3が“１”であることが確定する。
【０１１９】
このように図１０に示すＮＡＮＤ型ＥＥＰＲＯＭであると、３回のデータ読み出しによって、１つのメモリセルが記憶している８値データを、３ビットデータに変換することができる。
【０１２０】
［第３の実施形態］
多値データの読み出し方式には、２つの基本的な方式がある。
【０１２１】
一つは、従来の技術の欄でも説明したように、ビット線ＢＬを“Ｈ”レベルにプリチャージし、プリチャージされたビット線がメモリセルＭＣがオンかオフかに応じ、ビット線ＢＬがディスチャージされたか否かを検知する方式である（以下、ビット線ディスチャージ方式という）。
【０１２２】
もう一つは、共通線ＣＬを“Ｈ”レベル、ビット線ＢＬを“Ｌ”レベルからフローティングにした状態で、メモリセルＭＣをオンさせる。そして、ビット線ＢＬの充電レベルがメモリセルＭＣのしきい値電圧に応じて変わることを利用して、基準電位をｎ−１回切り換えてビット線ＢＬがどの電位レベルまで充電されたかを検知する方式である（以下、しきい値電圧検出方式という）。
【０１２３】
第１、第２の実施形態で利用した基板バイアス効果によるしきい値電圧のシフトは、ＭＯＳＦＥＴのソース、ドレインのいずれか低電位の端子の電位を変化させることで発生する。第１、第２の実施形態は、メモリセルのソースの電位を個別に設定したのに対し、第３の実施形態は、メモリセルのドレイン電位に相当するビット線電位を個別に設定するデータ読み出しに関する。
【０１２４】
図１４はこの発明の第３の実施形態に係る４値データ読み出し方法を示す流れ図である。
【０１２５】
図１４に示すように、
第１回読み出し：
ビット線電位ＶＢＬを０Ｖからフローティングとした状態で、メモリセルのゲート電位を“Ｖｔｈ１０”と“Ｖｔｈ０１”との間の読み出し電圧Ｖｔｃ２としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ２＞Ｖｔｈ）すれば、データ“１１”、“１０”のいずれかである。即ち、２ビットデータのいずれか一方、この第３の実施形態ではbit data 1が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０１”、“００”のいずれかである。即ちbit data 1が“０”であることが確定する。
【０１２６】
第２回読み出し：
第２回読み出しに先立ち、ビット線電位ＶＢＬを、第１回読み出し結果に基いて変更する。即ち、bit data 1が“１”ならば、ビット線電位ＶＢＬを、正の電位Ｖｍからフローティングにする。また、bit data 1が“０”ならば、ビット線電位ＶＢＬは、第１回読み出しと同様０Ｖからフローティングとする。
【０１２７】
また、ビット線ＢＬの電位ＶＢＬを、正の電位Ｖｍからフローティングとした場合には、基準電位Ｖｒｅｆには、正の電位Ｖｍが加算される。
【０１２８】
このようにビット線電位ＶＢＬを個別に設定した状態で、ゲート電位を“Ｖｔｈ０１”と“Ｖｔｈ００”との間の読み出し電圧Ｖｔｃ３としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ３＞Ｖｔｈ）すれば、データ“０１”、“１１”のいずれかである。即ち、２ビットのデータの他方、この第３の実施形態ではbit data 2が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“００”、“１０”のいずれかである。即ちbit data 2が“０”であることが確定する。
【０１２９】
上記第３の実施形態によれば、第１の実施形態と同様に、第１回読み出しでbit data 1が確定し、“１”ならばビット線電位ＶＢＬを、正の電位Ｖｍからフローティングとなるように変更する。さらに基準電位Ｖｒｅｆに、正の電位Ｖｍを加算する。これにより、ゲート電位をＶｔｃ３で共通とした第２回読み出しで、bit data 2を確定させることができる。
【０１３０】
この結果、第１の実施形態と同様に、２回のデータ読み出しによって、１つのメモリセルが記憶している４値データを、２ビットデータに変換することができる。
【０１３１】
このような第３の実施形態によれば、基準電位をｎ−１回切り換え、比較／増幅をｎ−１回行う従来のしきい値電圧検出方式に比べて、比較／増幅回数をｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満に減らすことができる。よって、データ読み出しからデータ確定までに要する時間を短縮しやすくなる、という効果を得ることができる。
【０１３２】
図１５はこの発明の第３の実施形態に係る４値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの一構成例を示す構成図である。
【０１３３】
図１５に示すように、第３の実施形態に係る４値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭのデータ線系回路３３は、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を充放電する充放電回路３７（３７ｋ、３７ｋ＋１）と、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）に読み出されたデータを判別するデータ判別回路３８（３８ｋ、３８ｋ＋１）と、各ＮＡＮＤセル４で共通の共通線ＣＬを駆動する共通線駆動回路３９と、基準電位（参照電位）スイッチ４０（４０ｋ、４０ｋ＋１）とを含む。
【０１３４】
図１６はデータ判別回路３８ｋの回路図である。なお、図１６は、データ判別回路３８ｋを示しているが、データ判別回路３８ｋ＋１も同様の回路である。
【０１３５】
図１６に示すように、データ判別回路３８ｋは、第１の実施形態のデータ判別回路８ｋとほぼ同様の構成である。異なるところは、bit data 1を、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を０Ｖからフローティングとして判別した後、このbit data 1の判別結果に応じて、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を０Ｖからフローティング、あるいは正の電位Ｖｍからフローティングとしてbit data 2を判別すること、および基準電位Ｖｒｅｆに正の電位Ｖｍを加算することである。
【０１３６】
bit data 2の判別の際、基準電位とビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を切り換えるか否かは、センスアンプ兼データラッチ回路１０−１の正相ノードＮ１（もしくは逆相ノード /Ｎ１）の電位に基づいて決定される。
【０１３７】
次に、その動作を説明する。なお、以下の動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が選択された場合を想定する。
【０１３８】
図１７は図１５に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図である。
【０１３９】
図１７に示すように、まず、時刻ｔ０において、ビット線ＢＬｋを０Ｖにプリチャージする。
【０１４０】
次に、時刻ｔ１において、一時的に信号φ１、φ２を“Ｈ”レベルとし、正相ノードＮ１、Ｎ２をそれぞれ、０Ｖにプリチャージする。
【０１４１】
次に、時刻ｔ２において、ビット線ＢＬｋの電位を０Ｖからフローティング、共通線ＣＬの電位をＶｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ２、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。即ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は０Ｖから、メモリセルのしきい値電圧に応じて、“Ｖｔｃ２−Ｖｔｈ１０”、“Ｖｔｃ２−Ｖｔｈ１１”のいずれかに上昇する。
【０１４２】
次に、時刻ｔ３において、一時的に信号φ１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線ＢＬｋの電位を転送する。
【０１４３】
次に、時刻ｔ４において、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ１の電位が逆相ノード /Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が“１”であることが確定し、反対に低ければ、bit data 1が“０”であることが確定する。bit data 1の“０”、“１”が確定したことを受けて、ビット線ＢＬｋの電位、および参照電位Ｖｒｅｆを変化させる。即ち、bit data 1が“０”の時、ビット線ＢＬｋは０Ｖ、bit data 1が“１”の時、ビット線ＢＬｋは正の電位Ｖｍとする。また、bit data 1が“１”の時、基準電位Ｖｒｅｆには正の電位Ｖｍが加算される。
【０１４４】
また、この実施形態においては、信号φ１が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【０１４５】
次に、時刻ｔ５において、ビット線ＢＬｋを０Ｖからフローティング、または正の電位Ｖｍからフローティング、共通線ＣＬをＶｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。即ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖ、または正の電位Ｖｍから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は、“Ｖｔｃ３−Ｖｔｈ０１”分、上昇する。
【０１４６】
次に、時刻ｔ６において、一時的に信号φ２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線ＢＬｋの電位を転送する。
【０１４７】
次に、時刻ｔ７において、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆ、またはＶｒｅｆ＋Ｖｍの電位とを比較／増幅する。正相ノードＮ２の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍよりも高ければ、bit data 2が“１”であることが確定し、正相ノードＮ１の電位が電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍよりも低ければ、bit data 2が“０”であることが確定する。
【０１４８】
このように図１５に示すＮＡＮＤ型ＥＥＰＲＯＭであると、２回のデータ読み出し、２回の比較／増幅によって、１つのメモリセルが記憶している４値データを、２ビットのデータに変換することができる。
【０１４９】
［第４の実施形態］
図１８はこの発明の第４の実施形態に係る８値データ読み出し方法を示す流れ図である。
【０１５０】
図１８に示すように、
第１回読み出し：
ビット線電位ＶＢＬを０Ｖからフローティングとした状態で、メモリセルのゲート電位を“Ｖｔｈ０１１”と“Ｖｔｈ１００”との間の読み出し電圧Ｖｔｃ４としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ４＞Ｖｔｈ）すれば、データ“１００”、“１０１”、“１１０”、“１１１”のいずれかである。即ち、３ビットデータの１つ、この第４の実施形態ではbit data 1が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０００”、“００１”、“０１０”、“０１１”のいずれかである。即ちbit data 1が“０”であることが確定する。
【０１５１】
第２回読み出し：
第２回読み出しに先立ち、ビット線電位ＶＢＬを、第１回読み出し結果に基いて変更する。即ち、bit data 1が“１”ならば、ビット線電位ＶＢＬを、正の電位Ｖｍ１からフローティングにする。また、bit data 1が“０”ならば、ビット線電位ＶＢＬは、第１回読み出しと同様０Ｖからフローティングとする。また、bit data 1が“１”ならば、基準電位Ｖｒｅｆに正の電位Ｖｍ１を加算する。
【０１５２】
このようにビット線電位ＶＢＬと基準電位Ｖｒｅｆとを、第１回読み出し結果に基づいて個別に設定した状態で、ゲート電位を“Ｖｔｈ０１０”と“Ｖｔｈ００１”との間の読み出し電圧Ｖｔｃ６としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ６＞Ｖｔｈ）すれば、データ“０１０”、“０１１”、“１１０”、“１１１”のいずれかである。即ち、３ビットのデータの２つめ、この第４の実施形態ではbit data 2が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０００”、“００１”、“１００”、“１０１”のいずれかである。即ちbit data 2が“０”であることが確定する。
【０１５３】
第３回読み出し：
第３回読み出しに先立ち、ビット線電位ＶＢＬを、第２回読み出し結果に基いて変更する。即ち、bit data 2が“１”ならば、ビット線電位ＶＢＬに、正の電位Ｖｍ２を加算してからフローティングにする。また、bit data 2が“０”ならば、ビット線電位ＶＢＬは、第２回読み出しと同様の電位０Ｖ、または正の電位Ｖｍ１からフローティングとする。また、bit data 2が“１”ならば、基準電位Ｖｒｅｆ、またはＶｒｅｆ＋Ｖｍ１に、正の電位Ｖｍ２を加算する。
【０１５４】
このようにビット線電位ＶＢＬと基準電位Ｖｒｅｆとを個別に設定した状態で、ゲート電位を“Ｖｔｈ００１”と“Ｖｔｈ０００”との間の読み出し電圧Ｖｔｃ７としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ７＞Ｖｔｈ）すれば、データ“００１”、“０１１”、“１０１”、“１１１”のいずれかである。即ち、３ビットのデータの３つめ、この第４の実施形態ではbit data 3が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０００”、“０１０”、“１００”、“１１０”のいずれかである。即ちbit data 3が“０”であることが確定する。
【０１５５】
上記第４の実施形態によれば、第２の実施形態と同様に、第１回読み出しでbit data 1が確定し、“１”ならばビット線電位ＶＢＬを、正の電位Ｖｍ１からフローティングとなるように変更する。さらに基準電位Ｖｒｅｆに、正の電位Ｖｍ１を加算する。これにより、bit data 2を、ゲート電位をＶｔｃ６で共通とした第２回読み出しでbit data 2を確定させることができる。さらに第２回読み出しでbit data 2が“１”ならば、ビット線電位ＶＢＬに、正の電位Ｖｍ２を加算した電位からフローティングとなるように変更する。さらに基準電位Ｖｒｅｆ、Ｖｒｅｆ＋Ｖｍ１に、正の電位Ｖｍ２を加算する。これにより、bit data 3を、ゲート電位をＶｔｃ７で共通とした第３回読み出しでbit data 3を確定させることができる。
【０１５６】
この結果、第２の実施形態と同様に、３回のデータ読み出し、３回の比較／増幅によって、１つのメモリセルが記憶している８値データを、３ビットのデータに変換することができる。
【０１５７】
また、第４の実施形態によれば、第３の実施形態と同様に、基準電位をｎ−１回切り換え、比較／増幅をｎ−１回行う従来のしきい値電圧検出方式に比べて、比較／増幅回数をｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満に減らすことができる。よって、基準電位をｎ−１回切り換える多値データ読み出し方法に比べて、データ読み出しからデータ確定までに要する時間を短縮しやすくなる、という効果を得ることができる。
【０１５８】
図１９はこの発明の第４の実施形態に係る８値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの一構成例を示す構成図である。
【０１５９】
図１９に示すように、第４の実施形態が適用されたＥＥＰＲＯＭが、図１５に示すＥＥＰＲＯＭと異なるところは、データ線系回路３３’の構成である。具体的には、ビット線充放電回路３７’（３７’ｋ、３７’ｋ＋１）が、bit data 1に応じてビット線の電位ＶＢＬを０Ｖか正の電位Ｖｍ１に切り換えるとともに、bit data 2に応じて、ビット線の電位ＶＢＬに、さらに正の電位Ｖｍ２を加算する点、また、基準電位スイッチ４０’ｋの接続が、bit data 1、bit data 2に応じて制御可能とされている点である。
【０１６０】
図２０は図１９に示すデータ判別回路３８’ｋの回路図である。なお、図２０には、データ判別回路３８’ｋを示しているが、データ判別回路３８’ｋ＋１も同様の回路である。
【０１６１】
図２０に示すように、データ判別回路３８’ｋは、第２の実施形態のデータ判別回路８’ｋとほぼ同様の構成である。異なるところは、bit data 1を、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を０Ｖからフローティングとして判別した後、このbit data 1の判別結果に応じて、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を０Ｖからフローティング、あるいは正の電位Ｖｍ１からフローティングとしてbit data 2を判別すること、および基準電位Ｖｒｅｆに正の電位Ｖｍ１を加算することである。
【０１６２】
さらにbit data 2の判別結果に応じて、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を０Ｖからフローティング、あるいは正の電位Ｖｍ２からフローティング、あるいは正の電位Ｖｍ１からフローティング、あるいは正の電位Ｖｍ１＋Ｖｍ２からフローティングとしてbit data 2を判別すること、および基準電位Ｖｒｅｆ、あるいはＶｒｅｆ＋Ｖｍ１に正の電位Ｖｍ２を加算し、基準電位Ｖｒｅｆ、Ｖｒｅｆ＋Ｖｍ２、Ｖｒｅｆ＋Ｖｍ１、Ｖｒｅｆ＋Ｖｍ１＋Ｖｍ２のいずれかとすることである。
【０１６３】
bit data 2の判別の際、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を切り換えるか否か、および基準電位Ｖｒｅｆ、Ｖｒｅｆ＋Ｖｍ１を切り換えるか否かは、センスアンプ兼データラッチ回路１０−１の正相ノードＮ１（もしくは逆相ノード /Ｎ１）の電位に基づいて決定される。
【０１６４】
また、bit data 3の判別の際、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を切り換えるか否か、および基準電位Ｖｒｅｆを切り換えるか否かは、センスアンプ兼データラッチ回路１０−２の正相ノードＮ２（もしくは逆相ノード /Ｎ２）の電位に基づいて決定される。
【０１６５】
次に、その動作を説明する。なお、以下の動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が選択された場合を想定する。
【０１６６】
図２１は図１９に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図である。
【０１６７】
図２１に示すように、まず、時刻ｔ０において、ビット線ＢＬｋを０Ｖにプリチャージする。
【０１６８】
次に、時刻ｔ１において、一時的に信号φ１、φ２、φ３を“Ｈ”レベルとし、正相ノードＮ１、Ｎ２、Ｎ３をそれぞれ、０Ｖにプリチャージする。
【０１６９】
次に、時刻ｔ２において、ビット線ＢＬｋの電位を０Ｖからフローティング、共通線ＣＬの電位をＶｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ４、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。即ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ４よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ４よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は０Ｖから、メモリセルのしきい値電圧に応じて、“Ｖｔｃ４−Ｖｔｈ１００”、“Ｖｔｃ４−Ｖｔｈ１０１”、“Ｖｔｃ４−Ｖｔｈ１１０”、“Ｖｔｃ４−Ｖｔｈ１１１”のいずれかに上昇する。
【０１７０】
次に、時刻ｔ３において、一時的に信号φ１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線ＢＬｋの電位を転送する。
【０１７１】
次に、時刻ｔ４において、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ１の電位が逆相ノード /Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が“１”であることが確定し、反対に低ければ、bit data 1が“０”であることが確定する。bit data 1の“０”、“１”が確定したことを受けて、ビット線ＢＬｋの電位を変化させる。即ち、bit data 1が“０”の時、ビット線ＢＬｋは０Ｖ、bit data 1が“１”の時、ビット線ＢＬｋは正の電位Ｖｍ１とする。また、bit data 1が“１”の時、基準電位Ｖｒｅｆには正の電位Ｖｍ１が加算される。
【０１７２】
また、この実施形態においては、信号φ１が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【０１７３】
次に、時刻ｔ５において、ビット線ＢＬｋを０Ｖからフローティング、または正の電位Ｖｍ１からフローティング、共通線ＣＬをＶｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ６、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。即ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ６よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖ、または正の電位Ｖｍ１から実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ６よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は、“Ｖｔｃ６−Ｖｔｈ０１０”、または“Ｖｔｃ６−Ｖｔｈ０１１”分、上昇する。
【０１７４】
次に、時刻ｔ６において、一時的に信号φ２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線ＢＬｋの電位を転送する。
【０１７５】
次に、時刻ｔ７において、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ２の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍ１よりも高ければ、bit data 2が“１”であることが確定し、正相ノードＮ２の電位が電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍ１よりも低ければ、bit data 2が“０”であることが確定する。bit data 2の“０”、“１”が確定したことを受けて、ビット線ＢＬｋの電位、および参照電位Ｖｒｅｆを変化させる。即ち、bit data 2が“０”の時、ビット線ＢＬｋは０Ｖ、または正の電位Ｖｍ１、bit data 1が“１”の時、ビット線ＢＬｋに正の電位Ｖｍ２を加算するとともに、基準電位Ｖｒｅｆに正の電位Ｖｍ２を加算する。
【０１７６】
また、この実施形態においては、信号φ２が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【０１７７】
次に、時刻ｔ８において、ビット線ＢＬｋを０Ｖからフローティング、または正の電位Ｖｍ２からフローティング、または正の電位Ｖｍ１からフローティング、または正の電位Ｖｍ１＋Ｖｍ２からフローティング、共通線ＣＬをＶｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ７、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。即ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ７よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖ、正の電位Ｖｍ２、正の電位Ｖｍ１、正の電位Ｖｍ１＋Ｖｍ２から実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ７よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は、“Ｖｔｃ７−Ｖｔｈ００１”分、上昇する。
【０１７８】
次に、時刻ｔ９において、一時的に信号φ３を“Ｈ”レベルとし、正相ノードＮ３に、ビット線ＢＬｋの電位を転送する。
【０１７９】
次に、時刻ｔ１０において、正相ノードＮ３の電位と、逆相ノード /Ｎ３の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ３の電位が逆相ノード /Ｎ３の電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍ２、または電位Ｖｒｅｆ＋Ｖｍ１、または電位Ｖｒｅｆ＋Ｖｍ１＋Ｖｍ２よりも高ければ、bit data 3が“１”であることが確定し、正相ノードＮ３の電位が逆相ノード /Ｎ３の電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍ２、または電位Ｖｒｅｆ＋Ｖｍ１、または電位Ｖｒｅｆ＋Ｖｍ１＋Ｖｍ２よりも低ければ、bit data 2が“０”であることが確定する。
【０１８０】
このように図１９に示すＮＡＮＤ型ＥＥＰＲＯＭであると、３回のデータ読み出し、３回の比較／増幅によって、１つのメモリセルが記憶している８値データを、３ビットのデータに変換することができる。
【０１８１】
図２２はデータ準位数とデータ読み出し回数との関係を示す図である。
【０１８２】
図２２に示すように、第１〜第４の実施形態によれば、データ準位数ｎの判別に必要なデータ読み出し回数が、従来のｎ−１回から、ｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１回に減らすことができる。このようにデータ読み出し回数が減らせることによって、データ読み出しに要する時間を短縮することができる。
【０１８３】
以上、この発明を第１〜第４の実施形態を参照して説明したが、この発明は、第１〜第４の実施形態に限られるものではなく、その主旨を逸脱しない範囲で様々に変形できることはもちろんである。
【０１８４】
例えば第１〜第４の実施形態ではＮＡＮＤ型ＥＥＰＲＯＭを例示したが、この発明はＮＡＮＤ型ＥＥＰＲＯＭでなくとも、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型など、他のＥＥＰＲＯＭにも適用することができる。
【０１８５】
また、特に第２、第４の実施形態では、第３回読み出し時にソース線、あるいはビット線に供給される電位を、第２回読み出し時にソース線、あるいはビット線に供給される正の電位Ｖｍ１に、正の電位Ｖｍ２を加算して得た。これは、正の電位Ｖｍ２を加算しなくても、正の電位Ｖｍ１とＶｍ２とをほぼ加算した値の電位を別に用意しておき、これをスイッチングによりソース線、またはビット線に供給するようにすることも可能である。
【０１８６】
同様に、第３、第４の実施形態では、基準電位Ｖｒｅｆに、正の電位Ｖｍ、または正の電位Ｖｍ１、または正の電位Ｖｍ２を加算して変更するようにしたが、第２の実施形態では２種類の基準電位、第４の実施形態では４種類の基準電位をそれぞれ用意しておき、これをスイッチングにより、センスアンプ兼ラッチ回路１０（１０−１〜１０−３）に供給するようにしても良い。
【０１８７】
【発明の効果】
以上説明したように、この発明によれば、ｎ値（ｎは４以上の整数）のデータを記憶するメモリセルを具備する半導体集積回路装置において、上記メモリセルからのデータ読み出しに要する時間を短くできる半導体集積回路装置のデータ判別方法を提供できる。
【図面の簡単な説明】
【図１】図１（Ａ）はこの発明の第１の実施形態に係る多値データ読み出し方法を示す流れ図、図１（Ｂ）は従来の多値データ読み出し方法を示す流れ図、図１（Ｃ）はメモリセルのしきい値電圧の分布を示す図。
【図２】図２（Ａ）は２ビットデータを示す図、図２（Ｂ）は３ビットデータを示す図。
【図３】図３（Ａ）、（Ｂ）はそれぞれ正の電位Ｖｍの設定値を説明するための図。
【図４】図４はこの発明の第１の実施形態に係る多値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの構成図。
【図５】図５は図４に示すデータ判別回路の回路図。
【図６】図６は図４に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図。
【図７】図７（Ａ）、（Ｂ）はそれぞれbit data 1読み出し時、bit data 2読み出し時におけるしきい値電圧の様子を示す図。
【図８】図８（Ａ）はこの発明の第２の実施形態に係る多値データ読み出し方法を示す流れ図、図８（Ｂ）は従来の多値データ読み出し方法を示す流れ図、図８（Ｃ）はメモリセルのしきい値電圧の分布を示す図。
【図９】図９（Ａ）は正の電位Ｖｍ１の設定値を説明するための図、図９（Ｂ）は正の電位Ｖｍ２の設定値を説明するための図。
【図１０】図１０はこの発明の第２の実施形態に係る多値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの構成図。
【図１１】図１１は図１０に示すデータ判別回路の回路図。
【図１２】図１２は図１０に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図。
【図１３】図１３（Ａ）、（Ｂ）、（Ｃ）はそれぞれbit data 1読み出し時、bit data 2読み出し時、bit data 3読み出し時におけるしきい値電圧の様子を示す図。
【図１４】図１４はこの発明の第３の実施形態に係る多値データ読み出し方法を示す流れ図。
【図１５】図１５はこの発明の第３の実施形態に係る多値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの構成図。
【図１６】図１６は図１５に示すデータ判別回路の回路図。
【図１７】図１７は図１５に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図。
【図１８】図１８はこの発明の第４の実施形態に係る多値データ読み出し方法を示す流れ図。
【図１９】図１９はこの発明の第４の実施形態に係る多値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの構成図。
【図２０】図２０は図１９に示すデータ判別回路の回路図。
【図２１】図２１は図１９に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図。
【図２２】図２２はデータ準位数とデータ読み出し回数との関係を示す図。
【図２３】図２３（Ａ）はデータ準位数が４のメモリセルのしきい値電圧の分布を示す図、図２３（Ｂ）はデータ準位数が８のメモリセルのしきい値電圧の分布を示す図。
【図２４】図２４（Ａ）はデータ準位数が４のときの従来のデータ読み出し方法を示す流れ図、図２４（Ｂ）はデータ準位数が８のときの従来のデータ読み出し方法を示す流れ図。
【符号の説明】
１…メモリセルアレイ、
２…ロー系選択駆動回路、
３…データ線系回路、
４…ＮＡＮＤセル、
５−１〜５−８…ワード線駆動回路、
６−１、６−２…選択ゲート線駆動回路、
７ｋ、７ｋ＋１、７’ｋ、７’ｋ＋１…ビット線充放電回路、
８ｋ、８ｋ＋１、８’ｋ、８’ｋ＋１…データ判別回路、
９ｋ、９ｋ＋１、９’ｋ、９’ｋ＋１…ソース線駆動回路、
１０−１〜１０−３…センスアンプ兼ラッチ回路、
１１−１〜１１−３…分離／接続回路、
３７ｋ、３７ｋ＋１、３７’ｋ、３７’ｋ＋１…ビット線充放電回路、
３８ｋ、３８ｋ＋１、３８’ｋ、３８’ｋ＋１…データ判別回路、
３９…共通線駆動回路、
４０ｋ、４０ｋ＋１、４０’ｋ、４０’ｋ＋１…基準電位（参照電位）スイッチ。
【発明の属する技術分野】
この発明は、多値メモリのデータ読み出しに関する。
【０００２】
【従来の技術】
従来、１つのメモリセルが記憶するデータ準位数ｎは“ｎ＝２”であったが、近年、記憶容量を大規模化する技術として、データ準位数ｎを“ｎ≧３”にする多値メモリが注目されている。
【０００３】
例えばデータ準位数ｎを“ｎ＝４”とすると、１つのメモリセルに、“００”、“０１”、“１０”、“１１”の２ビットデータを記憶させることができる。従来のデータ準位数ｎが“ｎ＝２”のメモリでは、２ビットデータを記憶するために、２つのメモリセルが必要である。
【０００４】
このようにデータ準位数ｎが“ｎ＝４”とされた多値メモリは、メモリセルの集積数が、データ準位数ｎが“ｎ＝２”のメモリと同じ場合でも、その記憶容量は２倍になる。このように多値メモリは、記憶容量の大規模化に有用な技術である。
【０００５】
データ準位数ｎを“ｎ≧３”にする理論は、次の通りである。
【０００６】
例えばＥＥＰＲＯＭのメモリセルにおいて、そのデータ準位数ｎを“ｎ≧３”にする場合には、メモリセルがとり得るしきい値電圧を、３種類以上にすれば良い。
【０００７】
例えばデータ準位数ｎを“ｎ＝４”にするには、図２３（Ａ）に示すように、メモリセルがとり得るしきい値電圧Ｖｔｈを、“Ｖｔｈ００”、“Ｖｔｈ０１”、“Ｖｔｈ１０”、“Ｖｔｈ１１”の４種類にすれば良い。しきい値電圧Ｖｔｈを４種類にするためには、メモリセルの浮遊ゲートに蓄積される電荷の量を、４段階に分ければ良い。
【０００８】
同様に、データ準位数“８”にするには、図２３（Ｂ）に示すように、メモリセルがとり得るしきい値電圧Ｖｔｈを、“Ｖｔｈ０００”、“Ｖｔｈ００１”、“Ｖｔｈ０１０”、“Ｖｔｈ０１１”、“Ｖｔｈ１００”、“Ｖｔｈ１０１”、“Ｖｔｈ１１０”、“Ｖｔｈ１１１”の８種類にすれば良い。
【０００９】
【発明が解決しようとする課題】
しかし、多値ＥＥＰＲＯＭは、３種類以上の複数のしきい値電圧を判別し、多ビットデータに変換するために、データ読み出しを、“データ準位数ｎ−１”回、繰り返さなければならない。
【００１０】
例えば４種類のしきい値電圧“Ｖｔｈ００”、“Ｖｔｈ０１”、“Ｖｔｈ１０”、“Ｖｔｈ１１”を判別し、“００”、“０１”、“１０”、“１１”の２ビットデータに変換するためには、図２４（Ａ）に示すように、以下の３回のデータ読み出しを行うことが必要となる。
【００１１】
第１回読み出し：
ソース電位を０Ｖとし、メモリセルのゲート電位を“Ｖｔｈ１１”と“Ｖｔｈ１０”との間の読み出し電圧Ｖｔｃ１としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ１＞Ｖｔｈ）すれば、データ“１１”が確定する。なお、メモリセルが“オフ”すれば、データ“１０”、“０１”、“００”のいずれかである。
【００１２】
第２回読み出し：
ソース電位を０Ｖとし、メモリセルのゲート電位を“Ｖｔｈ１０”と“Ｖｔｈ０１”との間の読み出し電圧Ｖｔｃ２としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ２＞Ｖｔｈ）すれば、データ“１０”が確定する。なお、メモリセルが“オフ”すれば、データ“０１”、“００”のいずれかである。
【００１３】
第３回読み出し：
ソース電位を０Ｖとし、メモリセルのゲート電位を“Ｖｔｈ０１”と“Ｖｔｈ００”との間の読み出し電圧Ｖｔｃ３としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ３＞Ｖｔｈ）すれば、データ“０１”が確定する。また、メモリセルが“オフ”すれば、データ“００”が確定する。
【００１４】
同様に、８種類のしきい値電圧“Ｖｔｈ０００”、…、“Ｖｔｈ１１１”を、“０００”、…、“１１１”の３ビットデータに変換するためには、図２４（Ｂ）に示すように、７回のデータ読み出しを行わなければならない。
【００１５】
このように多値ＥＥＰＲＯＭは、従来のＥＥＰＲＯＭに比べて記憶容量を大規模化し易くなる利点があるが、データ読み出しに要する時間はかえって長くなってしまう、という事情がある。
【００１６】
この発明は、ｎ値（ｎは４以上の整数）のデータを記憶するメモリセルを具備する半導体集積回路装置において、上記メモリセルからのデータ読み出しに要する時間を短くできる半導体集積回路装置のデータ判別方法を提供する。
【００１７】
【課題を解決するための手段】
この発明に係る半導体集積回路装置のデータ判別方法の一態様は、メモリセルのソース電位を第１のソース電位に設定し、前記メモリセルのゲート電位を第１の読み出し電位に設定し、多値データの第１のビットデータが“０”であるか“１”であるかを判別し、前記第１のビットデータが“０”であるとき、前記メモリセルのソース電位を前記第１のソース電位に設定し、前記メモリセルのゲート電位を前記第１の読み出し電位とは異なる第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別し、前記第１のビットデータが“１”であるとき、前記メモリセルのソース電位を前記第１のソース電位とは異なる第２のソース電位に設定し、前記メモリセルのゲート電位を前記第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別する。
【００２９】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して説明する。
【００３０】
実施の形態の説明にあたり、この明細書では、２ビット以上のデータを最上位ビットから順にbit data 1、bit data 2、…、と定義する。具体的には、２ビットデータは最上位ビットをbit data 1、最下位ビットをbit data 2と定義する（図２（Ａ）参照）。同様に３ビットデータは、最上位ビットから順にbit data 1、bit data 2、最下位ビットをbit data 3と定義する（図２（Ｂ）参照）。
【００３１】
［第１の実施形態］
図１（Ａ）はこの発明の第１の実施形態に係る４値データ読み出し方法を示す流れ図、図１（Ｂ）は従来の４値データ読み出し方法を示す流れ図、図１（Ｃ）は４値データを記憶するメモリセルのしきい値電圧の分布を示す分布図である。まず、４値データを記憶するメモリセルのしきい値電圧Ｖｔｈの分布を説明する。
【００３２】
図１（Ｃ）に示すように、４値データを記憶するメモリセルでは、しきい値電圧Ｖｔｈの分布が４段階に分けられている。低い順に説明すると、
第１段階： しきい値電圧Ｖｔｈ１１をピークとした分布、
第２段階： しきい値電圧Ｖｔｈ１０をピークとした分布、
第３段階： しきい値電圧Ｖｔｈ０１をピークとした分布、
第４段階： しきい値電圧Ｖｔｈ００をピークとした分布、
である。これら４つの段階のしきい値電圧Ｖｔｈの分布は、それぞれ２ビットデータ“１１”、“１０”、“０１”、“００”に対応する。
【００３３】
第１段階は最もしきい値電圧Ｖｔｈが低くなる分布であり、一般的なフラッシュメモリにおけるデータを消去した状態（浮遊ゲートの電子が最も少ない）に相当する。第２〜第４段階はそれぞれデータを書き込んだ状態であり、順に浮遊ゲートに注入された電子の量が多くされている。
【００３４】
従来では、４つの段階のしきい値電圧の分布を持つメモリセルのデータを、図１（Ｂ）に示すように“３”回のデータ読み出しによって、２ビットデータに変換していた。なお、図１（Ｂ）については、従来の技術の欄において、図２４（Ａ）を参照して説明した通りである。
【００３５】
これに対し、第１の実施形態に係る４値データ読み出し方法では、４つの段階のしきい値電圧の分布を持つメモリセルのデータを、図１（Ａ）に示すように“２”回のデータ読み出しによって、２ビットデータに変換できる。以下、図１（Ａ）を参照して説明すると、
第１回読み出し：
ソース電位Ｖｓを０Ｖとし、メモリセルのゲート電位を“Ｖｔｈ１０”と“Ｖｔｈ０１”との間の読み出し電圧Ｖｔｃ２としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ２＞Ｖｔｈ）すれば、データ“１１”、“１０”のいずれかである。即ち、２ビットデータのいずれか一方、この第１の実施形態ではbit data 1が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０１”、“００”のいずれかである。即ちbit data 1が“０”であることが確定する。
【００３６】
第２回読み出し：
第２回読み出しに先立ち、メモリセルのソース電位Ｖｓを、第１回読み出し結果に基いて変更する。即ち、bit data 1が“１”ならば、ソース電位を“０Ｖ”から正の電位Ｖｍに変更する。正の電位Ｖｍのレベルは、この発明に係るデータ読み出しを実現するために、次の値に設定される。
【００３７】
図３（Ａ）、（Ｂ）はそれぞれ正の電位Ｖｍの設定を説明するための図である。
【００３８】
図３（Ａ）に示すように、ソース電位Ｖｓを“０Ｖ”としたとき、しきい値電圧Ｖｔｈが“Ｖｔｃ１”となるメモリセルを考える。メモリセルは、基本的にＭＯＳＦＥＴである。このため、ソース電位Ｖｓを“０Ｖ”より高い正の電位とすれば、通常のＭＯＳＦＥＴと同様に、基板バイアス効果によってしきい値電圧Ｖｔｈは正の方向にシフトする。
【００３９】
この現象を利用して、図３（Ｂ）に示すように、しきい値電圧Ｖｔｈがソース電位Ｖｓが“０Ｖ”のときの“Ｖｔｃ１”から“Ｖｔｃ３”にシフトされるように、正の電位Ｖｍを設定する。
【００４０】
このように正の電位Ｖｍの値を決め、bit data 1に応じて、メモリセル毎にソース電位Ｖｓを個別に設定する。
【００４１】
なお、bit data 1が“０”ならば、ソース電位は“０Ｖ”のままで変更しない。
【００４２】
ソース電位Ｖｓを個別に設定した状態で、ゲート電位を“Ｖｔｈ０１”と“Ｖｔｈ００”との間の読み出し電圧Ｖｔｃ３としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ３＞Ｖｔｈ）すれば、データ“０１”、“１１”のいずれかである。即ち、２ビットのデータの他方、この第１の実施形態ではbit data 2が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“００”、“１０”のいずれかである。即ちbit data 2が“０”であることが確定する。
【００４３】
上記第１の実施形態によれば、第１回読み出しでbit data 1が確定し、“１”ならばソース電位Ｖｓを“０Ｖ”から“Ｖｍ”に変更する。これにより、ソース電位が“０Ｖ”のときに“Ｖｔｈ１１”であったしきい値電圧を“Ｖｔｈ０１”にシフトできる。同時にソース電位が“０Ｖ”のときに“Ｖｔｈ１０”であったしきい値電圧についても“Ｖｔｈ００”にシフトできる。
【００４４】
よって、“０１”、“００”の群、“１１”、“１０”の群のどちらについても、ゲート電位をＶｔｃ３で共通とした第２回読み出しで、bit data 2を確定させることができる。
【００４５】
この結果、２回のデータ読み出しによって、１つのメモリセルが記憶している４値データを、２ビットデータに変換することができる。よって、４値データを判別する時、３回のデータ読み出しを要していた従来に比べて、２回のデータ読み出しで判別することができる。
【００４６】
なお、上記の事項を代数で表すと、“ｎ値のデータを判別する時、この第１の実施形態では、ｎ値のデータをｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満の読み出しで判別できる”となる。
【００４７】
このように第１の実施形態に係る４値データ読み出し方法によれば、データ読み出し回数を減らせるので、データ読み出しに要する時間を短くすることができる。
【００４８】
図４は、第１の実施形態に係る４値データ読み出しが適用されたＮＡＮＤ型ＥＥＰＲＯＭの一構成例を示す構成図である。
【００４９】
図４に示すように、ＮＡＮＤ型ＥＥＰＲＯＭは、メモリセルアレイ１と、メモリセルアレイ１のローを選択するロー選択回路２と、メモリセルアレイ１からデータを読み出す、およびメモリセルアレイ１にデータを書き込むデータ線系回路３とを有する。
【００５０】
メモリセルアレイ１には、ＮＡＮＤセル４が形成されている。ＮＡＮＤセル４は、互いに直列接続されたメモリセルＭＣ１〜ＭＣ８と、メモリセルＭＣ１とビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）との間に直列接続された選択トランジスタＳＴ１と、メモリセルＭＣ８とソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）との間に直列接続された選択トランジスタＳＴ２とを含む。
【００５１】
メモリセルＭＣ１〜ＭＣ８は、そのゲートと基板との間に電荷を蓄積するための浮遊ゲートＦＧを有するしきい値可変型のＭＯＳＦＥＴであり、そのゲートはワード線ＷＬ１〜ＷＬ８に接続されている。ワード線ＷＬ１〜ＷＬ８は、ロー選択回路２のワード線駆動回路５−１〜５−８に接続されている。ワード線駆動回路５−１〜５−８は、図示せぬローアドレス信号にしたがって、ワード線ＷＬ１〜ＷＬ８の中から、データを読み書きする一本のワード線ＷＬを選択する。
【００５２】
選択トランジスタＳＴ１、ＳＴ２は、通常のＭＯＳＦＥＴであり、そのゲートは選択ゲート線ＳＧ１、ＳＧ２に接続されている。選択ゲート線ＳＧ１、ＳＧ２は、ロー選択回路２の選択ゲート線駆動回路６−１、６−２に接続されている。選択ゲート線駆動回路６−１、６−２は、図示せぬローアドレス信号にしたがって、選択ゲート線ＳＧ１、ＳＧ２によって挟まれたブロック（図４では１つのブロックのみ図示）の中から、データを読み書きする一つを選択する。
【００５３】
データ線系回路３は、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を充放電する充放電回路７（７ｋ、７ｋ＋１）と、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）に読み出されたデータを判別するデータ判別回路８（８ｋ、８ｋ＋１）と、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を駆動するソース線駆動回路９（９ｋ、９ｋ＋１）とを含む。
【００５４】
図５はデータ判別回路８ｋの回路図である。なお、図５は、データ判別回路８ｋを示しているが、データ判別回路８ｋ＋１も同様の回路である。
【００５５】
図５に示すように、データ判別回路８ｋは、bit data 1を判別し、判別したbit data 1をラッチするセンスアンプ兼データラッチ回路１０−１と、bit data 2を判別し、判別したbit data 2をラッチするセンスアンプ兼データラッチ回路１０−２と、接続／分離信号φ１に応答して、ビット線ＢＬｋとセンスアンプ兼データラッチ回路１０−１とを接続／分離する接続／分離回路１１−１と、接続／分離信号φ２に応答して、ビット線ＢＬｋとセンスアンプ兼データラッチ回路１０−２とを接続／分離する接続／分離回路１１−２とを有している。
【００５６】
センスアンプ兼データラッチ回路１０−１は、正相ノードＮ１と、逆相ノード /Ｎ１とを有する。正相ノードＮ１には、ビット線ＢＬｋの電位が、接続／分離回路１１−１を介して伝えられる。逆相ノード /Ｎ１には、参照電位Ｖｒｅｆが伝えられる。センスアンプ兼データラッチ回路１０−１は、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位とを比較して増幅／ラッチする。増幅／ラッチされた正相ノードＮ１の電位、逆相ノード /Ｎ１の電位は、bit data 1を示す相補信号である。
【００５７】
同様に、センスアンプ兼データラッチ回路１０−２は、正相ノードＮ２と、逆相ノード /Ｎ２とを有する。正相ノードＮ２には、ビット線ＢＬｋの電位が、接続／分離回路１１−２を介して伝えられる。逆相ノード /Ｎ２には、上記参照電位Ｖｒｅｆが伝えられる。センスアンプ兼データラッチ回路１０−２は、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位とを比較して増幅／ラッチする。増幅／ラッチされた正相ノードＮ２の電位、逆相ノード /Ｎ２の電位は、bit data 2を示す相補信号である。
【００５８】
この実施形態では、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）として、bit data 1を判別した後、このbit data 1の判別結果に応じて、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）か、正の電位Ｖｍかのいずれかとして、bit data 2を判別する。bit data 2の判別の際、ソース線ＳＬ（Ｓｌｋ、ＳＬｋ＋１）の電位を切り換えるか否かは、センスアンプ兼データラッチ回路１０−１の正相ノードＮ１（もしくは逆相ノード /Ｎ１）の電位に基づいて決定される。
【００５９】
次に、その動作を説明する。なお、以下の動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が選択された場合を想定する。
【００６０】
図６は、図４に示すＮＡＮＤ型ＥＥＰＲＯＭの動作を示す動作波形図、図７（Ａ）、（Ｂ）はそれぞれbit data 1読み出し時、bit data 2読み出し時におけるしきい値電圧の様子を示す図である。
【００６１】
図６に示すように、まず、時刻ｔ０において、ビット線ＢＬｋを電位Ｖｐｃにプリチャージする。
【００６２】
次に、時刻ｔ１において、一時的に信号φ１、φ２を“Ｈ”レベルとし、正相ノードＮ１、Ｎ２をそれぞれ、電位Ｖｐｃにプリチャージする。
【００６３】
次に、時刻ｔ２において、ソース線ＳＬｋの電位を０Ｖとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ２、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。
【００６４】
即ち、図７（Ａ）に示すように、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する。
【００６５】
次に、時刻ｔ３において、一時的に信号φ１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線ＢＬｋの電位を転送する。
【００６６】
次に、時刻ｔ４において、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ１の電位が逆相ノード /Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が“０”であることが確定し、反対に低ければ、bit data 1が“１”であることが確定する。bit data 1の“０”、“１”が確定したことを受けて、ソース線ＳＬｋの電位を変化させる。即ち、bit data 1が“０”の時、ソース線ＳＬｋは０Ｖのまま、bit data 1が“１”の時、ソース線ＳＬｋは正の電位Ｖｍとする。
【００６７】
また、この実施形態においては、信号φ１が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【００６８】
次に、時刻ｔ５において、ソース線ＳＬｋを０Ｖ、または正の電位Ｖｍとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。
【００６９】
即ち、図７（Ｂ）に示すように、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する。
【００７０】
次に、時刻ｔ６において、一時的に信号φ２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線ＢＬｋの電位を転送する。
【００７１】
次に、時刻ｔ７において、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ２の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆよりも高ければ、bit data 2が“０”であることが確定し、正相ノードＮ１の電位が電位Ｖｒｅｆよりも低ければ、bit data 2が“１”であることが確定する。
【００７２】
このように図４に示すＮＡＮＤ型ＥＥＰＲＯＭであると、２回のデータ読み出しによって、１つのメモリセルが記憶している４値データを、２ビットデータに変換することができる。
【００７３】
［第２の実施形態］
次に、この発明を８値のＥＥＰＲＯＭに適用した例を、第２の実施形態として説明する。
【００７４】
図８（Ａ）はこの発明の第２の実施形態に係る８値データ読み出し方法を示す流れ図、図８（Ｂ）は従来の８値データ読み出し方法を示す流れ図、図８（Ｃ）は８値のデータを記憶するメモリセルのしきい値電圧の分布を示す図である。
【００７５】
図８（Ｃ）に示すように、８値のデータを記憶するメモリセルでは、しきい値電圧Ｖｔｈの分布が８段階に分かれている。低い順に説明すると、
第１段階： しきい値電圧Ｖｔｈ１１１をピークとした分布、
第２段階： しきい値電圧Ｖｔｈ１１０をピークとした分布、
第３段階： しきい値電圧Ｖｔｈ１０１をピークとした分布、
第４段階： しきい値電圧Ｖｔｈ１００をピークとした分布、
第５段階： しきい値電圧Ｖｔｈ０１１をピークとした分布、
第６段階： しきい値電圧Ｖｔｈ０１０をピークとした分布、
第７段階： しきい値電圧Ｖｔｈ００１をピークとした分布、
第８段階： しきい値電圧Ｖｔｈ０００をピークとした分布、
である。これら８つの段階のしきい値電圧Ｖｔｈの分布は、それぞれ３ビットデータ“１１１”、“１１０”、“１０１”、“１００”、“０１１”、“０１０”、“００１”、“０００”に対応する。
【００７６】
第１段階は最もしきい値電圧Ｖｔｈが低くなる分布であり、一般的なフラッシュメモリにおけるデータを消去した状態（浮遊ゲートの電子が最も少ない）に相当する。第２〜第８段階はそれぞれデータを書き込んだ状態であり、順に浮遊ゲートに注入された電子の量が多くされている。
【００７７】
従来では、８つの段階のしきい値電圧の分布を持つメモリセルのデータを、図８（Ｂ）に示すように、７回のデータ読み出しによって、３ビットデータに変換していた。
【００７８】
これに対し、第３の実施形態に係るデータ読み出し方法では、８つの段階のしきい値電圧の分布を持つメモリセルのデータを、図８（Ａ）に示すように、３回のデータ読み出しによって、３ビットデータに変換できる。以下、説明すると、図８（Ａ）に示すように、
第１回読み出し：
ソース電位Ｖｓを０Ｖとし、メモリセルのゲート電位を“Ｖｔｈ１００”と“Ｖｔｈ０１１”との間の読み出し電圧Ｖｔｃ４としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ４＞Ｖｔｈ）すれば、データ“１１１”、“１１０”、“１０１”、“１００”のいずれかである。即ち、３ビットデータの１つ、この第２の実施形態ではbit data 1が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０１１”、“０１０”、“００１”、“０００”のいずれかである。即ちbit data 1が“０”であることが確定する。
【００７９】
第２回読み出し：
第２回読み出しに先立ち、メモリセルのソース電位Ｖｓを、第１回読み出し結果に基いて変更する。即ち、bit data 1が“１”ならば、ソース電位を“０Ｖ”から正の電位Ｖｍ１に変更する。正の電位Ｖｍ１のレベルは、次の値に設定される。
【００８０】
図９（Ａ）は正の電位Ｖｍ１の設定値を説明するための図である。
【００８１】
図９（Ａ）に示すように、ソース電位Ｖｓが“０Ｖ”のとき、しきい値電圧Ｖｔｈが“Ｖｔｃ２”となるメモリセルを考える。このメモリセルのしきい値電圧Ｖｔｈが、“Ｖｔｃ２”から“Ｖｔｃ６”にシフトされるように、正の電位Ｖｍ１は設定される。
【００８２】
このように正の電位Ｖｍ１の値を決め、bit data 1に応じて、メモリセル毎にソース電位Ｖｓを個別に設定する。
【００８３】
なお、bit data 1が“０”ならば、ソース電位は“０Ｖ”のままで変更しない。
【００８４】
ソース電位Ｖｓを個別に設定した状態で、ゲート電位を読み出し電圧Ｖｔｃ６としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ６＞Ｖｔｈ）すれば、データ“０１１”、“０１０”、“１１１”、“１１０”のいずれかである。即ち、３ビットのデータの２つめ、この第１の実施形態ではbit data 2が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０００”、“００１”、“１００”、“１０１”のいずれかである。即ちbit data 2が“０”であることが確定する。
【００８５】
第３回読み出し：
第３回読み出しに先立ち、メモリセルのソース電位Ｖｓを、第２回読み出し結果に基いて変更する。即ち、bit data 2が“１”ならば、第１回目読み出し時のソース電位Ｖｓに、さらに正の電位Ｖｍ２を加算する。正の電位Ｖｍ２のレベルは、次の値に設定される。
【００８６】
図９（Ｂ）は正の電位Ｖｍ２の設定値を説明するための図である。
【００８７】
図９（Ｂ）に示すように、ソース電位Ｖｓが“０Ｖ”および“Ｖｍ”のとき、しきい値電圧Ｖｔｈが“Ｖｔｃ５”となるメモリセルを考える。このメモリセルのしきい値電圧Ｖｔｈが、“Ｖｔｃ５”から“Ｖｔｃ７”にシフトされるように、正の電位Ｖｍ２は設定される。
【００８８】
このように正の電位Ｖｍ２の値を決め、bit data 2に応じて、メモリセル毎にソース電位Ｖｓを個別に設定する。
【００８９】
なお、bit data 2が“０”ならば、ソース電位は“０Ｖ”または“Ｖｍ”のままで変更しない。
【００９０】
ソース電位Ｖｓを個別に設定した状態で、ゲート電位を読み出し電圧Ｖｔｃ７としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ７＞Ｖｔｈ）すれば、データ“００１”、“０１１”、“１０１”、“１１１”のいずれかである。即ち、３ビットのデータの３つめ、この第１の実施形態ではbit data 3が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０００”、“０１０”、“１００”、“１１０”のいずれかである。即ちbit data 3が“０”であることが確定する。
【００９１】
この結果、３回のデータ読み出しによって、１つのメモリセルが記憶している８値データを、３ビットデータに変換することができる。よって、８値データを判別する時、７回のデータ読み出しを要していた従来に比べて、３回のデータ読み出しで判別することができる。
【００９２】
図１０はこの発明の第２の実施形態に係る８値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの一構成例を示す構成図である。
【００９３】
図１０に示すように、第２の実施形態が適用されたＥＥＰＲＯＭが、図４に示すＥＥＰＲＯＭと異なるところは、データ線系回路３’の構成である。具体的には、ソース線駆動回路９’（９’ｋ、９’ｋ＋１）が、bit data 1に応じてソース電位Ｖｓを０Ｖ（Ｖｓｓ）か正の電位Ｖｍ１かのいずれかに切り換えるとともに、bit data 2に応じて、ソース電位Ｖｓにさらに正の電位Ｖｍ２を加算することである。
【００９４】
図１１はデータ判別回路８’ｋの回路図である。なお、図１１は、データ判別回路８’ｋを示しているが、データ判別回路８’ｋ＋１も同様の回路である。
【００９５】
図１１に示すように、データ判別回路８’ｋは、センスアンプ兼データラッチ回路１０−１〜１０−３と、接続／分離回路１１−１〜１１−３とを有している。接続／分離回路１１−１〜１１−３はそれぞれ、接続／分離信号φ１、φ２、φ３に応答して、ビット線ＢＬｋとセンスアンプ兼データラッチ回路１０−１〜１０−３とを接続／分離する。
【００９６】
センスアンプ兼データラッチ回路１０−１は、正相ノードＮ１と、逆相ノード /Ｎ１とを有する。正相ノードＮ１には、ビット線ＢＬｋの電位が、接続／分離回路１１−１を介して伝えられる。逆相ノード /Ｎ１には、参照電位Ｖｒｅｆが伝えられる。センスアンプ兼データラッチ回路１０−１は、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位とを比較して増幅／ラッチする。増幅／ラッチされた正相ノードＮ１の電位、逆相ノード /Ｎ１の電位は、bit data 1を示す相補信号である。
【００９７】
同様に、センスアンプ兼データラッチ回路１０−２は、正相ノードＮ２と、逆相ノード /Ｎ２とを有する。正相ノードＮ２には、ビット線ＢＬｋの電位が、接続／分離回路１１−２を介して伝えられる。逆相ノード /Ｎ２には、上記参照電位Ｖｒｅｆが伝えられる。センスアンプ兼データラッチ回路１０−２は、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位とを比較して増幅／ラッチする。増幅／ラッチされた正相ノードＮ２の電位、逆相ノード /Ｎ２の電位は、bit data 2を示す相補信号である。
【００９８】
同様に、センスアンプ兼データラッチ回路１０−３は、正相ノードＮ３と、逆相ノード /Ｎ３とを有する。正相ノードＮ３には、ビット線ＢＬｋの電位が、接続／分離回路１１−３を介して伝えられる。逆相ノード /Ｎ３には、上記参照電位Ｖｒｅｆが伝えられる。センスアンプ兼データラッチ回路１０−３は、正相ノードＮ３の電位と、逆相ノード /Ｎ３の電位とを比較して増幅／ラッチする。増幅／ラッチされた正相ノードＮ３の電位、逆相ノード /Ｎ３の電位は、bit data 3を示す相補信号である。
【００９９】
この実施形態では、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）として、bit data 1を判別した後、このbit data 1の判別結果に応じて、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）か、正の電位Ｖｍ１かのいずれかとしてbit data 2を判別する。さらにソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖか、正の電位Ｖｍ１かのいずれかとして、bit data 2を判別した後、このbit data 2の判別結果に基づいて、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）に正の電位Ｖｍ２をさらに加算してbit data 3を判別する。
【０１００】
bit data 2の判別の際、ソース線ＳＬ（Ｓｌｋ、ＳＬｋ＋１）の電位を切り換えるか否かは、センスアンプ兼データラッチ回路１０−１の正相ノードＮ１（もしくは逆相ノード /Ｎ１）の電位に基づいて決定される。
【０１０１】
また、bit data 3の判別の際、ソース線ＳＬ（Ｓｌｋ、ＳＬｋ＋１）の電位に正の電位Ｖｍ２を加算するか否かは、センスアンプ兼データラッチ回路１０−２の正相ノードＮ２（もしくは逆相ノード /Ｎ２）の電位に基づいて決定される。次に、その動作を説明する。なお、以下の動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が選択された場合を想定する。
【０１０２】
図１２は図１０に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図、図１３（Ａ）、（Ｂ）、（Ｃ）はそれぞれbit data 1読み出し時、bit data 2読み出し時、bit data 3読み出し時におけるしきい値電圧の様子を示す図である。
【０１０３】
図１２に示すように、まず、時刻ｔ０において、ビット線ＢＬｋを電位Ｖｐｃにプリチャージする。
【０１０４】
次に、時刻ｔ１において、一時的に信号φ１、φ２、φ３を“Ｈ”レベルとし、正相ノードＮ１、Ｎ２、Ｎ３をそれぞれ、電位Ｖｐｃにプリチャージする。
【０１０５】
次に、時刻ｔ２において、ソース線ＳＬｋの電位を０Ｖとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ４、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。
【０１０６】
即ち、図１３（Ａ）に示すように、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ４よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ４よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する。
【０１０７】
次に、時刻ｔ３において、一時的に信号φ１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線ＢＬｋの電位を転送する。
【０１０８】
次に、時刻ｔ４において、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ１の電位が逆相ノード /Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が“０”であることが確定し、反対に低ければ、bit data 1が“１”であることが確定する。bit data 1の“０”、“１”が確定したことを受けて、ソース線ＳＬｋの電位を変化させる。即ち、bit data 1が“０”の時、ソース線ＳＬｋは０Ｖのまま、bit data 1が“１”の時、ソース線ＳＬｋは正の電位Ｖｍ１とする。
【０１０９】
また、この実施形態においては、信号φ１が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【０１１０】
次に、時刻ｔ５において、ソース線ＳＬｋの電位を０Ｖ、またはＶｍ１とした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ６、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。
【０１１１】
即ち、図１３（Ｂ）に示すように、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ６よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ６よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する。
【０１１２】
次に、時刻ｔ６において、一時的に信号φ２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線ＢＬｋの電位を転送する。
【０１１３】
次に、時刻ｔ７において、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ２の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆよりも高ければ、bit data 2が“０”であることが確定し、正相ノードＮ２の電位が電位Ｖｒｅｆよりも低ければ、bit data 2が“１”であることが確定する。bit data 2の“０”、“１”が確定したことを受けて、ソース線ＳＬｋの電位を変化させる。即ち、bit data 2が“０”の時、ソース線ＳＬｋは０Ｖ、またはＶｍ１のまま、bit data 2が“１”の時、ソース線ＳＬｋにはさらに正の電位Ｖｍ２が加算される。
【０１１４】
また、この実施形態においては、信号φ２が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【０１１５】
次に、時刻ｔ８において、ソース線ＳＬｋの電位を０Ｖ、Ｖｍ１、Ｖｍ２、またはＶｍ１＋Ｖｍ２とした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ７、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。
【０１１６】
即ち、図１３（Ｃ）に示すように、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ７よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ７よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する。
【０１１７】
次に、時刻ｔ９において、一時的に信号φ３を“Ｈ”レベルとし、正相ノードＮ３に、ビット線ＢＬｋの電位を転送する。
【０１１８】
次に、時刻ｔ１０において、正相ノードＮ３の電位と、逆相ノード /Ｎ３の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ３の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆよりも高ければ、bit data 3が“０”であることが確定し、正相ノードＮ３の電位が電位Ｖｒｅｆよりも低ければ、bit data 3が“１”であることが確定する。
【０１１９】
このように図１０に示すＮＡＮＤ型ＥＥＰＲＯＭであると、３回のデータ読み出しによって、１つのメモリセルが記憶している８値データを、３ビットデータに変換することができる。
【０１２０】
［第３の実施形態］
多値データの読み出し方式には、２つの基本的な方式がある。
【０１２１】
一つは、従来の技術の欄でも説明したように、ビット線ＢＬを“Ｈ”レベルにプリチャージし、プリチャージされたビット線がメモリセルＭＣがオンかオフかに応じ、ビット線ＢＬがディスチャージされたか否かを検知する方式である（以下、ビット線ディスチャージ方式という）。
【０１２２】
もう一つは、共通線ＣＬを“Ｈ”レベル、ビット線ＢＬを“Ｌ”レベルからフローティングにした状態で、メモリセルＭＣをオンさせる。そして、ビット線ＢＬの充電レベルがメモリセルＭＣのしきい値電圧に応じて変わることを利用して、基準電位をｎ−１回切り換えてビット線ＢＬがどの電位レベルまで充電されたかを検知する方式である（以下、しきい値電圧検出方式という）。
【０１２３】
第１、第２の実施形態で利用した基板バイアス効果によるしきい値電圧のシフトは、ＭＯＳＦＥＴのソース、ドレインのいずれか低電位の端子の電位を変化させることで発生する。第１、第２の実施形態は、メモリセルのソースの電位を個別に設定したのに対し、第３の実施形態は、メモリセルのドレイン電位に相当するビット線電位を個別に設定するデータ読み出しに関する。
【０１２４】
図１４はこの発明の第３の実施形態に係る４値データ読み出し方法を示す流れ図である。
【０１２５】
図１４に示すように、
第１回読み出し：
ビット線電位ＶＢＬを０Ｖからフローティングとした状態で、メモリセルのゲート電位を“Ｖｔｈ１０”と“Ｖｔｈ０１”との間の読み出し電圧Ｖｔｃ２としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ２＞Ｖｔｈ）すれば、データ“１１”、“１０”のいずれかである。即ち、２ビットデータのいずれか一方、この第３の実施形態ではbit data 1が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０１”、“００”のいずれかである。即ちbit data 1が“０”であることが確定する。
【０１２６】
第２回読み出し：
第２回読み出しに先立ち、ビット線電位ＶＢＬを、第１回読み出し結果に基いて変更する。即ち、bit data 1が“１”ならば、ビット線電位ＶＢＬを、正の電位Ｖｍからフローティングにする。また、bit data 1が“０”ならば、ビット線電位ＶＢＬは、第１回読み出しと同様０Ｖからフローティングとする。
【０１２７】
また、ビット線ＢＬの電位ＶＢＬを、正の電位Ｖｍからフローティングとした場合には、基準電位Ｖｒｅｆには、正の電位Ｖｍが加算される。
【０１２８】
このようにビット線電位ＶＢＬを個別に設定した状態で、ゲート電位を“Ｖｔｈ０１”と“Ｖｔｈ００”との間の読み出し電圧Ｖｔｃ３としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ３＞Ｖｔｈ）すれば、データ“０１”、“１１”のいずれかである。即ち、２ビットのデータの他方、この第３の実施形態ではbit data 2が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“００”、“１０”のいずれかである。即ちbit data 2が“０”であることが確定する。
【０１２９】
上記第３の実施形態によれば、第１の実施形態と同様に、第１回読み出しでbit data 1が確定し、“１”ならばビット線電位ＶＢＬを、正の電位Ｖｍからフローティングとなるように変更する。さらに基準電位Ｖｒｅｆに、正の電位Ｖｍを加算する。これにより、ゲート電位をＶｔｃ３で共通とした第２回読み出しで、bit data 2を確定させることができる。
【０１３０】
この結果、第１の実施形態と同様に、２回のデータ読み出しによって、１つのメモリセルが記憶している４値データを、２ビットデータに変換することができる。
【０１３１】
このような第３の実施形態によれば、基準電位をｎ−１回切り換え、比較／増幅をｎ−１回行う従来のしきい値電圧検出方式に比べて、比較／増幅回数をｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満に減らすことができる。よって、データ読み出しからデータ確定までに要する時間を短縮しやすくなる、という効果を得ることができる。
【０１３２】
図１５はこの発明の第３の実施形態に係る４値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの一構成例を示す構成図である。
【０１３３】
図１５に示すように、第３の実施形態に係る４値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭのデータ線系回路３３は、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を充放電する充放電回路３７（３７ｋ、３７ｋ＋１）と、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）に読み出されたデータを判別するデータ判別回路３８（３８ｋ、３８ｋ＋１）と、各ＮＡＮＤセル４で共通の共通線ＣＬを駆動する共通線駆動回路３９と、基準電位（参照電位）スイッチ４０（４０ｋ、４０ｋ＋１）とを含む。
【０１３４】
図１６はデータ判別回路３８ｋの回路図である。なお、図１６は、データ判別回路３８ｋを示しているが、データ判別回路３８ｋ＋１も同様の回路である。
【０１３５】
図１６に示すように、データ判別回路３８ｋは、第１の実施形態のデータ判別回路８ｋとほぼ同様の構成である。異なるところは、bit data 1を、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を０Ｖからフローティングとして判別した後、このbit data 1の判別結果に応じて、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を０Ｖからフローティング、あるいは正の電位Ｖｍからフローティングとしてbit data 2を判別すること、および基準電位Ｖｒｅｆに正の電位Ｖｍを加算することである。
【０１３６】
bit data 2の判別の際、基準電位とビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を切り換えるか否かは、センスアンプ兼データラッチ回路１０−１の正相ノードＮ１（もしくは逆相ノード /Ｎ１）の電位に基づいて決定される。
【０１３７】
次に、その動作を説明する。なお、以下の動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が選択された場合を想定する。
【０１３８】
図１７は図１５に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図である。
【０１３９】
図１７に示すように、まず、時刻ｔ０において、ビット線ＢＬｋを０Ｖにプリチャージする。
【０１４０】
次に、時刻ｔ１において、一時的に信号φ１、φ２を“Ｈ”レベルとし、正相ノードＮ１、Ｎ２をそれぞれ、０Ｖにプリチャージする。
【０１４１】
次に、時刻ｔ２において、ビット線ＢＬｋの電位を０Ｖからフローティング、共通線ＣＬの電位をＶｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ２、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。即ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は０Ｖから、メモリセルのしきい値電圧に応じて、“Ｖｔｃ２−Ｖｔｈ１０”、“Ｖｔｃ２−Ｖｔｈ１１”のいずれかに上昇する。
【０１４２】
次に、時刻ｔ３において、一時的に信号φ１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線ＢＬｋの電位を転送する。
【０１４３】
次に、時刻ｔ４において、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ１の電位が逆相ノード /Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が“１”であることが確定し、反対に低ければ、bit data 1が“０”であることが確定する。bit data 1の“０”、“１”が確定したことを受けて、ビット線ＢＬｋの電位、および参照電位Ｖｒｅｆを変化させる。即ち、bit data 1が“０”の時、ビット線ＢＬｋは０Ｖ、bit data 1が“１”の時、ビット線ＢＬｋは正の電位Ｖｍとする。また、bit data 1が“１”の時、基準電位Ｖｒｅｆには正の電位Ｖｍが加算される。
【０１４４】
また、この実施形態においては、信号φ１が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【０１４５】
次に、時刻ｔ５において、ビット線ＢＬｋを０Ｖからフローティング、または正の電位Ｖｍからフローティング、共通線ＣＬをＶｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。即ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖ、または正の電位Ｖｍから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は、“Ｖｔｃ３−Ｖｔｈ０１”分、上昇する。
【０１４６】
次に、時刻ｔ６において、一時的に信号φ２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線ＢＬｋの電位を転送する。
【０１４７】
次に、時刻ｔ７において、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆ、またはＶｒｅｆ＋Ｖｍの電位とを比較／増幅する。正相ノードＮ２の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍよりも高ければ、bit data 2が“１”であることが確定し、正相ノードＮ１の電位が電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍよりも低ければ、bit data 2が“０”であることが確定する。
【０１４８】
このように図１５に示すＮＡＮＤ型ＥＥＰＲＯＭであると、２回のデータ読み出し、２回の比較／増幅によって、１つのメモリセルが記憶している４値データを、２ビットのデータに変換することができる。
【０１４９】
［第４の実施形態］
図１８はこの発明の第４の実施形態に係る８値データ読み出し方法を示す流れ図である。
【０１５０】
図１８に示すように、
第１回読み出し：
ビット線電位ＶＢＬを０Ｖからフローティングとした状態で、メモリセルのゲート電位を“Ｖｔｈ０１１”と“Ｖｔｈ１００”との間の読み出し電圧Ｖｔｃ４としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ４＞Ｖｔｈ）すれば、データ“１００”、“１０１”、“１１０”、“１１１”のいずれかである。即ち、３ビットデータの１つ、この第４の実施形態ではbit data 1が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０００”、“００１”、“０１０”、“０１１”のいずれかである。即ちbit data 1が“０”であることが確定する。
【０１５１】
第２回読み出し：
第２回読み出しに先立ち、ビット線電位ＶＢＬを、第１回読み出し結果に基いて変更する。即ち、bit data 1が“１”ならば、ビット線電位ＶＢＬを、正の電位Ｖｍ１からフローティングにする。また、bit data 1が“０”ならば、ビット線電位ＶＢＬは、第１回読み出しと同様０Ｖからフローティングとする。また、bit data 1が“１”ならば、基準電位Ｖｒｅｆに正の電位Ｖｍ１を加算する。
【０１５２】
このようにビット線電位ＶＢＬと基準電位Ｖｒｅｆとを、第１回読み出し結果に基づいて個別に設定した状態で、ゲート電位を“Ｖｔｈ０１０”と“Ｖｔｈ００１”との間の読み出し電圧Ｖｔｃ６としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ６＞Ｖｔｈ）すれば、データ“０１０”、“０１１”、“１１０”、“１１１”のいずれかである。即ち、３ビットのデータの２つめ、この第４の実施形態ではbit data 2が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０００”、“００１”、“１００”、“１０１”のいずれかである。即ちbit data 2が“０”であることが確定する。
【０１５３】
第３回読み出し：
第３回読み出しに先立ち、ビット線電位ＶＢＬを、第２回読み出し結果に基いて変更する。即ち、bit data 2が“１”ならば、ビット線電位ＶＢＬに、正の電位Ｖｍ２を加算してからフローティングにする。また、bit data 2が“０”ならば、ビット線電位ＶＢＬは、第２回読み出しと同様の電位０Ｖ、または正の電位Ｖｍ１からフローティングとする。また、bit data 2が“１”ならば、基準電位Ｖｒｅｆ、またはＶｒｅｆ＋Ｖｍ１に、正の電位Ｖｍ２を加算する。
【０１５４】
このようにビット線電位ＶＢＬと基準電位Ｖｒｅｆとを個別に設定した状態で、ゲート電位を“Ｖｔｈ００１”と“Ｖｔｈ０００”との間の読み出し電圧Ｖｔｃ７としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ７＞Ｖｔｈ）すれば、データ“００１”、“０１１”、“１０１”、“１１１”のいずれかである。即ち、３ビットのデータの３つめ、この第４の実施形態ではbit data 3が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０００”、“０１０”、“１００”、“１１０”のいずれかである。即ちbit data 3が“０”であることが確定する。
【０１５５】
上記第４の実施形態によれば、第２の実施形態と同様に、第１回読み出しでbit data 1が確定し、“１”ならばビット線電位ＶＢＬを、正の電位Ｖｍ１からフローティングとなるように変更する。さらに基準電位Ｖｒｅｆに、正の電位Ｖｍ１を加算する。これにより、bit data 2を、ゲート電位をＶｔｃ６で共通とした第２回読み出しでbit data 2を確定させることができる。さらに第２回読み出しでbit data 2が“１”ならば、ビット線電位ＶＢＬに、正の電位Ｖｍ２を加算した電位からフローティングとなるように変更する。さらに基準電位Ｖｒｅｆ、Ｖｒｅｆ＋Ｖｍ１に、正の電位Ｖｍ２を加算する。これにより、bit data 3を、ゲート電位をＶｔｃ７で共通とした第３回読み出しでbit data 3を確定させることができる。
【０１５６】
この結果、第２の実施形態と同様に、３回のデータ読み出し、３回の比較／増幅によって、１つのメモリセルが記憶している８値データを、３ビットのデータに変換することができる。
【０１５７】
また、第４の実施形態によれば、第３の実施形態と同様に、基準電位をｎ−１回切り換え、比較／増幅をｎ−１回行う従来のしきい値電圧検出方式に比べて、比較／増幅回数をｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満に減らすことができる。よって、基準電位をｎ−１回切り換える多値データ読み出し方法に比べて、データ読み出しからデータ確定までに要する時間を短縮しやすくなる、という効果を得ることができる。
【０１５８】
図１９はこの発明の第４の実施形態に係る８値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの一構成例を示す構成図である。
【０１５９】
図１９に示すように、第４の実施形態が適用されたＥＥＰＲＯＭが、図１５に示すＥＥＰＲＯＭと異なるところは、データ線系回路３３’の構成である。具体的には、ビット線充放電回路３７’（３７’ｋ、３７’ｋ＋１）が、bit data 1に応じてビット線の電位ＶＢＬを０Ｖか正の電位Ｖｍ１に切り換えるとともに、bit data 2に応じて、ビット線の電位ＶＢＬに、さらに正の電位Ｖｍ２を加算する点、また、基準電位スイッチ４０’ｋの接続が、bit data 1、bit data 2に応じて制御可能とされている点である。
【０１６０】
図２０は図１９に示すデータ判別回路３８’ｋの回路図である。なお、図２０には、データ判別回路３８’ｋを示しているが、データ判別回路３８’ｋ＋１も同様の回路である。
【０１６１】
図２０に示すように、データ判別回路３８’ｋは、第２の実施形態のデータ判別回路８’ｋとほぼ同様の構成である。異なるところは、bit data 1を、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を０Ｖからフローティングとして判別した後、このbit data 1の判別結果に応じて、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を０Ｖからフローティング、あるいは正の電位Ｖｍ１からフローティングとしてbit data 2を判別すること、および基準電位Ｖｒｅｆに正の電位Ｖｍ１を加算することである。
【０１６２】
さらにbit data 2の判別結果に応じて、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を０Ｖからフローティング、あるいは正の電位Ｖｍ２からフローティング、あるいは正の電位Ｖｍ１からフローティング、あるいは正の電位Ｖｍ１＋Ｖｍ２からフローティングとしてbit data 2を判別すること、および基準電位Ｖｒｅｆ、あるいはＶｒｅｆ＋Ｖｍ１に正の電位Ｖｍ２を加算し、基準電位Ｖｒｅｆ、Ｖｒｅｆ＋Ｖｍ２、Ｖｒｅｆ＋Ｖｍ１、Ｖｒｅｆ＋Ｖｍ１＋Ｖｍ２のいずれかとすることである。
【０１６３】
bit data 2の判別の際、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を切り換えるか否か、および基準電位Ｖｒｅｆ、Ｖｒｅｆ＋Ｖｍ１を切り換えるか否かは、センスアンプ兼データラッチ回路１０−１の正相ノードＮ１（もしくは逆相ノード /Ｎ１）の電位に基づいて決定される。
【０１６４】
また、bit data 3の判別の際、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）の電位を切り換えるか否か、および基準電位Ｖｒｅｆを切り換えるか否かは、センスアンプ兼データラッチ回路１０−２の正相ノードＮ２（もしくは逆相ノード /Ｎ２）の電位に基づいて決定される。
【０１６５】
次に、その動作を説明する。なお、以下の動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が選択された場合を想定する。
【０１６６】
図２１は図１９に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図である。
【０１６７】
図２１に示すように、まず、時刻ｔ０において、ビット線ＢＬｋを０Ｖにプリチャージする。
【０１６８】
次に、時刻ｔ１において、一時的に信号φ１、φ２、φ３を“Ｈ”レベルとし、正相ノードＮ１、Ｎ２、Ｎ３をそれぞれ、０Ｖにプリチャージする。
【０１６９】
次に、時刻ｔ２において、ビット線ＢＬｋの電位を０Ｖからフローティング、共通線ＣＬの電位をＶｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ４、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。即ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ４よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ４よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は０Ｖから、メモリセルのしきい値電圧に応じて、“Ｖｔｃ４−Ｖｔｈ１００”、“Ｖｔｃ４−Ｖｔｈ１０１”、“Ｖｔｃ４−Ｖｔｈ１１０”、“Ｖｔｃ４−Ｖｔｈ１１１”のいずれかに上昇する。
【０１７０】
次に、時刻ｔ３において、一時的に信号φ１を“Ｈ”レベルとし、正相ノードＮ１に、ビット線ＢＬｋの電位を転送する。
【０１７１】
次に、時刻ｔ４において、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ１の電位が逆相ノード /Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が“１”であることが確定し、反対に低ければ、bit data 1が“０”であることが確定する。bit data 1の“０”、“１”が確定したことを受けて、ビット線ＢＬｋの電位を変化させる。即ち、bit data 1が“０”の時、ビット線ＢＬｋは０Ｖ、bit data 1が“１”の時、ビット線ＢＬｋは正の電位Ｖｍ１とする。また、bit data 1が“１”の時、基準電位Ｖｒｅｆには正の電位Ｖｍ１が加算される。
【０１７２】
また、この実施形態においては、信号φ１が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【０１７３】
次に、時刻ｔ５において、ビット線ＢＬｋを０Ｖからフローティング、または正の電位Ｖｍ１からフローティング、共通線ＣＬをＶｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ６、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。即ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ６よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖ、または正の電位Ｖｍ１から実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ６よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は、“Ｖｔｃ６−Ｖｔｈ０１０”、または“Ｖｔｃ６−Ｖｔｈ０１１”分、上昇する。
【０１７４】
次に、時刻ｔ６において、一時的に信号φ２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線ＢＬｋの電位を転送する。
【０１７５】
次に、時刻ｔ７において、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ２の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍ１よりも高ければ、bit data 2が“１”であることが確定し、正相ノードＮ２の電位が電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍ１よりも低ければ、bit data 2が“０”であることが確定する。bit data 2の“０”、“１”が確定したことを受けて、ビット線ＢＬｋの電位、および参照電位Ｖｒｅｆを変化させる。即ち、bit data 2が“０”の時、ビット線ＢＬｋは０Ｖ、または正の電位Ｖｍ１、bit data 1が“１”の時、ビット線ＢＬｋに正の電位Ｖｍ２を加算するとともに、基準電位Ｖｒｅｆに正の電位Ｖｍ２を加算する。
【０１７６】
また、この実施形態においては、信号φ２が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【０１７７】
次に、時刻ｔ８において、ビット線ＢＬｋを０Ｖからフローティング、または正の電位Ｖｍ２からフローティング、または正の電位Ｖｍ１からフローティング、または正の電位Ｖｍ１＋Ｖｍ２からフローティング、共通線ＣＬをＶｄとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ７、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する。即ち、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ７よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は０Ｖ、正の電位Ｖｍ２、正の電位Ｖｍ１、正の電位Ｖｍ１＋Ｖｍ２から実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ７よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は、“Ｖｔｃ７−Ｖｔｈ００１”分、上昇する。
【０１７８】
次に、時刻ｔ９において、一時的に信号φ３を“Ｈ”レベルとし、正相ノードＮ３に、ビット線ＢＬｋの電位を転送する。
【０１７９】
次に、時刻ｔ１０において、正相ノードＮ３の電位と、逆相ノード /Ｎ３の電位Ｖｒｅｆの電位とを比較／増幅する。正相ノードＮ３の電位が逆相ノード /Ｎ３の電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍ２、または電位Ｖｒｅｆ＋Ｖｍ１、または電位Ｖｒｅｆ＋Ｖｍ１＋Ｖｍ２よりも高ければ、bit data 3が“１”であることが確定し、正相ノードＮ３の電位が逆相ノード /Ｎ３の電位Ｖｒｅｆ、または電位Ｖｒｅｆ＋Ｖｍ２、または電位Ｖｒｅｆ＋Ｖｍ１、または電位Ｖｒｅｆ＋Ｖｍ１＋Ｖｍ２よりも低ければ、bit data 2が“０”であることが確定する。
【０１８０】
このように図１９に示すＮＡＮＤ型ＥＥＰＲＯＭであると、３回のデータ読み出し、３回の比較／増幅によって、１つのメモリセルが記憶している８値データを、３ビットのデータに変換することができる。
【０１８１】
図２２はデータ準位数とデータ読み出し回数との関係を示す図である。
【０１８２】
図２２に示すように、第１〜第４の実施形態によれば、データ準位数ｎの判別に必要なデータ読み出し回数が、従来のｎ−１回から、ｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１回に減らすことができる。このようにデータ読み出し回数が減らせることによって、データ読み出しに要する時間を短縮することができる。
【０１８３】
以上、この発明を第１〜第４の実施形態を参照して説明したが、この発明は、第１〜第４の実施形態に限られるものではなく、その主旨を逸脱しない範囲で様々に変形できることはもちろんである。
【０１８４】
例えば第１〜第４の実施形態ではＮＡＮＤ型ＥＥＰＲＯＭを例示したが、この発明はＮＡＮＤ型ＥＥＰＲＯＭでなくとも、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型など、他のＥＥＰＲＯＭにも適用することができる。
【０１８５】
また、特に第２、第４の実施形態では、第３回読み出し時にソース線、あるいはビット線に供給される電位を、第２回読み出し時にソース線、あるいはビット線に供給される正の電位Ｖｍ１に、正の電位Ｖｍ２を加算して得た。これは、正の電位Ｖｍ２を加算しなくても、正の電位Ｖｍ１とＶｍ２とをほぼ加算した値の電位を別に用意しておき、これをスイッチングによりソース線、またはビット線に供給するようにすることも可能である。
【０１８６】
同様に、第３、第４の実施形態では、基準電位Ｖｒｅｆに、正の電位Ｖｍ、または正の電位Ｖｍ１、または正の電位Ｖｍ２を加算して変更するようにしたが、第２の実施形態では２種類の基準電位、第４の実施形態では４種類の基準電位をそれぞれ用意しておき、これをスイッチングにより、センスアンプ兼ラッチ回路１０（１０−１〜１０−３）に供給するようにしても良い。
【０１８７】
【発明の効果】
以上説明したように、この発明によれば、ｎ値（ｎは４以上の整数）のデータを記憶するメモリセルを具備する半導体集積回路装置において、上記メモリセルからのデータ読み出しに要する時間を短くできる半導体集積回路装置のデータ判別方法を提供できる。
【図面の簡単な説明】
【図１】図１（Ａ）はこの発明の第１の実施形態に係る多値データ読み出し方法を示す流れ図、図１（Ｂ）は従来の多値データ読み出し方法を示す流れ図、図１（Ｃ）はメモリセルのしきい値電圧の分布を示す図。
【図２】図２（Ａ）は２ビットデータを示す図、図２（Ｂ）は３ビットデータを示す図。
【図３】図３（Ａ）、（Ｂ）はそれぞれ正の電位Ｖｍの設定値を説明するための図。
【図４】図４はこの発明の第１の実施形態に係る多値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの構成図。
【図５】図５は図４に示すデータ判別回路の回路図。
【図６】図６は図４に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図。
【図７】図７（Ａ）、（Ｂ）はそれぞれbit data 1読み出し時、bit data 2読み出し時におけるしきい値電圧の様子を示す図。
【図８】図８（Ａ）はこの発明の第２の実施形態に係る多値データ読み出し方法を示す流れ図、図８（Ｂ）は従来の多値データ読み出し方法を示す流れ図、図８（Ｃ）はメモリセルのしきい値電圧の分布を示す図。
【図９】図９（Ａ）は正の電位Ｖｍ１の設定値を説明するための図、図９（Ｂ）は正の電位Ｖｍ２の設定値を説明するための図。
【図１０】図１０はこの発明の第２の実施形態に係る多値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの構成図。
【図１１】図１１は図１０に示すデータ判別回路の回路図。
【図１２】図１２は図１０に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図。
【図１３】図１３（Ａ）、（Ｂ）、（Ｃ）はそれぞれbit data 1読み出し時、bit data 2読み出し時、bit data 3読み出し時におけるしきい値電圧の様子を示す図。
【図１４】図１４はこの発明の第３の実施形態に係る多値データ読み出し方法を示す流れ図。
【図１５】図１５はこの発明の第３の実施形態に係る多値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの構成図。
【図１６】図１６は図１５に示すデータ判別回路の回路図。
【図１７】図１７は図１５に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図。
【図１８】図１８はこの発明の第４の実施形態に係る多値データ読み出し方法を示す流れ図。
【図１９】図１９はこの発明の第４の実施形態に係る多値データ読み出し方法が適用されたＮＡＮＤ型ＥＥＰＲＯＭの構成図。
【図２０】図２０は図１９に示すデータ判別回路の回路図。
【図２１】図２１は図１９に示すＮＡＮＤ型ＥＥＰＲＯＭの動作波形図。
【図２２】図２２はデータ準位数とデータ読み出し回数との関係を示す図。
【図２３】図２３（Ａ）はデータ準位数が４のメモリセルのしきい値電圧の分布を示す図、図２３（Ｂ）はデータ準位数が８のメモリセルのしきい値電圧の分布を示す図。
【図２４】図２４（Ａ）はデータ準位数が４のときの従来のデータ読み出し方法を示す流れ図、図２４（Ｂ）はデータ準位数が８のときの従来のデータ読み出し方法を示す流れ図。
【符号の説明】
１…メモリセルアレイ、
２…ロー系選択駆動回路、
３…データ線系回路、
４…ＮＡＮＤセル、
５−１〜５−８…ワード線駆動回路、
６−１、６−２…選択ゲート線駆動回路、
７ｋ、７ｋ＋１、７’ｋ、７’ｋ＋１…ビット線充放電回路、
８ｋ、８ｋ＋１、８’ｋ、８’ｋ＋１…データ判別回路、
９ｋ、９ｋ＋１、９’ｋ、９’ｋ＋１…ソース線駆動回路、
１０−１〜１０−３…センスアンプ兼ラッチ回路、
１１−１〜１１−３…分離／接続回路、
３７ｋ、３７ｋ＋１、３７’ｋ、３７’ｋ＋１…ビット線充放電回路、
３８ｋ、３８ｋ＋１、３８’ｋ、３８’ｋ＋１…データ判別回路、
３９…共通線駆動回路、
４０ｋ、４０ｋ＋１、４０’ｋ、４０’ｋ＋１…基準電位（参照電位）スイッチ。
Claims (2)
- メモリセルのソース電位を第１のソース電位に設定し、前記メモリセルのゲート電位を第１の読み出し電位に設定し、多値データの第１のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“０”であるとき、前記メモリセルのソース電位を前記第１のソース電位に設定し、前記メモリセルのゲート電位を前記第１の読み出し電位とは異なる第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“１”であるとき、前記メモリセルのソース電位を前記第１のソース電位とは異なる第２のソース電位に設定し、前記メモリセルのゲート電位を前記第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別することを特徴とする半導体集積回路装置のデータ判別方法。 - メモリセルのソース電位を第１のソース電位に設定し、前記メモリセルのゲート電位を第１の読み出し電位に設定し、多値データの第１のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“０”であるとき、前記メモリセルのソース電位を前記第１のソース電位に設定し、前記メモリセルのゲート電位を前記第１の読み出し電位とは異なる第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“１”であるとき、前記メモリセルのソース電位を前記第１のソース電位とは異なる第２のソース電位に設定し、前記メモリセルのゲート電位を前記第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別し、
前記第１、第２のビットデータの双方が“０”であるとき、前記メモリセルのソース電位を前記第１のソース電位に設定し、前記メモリセルのゲート電位を前記第１、第２の読み出し電位とは異なる第３の読み出し電位に設定し、前記多値データの第３のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“０”、前記第２のビットデータが“１”であるとき、前記メモリセルのソース電位を前記第１のソース電位と前記第２のソース電位との間にある第３のソース電位に設定し、前記メモリセルのゲート電位を前記第３の読み出し電位に設定し、前記多値データの第３のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“１”、前記第２のビットデータが“０”であるとき、前記メモリセルのソース電位を前記第２のソース電位に設定し、前記メモリセルのゲート電位を前記第３の読み出し電位に設定し、前記多値データの第３のビットデータが“０”であるか“１”であるかを判別し、
前記第１、第２のビットデータの双方が“１”であるとき、前記メモリセルのソース電位を前記第２のソース電位に前記第３のソース電位を加算した第４のソース電位に設定し、前記メモリセルのゲート電位を前記第３の読み出し電位に設定し、前記多値データの第３のビットデータが“０”であるか“１”であるかを判別することを特徴とする半導体集積回路装置のデータ判別方法。
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