KR100535651B1 - 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법 - Google Patents

플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법 Download PDF

Info

Publication number
KR100535651B1
KR100535651B1 KR10-2003-0043614A KR20030043614A KR100535651B1 KR 100535651 B1 KR100535651 B1 KR 100535651B1 KR 20030043614 A KR20030043614 A KR 20030043614A KR 100535651 B1 KR100535651 B1 KR 100535651B1
Authority
KR
South Korea
Prior art keywords
voltage
cell
read
bit line
line
Prior art date
Application number
KR10-2003-0043614A
Other languages
English (en)
Other versions
KR20050002245A (ko
Inventor
김기석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0043614A priority Critical patent/KR100535651B1/ko
Priority to US10/740,100 priority patent/US7072216B2/en
Priority to TW092137292A priority patent/TWI237827B/zh
Priority to JP2004070358A priority patent/JP2005025917A/ja
Publication of KR20050002245A publication Critical patent/KR20050002245A/ko
Application granted granted Critical
Publication of KR100535651B1 publication Critical patent/KR100535651B1/ko
Priority to US11/379,455 priority patent/US7262995B2/en
Priority to US11/379,456 priority patent/US7280402B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Abstract

본 발명은 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리 장치의 독출 방법에 관한 것으로, 본 발명은 플래시 소자의 독출 동작시 인가되는 전압을 달리하여 독출 동작의 분해능력과 판별시간을 단축시킬 수 있고, 누설 전류를 분해 능력과 판별 시간을 단축시킬 수 있으며, 플래시 소자의 메모리 셀 뿐만 아니라 페이지 버퍼와 같은 회로의 크기를 줄일 수 있는 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리 장치의 독출 방법을 제공한다.

Description

플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리 장치의 독출 방법{Method for reading a flash memory cell and a flash memory equipment of NAND and NOR type}
본 발명은 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리 장치의 독출 방법에 관한 것으로, 특히 플래시 소자의 프로그램 또는 소거 상태의 정보를 판별하는 방법에 관한 것이다.
일반적으로 플래시 소자의 독출 방법은 플로팅 게이트에 전자가 저장되어 있을 경우 셀의 문턱 전압이 약 1V가 되고, 홀이 저장되어 있을 경우 문턱 전압이 -(마이너스) 3V가 되는 것을 이용하게 된다.
이하, 도면을 참조하여 종래의 독출 동작에 관해 설명하도록 한다.
도 1은 종래의 플래시 소자의 독출 방법을 설명하기 위한 회로도이다.
도 2a 및 도 2b는 종래의 플래시 소자의 독출 방법을 설명하기 위한 개념도이다.
도 3은 종래의 독출 방법에 따른 전압 변화를 나타낸 개념도이다.
본 명세서에서는 설명의 편의를 위해 도 1의 A 셀의 상태를 판별함을 기준으로 설명한다. 상기의 A 셀을 "A 셀" 또는 "선택된 셀"로 지칭하여 설명한다. 또한 선택된 셀에 연결된 비트라인을 선택된 비트라인(Sel B/L)으로, 선택된 셀에 연결된 워드라인을 선택된 워드라인(Sel W/L)으로 지칭한다. 선택되지 않은 비트라인들은 패스 비트라인(Pass B/L)으로, 선택되지 않은 워드라인을 패스 워드라인(Pass W/L)으로 지칭한다.
먼저, 도 1, 도 2a, 도 2b 및 도 3을 참조하여 플래시 소자의 A 셀 상태를 독출하기 위해 각 라인에 인가되는 전압에 관해 살펴보고 이를 바탕으로 플래시 메모리 셀의 상태 정보를 독출하는 방법에 관해 설명한다.
A 셀의 상태를 독출하기 위해 선택된 비트라인(Sel B/L)을 1V로 대전하고, 패스 비트라인들(Pass B/L)에는 접지전압(0V)를 인가한다. 또한, 선택된 워드라인(Sel W/L)에는 0V를 인가하고, 패스 워드라인들(Pass W/L)에는 패스전압(Vpass)을 인가한다. 공통 소스라인(CSL)에는 0V를 인가한다. 즉, 선택된 셀을 공유하는 워드라인에는 0V가 인가되고, 선택되지 않은 셀을 공유하는 워드라인에는 패스 전압(Vpass)을 인가한다.
이때, 선택된 셀이 소거 상태일 때는, A 셀은 도통 상태가 되어 선택된 비트라인(Sel B/L)에 대전된 전압을 방전 시킨다. 즉, 도 2b에서의 스위치가 온 상태가 되어 라인에 대전된 전압이 방전된다. 이로써, 도 3에서와 같이 셀 전류(I(cell))에 판별 시간(T)을 곱한 값을 라인 정전용량(C)으로 나눈값 만큼 방전된다(도 3의 E1라인). 이를 수식으로 표현하면, 소거된 셀의 도통에 따른 전압 강하는 I(cell) ×T/C로 나타낼 수 있다.
한편, 선택된 셀이 프로그램된 상태일 때는, A 셀은 단선 상태가 되어 선택된 비트라인(Sel B/L)을 대전된 전압으로 유지 시킨다. 즉, 도 2b에서의 스위치가 오프 상태가 되어 라인에 대전된 전압이 유지된다. 도 3의 점선과 같이 선택된 비트라인(Sel B/L)은 1V의 전압(대전전압)을 유지하여야 하지만(도 3의 점선) 선택된 비트라인(Sel B/L)에는 이에 연결된 다른 소자들의 누설 전류 성분에 의해 소정 전압만큼의 방전현상이 발생한다(도 3의 P1라인). 즉, 선택된 셀이 프로그램 상태로 전류를 흐르지 못하게 할지라도, 도 3에서와 같이 누설 전류(I(leak))에 판별 시간(T)을 곱한 값을 라인 정전용량(C)으로 나눈 값만큼의 방전현상이 발생한다. 이를 수식으로 표현하면, 선택된 비트라인(Sel B/L)에 연결된 소자의 누설 전류 성분에 의한 전압강하는 I(leak) ×T/C로 나타낼 수 있다.
도 3에서와 보는 바와 같이 선택된 셀이 소거 상태뿐만 아니라 프로그램 상태일 경우에도 라인에 연결된 다른 소자들의 누설 전류 성분에 의해 방전현상이 존재하게 된다. 이로 인하여 셀의 정보 분해 능력을 저하 시키며, 판별시간의 지연에 의한 플래시 소자의 성능 저하에 따른 제품 경쟁력의 약화를 초래한다. 뿐만 아니라, 선택되지 않은 어레이로 생기는 누설 전류 뿐만 아니라, 정보판별기 자체 내에서도 누설 전류가 존재하게 되는 문제가 발생한다. 고집적화된 소자에 있어서 이러한 누설 전류의 양을 억제하는 것이 큰 관심사로 대두 되고 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 플래시 소자의 독출 동작시 인가되는 전압의 형태를 달리하여 독출 동작의 분해능력과 판별시간을 단축시킬 뿐만 아니라, 셀 및 정보 판별기를 구성하는 트랜지스터의 크기를 줄일 수 있는 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리 장치의 독출 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 기술적 수단으로, 본 발명의 일측면은 게이트 단자, 드레인 단자 및 소스 단자를 포함하는 플래시 메모리 셀의 독출 방법에 있어서, 셀이 프로그램된 상태의 문턱전압 보다 낮고 소거된 상태의 문턱전압 보다 높은 바이어스 전압을 게이트 단자에 인가하고, 드레인 단자에 전원전압 보다 낮고 접지전압보다 높은 판독 전압을 인가하고, 소스 단자에 전원전압을 인가하는 단계; 및 드레인 단자의 전압을 기준전압과 비교하고, 그 비교 결과에 따라 셀에 저장된 정보를 독출하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 셀의 독출 방법을 제공한다.
또한, 본 발명의 다른 일측면은 다수의 셀이 직렬 접속된 다수의 셀 스트링과, 셀 스트링을 선택하기 위해 셀 스트링의 공통 드레인 단자에 접속된 다수의 비트라인과, 셀 스트링의 공통 소스 단자에 접속된 공통 소스라인과, 비트라인과 교차하며 셀 각각을 선택하기 위한 다수의 워드라인을 포함하는 낸드 타입의 플래시 메모리 장치의 독출 방법에 있어서, 비트라인을 선택하고, 워드라인을 선택하여 상태를 독출하고자 하는 셀을 선택하는 단계; 선택된 워드라인에 접지전압을 인가하고, 선택되지 않은 워드라인에는 패스 전압을 인가하며, 선택되지 않은 비트라인에는 전원전압을 인가하고, 선택된 비트라인에 전원전압 보다 낮고 접지전압 보다 높은 판독 전압을 인가하며, 공통 소스라인에 전원전압을 인가하는 단계; 및 선택된 비트라인의 전압을 기준전압과 비교하고, 그 비교 결과에 따라 셀에 저장된 정보를 판별하고, 그 판별 결과에 따른 선택된 셀에 저장된 정보를 독출하는 단계를 포함하는 것을 특징으로 하는 낸드 타입의 플래시 메모리 장치의 독출 방법을 제공한다.
또한, 본 발명의 또 다른 일 측면은 다수의 워드라인과, 다수의 워드라인과 교차하는 다수의 비트라인과, 워드라인과 비트라인간에 접속된 다수의 셀과, 다수 셀의 소스 단자에 접속된 공통 소스라인을 포함하는 노아 타입의 플래시 메모리 장치의 독출 방법에 있어서, 비트라인을 선택하고, 워드라인을 선택하여 저장된 정보를 독출하고자 하는 셀을 선택하는 단계; 선택된 셀이 프로그램된 상태의 문턱전압 보다 낮고 소거된 상태의 문턱전압 보다 높은 바이어스 전압을 선택된 워드라인에 인가하고, 선택되지 않은 워드라인에는 접지전압을 인가하며, 선택되지 않은 비트라인에는 전원전압을 인가하고, 선택된 비트라인에 전원 전압 보다 낮고 접지 전압 보다 높은 판독 전압을 인가하며, 공통 소스라인에 전원전압을 인가하는 단계; 및 선택된 비트라인의 전압을 기준전압과 비교하고, 그 비교 결과에 따라 셀에 저장된 정보를 판별하고, 그 판별 결과에 따른 선택된 셀에 저장된 정보를 독출하는 단계를 포함하는 것을 특징으로 하는 노아 타입의 플래시 메모리 장치의 독출 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
본 발명에 있어서의 선택된 플래시 메모리 셀의 상태 정보 판별은 다음과 같다. 셀의 게이트 단자에 채널 전압을 인가하고, 소스 단자에 전원전압을 인가하고, 드레인 단자에는 판독전압으로 대전시켜, 드레인 단자에 대전된 판독전압의 변화를 통해 소자의 상태를 판단하게 된다. 구체적으로, 드레인 단자의 전압이 판독 전압을 유지하거나, 소정의 전압 강하가 발생하면 셀이 프로그램된 상태로 판독하고, 드레인 단자의 전압이 판독전압 보다 높아지면 셀이 소거된 상태로 판독한다. 이때 사용되는 판독 방법은 다양한 형태의 기준전압을 사용하여 드레인 단자에 대전된 판독전압의 상태를 판단할 수 있다. 채널 전압으로 셀이 프로그램된 상태의 문턱전압 보다 낮고 소거된 상태의 문턱 전압 보다 높은 전압을 사용할 수 있다. 기준전압으로 판독전압, 외부 레퍼런스전압 또는 인접하는 비트라인의 전압을 사용할 수 있다. 판독 전압으로 전원전압과 접지전압 사이의 전압을 사용할 수 있다.
상술한 플래시 메모리 셀의 상태정보 판별은 다양한 어레이 구조를 갖는 플래시 메모리 장치에 적용될 수 있다. 구체적으로, 낸드 타입의 어레이 구조를 갖는 플래시 메모리 장치 및 노어 타입의 어레이 구조를 갖는 플래시 메모리 장치에 적용할 수 있다. 이는 비트라인 대전전압의 공유할 대상이 단위 셀인지 스트링인지에 따라 노아 타압의 플래시 메모리 장치나 낸드 타입의 플래시 장치에 모두 사용할 수 있다.
따라서 본 발명의 플래시 메모리 장치의 독출 방법을 간략히 설명하면 다음과 같다.
다수의 워드라인과, 상기 다수의 워드라인과 교차하는 다수의 비트라인과, 상기 워드라인과 비트라인간에 접속된 다수의 셀과 상기 다수 셀의 소스 단자에 접속된 공통 소스라인을 포함하는 노아 타입의 어레이 구조를 갖는 플래시 메모리 장치일 경우, 비트라인과 워드라인을 선택하여 상태 정보를 독출하고자 하는 셀을 선택한다. 상기 선택된 워드라인에 채널 전압을 인가하고, 선택되지 않은 워드라인에는 접지전압을 인가한다. 선택된 비트라인에는 판독전압을 인가하여 선택된 비트라인을 판독전압으로 대전하고, 선택되지 않은 비트라인에는 전원전압을 인가한다. 공통 소스라인에는 전원전압을 인가한다. 소정의 기준전압과 비트라인의 전압을 비교하여 비트라인에 대전된 판독전압이 기준전압과 동일하거나 낮을 경우는 셀의 상태를 프로그램 상태로 독출한다. 만일 기준전압과 비트라인의 전압을 비교하여 비트라인에 대전된 판독전압이 기준전압에 비해 높을 경우는 셀의 상태를 프로그램 상태로 독출한다.
채널 전압은 3 내지 5V을 사용하되, 바람직하게는 4V를 사용한다. 판독전압은 전원전압과 접지전압 사이의 전압을 사용하되, 바람직하게는 선택된 비트라인에서 발생하는 누설전류에 의해 강하된 전압 내지 2/3 ×Vcc를 인가한다. 좀더 바람직하게는 판독전압으로 1V 또는 Vcc/2V를 인가한다. 기준전압으로 판독전압, 외부 레퍼런스전압 또는 인접하는 비트라인의 전압을 사용할 수 있다.
다수의 셀이 직렬 접속된 다수의 셀 스트링과, 상기 셀 스트링을 선택하기 위해 상기 셀 스트링의 공통 드레인 단자에 접속된 다수의 비트라인과, 상기 셀 스트링의 공통 소스 단자에 접속된 공통 소스라인과, 상기 비트라인과 교차하며 상기 셀 각각을 선택하기 위한 다수의 워드라인을 포함하는 낸드 타입의 어레이 구조를 갖는 플래시 메모리 장치일 경우, 비트라인과 워드라인을 선택하여 상태 정보를 독출하고자 하는 셀을 선택한다. 상기 선택된 워드라인에 채널 전압을 인가하고, 선택되지 않은 워드라인에는 패스전압을 인가한다. 선택된 비트라인에는 판독전압을 인가하여 선택된 비트라인을 판독전압으로 대전하고, 선택되지 않은 비트라인에는 전원전압을 인가한다. 공통 소스라인에는 전원전압을 인가한다. 소정의 기준전압과 비트라인의 전압을 비교하여 비트라인에 대전된 판독전압이 기준전압과 동일하거나 낮을 경우는 셀의 상태를 프로그램 상태로 독출한다. 만일 기준전압과 비트라인의 전압을 비교하여 비트라인에 대전된 판독전압이 기준전압에 비해 높을 경우는 셀의 상태를 프로그램 상태로 독출한다.
채널 전압은 -2 내지 2V을 사용하되, 바람직하게는 0V를 사용한다. 판독전압은 전원전압과 접지전압 사이의 전압을 사용하되, 바람직하게는 선택된 비트라인에서 발생하는 누설전류에 의해 강하된 전압 내지 2/3 ×Vcc를 인가한다. 좀더 바람직하게는 판독전압으로 1V 또는 Vcc/2V를 인가한다. 패스전압은 프로그램된 셀의 문턱전압 보다 높은 전압을 사용하되, 바라직하게는 4 내지 5V를 사용한다. 기준전압으로 판독전압, 외부 레퍼런스전압 또는 인접하는 비트라인의 전압을 사용할 수 있다.
이하, 도면을 바탕으로 낸드 타입의 플래시 메모리 장치의 독출 동작을 일예로 하여 본 발명의 플래시 메모리 장치의 독출 방법을 구체적으로 설명한다.
도 4는 본 발명에 따른 플래시 메모리 장치의 독출 방법을 설명하기 위한 회로도이다.
도 5a 및 도 5b는 본 발명에 따른 플래시 메모리 장치의 독출 방법을 설명하기 위한 개념도이다.
도 6은 본 발명의 독출 방법에 따른 전압 변화를 나타낸 개념도이다.
도 4, 도 5a, 도 5b 및 도 6을 참조하여 낸드 플래시 소자의 A 셀 상태를 독출하기 위해 각 라인에 인가되는 전압에 관해 살펴보고 이를 바탕으로 프로그램 상태 또는 소거 상태일 경우의 독출 방법에 관해 설명한다.
먼저 본 발명이 일 실시예에 따른 낸드 타입의 플래시 메모리 장치의 어레이구조를 도 4를 참조하여 설명하면 다음과 같다. 1 내지 N개의 플래시 메모리 셀이 스트링 형태로 연결된 1 내지 M개의 셀 블럭과, 셀 블럭 각각의 드레인 단자에 연결된 1 내지 M개의 비트라인과, 셀 블럭 내의 플래시 메모리 셀의 게이트 단자에 각기 접속된 1 내지 N개의 워드라인과, 셀 블럭의 소스 단자에 접속된 공통 소스라인을 포함한다.
셀블럭의 드레인 단자와 비트라인 사이에는 비트라인 선택라인(스트링 셀렉트 라인; SSL)에 의해 구동되는 비트라인 선택 트랜지스터를 더 포함할 수 있다. 셀 블럭의 소스 단자와 공통 소스라인 사이에는 소스라인 선택 라인(그라운드 셀렉트 라인; GSL)에 의해 구동되는 소스라인 선택 트랜지스터를 더 포함할 수 있다. 비트라인 각각에 접속되어 기준 전압과 비트라인 전압을 비교하여 선택된 셀의 상태를 판독하는 판독기를 더 포함한다.
상술한 어레이 구조는 본 발명의 일 실시예를 설명하기 위한 낸드 타입의 플래시 메모리 장치의 일 어레이일뿐, 본 발명의 독출 방법은 이러한 어레이 구조에 한정되지 않고, 다양한 형태의 플래시 메모리 장치의 어레이 형태에 적용될 수 있다.
본 발명에 따른 A 셀의 상태정보를 독출하기 위해서는 도 5a에서와 같이 A 셀의 게이트 단자에는 접지전압(Vss; 0V)을 인가하고, 드레인 단자에는 판독전압(Vread)을 인가하여 판독전압(Vread)으로 대전하고, 소스 단자에는 전원전압(Vcc)을 인가한다. 상기와 같이 소정의 전압들을 각 노드에 인가한 후에 판독전압(Vread)의 상태를 판단하여 A 셀의 상태정보를 결정할 수 있다. A 셀의 각 단자에 상기와 같은 전압을 인가하기 위해서는, 낸드 타입의 플래시 메모리 장치에 아래의 표와 같은 전압을 인가한다.
표 1은 본 발명에 따른 독출 동작시 플래시 소자에 인가되는 전압을 나타낸 것이다.
Pass B/L Sel B/L SSL Pass W/L Sel W/L GSL CSL BULK
전압(V) Vcc Vcc/2 Vpass Vpass 0 Vpass Vcc 0
표 1을 참조하면, 선택된 셀을 공유하는 워드라인(Sel W/L)에는 0V가 인가하고, 선택되지 않은 셀을 공유하는 워드라인(Pass W/L)에는 패스전압(Vpass)을 인가한다. 선택된 비트라인(Sel B/L)에는 전원전압(Vcc)/2(판독전압; Vread)를 인가하고, 선택되지 않은 비트라인들(Pass B/L)에는 전원전압(Vcc)을 인가한다. 스트링 셀렉트 라인(SSL) 및 그라운드 선택라인(GSL)에는 패스전압(Vpass)을 인가하고, 공통 소스 라인(CSL)에는 전원전압(Vcc)을 인가한다. 기판(BULK)에는 0V를 인가한다.
이하 상기와 같은 전압 인가를 통해 선택된 셀의 상태 정보 독출 방법에 관해 설명하도록 한다.
선택된 셀이 프로그램된 상태일 때는, A 셀은 단선된 상태가 되어 선택된 비트라인(Sel B/L) 전압을 판독전압(Vread)으로 유지시킨다. 즉, 프로그램된 A셀은 도 5b에서의 스위치가 오프 상태가 되어 라인에 대전된 전압(판독전압)을 유지시키는 작용을 한다. 물론 상기와 같이 도 6의 점선과 같이 선택된 비트라인에 판독전압(Vread)을 유지하여야 하지만 선택된 비트라인(Sel B/L)에 연결된 다른 소자들의 누설 전류 성분에 의해 소정 전압만큼의 방전현상이 발생한다. 따라서, 셀이 프로그램 상태라면 선택된 비트라인(Sel B/L)에 대전된 라인 전압(판독전압)은 방전 현상으로 인해 소정의 전압 만큼 전압 강하된다(도 6의 P2라인). 선택된 비트라인(Sel B/L)에 인가된 판독전압(Vread)은 I(leak) ×T/C 만큼 전압 강하된다.
한편, 선택된 셀이 소거된 상태일 때는, A 셀은 도통된 상태가 되어 선택된 비트라인(Sel B/L)에 대전된 판독전압(Vread)을 상승 시키는 작용을 한다. 즉, 도 5b에서의 스위치가 온 상태가 되고, 이로써 라인에 대전된 전압(판독전압)은 공통 소스 라인(CSL)으로부터 공급되는 전하에 의하여 상승하게 된다. 이로써, 도 6에서와 같이 판독전압(Vread)은 셀 전류(I(cell))에 판별 시간(T)을 곱한 값에 라인 정전용량(C)으로 나눈 값만큼 상승된다(도 6의 E1라인). 선택된 비트라인(Sel B/L)에 인가된 판독전압(Vread)이 I(cell) ×T/C 만큼 상승하는 현상이 발생하게 된다.
따라서, 종래의 독출 방법에서는 셀의 상태에 따라 선택된 비트 라인(Sel B/L) 전압 변화가 같은 방향(즉, 소거 상태에는 선택된 셀에 의해 전압강하가 발생하고(도 3의 E1), 프로그램 상태에도 누설전류에 의한 전압강하가 발생함(도 3의 P1))이지만, 본 발명에서는 셀의 상태에 따라 선택된 비트 라인(Sel B/L) 전압 변화가 서로 다른 방향(즉, 소거 상태에는 선택된 셀과 소스에 공급된 전압에 의해 전압상승이 발생하고(도 6의 E1), 프로그램 상태일 때는 누설 전류에 의한 전압강하가 발생함(도 6의 P2))이 된다. 즉, 선택된 비트라인(Sel B/L)에 대전된 전압(판독전압)은 소거 상태일 때는 방전이 되고, 프로그램 상태일 때는 충전된다.
이와같이 본 발명에 따른 소거 상태와 프로그램된 상태의 판독전압 차는 (I(leak) + I(cell)) ×T/C가 되어, 셀의 정보 판별 분해능력을 향상 시킬 수 있다. 또한, 정보 판별을 위해 요구되는 시간도 충분히 단축시킬 수 있다. 판별시간의 단축율은 dT/T = 2×I(leak)/{(I(cell)+I(leak))×(I(cell)-I(leak))}가 되고, 도면 6a에서 표시된 dT 만큼 향상(단축)시킬 수 있게 된다. dT는 {C/(I(leak)+I(cell)) - C/(I(cell)-I(leak)}이고, T는 CV/(I(cell)-I(leak))가 된다.
예를 들어, 라인의 누설 전류가 100nA 이고, 소거된 셀이 흘리는 전류를 900nA라 할 경우, 판별시간을 100 ÷1000 ×100 = 10% 향상 시킬 수 있다. 종래의 방법에서는 독출 동작시 발생하는 누설 전류가 정보 판별능력을 저하시키는 장애요소가 되었지만 본 발명에서 있어서는 오히려 정보 판별능력을 향상 시키는 핵심 요소가 된다. 즉, 누설전류가 클수록 판별 능력과 시간을 향상시킬 수 있게 된다. 센싱 가능한 커런트를 200nA로 하면 누설은 약 100nA까지 구별할 수 있고, 이로써, 최악의 경우 약 0.5V까지 추정할 수 있다. 따라서, 종래의 소자 크기 축소의 장애요소가 되었던 누설 전류에 의한 제약이 사라지게 되어 소자를 고집적화할 수 있게 된다. 셀 및 정보 판별기를 구성하는 트랜지스터들을 크기를 줄일 수 있고, 페이지 버퍼와 같은 회로가 차지하는 면적을 축소할 수 있어 칩 크기 축소 및 한 웨이퍼에서 구현할 수 있는 칩의 수를 증가시킬 수 있다. 센싱 마진 개선 및 누설에 따른 정보의 오판을 극복할 수 있다. 누설 전류의 증가 가능성에 의해 판별기의 크기를 줄일 수 있다. 또한, 정보 판별능력의 향상에 의해 라인 디코더의 크기를 줄일 수 있다. 또한, 선택되지 않은 비트라인에 공통 소스라인에 인가된 전압과 동일한 레벨의 전압을 인가하여 누설 전류를 최소화할 수 있다. 상술한 바에 의해 소자의 센싱 스피드를 현격히 향상시킬 수 있다.
또한, 종래의 판별 방식에서는 소거된 셀이 "0"인 상태로 검출되고, 프로그램된 셀은 "1"인 상태로 검출되는데 반해, 본 발명에서는 이와는 반대로 검출이 된다. 이로인해 본 발명의 플래시 장치중 독출을 위한 구성 요서에 변화가 발생할 수 있다.
본 발명의 플래시 메모리 셀의 상태 판별 방법을 셀의 상태에 따른 채널형성과 관련하여 설명하면 다음과 같다. 플래시 메모리 셀의 게이트 단자에 채널 전압(즉, 바이어스(bias) 전압)을 인가하고, 드레인 단자에 판독 전압인가하며, 소스 단자에 전원전압을 인가할 경우를 살펴보면 다음과 같다. 만일 플래시 메모리 셀이 소거된 상태이면 채널 전압에 의해 소정의 채널이 형성되어 전압 레벨의 높은 소스 단자의 전원전압에 의해 드레인 단자의 전압이 상승하게 된다. 한편, 플래시 메모리 셀이 프로그램 된 상태이면 채널이 형성되지 않아 드레인 단자에 인가된 판독 전압이 유지되거나, 누설에 의해 소정 전압 강하된다.
상술한 바와 같이, 본 발명은 플래시 소자의 독출 동작시 인가되는 전압을 달리하여 독출 동작의 분해능력과 판별시간을 단축시킬 수 있다.
또한, 독출 동작시 발생하는 누설 전류를 분해 능력과 판별 시간을 단축시킬 수 있는 요소로 사용함으로써, 플래시 소자의 메모리 셀 뿐만 아니라 페이지 버퍼와 같은 회로의 크기를 줄일 수 있다.
도 1은 종래의 플래시 소자의 독출 방법을 설명하기 위한 회로도이다.
도 2a 및 도 2b는 종래의 플래시 소자의 독출 방법을 설명하기 위한 개념도이다.
도 3은 종래의 독출 방법에 따른 전압 변화를 나타낸 개념도이다.
도 4는 본 발명에 따른 플래시 소자의 독출 방법을 설명하기 위한 회로도이다.
도 5a 및 도 5b는 본 발명에 따른 플래시 소자의 독출 방법을 설명하기 위한 개념도이다.
도 6은 본 발명의 독출 방법에 따른 전압 변화를 나타낸 개념도이다.

Claims (18)

  1. 게이트 단자, 드레인 단자 및 소스 단자를 포함하는 플래시 메모리 셀의 독출 방법에 있어서,
    상기 셀이 프로그램된 상태의 문턱전압 보다 낮고 소거된 상태의 문턱전압 보다 높은 바이어스 전압을 상기 게이트 단자에 인가하고, 상기 드레인 단자에 전원전압 보다 낮고 접지전압보다 높은 판독 전압을 인가하고, 상기 소스 단자에 상기 전원전압을 인가하는 단계; 및
    상기 드레인 단자의 전압을 기준전압과 비교하고, 그 비교 결과에 따라 상기 셀에 저장된 정보를 독출하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 셀의 독출 방법.
  2. 제 1 항에 있어서,
    상기 독출 단계에서, 상기 드레인 단자에 인가된 상기 판독 전압이 상기 기준전압과 동일하거나 낮을 경우, 상기 셀이 프로그램된 것으로 판정하여, 그에 대응하는 정보를 독출하고, 상기 드레인 단자에 인가된 상기 판독 전압이 상기 기준전압에 비해 높을 경우는 상기 셀이 소거된 것으로 판정하여, 그에 대응하는 정보를 독출하는 것을 특징으로 하는 플래시 메모리 셀의 독출 방법.
  3. 제 1 항에 있어서, 상기 기준 전압으로서 상기 판독 전압을 사용하는 것을 특징으로 하는 플래시 메모리 셀의 독출 방법.
  4. 제 1 항에 있어서, 상기 판독 전압으로서 1V 또는 상기 전원전압 레벨의 절반 레벨의 전압을 사용하는 것을 특징으로 하는 플래시 메모리 셀의 독출 방법.
  5. 다수의 셀이 직렬 접속된 다수의 셀 스트링과, 상기 셀 스트링을 선택하기 위해 상기 셀 스트링의 공통 드레인 단자에 접속된 다수의 비트라인과, 상기 셀 스트링의 공통 소스 단자에 접속된 공통 소스라인과, 상기 비트라인과 교차하며 상기 셀 각각을 선택하기 위한 다수의 워드라인을 포함하는 낸드 타입의 플래시 메모리 장치의 독출 방법에 있어서,
    상기 비트라인을 선택하고, 상기 워드라인을 선택하여 상태를 독출하고자 하는 셀을 선택하는 단계;
    상기 선택된 워드라인에 접지전압을 인가하고, 선택되지 않은 상기 워드라인에는 패스 전압을 인가하며, 선택되지 않은 상기 비트라인에는 전원전압을 인가하고, 상기 선택된 비트라인에 상기 전원전압 보다 낮고 상기 접지전압 보다 높은 판독 전압을 인가하며, 상기 공통 소스라인에 상기 전원전압을 인가하는 단계; 및
    상기 선택된 비트라인의 전압을 기준전압과 비교하고, 그 비교 결과에 따라 상기 셀에 저장된 정보를 판별하고, 그 판별 결과에 따른 상기 선택된 셀에 저장된 정보를 독출하는 단계를 포함하는 것을 특징으로 하는 낸드 타입의 플래시 메모리 장치의 독출 방법.
  6. 제 5 항에 있어서,
    상기 독출 단계에서, 상기 선택된 비트라인에 인가된 상기 판독 전압이 상기 기준전압과 동일하거나 낮을 경우, 상기 셀이 프로그램된 것으로 판정하여, 그에 대응하는 정보를 독출하고, 상기 드레인 단자에 인가된 상기 판독 전압이 상기 기준전압에 비해 높을 경우는 상기 셀이 소거된 것으로 판정하여, 그에 대응하는 정보를 독출하는 것을 특징으로 하는 낸드 타입의 플래시 메모리 장치의 독출 방법.
  7. 제 5 항에 있어서,
    상기 기준 전압으로서 상기 판독 전압을 사용하는 것을 특징으로 하는 낸드 타입의 플래시 메모리 장치의 독출 방법.
  8. 제 5 항에 있어서,
    상기 판독 전압으로서 1V 또는 상기 전원전압 레벨의 절반 레벨의 전압을 사용하는 것을 특징으로 하는 낸드 타입의 플래시 메모리 장치의 독출 방법.
  9. 제 5 항에 있어서,
    상기 패스 전압으로서 프로그램된 셀의 문턱전압 보다 높은 3 내지 5V를 사용하는 것을 특징으로 하는 낸드 타입의 플래시 메모리 장치의 독출 방법.
  10. 제 5 항에 있어서, 상기 선택된 셀의 상태가 소거 상태일 경우,
    상기 선택된 비트라인에 인가된 상기 판독전압은 상기 선택된 셀에 흐르는 전류에 상기 판별하는데 걸리는 시간을 곱한 값에 라인 정전용량을 나눈 값만큼 상승하는 것을 특징으로 하는 낸드 타입의 플래시 메모리 장치의 독출 방법.
  11. 제 5 항에 있어서, 상기 선택된 셀의 상태가 프로그램 상태일 경우,
    상기 선택된 비트라인에 인가된 상기 판독 전압은 상기 선택된 비트라인에 연결된 셀에 흐르는 누설전류에 상기 판별하는데 걸리는 시간을 곱한 값에 라인 정전용량을 나눈 값만큼 강하하는 것을 특징으로 하는 낸드 타입의 플래시 메모리 장치의 독출 방법.
  12. 다수의 워드라인과, 상기 다수의 워드라인과 교차하는 다수의 비트라인과, 상기 워드라인과 비트라인간에 접속된 다수의 셀과, 상기 다수 셀의 소스 단자에 접속된 공통 소스라인을 포함하는 노아 타입의 플래시 메모리 장치의 독출 방법에 있어서,
    상기 비트라인을 선택하고, 상기 워드라인을 선택하여 저장된 정보를 독출하고자 하는 셀을 선택하는 단계;
    상기 선택된 셀이 프로그램된 상태의 문턱전압 보다 낮고 소거된 상태의 문턱전압 보다 높은 바이어스 전압을 상기 선택된 워드라인에 인가하고, 선택되지 않은 상기 워드라인에는 접지전압을 인가하며, 선택되지 않은 상기 비트라인에는 전원전압을 인가하고, 상기 선택된 비트라인에 상기 전원 전압 보다 낮고 상기 접지 전압 보다 높은 판독 전압을 인가하며, 상기 공통 소스라인에 상기 전원전압을 인가하는 단계; 및
    상기 선택된 비트라인의 전압을 기준전압과 비교하고, 그 비교 결과에 따라 상기 셀에 저장된 정보를 판별하고, 그 판별 결과에 따른 상기 선택된 셀에 저장된 정보를 독출하는 단계를 포함하는 것을 특징으로 하는 노아 타입의 플래시 메모리 장치의 독출 방법.
  13. 제 12 항에 있어서,
    상기 독출 단계에서, 상기 선택된 비트라인에 인가된 상기 판독 전압이 상기 기준전압과 동일하거나 낮을 경우, 상기 셀이 프로그램된 것으로 판정하여, 그에 대응하는 정보를 독출하고, 상기 드레인 단자에 인가된 상기 판독 전압이 상기 기준전압에 비해 높을 경우는 상기 셀이 소거된 것으로 판정하여, 그에 대응하는 정보를 독출하는 것을 특징으로 하는 노아 타입의 플래시 메모리 장치의 독출 방법.
  14. 제 12 항에 있어서,
    상기 기준 전압으로서 상기 판독 전압을 사용하는 것을 특징으로 하는 노아 타입의 플래시 메모리 장치의 독출 방법.
  15. 제 12 항에 있어서,
    상기 판독 전압으로서 1V 또는 상기 전원전압 레벨의 절반 레벨의 전압을 사용하는 것을 특징으로 하는 노아 타입의 플래시 메모리 장치의 독출 방법.
  16. 제 12 항에 있어서,
    상기 바이어스 전압은 3 내지 5V를 사용하는 것을 특징으로 하는 노아 타입의 플래시 메모리 장치의 독출 방법.
  17. 제 12 항에 있어서, 상기 선택된 셀의 상태가 소거 상태일 경우,
    상기 선택된 비트라인에 인가된 상기 판독전압은 상기 선택된 셀에 흐르는 전류에 상기 판별하는데 걸리는 시간을 곱한 값에 라인 정전용량으로 나눈 값만큼 상승하는 것을 특징으로 하는 노아 타입의 플래시 메모리 장치의 독출 방법.
  18. 제 12 항에 있어서, 상기 선택된 셀의 상태가 프로그램 상태일 경우,
    상기 선택된 비트라인에 인가된 상기 판독 전압은 상기 선택된 비트라인에 연결된 셀에 흐르는 누설전류에 상기 판별하는데 걸리는 시간을 곱한 값에 라인 정전용량으로 나눈 값만큼 강하하는 것을 특징으로 하는 노아 타입의 플래시 메모리 장치의 독출 방법.
KR10-2003-0043614A 2003-06-30 2003-06-30 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법 KR100535651B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR10-2003-0043614A KR100535651B1 (ko) 2003-06-30 2003-06-30 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법
US10/740,100 US7072216B2 (en) 2003-06-30 2003-12-18 Method for reading flash memory cell, NAND-type flash memory apparatus, and NOR-type flash memory apparatus
TW092137292A TWI237827B (en) 2003-06-30 2003-12-29 Method for reading flash memory cell, nand-type flash memory apparatus, and nor-type flash memory apparatus
JP2004070358A JP2005025917A (ja) 2003-06-30 2004-03-12 フラッシュメモリの読出し方法
US11/379,455 US7262995B2 (en) 2003-06-30 2006-04-20 Method for reading flash memory cell, NAND-type flash memory apparatus, and NOR-type flash memory apparatus
US11/379,456 US7280402B2 (en) 2003-06-30 2006-04-20 Method for reading flash memory cell, NAND-type flash memory apparatus, and NOR-type flash memory apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0043614A KR100535651B1 (ko) 2003-06-30 2003-06-30 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법

Publications (2)

Publication Number Publication Date
KR20050002245A KR20050002245A (ko) 2005-01-07
KR100535651B1 true KR100535651B1 (ko) 2005-12-08

Family

ID=36779763

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0043614A KR100535651B1 (ko) 2003-06-30 2003-06-30 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법

Country Status (4)

Country Link
US (3) US7072216B2 (ko)
JP (1) JP2005025917A (ko)
KR (1) KR100535651B1 (ko)
TW (1) TWI237827B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760550B2 (en) 2007-07-10 2010-07-20 Samsung Electronics Co., Ltd. Methods of reading data from non-volatile semiconductor memory device

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100535651B1 (ko) * 2003-06-30 2005-12-08 주식회사 하이닉스반도체 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법
US7230851B2 (en) * 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100688524B1 (ko) * 2005-01-25 2007-03-02 삼성전자주식회사 메모리 셀 어레이의 바이어싱 방법 및 반도체 메모리 장치
US20060253025A1 (en) * 2005-04-21 2006-11-09 Kaufman Jonathan J Ultrasonic Bone Assessment Apparatus and Method
KR100706247B1 (ko) * 2005-06-03 2007-04-11 삼성전자주식회사 플래시 메모리 장치 및 그것의 독출 방법
US7684243B2 (en) 2006-08-31 2010-03-23 Micron Technology, Inc. Reducing read failure in a memory device
KR100855963B1 (ko) 2006-10-31 2008-09-02 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의프로그램, 독출 및 소거 방법
KR100855962B1 (ko) 2006-10-31 2008-09-02 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 독출방법
KR100855964B1 (ko) 2006-11-03 2008-09-02 삼성전자주식회사 플래시 메모리 장치 및 플래시 메모리의 독출 방법
US7606070B2 (en) * 2006-12-29 2009-10-20 Sandisk Corporation Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation
US7518923B2 (en) * 2006-12-29 2009-04-14 Sandisk Corporation Margined neighbor reading for non-volatile memory read operations including coupling compensation
KR100865821B1 (ko) 2007-03-14 2008-10-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
KR100895855B1 (ko) 2007-05-18 2009-05-06 삼성전자주식회사 메모리 셀들의 소거 속도 편차를 줄이는 플래시 메모리장치 및 그것의 소거 방법
US7471567B1 (en) * 2007-06-29 2008-12-30 Sandisk Corporation Method for source bias all bit line sensing in non-volatile storage
US7545678B2 (en) * 2007-06-29 2009-06-09 Sandisk Corporation Non-volatile storage with source bias all bit line sensing
US7813198B2 (en) * 2007-08-01 2010-10-12 Texas Instruments Incorporated System and method for reading memory
KR101358752B1 (ko) 2007-08-06 2014-02-06 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
US7602649B2 (en) * 2007-09-04 2009-10-13 Qimonda Ag Method of operating an integrated circuit for reading the logical state of a memory cell
JP4510060B2 (ja) * 2007-09-14 2010-07-21 株式会社東芝 不揮発性半導体記憶装置の読み出し／書き込み制御方法
KR101379820B1 (ko) 2007-10-17 2014-04-01 삼성전자주식회사 멀티-비트 프로그래밍 장치와 메모리 데이터 검출 장치
US7782674B2 (en) * 2007-10-18 2010-08-24 Micron Technology, Inc. Sensing of memory cells in NAND flash
KR20110093257A (ko) 2010-02-12 2011-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
JP5343916B2 (ja) 2010-04-16 2013-11-13 富士通セミコンダクター株式会社 半導体メモリ
KR101030617B1 (ko) * 2010-04-22 2011-04-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
US8325521B2 (en) * 2010-10-08 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and inhibited operation of flash memory with split gate
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
KR20200015743A (ko) 2017-06-20 2020-02-12 선라이즈 메모리 코포레이션 3차원 nor 메모리 어레이 아키텍처 및 그의 제조 방법
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US11069696B2 (en) 2018-07-12 2021-07-20 Sunrise Memory Corporation Device structure for a 3-dimensional NOR memory array and methods for improved erase operations applied thereto
US11282855B2 (en) 2018-12-07 2022-03-22 Sunrise Memory Corporation Methods for forming multi-layer vertical NOR-type memory string arrays
CN112309476B (zh) * 2019-07-26 2023-03-10 西安格易安创集成电路有限公司 一种NAND Flash单元数据的读取方法和装置
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
US11705496B2 (en) 2020-04-08 2023-07-18 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array
WO2022108848A1 (en) 2020-11-17 2022-05-27 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2586722B2 (ja) * 1990-10-11 1997-03-05 日本電気株式会社 半導体記憶装置
US5687114A (en) * 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
US5912842A (en) * 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
JPH09231783A (ja) * 1996-02-26 1997-09-05 Sharp Corp 半導体記憶装置
KR100207504B1 (ko) * 1996-03-26 1999-07-15 윤종용 불휘발성 메모리소자, 그 제조방법 및 구동방법
US6137720A (en) * 1997-11-26 2000-10-24 Cypress Semiconductor Corporation Semiconductor reference voltage generator having a non-volatile memory structure
US6266280B1 (en) * 1998-06-30 2001-07-24 Hyundai Electronics Industries Co., Ltd. Method of programming nonvolatile semiconductor device at low power
US5991202A (en) * 1998-09-24 1999-11-23 Advanced Micro Devices, Inc. Method for reducing program disturb during self-boosting in a NAND flash memory
JP3225024B2 (ja) * 1998-12-08 2001-11-05 株式会社東芝 不揮発性半導体記憶装置
US6134156A (en) * 1999-02-04 2000-10-17 Saifun Semiconductors Ltd. Method for initiating a retrieval procedure in virtual ground arrays
JP4246831B2 (ja) * 1999-02-08 2009-04-02 株式会社東芝 半導体集積回路装置のデータ判別方法
JP3694422B2 (ja) * 1999-06-21 2005-09-14 シャープ株式会社 ロウデコーダ回路
US6175522B1 (en) * 1999-09-30 2001-01-16 Advanced Micro Devices, Inc. Read operation scheme for a high-density, low voltage, and superior reliability nand flash memory device
US6240016B1 (en) * 1999-12-17 2001-05-29 Advanced Micro Devices, Inc. Method to reduce read gate disturb for flash EEPROM application
JP4086583B2 (ja) * 2002-08-08 2008-05-14 シャープ株式会社 不揮発性半導体メモリ装置およびデータ書き込み制御方法
KR100535651B1 (ko) * 2003-06-30 2005-12-08 주식회사 하이닉스반도체 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760550B2 (en) 2007-07-10 2010-07-20 Samsung Electronics Co., Ltd. Methods of reading data from non-volatile semiconductor memory device

Also Published As

Publication number Publication date
US20040264247A1 (en) 2004-12-30
US7280402B2 (en) 2007-10-09
US7262995B2 (en) 2007-08-28
US7072216B2 (en) 2006-07-04
TW200502977A (en) 2005-01-16
KR20050002245A (ko) 2005-01-07
TWI237827B (en) 2005-08-11
JP2005025917A (ja) 2005-01-27
US20060176737A1 (en) 2006-08-10
US20060203551A1 (en) 2006-09-14

Similar Documents

Publication Publication Date Title
KR100535651B1 (ko) 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법
US7224617B2 (en) Nonvolatile semiconductor memory
KR100467410B1 (ko) 하나의 메모리 셀에 다중치 데이터를 기억시키는 불휘발성반도체 기억 장치
KR960000616B1 (ko) 불휘발성 반도체 메모리 장치
US7006381B2 (en) Semiconductor device having a byte-erasable EEPROM memory
KR100559716B1 (ko) 낸드 플래시 메모리 소자 및 이의 독출 방법
US7463533B2 (en) Nonvolatile semiconductor storage device
US7411819B2 (en) Semiconductor integrated circuit device
US8331160B2 (en) Memory device having improved programming operation
US6816411B2 (en) Non-volatile semiconductor storage device composed of NAND type EEPROM and deletion verification method in non-volatile semiconductor storage device
US20060083066A1 (en) Nonvolatile semiconductor memory device with memory cells, each having an FG cell transistor and select gate transistor, and a method of writing data into the same
US20060274578A1 (en) NAND flash memory device having page buffer adapted to discharge bit line voltage during erase operation
US6611460B2 (en) Nonvolatile semiconductor memory device and programming method thereof
US20070076487A1 (en) Semiconductor integrated circuit device
KR0172422B1 (ko) 스냅백 브레이크다운 현상을 제거한 공통 소오스 라인 제어회로
KR100765011B1 (ko) 반도체 집적 회로 장치
US6256228B1 (en) Method for erasing nonvolatile semiconductor storage device capable of preventing erroneous reading
KR100604561B1 (ko) 낸드 플래시 메모리 소자 및 이의 웰 형성 방법
KR20030011066A (ko) 신뢰성을 개선하기 위하여 ｅｅｐｒｏｍｓ을 소거하는동안 감소된 일정한 전계를 제공하는 방법
KR0165468B1 (ko) 반도체 메모리소자 및 그 제조방법 및 그 구동방법
US7859913B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121102

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151102

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171030

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20181119

Year of fee payment: 14