KR100765011B1 - 반도체 집적 회로 장치 - Google Patents

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도모하루 다나까
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가부시끼가이샤 도시바
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Abstract

반도체 집적 회로 장치가, 메모리 셀들을 포함하는 메모리 셀부, 상기 메모리 셀부의 일단에 접속된 비트 라인들, 및 상기 비트 라인들에 접속되어 상기 메모리 셀에 관한 기록 데이터 및 판독 데이터 중 하나를 일시적으로 저장하는 데이터 회로(110)를 포함한다. 상기 비트 라인들 각각은 N개의 서브비트 라인들(BLA, BLB) 및 (N-1)개의 트랜스퍼 게이트 부분들(100)을 포함한다. 상기 트랜스퍼 게이트 부분들 각각은 선택 트랜지스터를 포함한다.
반도체 집적 회로, 비트 라인, 서브비트 라인, 트랜스퍼 게이트, 선택 트랜지스터

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 한 예를 보여주는 블록도.
도 2는 도 1에 도시된 메모리 셀 어레이의 한 예를 보여주는 도면.
도 3은 도 1에 도시된 메모리 셀 어레이의 열 방향의 구조의 한 예를 보여주는 단면도.
도 4는 도 1에 도시된 메모리 셀 어레이의 행 방향의 구조의 한 예를 보여주는 단면도.
도 5는 도 1에 도시된 메모리 셀 어레이의 행 방향의 구조의 한 예를 보여주는 단면도.
도 6은 도 1에 도시된 열 제어 회로의 한 예를 보여주는 블록도.
도 7은 멀티-레벨 데이타와 메모리 셀의 임계 전압 간의 관계를 보여주는 도면.
도 8은 전형적인 기록 방법 및 임계 전압 제어 동작을 보여주는 도면.
도 9는 제1 실시예에 따른 반도체 집적 회로 장치의 기록 방법 및 임계 전압 제어 동작을 보여주는 도면.
도 10은 제1 실시예에 따른 반도체 집적 회로 장치의 상위 페이지 데이 타(upper page data) 기록 방법 및 임계 전압 제어 동작을 보여주는 도면.
도 11은 제1 실시예에 따른 반도체 집적 회로 장치의 하위 페이지 데이타(lower page data) 기록시의 파형을 보여주는 동작 파형 도면.
도 12는 제1 실시예에 따른 반도체 집적 회로 장치의 하위 페이지 데이타의 기록 알고리즘을 보여주는 흐름도.
도 13은 제1 실시예에 따른 반도체 집적 회로 장치의 상위 페이지 데이타의 기록 알고리즘을 보여주는 흐름도.
도 14A 내지 14C는 처리 치수(processing dimensions)의 최소화에 의해 발생한 상황을 보여주는 도면들.
도 15는 기록 동작의 순서를 블록으로 보여주는 도면.
도 16은 제1 실시예에 따른 반도체 집적 회로 장치의 하위 페이지 데이타의 판독 알고리즘을 보여주는 도면.
도 17은 제1 실시예에 따른 반도체 집적 회로 장치의 상위 페이지 데이타의 판독 알고리즘을 보여주는 도면.
도 18A는 기록 단계 예 1을 보여주는 동작 파형도.
도 18B는 기록 단계 예 2를 보여주는 동작 파형도.
도 19는 기록 입증 동작의 변형을 보여주는 동작 파형도.
도 20은 이 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 일례를 보여주는 평면도.
도 21은 도 20에 도시된 메모리 셀 어레이의 등가 회로의 일례를 보여주는 회로도.
도 22는 트랜스퍼 게이트의 제1 예를 보여주는 회로도.
도 23은 트랜스퍼 게이트의 제2 예를 보여주는 회로도.
도 24는 트랜스퍼 게이트의 제3 예를 보여주는 회로도.
도 25는 트랜스퍼 게이트의 제4 예를 보여주는 회로도.
도 26은 이 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 일례를 보여주는 평면도.
도 27은 이 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 일례를 보여주는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이 2: 열 제어 회로
3: 행 제어 회로 4: 소스 라인 제어 회로
5: P-웰 제어 회로 6: 데이타 입/출력 버퍼
7: 명령 인퍼페이스 8: 상태 머신
[특허문헌] 미국 특허 명세서 6,643,188
이 발명은 반도체 집적 회로 장치에 관한 것으로 더 구체적으로는 전기적으 로 재기록 가능한 비휘발성 반도체 메모리 장치에 관한 것이다.
최근, 전기적으로 재기록 가능한 비휘발성 반도체 메모리 장치에서는, 예를 들어, NAND 플래시 메모리에서는, 메모리 용량이 대규모로 빠르게 증가하여, 예를 들어, 각 비트의 단위 가격이 하락하고 있다. 메모리 용량이 더욱 증가함에 따라, 비트 라인에 접속된 메모리 셀들의 수도 많아지고 있다. 이것은 비트 라인 용량이 증가한다는 것을 의미한다. 또한, 메모리 용량의 증가로 인해 집적 회로는 더욱 소형화되고 있다. 소형화가 진행됨에 따라, 비트 라인들 간의 거리가 축소되고 있다. 그 결과, 비트 라인들 간의 커패시턴스가 증가하는 경향이 있다.
만일 판독 동작을 당하는 메모리 셀에서 흐르는 전류를 Icell이라고 하고 비트 라인 커패시턴스를 CBL이라고 하면, 판독 시간 TR은 다음 식으로 표현될 수 있다.
TR = CBL/Icell+α
상기 식으로부터 알 수 있듯이, 비트 라인 커패시턴스가 증가하면 판독 시간 TR은 더 길어진다. 이 경우, α는 판독 동작과 관련된 시간, 예를 들면, 비트 라인을 프리차지하는 데 필요한 시간 및 비트 라인을 전위를 감지하는 데 필요한 시간을 지시한다.
또한, 판독 시간 TR이 길어지면 기록 동작 또는 삭제 동작 중의 검증 판독 시간이 길어지므로, 기록 시간 및 삭제 시간이 길어진다.
이 발명의 일 양태에 따르면, 반도체 집적 회로 장치가, 메모리 셀들을 포함 하는 메모리 셀부, 상기 메모리 셀부의 일단에 접속된 비트 라인들, 및 상기 비트 라인들에 접속되어 상기 메모리 셀에 관한 기록 데이터 및 판독 데이터 중 하나를 일시적으로 저장하는 데이터 회로를 포함하고, 상기 비트 라인들 각각은 N개의 서브비트 라인들 및 (N-1)개의 트랜스퍼 게이트 부분들을 포함하고 상기 트랜스퍼 게이트 부분들 각각은 선택 트랜지스터를 포함한다.
이 발명의 다른 양태에 따르면, 반도체 집적 회로 장치가, NAND 메모리 셀들을 포함하는 메모리 셀부 - 상기 NAND 메모리 셀들 각각은 직렬로 접속된 복수의 비휘발성 반도체 메모리 셀들과 선택 트랜지스터를 가짐 - ; 상기 메모리 셀부의 일단에 접속된 비트 라인들, 및 상기 비트 라인들에 접속되어 상기 NAND 메모리 셀에 관한 기록 데이터 및 판독 데이터 중 하나를 일시적으로 저장하는 데이터 회로를 포함하고, 상기 비트 라인들 중 각각은 N개의 서브비트 라인들 및 (N-1)개의 트랜스퍼 게이트 부분들을 포함하고 상기 트랜스퍼 게이트 부분들 각각은 적어도 하나의 선택 트랜지스터를 포함한다.
이제 첨부 도면들을 참조하여 본 발명의 실시예들을 설명한다. 이 설명에서, 도면 전체에 걸쳐서 공통 부분에는 공통 참조 부호가 부여된다.
(제1 실시예)
이 발명의 제1 실시예에 따른 반도체 집적 회로 장치에서는, 기본적으로, 비트 라인 커패시턴스 CBL을 명백히 감소시킴으로써 판독, 기록 및 삭제 동작 속도가 향상된다.
이를 위해, 제1 실시예에서는, 비트 라인이 N개의 서브비트 라인들 및 (N-1)개의 트랜스퍼 게이트 부분들을 포함하도록 형성된다.
데이터 회로로부터 가장 먼 위치에 위치하는 서브비트 라인에 접속된 메모리 셀이 액세스되는 경우, (N-1)개 트랜스퍼 게이트 부분들 전부가 도통하게 된다. 이 경우, 비트 라인 커패시턴스 CBL은 N개의 서브비트 라인들에 대응한다.
데이터 회로로부터 다음으로 가장 먼 위치에 위치하는 서브비트 라인에 접속된 메모리 셀이 액세스되는 경우, 트랜스퍼 게이트 부분들 중 데이터 회로로부터 가장 먼 위치에 위치하는 하나가 컷오프된다. 그 결과, 비트 라인 커패시턴스 CBL은 (N-1)개의 서브비트 라인들에 대응한다. 따라서, 비트 라인 커패시턴스는 명백히 감소된다.
3개 이상의 서브비트 라인들이 제공되는 경우, 상기와 같이 트랜스퍼 게이트 부분들을 제어함으로써 비트 라인 커패시턴스 CBL이 명백히 순차적으로 감소될 수 있다.
따라서, 제1 실시예에서는, 비트 라인 커패시턴스 CBL이 명백히 감소될 수 있으므로 판독, 기록 및 삭제 동작 속도가 향상될 수 있다.
이제 첨부 도면을 참조하여 제1 실시예를 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 한 예를 보여주는 블록도이다. 반도체 집적 회로 장치의 한 예로서, 제1 실시예가 NAND 플래시 메모리를 보여주고 있지만, 본 발명은 NAND 플래시 메모리와는 다른 메모리에도 적용할 수 있다.
메로리 셀 어레이(1)에서, 비휘발성 반도체 메모리 셀은 매트릭스 형태로 배열되어 있다. 비휘발성 반도체 메모리 셀의 한 예는 플래시 메모리 셀이다.
열 제어 회로(2)는 메모리 셀 어레이(1)의 비트 라인을 제어하며, 메모리 셀의 데이타를 삭제하고 데이타를 메모리 셀에 기록하고 메모리 셀로부터 데이타를 판독하는 동작을 실행한다. 열 제어 회로(2)는 메모리 셀 어레이(1)에 인접하게 배열되어 있다.
행 제어 회로(3)는 메모리 셀 어레이(1)의 워드 라인 중 하나를 선택하고 삭제, 기록 또는 판독에 필요한 전압을 인가한다.
소스 라인 제어 회로(C-소스 제어 회로)(4)는 메모리 셀 어레이(1)의 소스 라인을 제어한다.
P-형 셀 웰 제어 회로(C-p-웰 제어 회로)(5)는 메모리 셀 어레이(1)가 형성되어 있는 P-형 웰의 전위를 제어한다.
데이타 입/출력 버퍼(6)는 I/O 라인을 통해서 열 제어 회로(2)에 전기적으로 연결되고, 외부 I/O 라인을 통해서 외부 호스트(도시 안됨)에 전기적으로 연결된다. 예를 들어, 데이타 입/출력 버퍼(6)에는 입/출력 버퍼 회로가 배열되어 있다. 데이타 입/출력 버퍼(6)는 기록 데이타를 수신하고, 판독된 데이타를 출력하며 어드레스 데이타 및 명령 데이타를 수신한다. 데이타 입/출력 버퍼(6)는 수신된 기록 데이타를 I/O 라인을 통해서 열 제어 회로(2)에 공급하고, 열 제어 회로(2)로 부터 판독된 데이타를 I/O 라인을 통해서 수신한다. 또한, 데이타 입/출력 버퍼(6)는 메모리 셀 어레이(1)의 어드레스를 선택하기 위해서 외부로부터 입력된 어 드레스 데이타를 상태 머신(state machine)(8)을 통해서 열 제어 회로(2) 및 행 제어 회로(3)에 공급한다. 또한 데이타 입/출력 버퍼(6)는 외부 호스트로부터의 명령 데이타를 명령 인터페이스(7)에 공급한다.
명령 인터페이스(7)는 외부 제어 신호 라인을 통해서 외부 호스트로부터 제어 신호를 수신하고, 데이타 입/출력 버퍼(6)에 입력된 데이타가 기록 데이타, 명령 데이타 또는 어드레스 데이타인지 여부를 판정한다. 이후 명령 인터페이스(7)는 이 데이타가 명령 데이타이면 수신 명령 데이타로서 이 데이타를 상태 머신(8)에 전송한다.
상태 머신(8)은 플래시 메모리의 전체 부분을 관리한다. 이 상태 머신은 외부 호스트로부터 명령 데이타를 수신하며 판독, 기록, 삭제 및 입/출력 관리 처리를 실행한다.
도 2는 도 1에 도시된 메모리 셀 어레이(1)의 한 예를 보여주는 도면이다.
메모리 셀 어레이(1)는 다수의 블록, 예를 들어, 1024 블록 BLOCK0 내지 BLOCK1023으로 나누어진다. 예를 들어, 이 블록은 삭제를 위한 최소 단위이다. 각 블록 BLOCKi은 다수의 NAND 메모리 유닛, 예를 들어, 8512 NAND 메모리 유닛을 포함하고 있다. 이 예에서, 각각의 NAND 메모리 유닛은 두 개의 선택 트랜지스터 STD, STS 및 상기 두 개의 트랜지스터 사이에 직렬로 연결되는 다수의 메모리 셀 M(이 예에서는 4 개의 메모리 셀 M)을 포함하고 있다. NAND 메모리 유닛의 한 단부는 게이트가 선택 게이트 라인 SGD에 연결되어 있는 선택 트랜지스터 STD를 통해서 비트 라인 BL의 대응하는 라인에 연결되고, NAND 메모리 유닛의 다른 단부는 게 이트가 선택 트랜지스터 SGS에 연결되어 있는 선택 트랜지스터 STS를 통해서 공통 C-소스 라인에 연결된다. 각 메모리 셀 M의 게이트는 워드 라인 WL의 대응 라인에 연결되어 있다. "0"으로 부터 카운트되는 우수 비트 라인 BLe 및 기수 비트 라인 BLo에 대한 데이타 기록 및 판독 동작은 독립적으로 실행된다. 데이타 기록 또는 판독 동작은 예를 들어 하나의 워드 라인 WL에 연결된 8512 메모리 셀 중에서 비트 라인 BLe에 연결된 4256 메모리 셀에 대해 동시에 실행된다. 1-비트 데이타는 각 메모리 셀 M에 저장되고 4256 메모리 셀의 데이타 아이템은 함께 모아져서 한 페이지인 유닛을 구성한다. 예를 들어, 이 페이지는 판독되는 최소 유닛이다. 2-비트 데이타가 각 메모리 셀 M에 저장되어 있을 때, 4256 메모리 셀은 2 페이지의 데이타를 저장한다. 마찬가지로, 비트 라인 BLo에 연결된 4256 메모리 셀은 서로 다른 2 페이지를 구성하며, 데이타 기록 또는 판독 동작은 각 페이지의 메모리 셀에 대해 동시에 실행된다.
도 3은 도 1에 도시된 메모리 셀 어레이(1)의 열 방향의 구조의 한 예를 보여주는 단면도이다.
n-형 셀 웰(10)은 p-형 반도체 기판(9)에 형성된다. p-형 셀 웰(11)은 n-형 셀 웰(10) 내에 형성된다. 메모리 셀 M은 소스/드레인 영역으로 작용하는 n-형 확산 층(12), 부동 게이트(floating gate) FG, 및 워드 라인 WL로 작용하는 제어 게이트를 포함하고 있다. 선택 게이트 S(SGS, SGD)는 소스/드레인 영역으로 작용하는 n-형 확산 층(12) 및 선택 게이트 SG로서 작용하는 이중 구조 게이트를 포함하고 있다. 워드 라인 WL 및 선택 게이트 라인 SG는 행 제어 회로(3)에 연결되어 행 제어 회로(3)에 의해 제어된다.
NAND 메모리 셀 유닛의 한 단부는 제1 컨택트 CB를 통해서 제1 금속 상호접속층 M0에 연결되고, 제2 컨택트 V1을 통해서 비트 라인 BL로서 기능하는 제2 금속 상호접속층 M1에 연결된다. 비트 라인 BL은 열 제어 회로(2)에 연결된다. NAND 메모리 유닛의 다른 단부는 제1 컨택트 홀 CB를 통해서 공통 소스 라인 C-소스로서 기능하는 제1 금속 상호접속층 M0에 연결된다. 공통 소스 라인 C-소스는 소스 라인 제어 회로(4)에 연결된다.
n-형 셀 웰(10) 및 p-형 셀 웰(11)은 동일 전위로 설정되고 웰 라인 C-p-웰을 통해서 P 웰 제어 회로(5)에 연결된다.
도 4 및 5는 도 1에 도시된 메모리 셀 어레이(1)의 행 방향 구조의 한 예를 보여주는 단면도이다.
도 4에 도시된 바와 같이, 메모리 셀 M은 소자 분리 영역 STI을 이용해서 분리한다. 부동 게이트 FG는 터널 산화물 막(14)을 사이에 두고 채널 영역에 적층된다. 워드 라인 WL은 ONO 막(15)을 사이에 두고 부동 게이트 FG에 적층된다.
도 5에 도시된 바와 같이, 선택 게이트 라인 SG는 이중 구조를 갖고 있다. 도면에는 도시되지 않았을지라도, 상위 및 하위 선택 게이트 라인 SG는 메모리 셀 어레이(1)의 한 단부에 연결되거나 또는 매 프리셋 수(every preset number)에 대하여 비트 라인에 연결된다.
도 6은 도 1에 도시된 열 제어 회로(2)의 한 예를 보여주는 블록도이다.
각각의 데이타 저장 회로(16)는 동일한 열 수를 가지고 있는 우수 비트 라인 BLe 및 기수 비트 라인 BLo의 매 두 비트 라인(예를 들어, BLe5 및 BLo5)에 대하여 제공된다. 비트 라인 BLe 및 BLo 중 하나가 선택되어 데이타 저장 회로(16)에 연결된다. 이후, 비트 라인 BLe 또는 BLo의 전위는 데이타 기록 또는 판독을 위해 제어된다. 신호 EVENBL이 하이("H" 레벨)가 되고 신호 ODDBL이 로우("L" 레벨)로 될 때, 비트 라인 BLe가 선택된다. 비트 라인 BLe는 n-채널 MOS 트랜지스터 Qn1을 통해서 데이타 저장 회로(16)에 연결된다. 한편, 신호 EVENBL이 로우로 되고 신호 ODDBL이 하이로 될 때, 비트 라인 BLo가 선택된다. 비트 라인 BLo는 n-채널 MOS 트랜지스터 Qn2을 통해서 데이타 저장 회로(16)에 연결된다. 신호 EVENBL은 우수 비트 라인 BLe의 모두에 대해 공통이다. 마찬가지로, 신호 ODDBL은 기수 비트 라인 BLo의 모두에 대해 공통이다. 선택되지 않은 비트 라인은 회로(도시 안됨)에 의해 제어된다.
데이타 저장 회로(16)는 3개의 이진 데이타 저장부 DS1, DS2, DS3를 포함하고 있다. 데이타 저장부 DS1은 데이타 입/출력 라인(I/O 라인)을 통해서 데이타 입/출력 버퍼(6)에 연결되고, 외부로부터 입력된 기록 데이타를 저장하거나 또는 외부로 출력될 판독 데이타를 저장한다. 데이타 저장부 DS2는 기록 후에 메모리 셀 M의 임계 전압의 인식시(기록 입증) 검출 결과를 저장한다. 데이타 저장부 DS3는 기록 및 판독시에 메모리 셀 M의 데이타를 임시로 저장한다.
도 7은 멀티-레벨 플래시 메모리의 멀티-레벨 데이타와 메모리 셀 M의 임계 전압 간의 관계를 보여주고 있다.
이 예에서, 2-비트 데이타는 메모리 셀 M에 저장된다. 2-비트 데이타로서, "11", "10", "00", "01"이 이용된다. 2개의 비트는 서로 다른 행 어드레스(서로다른 페이지)에 속한다.
삭제 후에, 메모리 셀 M의 데이타는 "11"로 설정된다. 메모리셀 M에 관한 하위 페이지 데이타가 "0"이면, 상태는 기록에 의해 "11"로부터 "00"으로 바뀐다. "1" 데이타가 기록될 때, 상태 "11"은 변함없이 유지된다.
다음에, 상위 페이지 데이타가 기록된다. 데이타가 "1"이면, "11" 또는 "10"의 상태가 유지된다. 데이타가 "0"이면, "11"의 상태가 "01"로 바뀌고 상태 "10"은 "00"으로 바뀐다.
임계 전압이 0V보다 낮으면, 예를 들어, 상태는 "11"로 간주되고, 임계 전압이 0V와 같거나 또는 높고 1V보다 낮으면, 예를 들어, 상태는 "10"으로 간주된다. 또한, 임계 전압이 1V와 같거나 높고 2V보다 낮으면, 예를 들어, 상태는 "01"로 간주되고, 임계 전압이 2V와 같거나 또는 높으면, 예를 들어, 상태는 "00"으로 간주된다.
그래서, 4개의 임계 전압은 하나의 메모리 셀에 2-비트 데이타를 저장하는데 이용된다. 실제 장치에서는, 메모리 셀의 특성에서 변동이 발생하기 때문에, 그의 임계 전압도 또한 변한다. 이 변동이 크면, 데이타가 소멸되지 않을 수 있어 에러 데이타가 판독될 수 있다.
본 실시예에 따른 기록 방법에 있어서는, 먼저, 점선으로 표시한 바와 같은 전형적인 임계 전압에서의 변동을 실선으로 표시한 바와 같은 협 범위로 억제할 수 있다.
표 1 및 2는 삭제시, 기록시, 판독시 및 기록 입증시의 각 부분에서의 전압을 나타낸다. 표 1 및 2에서, 워드 라인 WL2 및 우수 비트 라인 BLe가 기록시 및 판독시에 선택되는 경우가 도시되어 있다.
<표 1>
삭제 제1 단계 기록 제2 단계 기록 기록 금지 "10" 판독 "01" 판독 "00" 판독
BLe 부동 0V 0.4V Vdd H 또는 L H 또는 L H 또는 L
BLo 부동 Vdd Vdd Vdd 0V 0V 0V
SGD 부동 Vdd Vdd Vdd 4.5V 4.5V 4.5V
WL3 0V 10V 10V 10V 4.5V 4.5V 4.5V
WL2 0V Vpgm Vpgm Vpgm 0V 1V 2V
WL1 0V 0V 0V 0V 4.5V 4.5V 4.5V
WL0 0V 10V 10V 10V 4.5V 4.5V 4.5V
SGS 부동 0V 0V 0V 4.5V 4.5V 4.5V
C-소스 부동 0V 0V 0V 0V 0V 0V
C-p-웰 20V 0V 0V 0V 0V 0V 0V
<표 2>
"10" 제1 단계 기록 입증 "10" 제2 단계 기록 입증 "01" 제1 단계 기록 입증 "01" 제2 단계 기록 입증 "00" 제1 단계 기록 입증 "00" 제2 단계 기록 입증
BLe H 또는 L H 또는 L H 또는 L H 또는 L H 또는 L H 또는 L
BLo 0V 0V 0V 0V 0V 0V
SGD 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL3 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL2 0.2V 0.4V 1.2V 1.4V 2.2V 2.4V
WL1 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL0 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
SGS 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
C-소스 0V 0V 0V 0V 0V 0V
C-p-웰 0V 0V 0V 0V 0V 0V
(삭제)
삭제시에, p-형 셀 웰(C-p-웰)(11)은 20V에 설정되고, 선택된 블럭의 워드 라인 WL0 내지 WL3는 모두 0V에 설정된다. 전자들은 부동 게이트로부터 방출되고, 메모리 셀 M의 임계 전압은 네가티브 전압("11" 상태)에 설정된다. 이 경우에, 선택되지 않은 블록의 워드 라인 WL 및 비트 라인 BL은 전기적으로 부동 상태로 설정 되고, p-형 셀웰(11)과의 용량결합에 기인하여 대략 20V에 설정된다.
(기록)
기록시에, 14V 내지 20V의 전압 Vpgm이 선택된 워드 라인 WL2에 인가된다. 이 상태에서, 선택된 비트 라인 BLe이 0V에 설정되면, 전자들이 부동 게이트 FG 내로 주입되어 메모리 셀 M(제1 단계 기록)의 임계 전압이 급속히 증가한다. 임계 전압의 상승 속도를 억제하기 위해 비트 라인 BLe의 전위를 0.4V까지 끌어올린다(제2 단계 기록). 임계 전압의 상승을 금지하기 위해서, 비트 라인 BLe의 전위를 전원 전압 Vdd(약 3V)로 설정한다(기록 금지).
(판독)
판독시에, 판독 전압(0V, 1V, 2V)을 선택된 워드 라인 WL2에 인가한다. 메모리 셀 M의 임계 전압이 판독 전압보다 낮으면, 예를 들어, 비트 라인 BLe 및 공통 소스 라인 C-소스가 서로 전기적으로 연결되고, 비트 라인 BLe의 전위는 상대적 로우 레벨 "L"에 설정된다. 메모리 셀 M의 임계 전압이 판독 전압과 같거나 이보다 크면, 예를 들어, 비트 라인 BLe 및 공통 소스 라인 C-소스는 서로 분리되고, 비트 라인 BLe의 전위는 상대적 하이 레벨 "H"를 유지한다. 메모리 셀 M의 임계 전압이 상태 "10"보다 높게 설정되어 있는지 여부를 검출하기 위해서, 판독 전압이 0V("10" 판독)에 설정된다. 메모리 셀 M의 임계 전압이 상태 "01"보다 높게 설정되어 있는지 여부를 검출하기 위해서, 판독 전압이 1V("01" 판독)에 설정된다. 메모리 셀 M의 임계 전압이 상태 "00"보다 높게 설정되어 있는지 여부를 검출하기 위해서, 판독 전압이 2V("00" 판독)에 설정된다.
"10" 상태에서 임계 전압은 판독 전압 0V에 관해서 0.4V의 판독 마진이 제공되도록 0.4V와 같게 또는 이보다 높게 설정된다. 이 목적을 위해, "10"을 기록하는 경우, 기록 입증 동작이 실행되고, 메모리 셀 M의 임계 전압이 0.4V에 도달하면 임계 전압을 제어하기 위해 기록 금지 동작이 실행된다. 통상적으로, 이 경우에, 임계 전압이 0.4V에 도달하였는지 여부만이 검출된다. 그러므로, 도 7에 도시된 바와 같이 비교적 넓은 임계 전압 분포 범위가 제공된다(통상적인 예).
한편, 이 예에서, 목표 임계 전압보다 약간 더 낮은 임계 전압이 도달되었는지 여부가 검출되고, 도 7에 도시된 바와 같이 임계 전압 분포 폭을 좁히기 위해 제2 단계 기록 처리에서 임계 전압의 상승 속도가 억제된다. 이는 다른 상태 "01" 및 "00"에도 적용된다.
기록 입증 동작은 입증 전압(0.2V, 0.4V, 1.2V, 1.4V, 2.2V, 2.4V)을 선택된 워드 라인 WL2에 인가함으로써 실행된다. 예를 들어, 메모리 셀 M의 임계 전압이 입증 전압보다 낮으면, 비트 라인 BLe 및 공통 소스 라인 C-소스가 전기적으로 서로 연결되고, 비트 라인 BLe의 전위는 상대적 로우 레벨 "L"에 설정된다. 예를 들어, 메모리 셀 M의 임계 전압이 입증 전압과 같거나 이보다 높으면, 비트 라인 BLe 및 공통 소스 라인 C-소스는 서로 분리되고 비트 라인 BLe의 전위는 상대적 하이 레벨 "H"에 설정된다. 메모리 셀 M의 임계 전압이 0.2V보다 높은지 여부를 검출하기 위하여, 입증 전압을 0.2V에 설정하여 기록 입증 처리를 실행한다("10" 제1 단계 기록 입증). 메모리 셀 M의 임계 전압이 0.4V보다 높은지 여부를 검출하기 위하여, 입증 전압을 0.4V에 설정하여 기록 입증 처리를 실행한다("10" 제2 단계 기 록 입증). 메모리 셀 M의 임계 전압이 1.2V보다 높은지 여부를 검출하기 위하여, 입증 전압을 1.2V에 설정하여 기록 입증 처리를 실행한다("01" 제1 단계 기록 입증). 메모리 셀 M의 임계 전압이 1.4V보다 높은지 여부를 검출하기 위하여, 입증 전압을 1.4V에 설정하여 기록 입증 처리를 실행한다("01" 제2 단계 기록 입증). 메모리 셀 M의 임계 전압이 2.2V보다 높은지 여부를 검출하기 위하여, 입증 전압을 2.2V에 설정하여 기록 입증 처리를 실행한다("00" 제1 단계 기록 입증). 메모리 셀 M의 임계 전압이 2.4V보다 높은지 여부를 검출하기 위하여, 입증 전압을 2.4V에 설정하여 기록 입증 처리를 실행한다("00" 제2 단계 기록 입증).
도 8은 통상적인 기록 방법 및 임계 전압 제어 처리를 보여주는 도면이다.
도 8에서, 각각의 보이드 스퀘어(void square)는 데이타가 용이하게 기록될 수 있는 메모리 셀의 임계 전압을 나타내며, 각각의 블랙 스퀘어는 데이타가 기록되기 어려운 메모리 셀의 임계 전압을 나타낸다. 상기 두 메모리 셀은 동일 페이지의 데이타 아이템을 저장한다. 이들 각각은 초기에는 삭제 모드에 설정되고 네가티브 임계 전압을 갖고 있다.
도 8에 도시된 바와 같이, 예를 들어, 기록 전압 Vpgm은 복수의 펄스로 나누어지고 각 펄스 마다 0.2V(Dvpgm = 0.2V)씩 상승한다. 기록 제어 전압인 비트 라인 BL의 전압이 0V에 설정되면, 임계 전압은 수 개 펄스 후에 기록 전압 Vpgm의 전압 상승 비율과 동일한 0.2V/펄스 비율로 상승한다. 기록 입증 처리는 각각의 기록 펄스의 인가 후에 실행되며, 임계 전압이 기록 입증 전압에 도달한 메모리 셀의 비트 라인 전압은 Vdd에 설정되고, 각 메모리 셀에 대한 기록 처리가 금지된다. 그래서, 임계 전압은 0.2V의 분포 폭을 갖는다.
도 9는 이 예의 기록 방법 및 임계 제어 처리를 보여주는 도면이다.
도 9에서, 각각의 보이드 스퀘어는 데이타가 용이하게 기록될 수 있는 메모리 셀의 임계 전압을 나타내며, 각각의 블랙 스퀘어는 데이타가 기록되기 어려운 메모리 셀의 임계 전압을 나타낸다. 상기 두 메모리 셀은 동일 페이지의 데이타 아이템을 저장한다. 이들 각각은 초기에는 삭제 모드에 설정되고 네가티브 임계 전압을 갖고 있다.
도 9에 도시된 바와 같이, 예를 들어, 기록 전압 Vpgm은 복수의 펄스로 나뉘어지고 각 펄스 마다 0.2V(Dvpgm = 0.2V)씩 상승한다. 기록 제어 전압인 비트 라인 BL의 전압이 0V에 설정되면, 제1 단계 기록 처리가 실행되고 임계 전압은 수 개 펄스 후에 기록 전압 Vpgm의 전압 상승 비율과 동일한 0.2V/펄스 비율로 상승한다. 제1 단계 및 제2 단계 기록 입증 처리는 각각의 기록 펄스의 인가 후에 실행되며, 임계 전압이 제1 단계 기록 입증 전압에 도달한 메모리 셀의 비트 라인 전압은 0.4V에 설정되고, 각 메모리 셀에 대한 제2 단계 기록 처리가 실행된다. 또한, 임계 전압이 제2 단계 기록 입증 전압에 도달한 메모리 셀의 비트 라인 전압이 Vdd에 설정되고 각 메모리 셀에 대한 기록 처리가 금지된다. 임계 전압의 상승 비율은, 예를 들어, 제2 단계 기록 처리가 시작된 후 몇 펄스 동안 대략 0V/펄스 내지 0.05V/펄스에 억제되기 때문에, 임계 전압은 단지 0.05V의 분포 폭을 갖는다. 그러므로, 임계 전압 분포 폭이 좁아질 수 있다.
기록 펄스 폭이 20 μsec에 설정되고 각 기록 입증 시간이 5 μsec에 설정되 면, 통상적인 기록 방법에 의해 발생한 기록 시간은 다음과 같이 표현된다.
(20 μsec + 5 μsec) × 18 펄스 = 450 μsec
그러나, 0.05V의 임계 전압 분포를 실현하기 위해서 기록 전압 Vpgm의 전압 상승 비율을 0.05V 즉, 1/4로 줄이는 것이 필요하기 때문에, 기록 시간은 다음과 같이 된다.
450 μsec × 4 = 1800 μsec
이 예에 따르면, 도 9에 도시된 바와 같이, 0.05V의 임계 전압 분포 폭은 0.2V/펄스의 Vpgm 상승 비율로 실현될 수 있고 기록 시간은 다음과 같이 된다.
(20 μsec + 5 μsec + 5 μsec) × 20 μsec = 600 μsec
즉, 이 예에서, 통상적인 기록 방법에서와 동일한 0.05V의 임계 전압 분포를 실현하는데 요구되는 기록 시간은 통상적인 기록 방법과 비교해 볼 때 1/3로 줄어들 수 있다.
이 경우에, "10" 기록 처리는 제1 단계 기록 입증 전압을 "10" 제1 단계 기록 입증 전압에 설정하고 제2 단계 기록 입증 전압을 "10" 제2 단계 기록 입증 전압에 설정함으로써 실행된다.
도 10은 이 예에서 상위 페이지 데이타를 동일한 메모리 셀 M에 기록하는 방법 및 임계 제어 동작을 보여주는 다이어그램이다.
도 10에서, 각각의 보이드 스퀘어는 데이타가 용이하게 기록될 수 있는 메모리 셀의 임계 전압을 나타내며, 각각의 블랙 스케어는 데이타가 기록되기 어려운 메모리 셀의 임계 전압을 나타낸다. 상기 두 메모리 셀은 동일 페이지의 각 열의 데이타 아이템을 저장한다. 보이드 스퀘어로 나타낸 메모리 셀은 초기에는 삭제 상태로 설정되고 네가티브 임계 전압을 가지며 "01" 상태로 기록된다. 블랙 스퀘어로 나타낸 메모리 셀은 초기에는 "10" 상태로 설정되며 "00" 상태로 기록된다.
도 10에 도시된 바와 같이, 기록 전압 Vpgm은 복수의 펄스로 나뉘어지고 예를 들어 각 펄스 마다 0.2V씩 상승한다(Dvpgm = 0.2V). 기록 제어 전압인 비트 라인 BL의 전압이 0V에 설정되면, 제1 단계 기록 처리가 실행되고 임계 전압은 수 개 펄스 후에 기록 전압 Vpgm의 전압 상승 비율과 동일한 0.2V/펄스 비율로 상승한다. "01" 제1 단계 및 "01" 제2 단계 기록 입증 처리는 각각의 기록 펄스의 인가 후에 실행되며, 이후 "00" 제1 단계 및 "00" 제2 단계 기록 처리가 실행된다.
보이드 스퀘어로 나타낸 메모리 셀의 임계 전압이 "01" 제1 단계 기록 입증 전압에 도달했음이 검출될 때, 비트 라인 전압은 0.4V에 설정되고 제2 단계 기록 상태가 설정된다. 블랙 스퀘어로 나타낸 메모리 셀의 임계 전압이 "00" 제1 단계 기록 입증 전압에 도달했음이 검출될 때는, 비트 라인 전압이 0.4V에 설정되고 제2 단계 기록 상태가 설정 완료된다.
보이드 스퀘어로 나타낸 메모리 셀의 임계 전압이 "01" 제2 단계 기록 입증 전압에 도달했음이 검출되면, 비트 라인 전압은 Vdd에 설정되고 기록 동작이 금지된다. 또한, 블랙 스퀘어로 나타낸 메모리 셀의 임계 전압이 "00" 제2 단계 기록 입증 전압에 도달했음이 검출되면, 비트 라인 전압은 Vdd에 설정되고 기록 동작이 금지된다.
"01" 및 "00"의 경우에, 임계 전압의 상승 비율이, 제2 단계 기록 상태가 설 정 완료된 후 수 개 펄스의 기간 동안 대략 OV/펄스 내지 0.05V/펄스에 억제되기 때문에, 예를 들어, 임계 전압은 0.05V의 분포 폭만을 갖는다.
도 11은 동일 메모리 셀 M 내에 하위 페이지 데이타의 기록시 파형을 보여주는 동작 파형도이다.
기록 단계은 시간 tp0로부터 tp7까지의 기간 동안 실행되고 기록 펄스가 인가된다. "10" 제1 단계 기록 입증 동작은 시간 tfv0로 부터 tfv7까지의 기간에 실행되며 "10" 제2 단계 기록 입증 동작은 시간 tsv0으로 부터 tsv6까지의 기간에 실행된다. 이 예에서는, 워드 라인 WL 및 우수 비트 라인 BLe가 선택되는 경우를 보여주고 있다.
기록 단계에서, 기록 제어 전압인 비트 라인 BLe의 전압은 제1 단계 기록 상태에서는 0V에, 제2 단계 기록 상태에서는 0.4V에, 그리고 기록 금지 상태에서는 Vdd(예를 들어, 2.5V)에 설정된다.
각각의 기록 입증시에는 먼저 비트 라인 BLe가 0.7V로 충전된다. 이 후에, 선택된 워드 라인 WL2의 전압이 기록 입증 전압에 도달할 때, 메모리 셀 M의 임계 전압이 기록 입증 전압에 도달하면 0.7V의 전압이 유지된다. 이 경우에, 이 전압은, 메모리 셀 M의 임계 전압이 기록 입증 전압에 도달하지 않으면 0V를 향해 떨어진다.
비트 라인 BLe의 전압이 시간 tfv4 또는 tsv4의 타이밍에서 검출되면, 메모리 셀 M의 임계 전압이 기록 입증 전압에 도달했는지 여부를 검출할 수 있다. 메모리 셀 M의 임계 전압이 기록 입증 전압에 도달했다면 검출 결과는 "패스"이다.
도 12는 동일한 메모리 셀 M 내에 하위 페이지 데이타를 기록하는 알고리즘을 보여주는 흐름도이다.
먼저, 예를 들어, 명령 인터페이스(7)는 호스트로부터 데이타 입력 명령을 수신하고 데이타 입력 명령을 상태 머신(8)에 설정한다(S1).
다음에는, 예를 들어, 명령 인터페이스(7)가 호스트로부터 어드레스 데이타를 수신하고 상태 머신(8)에서 기록 페이지를 선택하기 위해 어드레스를 설정한다(S2).
다음에는, 예를 들어, 데이타 입/출력 버퍼(6)가 한 페이지의 기록 데이타를 수신하고 대응하는 기록 데이타를 각각의 데이타 저장부 DS1에 설정한다(S3).
다음에는, 예를 들어, 명령 인터페이스(7)가 호스트로부터 발행된 기록 명령을 수신하고 이 기록 명령을 상태 머신(8)에 설정한다(S4). 기록 명령이 설정된 후에는, 단계 S5 내지 S16이 상태 머신(8)에 의해 내부에서 자동으로 시작된다.
다음에는, 각각의 데이타 저장부 DS1의 데이타가 데이타 저장부 DS2의 대응하는 곳에 복제된다(S5). 이 후에는 기록 전압 Vpgm의 초기값이 12V로 설정되고 기록 카운터 PC는 "0"에 설정된다(S6).
데이타 저장부 DS1의 데이타가 "0"이고 데이타 저장부 DS2의 데이타가 "0"이면, 제1 단계 기록 상태가 설정되어 있는 것으로 판정된다. 그러므로, 기록 제어 전압인 비트 라인의 전압이 0V에 설정된다.
데이타 저장부 DS1의 데이타가 "0"이고 데이타 저장부 DS2의 데이타가 "1"이면, 제2 단계 기록 상태가 설정되어 있는 것으로 판정된다. 그러므로, 기록 제어 전압인 비트 라인의 전압이 0.4V에 설정된다.
데이타 저장부 DS1의 데이타가 "1"이면, 기록 금지 상태가 설정되어 있는 것으로 판정된다. 그러므로, 기록 제어 전압인 비트 라인의 전압이 Vdd에 설정된다(S7).
다음에는, 설정된 기록 전압 Vpgm 및 기록 제어 전압을 사용함으로써 기록 펄스들이 한 페이지의 메모리 셀에 인가된다. 즉, 기록 단계가 실행된다(S8).
데이타 저장부 DS2의 모든 데이타 아이템이 "1"인지 여부가 검출되고, 모든 데이타 아이템이 '1"이면 제1 단계 상태가 "패스"인 것으로 판정되고, 그렇지 않으면 제1 단계 상태가 "패스"가 아닌 것으로 판정된다(S9). 후에 설명되는 바와 같이, 데이타 저장부 DS2의 모두의 데이타 아이템이 "1"이면, 이전의 기록 단계(S8)에서의 제1 단계 기록 동작이 메모리 셀에서 행해지지 않은 것으로 판정된다.
제1 단계 상태가 "패스"가 아니면, "10" 제1 단계 기록 입증 동작이 시작된다(S10). 한 페이지의 메모리 셀들 중에서 검출 결과가 "패스"로 설정된 메모리 셀에 대응하는 데이타 저장부 DS2의 데이타는 "0"으로부터 "1"로 바뀐다. 데이타 저장부 DS2의 데이타가 "1"이면, "1" 데이타가 유지된다.
제1 단계 상태가 "패스"이거나 또는 "10" 제1 단계 기록 입증 동작이 종료되면, "10" 제2 단계 기록 입증 동작이 시작된다(S11). 한 페이지의 메모리 셀들 중에서 검출 결과가 "패스"로 설정된 메모리 셀에 대응하는 데이타 저장부 DS1의 데이타는 "0"으로부터 "1"로 바뀐다. 데이타 저장부 DS1의 데이타가 "1"이면, "1" 데이타가 유지된다.
"10" 제2 단계 기록 입증 동작 후에, 데이타 저장부 DS1의 모두의 데이타 아이템이 "1"인지 여부가 검출되고, 모든 데이타 아이템이 "1"이라면, 제2 단계 상태가 "패스"인 것으로 판정되고, 그렇지 않으면, 제2 단계 상태가 "패스"가 아닌 것으로 판정된다(S12).
제2 단계 상태가 "패스"이면, 기록 동작이 올바르게 종료된 것으로 판정되고, 기록 상태가 "패스"에 설정되며 기록 동작은 종료된다(S13).
제2 단계 상태가 "패스"가 아니면, 기록 카운터 PC가 체크되고(S14), 이 카운트가 20과 같거나 또는 이보다 크면, 데이타가 올바르게 기록되지 않은 것으로 판정되어 기록 상태가 "실패"로 설정되고 기록 동작이 종료된다(S15).
기록 카운터 PC의 카운트가 20 보다 작다면, 기록 카운터 PC의 카운트는 1씩 증분되고, 기록 전압 Vpgm의 설정 값은 0.2V씩 증가하며(S16) 처리는 단계 S7이 실행된 후에 다시 기록 단계 S8로 복귀한다.
표 3은 도 12에 도시된 동일한 메모리 셀 M에 하위 페이지 데이타를 기록하는 알고리즘에 있어서의 데이타 저장부 DS1 및 DS2의 "10" 제1 단계 기록 입증 동작 전 후의 데이타 아이템과 대응 메모리 셀의 임계 전압 간의 관계를 보여주고 있다.
<표 3>
메모리셀의 임계 전압 Vt
0.2V 보다 낮음 0.2V 보다 낮지 않음
n번째 "10" 제1 단계 기록 입증 전의 데이타 DS1/DS2 0/0 0/0 0/0
0/1 0/1 0/1
1/1 1/1 1/1
n번째 "10" 제1 단계 기록 입증 후의 데이타 DS1/DS2
표 3에 도시된 바와 같이, n번째 "10" 제1 단계 기록 입증 동작 전에 데이타 저장부 DS1 및 DS2에 설정될 수 있는 값은 0/0, 0/1 또는 1/1이다.
0/0은 메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "10" 제1 단계 기록 입증 전압에 도달하지 않음을 나타낸다.
0/1은 메모리 셀의 임계 전압이 "10" 제1 단계 기록 입증 전압에는 도달하였으나, (n-1)번째 기록 단계까지 "10" 제2 단계 기록 입증 전압에는 도달하지 않음을 나타낸다.
1/1은 메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "10" 제2 단계 기록 입증 전압에 도달했음을 나타낸다.
메모리 셀의 임계 전압이 "10" 제2 단계 기록 입증 전압에는 도달하였으나 (n-1)번째 기록 단계까지 "10" 제1 단계 기록 입증 전압에는 도달하지 못하는 가능성이 발생하지 않기 때문에, 1/0의 상태는 이 예에서 제시되지 않았다.
첫번째 "10" 제1 단계 기록 입증 동작 전에 데이타 저장부 DS1 및 DS2에 설정될 수 있는 값은 0/0 또는 1/1이다.
메모리 셀의 임계 전압이 n번째 기록 단계에서 "10" 제1 단계 기록 입증 전압인 0.2V에 도달하지 않으면 "10" 제1 단계 기록 입증 동작에서의 검출 결과가 "패스"가 아니기 때문에, 데이타 저장부 DS2의 데이타는 변함없이 유지된다. 메모리 셀의 임계 전압이 n번째 기록 단계에서 "10" 제1 단계 기록 입증 전압인 0.2V에 도달하면 "10" 제1 단계 기록 입증 동작에서의 검출 결과가 "패스"이기 때문에, 데 이타 저장부 DS2의 데이타가 "1"로 바뀐다. "1"인 데이타 저장부 DS2의 데이타는 메모리 셀의 임계 전압에 관계없이 변함없이 유지된다.
표 4는 도 12에 도시된 동일 메모리 셀 M에 하위 페이지 데이타를 기록하는 알고리즘에서의 데이타 저장부 DS1 및 DS2의 "10" 제2 단계 기록 입증 동작 전 및 후의 데이타 아이템과 대응하는 메모리 셀의 임계 전압 간의 관계를 보여주고 있다.
<표 4>
메모리셀의 임계 전압 Vt
0.4V 보다 낮음 0.4V 보다 낮지 않음
n번째 "10" 제2 단계 기록 입증 전의 데이타 DS1/DS2 0/0 0/0 -
0/1 0/1 1/1
1/1 1/1 1/1
n번째 "10" 제2 단계 기록 입증 후의 데이타 DS1/DS2
표 4에 도시된 바와 같이, n번째 "10" 제2 단계 기록 입증 동작 전에 데이타 저장부 DS1 및 DS2에 설정될 수 있는 값은 0/0, 0/1 또는 1/1이다.
0/0은 메모리 셀의 임계 전압이 n번째 기록 단계 후에 "10" 제1 단계 기록 입증 전압에 도달하지 않음을 나타낸다. 0/1은 메모리 셀의 임계 전압이 n 기록 단계까지는 "10" 제1 단계 기록 입증 전압에는 도달하였으나, (n-1)번째 기록 단계까지 "10" 제2 단계 기록 입증 전압에는 도달하지 않음을 나타낸다. 1/1은 메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "10" 제2 단계 기록 입증 전압에 도달했음을 나타낸다.
메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "10" 제2 단계 기록 입증 전압에는 도달하였으나 n번째 기록 단계까지 "10" 제1 단계 기록 입증 전압에는 도달하지 못하는 가능성이 발생하지 않기 때문에, 1/0의 상태는 이 예에서 제시되지 않았다.
메모리 셀의 임계 전압이 n번째 기록 단계에서 "10" 제2 단계 기록 입증 전압인 0.4V에 도달하지 않으면 "10" 제2 단계 기록 입증 동작에서의 검출 결과가 "패스"가 아니기 때문에, 데이타 저장부 DS1의 데이타는 변함없이 유지된다. 메모리 셀의 임계 전압이 n번째 기록 단계에서 "10" 제2 단계 기록 입증 전압인 0.4V에 도달하면 "10" 제2 단계 기록 입증 동작에서의 검출 결과가 "패스"이기 때문에, 데이타 저장부 DS1의 데이타가 "1"로 바뀐다. "1"인 데이타 저장부 DS1의 데이타는 메모리 셀의 임계 전압에 관계없이 변함없이 유지된다. 0/0은 "10" 제2 단계 기록 입증 동작에 의해 바뀌지 않는다.
도 13은 동일 메모리 셀 M에 대한 상위 페이지 데이타의 기록 알고리즘을 보여주는 다이어그램이다.
먼저, 예를 들어, 명령 인터페이스(7)는 호스트로부터 데이타 입력 명령을 수신하여 이 데이타 입력 명령을 상태 머신(8)에 설정한다(S1).
다음에는, 예를 들어, 명령 인터페이스(7)는 호스트로부터 어드레스 데이타를 수신하고 상태 머신(8)에서 기록 페이지를 선택하기 위해 어드레스를 설정한다(S2).
이후, 예를 들어, 입/출력 데이타 버퍼(6)는 한 페이지의 기록 데이타를 수신하고 대응하는 기록 데이타를 각각의 데이타 저장부 DS1에 설정한다(S3).
다음에는, 예를 들어, 명령 인터페이스(7)가 호스트로부터 발행된 기록 명령을 수신하고 이 기록 명령을 상태 머신(8)에 설정한다(S4). 기록 명령이 설정된 후에, 단계 S5 내지 S20이 상태 머신(8)에 의해 내부에서 자동으로 시작된다.
첫째로, "10" 판독 동작이 시작된다(S5). "패스"의 경우(메모리 셀이 "10"일 때)에, "0"이 데이타 저장부 DS3의 대응하는 곳에 설정된다. "패스"가 아닌 경우, "1"이 데이타 저장부 DS3의 대응하는 곳에 설정된다.
다음에는, 각각의 데이타 저장부 DS1의 데이타가 데이타 저장부 DS2의 대응하는 곳에 복제된다(S6). 이 후에, 기록 전압 Vpgm의 초기 값이 14V에 설정되고 기록 카운터 PC는 "0"에 설정된다(S7).
데이타 저장부 DS1의 데이타가 "0"이고 데이타 저장부 DS2의 데이타가 "0"이면, 제1 단계 기록 상태가 설정되어 있는 것으로 판정된다. 그러므로, 기록 제어 전압인 비트 라인의 전압이 0V에 설정된다.
데이타 저장부 DS1의 데이타가 "0"이고 데이타 저장부 DS2의 데이타가 "1"이면, 제2 단계 기록 상태가 설정되어 있는 것으로 판정된다. 그러므로, 기록 제어 전압인 비트 라인의 전압이 0.4V에 설정된다.
데이타 저장부 DS1의 데이타가 "1"이면, 기록 금지 상태가 설정되어 있는 것으로 판정된다. 그러므로, 기록 제어 전압인 비트 라인의 전압이 Vdd에 설정된다(S8).
다음에는 설정된 기록 전압 Vpgm 및 기록 제어 전압을 이용하여 기록 펄스들을 한 페이지의 메모리 셀에 인가한다(S9).
"0"이 데이타 저장부 DS3에 저장되어 있는 데이타 저장 회로(16) 내의 데이타 저장부 DS2의 모두의 데이타 아이템이 "1"인지 여부가 검출된다. 이후, 모든 데이타 아이템이 "1"이면, "00" 제1 단계 상태가 "패스"인 것으로 판정되고, 그렇지 않으면, 상기 상태가 "패스"가 아닌 것으로 판정된다(S10). 후에 설명되는 바와 같이, 데이타 저장부 DS2의 모두의 데이타 아이템이 "1"이면, 이전 기록 단계(S9)에 있어서의 "00" 제1 단계 기록 동작 처리될 대상인 메모리 셀이 없다.
"00" 제1 단계 상태가 "패스"가 아니면, "00" 제1 단계 기록 입증 동작이 시작된다(S11). 데이타 저장부 DS3의 데이타가 "0"인 데이타 저장 회로(16)에 있고, 검출 결과가 한 페이지의 메모리 셀 중에서 "패스"로 설정되어 있는 메모리 셀에 대응하는 데이타 저장부 DS2의 데이타는 "0"으로부터 "1"로 바뀐다. 데이타 저장부 DS2의 데이타가 "1"이면, "1" 데이타가 유지된다.
"00" 제1 단계 상태가 "패스"이거나 또는 "00" 제1 단계 기록 입증 동작이 종료될 때, "00" 제2 단계 기록 입증 동작이 시작된다(S12). 검출 결과가 한 페이지의 메모리 셀 중에서 "패스"로 설정되어 있는 메모리 셀에 대응하며, 데이타 저장부 DS3의 데이타가 "0"인 데이타 저장 회로(16)에 있는 데이타 저장부 DS1의 데이타는 "0"으로부터 "1"로 바뀐다. 데이타 저장부 DS1의 데이타가 "1"이면, "1" 데이타가 유지된다.
다음에는 데이타 "1"이 데이타 저장부 DS3에 저장되어 있는 데이타 저장 회로(16) 내의 데이타 저장부 DS2의 모두의 데이타 아이템이 "1"인지 여부가 검출된다. 이후, 모든 데이타 아이템이 "1"이면, "01" 제1 단계 상태가 "패스"인 것으로 판정되고, 그렇지 않으면, 상기 상태가 "패스"가 아닌 것으로 판정된다(S13). 후에 설명되는 바와 같이, 데이타 저장부 DS2의 모두의 데이타 아이템이 "1"이면, 이전 기록 단계(S9)에 있어서의 "01" 제1 단계 기록 동작 처리될 대상인 메모리 셀이 없다.
"01" 제1 단계 상태가 "패스"가 아니면, "01" 제1 단계 기록 입증 동작이 시작된다(S14). 검출 결과가 한 페이지의 메모리 셀 중에서 "패스"로 설정되어 있는 메모리 셀에 대응하며, 데이타 저장부 DS3의 데이타가 "1"인 데이타 저장 회로(16)에 있는 데이타 저장부 DS2의 데이타는 "0"으로부터 "1"로 바뀐다. 데이타 저장부 DS2의 데이타가 "1"이면, "1" 데이타가 유지된다.
"01" 제1 단계 상태가 "패스"이거나 또는 "01" 기록입증 동작이 종료되면, "01" 제2 단계 기록 입증 동작이 시작된다(S15). 검출 결과가 한 페이지의 메모리 셀 중에서 "패스"로 설정되어 있는 메모리 셀에 대응하며, 데이타 저장부 DS3의 데이타가 "1"인 데이타 저장 회로(16)에 존재하는 데이타 저장부 DS1의 데이타는 "0"으로부터 "1"로 바뀐다. 데이타 저장부 DS1의 데이타가 "1"이면, "1" 데이타가 유지된다.
"01" 제2 단계 기록 입증 동작 후에, 데이타 저장부 DS1의 모두의 데이타 아이템이 "1"인지 여부가 검출된다. 이후, 상기 모든 데이타 아이템이 "1"이면, 제2 단계 상태는 "패스"인 것으로 판정되고, 그렇지 않으면 상기 상태는 "패스"가 아닌 것으로 판정된다(S16). 제2 단계 상태가 "패스"이면, 기록 데이타가 올바르게 실행된 것으로 판정되어 기록 상태가 "패스"로 설정되고 기록 동작이 종료한다(S17). 제2 단계 상태가 "패스"가 아니면, 기록 카운터 PC가 체크된다(S18). 이후 이 카운터의 카운트가 20보다 작지 않으면, 기록 동작이 올바르게 실행될 수 없는 것으로 판정되어 기록 상태가 "실패"로 설정되며 기록 동작이 종료된다(S19). 기록 카운터 PC의 카운트가 20보다 작으면, 기록 카운터 PC의 카운트는 1씩 증분되고, 기록 전압 Vpgm의 설정 값이 0.2V씩 상승하며(S20), 처리는 단계 S18이 실행된 후에 다시 기록 단계 S9로 복귀한다.
표 5는 도 12에 도시된 동일 메모리 셀 M에 상위 페이지 데이타를 기록하는 알고리즘에서의 데이타 저장부 DS1, DS2 및 DS3의 "01" 제1 단계 기록 입증 동작 전 및 후의 데이타 아이템과 대응 메모리 셀의 임계 전압 간의 관계를 보여주고 있다.
<표 5>
메모리 셀의 임계 전압 Vt
1.2V보다 낮음 1.2V보다 낮지 않음
n번째 "01" 제1 단계 기록 입증 전의 데이타 DS1/DS2/DS3 0/0/1 0/0/1 0/1/1
0/1/1 0/1/1 0/1/1
1/1/1 1/1/1 1/1/1
0/0/0 /0/0/0 0/0/0
0/1/0 0/1/0 0/1/0
1/1/0 1/1/0 1/1/0
n번째 "01" 제1 단계 기록 입증 후의 데이타 DS1/DS2/DS3
표 5에 도시된 바와 같이, n번째 "01" 제1 단계 기록 입증 동작 전에 데이타 저장부 DS1, DS2 및 DS3에 설정될 수 있는 값은 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0 또는 1/1/0이다.
0/0/1은 메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "01" 제1 단계 기록 입증 전압에 도달하지 않음을 나타낸다.
0/1/1은 메모리 셀의 임계 전압이 "01" 제1 단계 기록 입증 전압에는 도달하였으나 (n-1)번째 기록 단계까지 "01" 제2 단계 기록 입증 전압에는 도달하지 못함을 나타낸다.
1/1/1은 (n-1)번째 기록 단계까지 메모리 셀의 임계 전압이 "01" 제2 단계 기록 입증 전압에 도달했음을 나타낸다.
메모리 셀의 임계 전압이 "01" 제2 단계 기록 입증 전압에는 도달하였으나, (n-1)번째 기록 단계까지 "01" 제1 단계 기록 입증 전압에는 도달하지 못하는 가능성은 발생하지 않기 때문에, 1/0/1의 상태는 이 예에서 제시되지 않았다.
메모리 셀의 임계 전압이 n번째 기록 단계에서 "01" 제1 단계 기록 입증 전압인 1.2V에 도달하지 않으면 "01" 제1 단계 기록 입증 동작에서의 검출 결과는 "패스"가 아니다. 이 경우에, 데이타 저장부 DS2의 데이타는 변함없이 유지된다.
메모리 셀의 임계 전압이 n번째 기록 단계에서 "01" 제1 단계 기록 입증 전압인 1.2V에 도달하면 "01" 제1 단계 기록 입증 동작에서의 검출 결과가 "패스"이다. 이 경우에, 데이타 저장부 DS2의 데이타가 "1"로 바뀐다. "1"인 데이타 저장부 DS2의 데이타는 메모리 셀의 임계 전압에 관계없이 변함없이 유지된다. 또한, 0/0/0, 0/1/0, 1/1/0은 "01" 제1 단계 기록 입증 동작 처리되는 대상이 아니므로 이들은 변함이 없이 유지된다.
표 6은 도 13에 도시된 동일 메모리 셀 M에 상위 페이지 데이타를 기록하는 알고리즘에서의 데이타 저장부 DS1, DS2 및 DS3의 "01" 제2 단계 기록 입증 동작 전 및 후의 데이타 아이템과 대응 메모리 셀의 임계 전압 간의 관계를 보여주고 있다.
<표 6>
메모리 셀의 임계 전압 Vt
1.4V보다 낮음 1.4V보다 낮지 않음
n번째 "01" 제2 단계 기록 입증 전의 데이타 DS1/DS2/DS3 0/0/1 0/0/1 -
0/1/1 0/1/1 1/1/1
1/1/1 1/1/1 1/1/1
0/0/0 0/0/0 0/0/0
0/1/0 0/1/0 0/1/0
1/1/0 1/1/0 1/1/0
n번째 "01" 제2 단계 기록 입증 후의 데이타 DS1/DS2/DS3
표 6에 도시된 바와 같이, n번째 "01" 제2 단계 기록 입증 동작 전에 데이타 저장부 DS1, DS2 및 DS3에 설정될 수 있는 값은 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0 또는 1/1/0이다.
0/0/1은 메모리 셀의 임계 전압이 n번째 기록 단계 후에 "01" 제1 단계 기록 입증 전압에 도달하지 않음을 나타낸다.
0/1/1은 메모리 셀의 임계 전압이 n번째 기록 단계까지 "01" 제1 단계 기록 입증 전압에는 도달하였으나 (n-1)번째 기록 단계까지 "01" 제2 단계 기록 입증 전압에는 도달하지 못함을 나타낸다.
1/1/1은 메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "01" 제2 단계 기록 입증 전압에 도달했음을 나타낸다.
메모리 셀의 임계 전압이 n번째 기록 단계에서 "01" 제2 단계 기록 입증 전압인 1.4V에 도달하지 않으면 "01" 제2 단계 기록 입증 동작에서의 검출 결과는 " 패스"가 아니다. 이 경우에, 데이타 저장부 DS1의 데이타는 변함없이 유지된다.
메모리 셀의 임계 전압이 n번째 기록 단계에서 "01" 제2 단계 기록 입증 전압인 1.4V에 도달하면 "01" 제2 단계 기록 입증 동작에서의 검출 결과가 "패스"이다. 이 경우에, 데이타 저장부 DS1의 데이타가 "1"로 바뀐다. "1"인 데이타 저장부 DS1의 데이타는 메모리 셀의 임계 전압에 관계없이 변함없이 유지된다. 0/0/1은 "01" 제2 단계 기록 입증 동작에 의해 바뀌지 않는다. 또한, 0/0/0, 0/1/0, 1/1/0은 "01" 제2 단계 기록 입증 동작 처리되는 대상이 아니므로 이들은 변함이 없이 유지된다.
표7은 도 13에 도시된 동일 메모리 셀 M에 상위 페이지 데이타를 기록하는 알고리즘에서의 데이타 저장부 DS1, DS2 및 DS3의 "00" 제1 단계 기록 입증 동작 전 및 후의 데이타 아이템과 대응하는 메모리 셀의 임계 전압 간의 관계를 보여주고 있다.
<표 7>
메모리 셀의 임계 전압 Vt
2.2V보다 낮음 2.2V보다 낮지 않음
n번째 "00" 제1 단계 기록 입증 전의 데이타 DS1/DS2/DS3 0/0/1 0/0/1 -
0/1/1 0/1/1 -
1/1/1 1/1/1 -
0/0/0 0/0/0 0/1/0
0/1/0 0/1/0 0/1/0
1/1/0 1/1/0 1/1/0
n번째 "00" 제1 단계 기록 입증 후의 데이타 DS1/DS2/DS3
표 7에 도시된 바와 같이, n번째 "00" 제1 단계 기록 입증 동작 전에 데이타 저장부 DS1, DS2 및 DS3에 설정될 수 있는 값은 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0 또는 1/1/0이다.
0/0/0은 메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "00" 제1 단계 기록 입증 전압에 도달하지 않음을 나타낸다.
0/1/0은 메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "00" 제1 단계 기록 입증 전압에는 도달하였으나, "00" 제2 단계 기록 입증 전압에는 도달하지 못함을 나타낸다.
1/1/0은 메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "00" 제2 단계 기록 입증 전압에 도달했음을 나타낸다.
메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "00" 제2 단계 기록 입증 전압에는 도달하였으나 "00" 제1 단계 기록 입증 전압에는 도달하지 못할 가능성은 발생하지 않기 때문에 1/0/0의 상태는 이 예에서 다루지 않는다.
메모리 셀의 임계 전압이 n번째 기록 단계에서 "00" 제1 단계 기록 입증 전압인 2.2V에 도달하지 않으면 "00" 제1 단계 기록 입증 동작에서의 검출 결과는 "패스"가 아니다. 이 경우에, 데이타 저장부 DS2의 데이타는 변함없이 유지된다.
메모리 셀의 임계 전압이 n번째 기록 단계에서 "00" 제1 단계 기록 입증 전압인 2.2V에 도달하면 "00" 제1 단계 기록 입증 동작에서의 검출 결과가 "패스"이므로, 데이타 저장부 DS2의 데이타가 "1"로 바뀐다. "1"인 데이타 저장부 DS2의 데이타는 메모리 셀의 임계 전압에 관계없이 변함없이 유지된다. 또한, 0/0/1, 0/1/1, 1/1/1은 "01" 제1 단계 기록 입증 동작 처리되는 대상이 아니므로 이들은 변함이 없이 유지된다.
표 8은 도 12에 도시된 동일 메모리 셀 M에 상위 페이지 데이타를 기록하는 알고리즘에서의 데이타 저장부 DS1, DS2 및 DS3의 "00" 제2 단계 기록 입증 동작 전 및 후의 데이타 아이템과 대응 메모리 셀의 임계 전압 간의 관계를 보여주고 있다.
<표 8>
메모리 셀의 임계 전압 Vt
2.4V보다 낮음 2.4V보다 낮지 않음
n번째 "00" 제2 단계 기록 입증 전의 데이타 DS1/DS2/DS3 0/0/1 0/0/1 -
0/1/1 0/1/1 -
1/1/1 1/1/1 -
0/0/0 0/0/0 -
0/1/0 0/1/0 1/1/0
1/1/0 1/1/0 1/1/0
n번째 "00" 제2 단계 기록 입증 후의 데이타 DS1/DS2/DS3
표 8에 도시된 바와 같이, n번째 "00" 제2 단계 기록 입증 동작 전에 데이타 저장부 DS1, DS2 및 DS3에 설정될 수 있는 값은 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0 또는 1/1/0이다.
0/0/0은 메모리 셀의 임계 전압이 n번째 기록 단계 후에 "00" 제1 단계 기록 입증 전압에 도달하지 못함을 나타낸다.
0/1/0은 n번째 기록 단계까지 메모리 셀의 임계 전압이 "00" 제1 단계 기록 입증 전압에는 도달하였으나 (n-1)번째 기록 단계까지 "00" 제2 단계 기록 입증 전압에는 도달하지 못함을 나타낸다.
1/1/0은 메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "00" 제2 단계 기록 입증 전압에 도달했음을 나타낸다.
메모리 셀의 임계 전압이 (n-1)번째 기록 단계까지 "00" 제2 단계 기록 입증 전압에는 도달하였으나 n번째 기록 단계까지 "00" 제1 단계 기록 입증 전압에는 도달하지 못하는 가능성은 발생하지 않기 때문에, 1/0/0의 상태는 이 예에서 다루지 않는다.
메모리 셀의 임계 전압이 n번째 기록 단계에서 "00" 제2 단계 기록 입증 전압인 2.4V에 도달하지 않으면 "00" 제2 단계 기록 입증 동작에서의 검출 결과는 "패스"가 아니다. 이 경우에, 데이타 저장부 DS1의 데이타는 변함없이 유지된다.
메모리 셀의 임계 전압이 n번째 기록 단계에서 "00" 제2 단계 기록 입증 전압인 2.4V에 도달하면 "00" 제2 단계 기록 입증 동작에서의 검출 결과가 "패스"이다. 이 경우에, 데이타 저장부 DS1의 데이타가 "1"로 바뀐다. "1"인 데이타 저장부 DS1의 데이타는 메모리 셀의 임계 전압에 관계없이 변함없이 유지된다. 0/0/0은 "00" 제2 단계 기록 입증 동작에 의해 바뀌지 않는다. 또한, 0/0/1, 0/1/1, 1/1/1은 "00" 제2 단계 기록 입증 동작 처리되는 대상이 아니므로 이들은 변함이 없이 유지된다.
도 14A 내지 14C는 멀티-레벨 플래시 메모리의 처리 치수의 소형화에 의해 발생되는 상태를 보여주는 도면 및 다이어그램이다.
도 14A는 기록 동작이 삭제 후의 우수(even-numbered) 비트 라인 BLe에 대해 실행된 후 부동 게이트 FG의 충전 상태를 보여주고 있다.
전자(-)는 기록 동작 대상인 메모리 셀 M의 부동 게이트 FG에 충전된다. 이 후에, 기록 동작이 기수 비트 라인 BLo에 대해 실행되면, 도 14B에 도시된 바와 같 이 우수 비트 라인 BLe에 연결된 메모리 셀 M의 부동 게이트 FG의 상태에서 변동이 생긴다. 우수 메모리 셀 M의 전위는 인접한 부동 게이트 FG들 간의 정전용량 결합(electrostatic capacitive coupling)에 의해 낮아지고 임계 전압은 도 4C에 도시된 바와 같이 증가한다.
이와 같은 조건에서는 임계 전압 분포 폭을 좁히는 기술이 미래에 아주 중요하다.
도 15는 블록으로 기록 순서를 보여주는 도면.
먼저, 워드 라인 WL0가 선택되고 하위 데이타는 우수 비트 라인에 연결된 메모리 셀 M으로 구성된 한 페이지에 기록된다. 이후, 하위 데이타는 기수 비트 라인에 연결된 메모리 셀 M으로 구성된 한 페이지에 기록된다. 세번째로, 상위 데이타는 우수 비트 라인에 연결된 메모리 셀 M으로 구성된 한 페이지에 기록되고 마지막으로 상위 데이타는 기수 비트 라인에 연결된 메모리 셀 M으로 구성된 한 페이지에 기록된다. 이 후에, 워드 라인 WL1, WL2, WL3가 선택되어 기록 동작이 동일한 식으로 실행된다.
그러므로, 인접한 부동 게이트들 간의 간섭이 최소한으로 억제될 수 있다. 즉, 후에 기록 동작이 이루어지는 메모리 셀 M의 상태는 그의 상태가 "11"로부터 "10"으로 전이되거나 또는 "11"으로부터 "01"로 전이되거나 또는 "10"으로부터 "00"으로 전이될지라도 "11"로부터 "00"으로 전이되지 않는다. "11"로부터 "00"으로의 전이는 인접한 메모리 셀의 임계 전압을 가장 급격하게 높아지게 해 준다.
도 16은 동일한 메모리 셀 M의 하위 페이지 데이타의 판독 알고리즘을 보여 주는 도면.
먼저, 예를 들어, 명령 인터페이스(7)는 호스트로부터 판독 명령을 수신하고 상태 머신(8)에 판독 명령을 설정한다(S1). 다음에는, 명령 인터페이스(7)가 호스트로부터 어드레스 데이타를 수신하고 상태 머신(8)에서 판독 페이지를 선택하기 위해 어드레스를 설정한다(S2). 그래서, 어드레스가 설정되면 단계 S3 내지 S5가 상태 머신(8)에 의해 내부에서 자동으로 시작된다.
먼저 "01" 판독 동작이 시작된다(S3). 판독 결과는 대응하는 데이타 저장부 DS3에 저장된다. 다음에, "10" 판독 동작이 시작되고(S4), 이 판독 결과는 대응하는 데이타 저장부 DS2에 저장된다. 마지막으로, "00" 데이타 판독이 시작되고(S5), 하위 페이지 데이타는, 판독 결과에 대응하는 데이타 저장부 DS2 및 DS3의 데이타에 근거해서 논리적 동작 처리되어 대응하는 데이타 저장부 DS1에 저장된다. 데이타 저장부 DS1의 데이타는 외부로 출력된다.
도 17은 동일한 메모리 셀 M의 상위 페이지 데이타의 판독 알고리즘을 보여주는 도면.
먼저, 예를 들어, 명령 인터페이스(7)는 호스트로부터 판독 명령을 수신하고 상태 머신(8)에 판독 명령을 설정한다(S1). 다음에는, 명령 인터페이스(7)가 호스트로부터 어드레스 데이타를 수신하고 상태 머신(8)에서 판독 페이지를 선택하기 위해 어드레스를 설정한다(S2). 그래서, 어드레스가 설정되면 단계 S3가 상태 머신(8)에 의해 내부에서 자동으로 시작된다.
"01" 판독 동작이 시작된다(S3). 판독 결과는 상위 페이지 데이타이고 대응 하는 데이타 저장부 DS1에 저장된다. 데이타 저장부 DS1의 데이타는 외부로 출력된다.
도 18A는 도 11에 도시된 기록 단계 예 1을 보여주는 동작 파형도이다. 도 18B는 기록 단계 예 2를 보여주는 동작 파형도이다.
도 18B에 도시된 바와 같이, 기록 제어 전압인 비트 라인 BL의 전압 VBL은 0.4V에 설정되지 않지만, 기록 전압 Vpgm을 선택된 워드 라인 WL에 인가하므로써 프리셋 기간 동안 0V로 설정되어 유지되며, 이후 Vdd로 설정되어 기록 동작이 금지된다. 결과적으로, 유효 기록 펄스 폭은 감소하고, 임계 전압의 상승이 억제되며, 기록 제어 전압인 비트 라인 BL의 전압 VBL이 0.4V에 설정될 때 얻는 효과와 동일한 효과를 얻을 수 있다.
도 19는 도 11에 도시된 기록 입증 동작의 변형을 보여주는 동작 파형도이다.
도 19에 도시된 바와 같이, 제1 단계 기록 입증 시에, 먼저, 비트 라인 BLe는 0.7V로 충전된다. 이 후에, 선택된 워드 라인 WL2의 전위가 제1 단계 기록 입증 전압에 도달할 때, 또는 메모리 셀 M의 임계 전압이 제1 단계 기록 입증 전압에 도달하면, 0.7V는 유지된다. 또한, 메모리 셀 M의 임계 전압이 제1 단계 기록 입증 전압에 도달하지 못하면, 전압은 0V를 향해 낮아진다. 비트 라인 BLe의 전압이 타이밍 tfv4에서 검출되면, 메모리 셀 M의 임계 전압이 제1 단계 기록 입증 전압에 도달하는지 여부가 검출될 수 있다. 메모리 셀 M의 임계 전압이 기록 입증 전압에 도달하면 검출 결과는 "패스"이다.
이 후에, 선택된 워드 라인 WL2의 전압이 타이밍 tfv5에서 또는 동일한 타이밍 tsv3에서 제1 단계 기록 입증 전압으로부터 제2 단계 기록 입증 전압으로 전환된다. 메모리 셀 M의 임계 전압이 제2 단계 기록 입증 전압에 도달하면, 0.7V가 유지된다. 또한, 메모리 셀 M의 임계 전압이 제2 단계 기록 입증 전압에 도달하지 못하면, 전압은 0V를 향해 낮아진다. 비트 라인 BLe의 전압이 타이밍 tsv4에서 검출되면, 메모리 셀 M의 임계 전압이 제2 단계 기록 입증 전압에 도달했는지 여부가 검출될 수 있다. 메모리 셀 M의 임계 전압이 제2 단계 기록 입증 전압에 도달하면, 검출 결과는 "패스"이다.
그러므로, 제2 단계 기록 입증시의 비트 라인의 충전 시간은 생략될 수 있어 기록 동작이 좀 더 빠르게 실행될 수 있다. "01" 또는 "00" 제1 단계 또는 제2 단계 기록 입증 동작은 기록 입증 전압을 변경해서 동일한 식으로 실행할 수 있다.
이 실시예에 따른 반도체 집적 회로 장치는 다음의 구성을 포함하고 있다.
도 20은 이 발명이 제1 실시예에 따른 반도체 집적 회로 장치의 일례를 보여주는 평면도이고, 도 21은 도 20에 도시된 메모리 셀 어레이의 등가 회로의 일례를 보여주는 회로도이다.
도 20 및 21에 도시된 바와 같이, 제1 실시예에서는, 메모리 셀 어레이(1)가 2개의 영역, 즉, 영역 A와 영역 B로 분할된다. 각각의 비트 라인 BL은 트랜스퍼 게이트(100)에 의해 서브비트 라인 BLA (BL1A, BL2A 내지 BLnA) 및 서브비트 라인 BLB (BL1B, BL2B 내지 BLnB)로 분할된다. 메모리 셀 어레이(1)와 같이, 트랜스퍼 게이트(100)는 셀 P-웰(11) 내에 배치된다. 트랜스퍼 게이트가 메모리 셀 어레 이(1)가 배치되어 있는 것과 동일한 셀 P-웰(11) 내에 배치되므로, 트랜스퍼 게이트(100)의 존재로 인해 웰-웰 분리 영역이 필요하지 않다는 이점이 달성될 수 있다. 그러므로, 트랜스퍼 게이트(100)가 제공되는 경우에도, 면적의 증가가 억제될 수 있다는 이점이 달성될 수 있다. 예를 들어, 트랜스퍼 게이트(100)가 P-형 기판 상에 형성된 고전압 트랜지스터들로 구성되면, 칩 사이즈는 3% 증가한다. 한편, 트랜스퍼 게이트(100)가 메모리 셀 어레이(1)가 배치되어 있는 것과 동일한 셀 P-웰(11) 내에 배치되면, 칩 사이즈는 겨우 0.3% 이하로 증가한다.
영역 A가 액세스되는 경우, 트랜스퍼 게이트(100)는 온 된다. 이 경우, 비트 라인 커패시턴스는 "CBL"이라고 가정한다.
영역 B가 액세스되는 경우, 트랜스퍼 게이트(100)는 오프 된다. 이 경우, 비트 라인 커패시턴스는 "CBL×(1/2)"로 감소된다.
비트 라인 커패시턴스 CBL은 영역 A 및 B에 대한 커패시턴스들의 평균으로서 "CBL×(3/4)"로 설정되고 따라서 비트 라인 커패시턴스 CBL은 명백히 작은 값으로 설정될 수 있다. 비트 라인 커패시턴스 CBL이 명백히 감소될 수 있으므로, 판독, 기록 및 삭제 동작 속도가 향상될 수 있다.
다음, 트랜스퍼 게이트의 일부 회로예들이 설명된다.
(제1 예)
도 22는 트랜스퍼 게이트의 제1 예를 보여주는 회로도이다.
도 22에 도시된 바와 같이, 트랜스퍼 게이트의 제1 예는 선택 트랜지스터이다. 예를 들면, 선택 트랜지스터의 일례는 도 21에 도시된 NAND 스트링 내의 선택 트랜지스터 STS 또는 STD와 동일한 구조를 갖는 트랜지스터이다. 예를 들어, 선택 트랜지스터 STS 또는 STD와 동일한 구조를 갖는 트랜지스터로서 트랜스퍼 게이트를 형성함으로써, 선택 트랜지스터 STS 또는 STD를 형성하기 위한 제조 공정과 동일한 제조 공정에서 트랜스퍼 게이트가 형성될 수 있다는 이점이 달성될 수 있다. 트랜스퍼 게이트가 선택 트랜지스터 STS 또는 STD와 동일한 구조를 갖도록 형성되지 않는 경우에도 트랜스퍼 게이트는 선택 트랜지스터 STS 또는 STD를 형성하기 위한 제조 공정에 부분적으로 공통인 제조 방법을 이용하여 형성될 수 있다. 상기 경우들에서는, 제조 공정의 적어도 일부가 공통적으로 사용될 수 있다는 이점이 달성될 수 있다.
트랜스퍼 게이트가 선택 트랜지스터 STS 또는 STD를 형성하기 위한 제조 공정과 동일한 제조 공정에서 또는 선택 트랜지스터 STS 또는 STD를 형성하기 위한 제조 공정에 부분적으로 공통인 제조 공정에서 형성된다는 정보는, 예를 들어, 트랜스퍼 게이트의 게이트 절연막의 두께에 기초하여 달성될 수 있다. 만일 트랜스퍼 게이트에 포함된 선택 트랜지스터의 게이트 절연막의 두께가, 예를 들어, 메모리 셀 어레이(1)에 포함된 선택 트랜지스터 STS 또는 STD의 게이트 절연막의 두께와 같다면, 제조 공정의 적어도 일부가 공통적으로 사용되었다고 말할 수 있다.
또한, 상기 예에서는, 트랜스퍼 게이트에 포함된 선택 트랜지스터가 선택 트랜지스터 STS 또는 STD와 동일한 구조를 갖도록 형성되지만, 아무런 선택 트랜지스터도 갖지 않는 비휘발성 반도체 메모리가 제공되어 있다. 예를 들면, 그것은 NOR 플래시 메모리이다. 이 경우, 트랜스퍼 게이트에 포함된 선택 트랜지스터는 메모 리 셀 어레이(1)에 포함된 메모리 셀과 동일한 구조를 갖도록 형성될 수 있다. 물론, 이 경우, 트랜스퍼 게이트는 반드시 메모리 셀과 동일한 구조를 갖도록 형성되는 것은 아니고 메모리 셀을 형성하기 위한 제조 공정에 부분적으로 공통인 제조 공정에 의해 형성될 수도 있다.
트랜스퍼 게이트가 메모리 셀을 형성하기 위한 제조 공정과 동일한 제조 공정에서 또는 메모리 셀을 형성하기 위한 제조 공정에 부분적으로 공통인 제조 공정에서 형성된다는 정보는, 예를 들어, 트랜스퍼 게이트의 게이트 절연막의 두께에 기초하여 달성될 수 있다. 만일 트랜스퍼 게이트에 포함된 선택 트랜지스터의 게이트 절연막의 두께가, 예를 들어, 메모리 셀 어레이(1)에 포함된 메모리 셀의 게이트의 게이트 절연막의 두께와 같다면, 제조 공정의 적어도 일부가 공통적으로 사용되었다고 말할 수 있다.
제1 게이트의 트랜스퍼 게이트가 온 되는 경우, 선택 게이트 TGT의 게이트 TG에 전위 Vread 또는 Vcc가 인가될 수 있다. 또한, 그것이 오프 되는 경우, 게이트 TG에 0V가 인가된다.
(제2 예)
도 23은 트랜스퍼 게이트의 제2 예를 보여주는 회로도이다.
도 23에 도시된 바와 같이, NAND 스트링 자체가 트랜스퍼 게이트로서 사용될 수 있다. 이 경우, 트랜스퍼 게이트는 메모리 셀 어레이(1)에 포함된 NAND 스트링들을 형성하기 위한 제조 공정과 동일한 제조 공정에서 형성될 수 있다. 또한, 선택 트랜지스터의 사이즈 및 메모리 셀의 사이즈를 메모리 셀 어레이(1)에 포함된 NAND 스트링과 정확히 동일하게 할 수 있다. 이 경우에 달성되는 이점은 메모리 셀 어레이(1) 내에 트랜스퍼 게이트가 제공되는 경우에도 반복 패턴이 유지될 수 있다는 점이다. 반복 패턴이 유지된다는 사실은 미세한 패턴 사이즈가 이용된다 하더라도 리소그래피 기법을 이용한 공정이 쉽게 수행될 수 있다는 것을 의미한다. 이것은 소형화(miniaturization)에 유리하다.
제2 예의 트랜스퍼 게이트가 온 되는 경우, 선택 트랜지스터 TGTA의 게이트 TGA 및 선택 트랜지스터 TGTB의 게이트 TGB에 전위 Vcc가 인가될 수 있다. 또한, 메모리 셀들 TGMC1 내지 TGMCm이, 예를 들어, 삭제 상태로 설정되는 경우, 메모리 셀들 TGMC1 내지 TGMCm의 게이트들 TGWL1 내지 TGWLM에 그라운드 전위가 인가될 수 있다.
메모리 셀 어레이(1) 내에 배치된 메모리 셀에서 데이터가 삭제되는 경우, 셀 P-웰(11)에 대략 20V의 전위가 인가된다. 트랜스퍼 게이트의 게이트 절연막에 인가되는 전압을 낮추기 위해서는, 먼저, 데이터가 삭제될 때 선택 트랜지스터 TGTA의 게이트 TGA 및 선택 트랜지스터 TGTB의 게이트 TGB가 전기적으로 부동 상태로 설정된다. 그 후, 셀 P-웰(11)의 전위가 대략 20V의 전위로 승압된다. 게이트들 TGA, TGB의 전위는 셀 P-웰(11)과의 용량 결합(capacitive coupling)으로 인해 대략 20V로 승압된다.
따라서, 선택 트랜지스터들 TGTA, TGTB의 게이트 절연막들에 높은 전압이 인가될 가능성이 없다. 따라서, 선택 트랜지스터들 TGTA, TGTB의 열화가 억제될 수 있고 트랜스퍼 게이트의 높은 신뢰도가 장기간 동안 유지될 수 있다.
(제3 예)
도 24는 트랜스퍼 게이트의 제3 예를 보여주는 회로도이다.
예를 들면, 이 트랜스퍼 게이트는 제2 예의 트랜스퍼 게이트로부터 메모리 셀들을 생략하여 얻어진 2-선택 트랜지스터 타입으로 형성될 수 있다. 예를 들면, 첨단 미세 패턴 기술에 의해 최소 룰(minimum rule)이 결정되는 경우, 제2 예의 트랜스퍼 게이트는 보다 쉽게 제조될 수 있지만, 최소 룰은 일부 경우에 첨단 미세 패턴 기술에 의해 결정되는 것보다 더 느슨하게(loosely) 설정된다. 이 경우, 반복 패턴이 유지될 수 없는 부분이 메모리 셀 어레이(1)에 제공된다 하더라도 메모리 셀들을 생략함으로써 소형화에 유리하게 된다.
예를 들면, 제2 예의 트랜스퍼 게이트가 사용되는지 또는 제3 예의 트랜스퍼 게이트가 사용되는지는 적용되는 최소 룰을 참작함으로써 적절히 판정될 수 있다.
(제4 예)
도 25는 트랜스퍼 게이트의 제4 예를 보여주는 회로도이다.
예를 들면, 이 트랜스퍼 게이트는 제3 예에서 도시된 바와 같이 모든 메모리 셀들을 생략하는 대신에 메모리 셀들의 일부를 생략함으로써 구성될 수 있다. 이 예에서는, 2개의 선택 트랜지스터 TGTA와 TGTB 사이에 하나의 메모리 셀 TGMC가 삽입되는 경우가 일례로서 도시되어 있다.
또한, 비휘발성 반도체 메모리 셀로서, 3-트랜지스터 셀이라 불리는 메모리 셀이 제공된다. 이 경우, 메모리 셀은 도 25에 도시된 트랜스퍼 게이트 자체이다.
3-트랜지스터 셀들이 통합된 메모리 셀 어레이에서는, 도 25에 도시된 트랜 스퍼 게이트들이 사용될 수 있다. 이 경우, 제2 예에서 설명한 바와 같이, 메모리 셀 어레이에서 반복 패턴이 유지된다는 이점이 달성될 수 있다.
(제2 실시예)
도 26은 이 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 일례를 보여주는 평면도이다.
도 26에 도시된 바와 같이, 메모리 셀 어레이(1)는 3개의 부분으로 분할될 수 있다. 영역 A가 액세스되는 경우, 트랜스퍼 게이트들 AB100 및 BC101 양쪽 모두 온 된다. 이 경우, 비트 라인 커패시턴스는 "CBL"로 설정된다고 가정한다.
영역 B가 액세스되는 경우, 트랜스퍼 게이트 AB100은 오프 되고 트랜스퍼 게이트 BC101은 온 된다. 이 경우, 비트 라인 커패시턴스는 "CBL×(2/3)"으로 감소된다.
영역 C가 액세스되는 경우, 트랜스퍼 게이트들 AB100 및 BC101 양쪽 모두 오프 된다. 이 경우, 비트 라인 커패시턴스는 "CBL×(1/3)"로 감소된다.
비트 라인 커패시턴스 CBL은 영역 A, B 및 C에 대한 커패시턴스들의 평균으로서 "CBL×(2/3)"으로 설정된다. 따라서, 제1 실시예와 같이, 판독, 기록 및 삭제 동작 속도가 향상될 수 있다.
(제3 실시예)
도 27은 이 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 일례를 보여주는 평면도이다.
도 27에 도시된 바와 같이, 메모리 셀 어레이(1)는 4개의 부분으로 분할될 수 있다. 영역 A가 액세스되는 경우, 트랜스퍼 게이트들 AB100, BC101 및 CD102 모두 온 된다. 이 경우, 비트 라인 커패시턴스는 "CBL"로 설정된다고 가정한다.
영역 B가 액세스되는 경우, 트랜스퍼 게이트 AB100은 오프 되고 트랜스퍼 게이트들 BC101 및 CD102는 온 된다. 이 경우, 비트 라인 커패시턴스는 "CBL×(3/4)"으로 감소된다.
영역 C가 액세스되는 경우, 트랜스퍼 게이트들 AB100 및 BC101은 오프 되고 트랜스퍼 게이트 CD102는 온 된다. 이 경우, 비트 라인 커패시턴스는 "CBL×(2/4)"로 감소된다.
영역 D가 액세스되는 경우, 트랜스퍼 게이트들 AB100, BC101 및 CD102 모두 오프 된다. 이 경우, 비트 라인 커패시턴스는 "CBL×(1/4)"로 감소된다.
비트 라인 커패시턴스 CBL은 영역 A, B, C 및 D에 대한 커패시턴스들의 평균으로서 "CBL×(5/8)"로 설정된다. 따라서, 제1 실시예와 같이, 판독, 기록 및 삭제 동작 속도가 향상될 수 있다.
상기 실시예들은 다음 항목들을 포함한다.
(1) 반도체 집적 회로 장치가, 메모리 셀들을 포함하는 메모리 셀부, 상기 메모리 셀부의 일단에 접속된 비트 라인들, 및 상기 비트 라인들에 접속되어 상기 메모리 셀에 관한 기록 데이터 및 판독 데이터 중 하나를 일시적으로 저장하는 데이터 회로를 포함하고, 상기 비트 라인들 각각은 N개의 서브비트 라인들 및 (N-1)개의 트랜스퍼 게이트 부분들을 포함하고 상기 트랜스퍼 게이트 부분들 각각은 선택 트랜지스터를 포함한다.
(2) 항목 (1)에 기술된 장치에서, 상기 선택 트랜지스터의 게이트 절연막의 두께는 상기 메모리 셀부에 포함된 메모리 셀의 게이트 절연막의 두께와 같다.
(3) 항목 (1) 및 (2) 중 하나에 기술된 장치에서, 상기 메모리 셀부에 포함된 메모리 셀은 직렬로 접속된 복수의 비휘발성 반도체 메모리 셀들과 선택 트랜지스터를 갖는 NAND 메모리 셀이다.
(4) 항목 (1)에 기술된 장치에서, 상기 트랜스퍼 게이트는 메모리 셀을 포함하고 상기 트랜스퍼 게이트에 포함된 상기 메모리 셀은 상기 메모리 셀부에 포함된 메모리 셀과 동일한 메모리 셀이다.
(5) 항목 (4)에 기술된 장치에서, 상기 트랜스퍼 게이트에 포함된 상기 메모리 셀은 상기 메모리 셀부에 포함된 NAND 메모리 셀과 동일한 NAND 메모리 셀이다.
(6) 항목 (1) 내지 (5) 중 어느 하나에 기술된 장치에서, 상기 트랜스퍼 게이트는 상기 메모리 셀부가 배치되어 있는 것과 동일한 웰에 배치된다.
(7) 항목 (6)에 기술된 장치에서, 상기 메모리 셀이 상기 트랜스퍼 게이트에 포함되는 경우 상기 웰에 배치된 메모리 셀로부터의 데이터의 삭제 시에 상기 트랜스퍼 게이트에 포함된 상기 메모리 셀의 게이트 전극이 전기적으로 부동 상태로 설정된 후에 상기 웰의 전위가 삭제 전압으로 승압된다.
(8) 반도체 집적 회로 장치가, NAND 메모리 셀들을 포함하는 메모리 셀부 - 상기 NAND 메모리 셀들 각각은 직렬로 접속된 복수의 비휘발성 반도체 메모리 셀들과 선택 트랜지스터를 가짐 - ; 상기 메모리 셀부의 일단에 접속된 비트 라인들, 및 상기 비트 라인들에 접속되어 상기 NAND 메모리 셀에 관한 기록 데이터 및 판독 데이터 중 하나를 일시적으로 저장하는 데이터 회로를 포함하고, 상기 비트 라인들 중 각각은 N개의 서브비트 라인들 및 (N-1)개의 트랜스퍼 게이트 부분들을 포함하고 상기 트랜스퍼 게이트 부분들 각각은 적어도 하나의 선택 트랜지스터를 포함한다.
(9) 항목 (8)에 기술된 장치에서, 상기 트랜스퍼 게이트는 제1 선택 트랜지스터, 적어도 하나의 메모리 셀 및 제2 선택 트랜지스터를 포함한다.
(10) 항목 (9)에 기술된 장치에서, 상기 트랜스퍼 게이트에 포함된 메모리 셀들의 수는 상기 NAND 메모리 셀에 포함된 메모리 셀들의 수와 동일하다.
(11) 항목 (9) 및 (10) 중 하나에 기술된 장치에서, 상기 트랜스퍼 게이트는 상기 메모리 셀부가 배치되어 있는 것과 동일한 웰에 배치된다.
(12) 항목 (11)에 기술된 장치에서, 상기 웰에 배치된 메모리 셀로부터의 데이터의 삭제 시에 상기 트랜스퍼 게이트에 포함된 메모리 셀의 게이트 전극이 전기적으로 부동 상태로 설정된 후에 상기 웰의 전위가 삭제 전압으로 승압된다.
이 발명의 실시예들에 따른 반도체 집적 회로 장치에 따르면, 판독, 기록 및 삭제 동작 속도가 향상될 수 있는 전기적으로 재기록 가능한 비휘발성 반도체 메모리 장치를 갖는 반도체 집적 회로가 제공된다.
이 발명은 수 개의 실시예들을 이용하여 설명되었지만, 이 발명은 상기 실시예들에 제한되지 않고 동일한 것을 구현할 때 이 발명의 기술적 범위를 벗어나지 않고 다양하게 변경될 수 있다.
또한, 상기 실시예들은 독립적으로 수행될 수 있지만, 그것들은 적절히 조합 되어 수행될 수 있다.
상기 실시예들은 다양한 단계(stages)의 발명들을 포함하고 그 다양한 단계의 발명들은 상기 실시예들에서 개시된 복수의 구성 요소들을 적절히 조합함으로써 추출될 수 있다.
게다가, 상기 실시예들은 이 발명이 NAND 플래시 메모리에 적용되는 예에 기초하여 설명되어 있다. 그러나, 이 발명은 NAND 플래시 메모리에 제한되지 않고 NAND 플래시 메모리가 아닌 AND 또는 NOR 플래시 메모리에 적용될 수도 있다. 또한, 상기 플래시 메모리, 예를 들어, 프로세서, 시스템 LSI 등을 포함하는 반도체 집적 회로 장치는 이 발명의 범위에 포함된다.
숙련된 당업자들에게는 부가적인 이점들 및 변형들이 쉽게 떠오를 것이다. 그러므로, 보다 넓은 양태에서의 발명은 본 명세서에서 도시되고 설명된 특정한 상세들 및 대표 실시예들에 제한되지 않는다. 따라서, 부속된 청구항들 및 그 등가물들에 의해 정의된 일반적 발명 개념의 사상 또는 범위를 벗어나지 않고 다양한 변형들이 이루어질 수 있다.
이 발명의 실시예들에 따르면, 판독, 기록 및 삭제 동작 속도가 향상될 수 있는 전기적으로 재기록 가능한 비휘발성 반도체 메모리 장치를 갖는 반도체 집적 회로가 제공된다.

Claims (14)

  1. 반도체 집적 회로 장치로서,
    메모리 셀들을 포함하는 메모리 셀부,
    상기 메모리 셀부의 일단에 접속된 비트 라인들, 및
    상기 비트 라인들에 접속되어 상기 메모리 셀에 관한 기록 데이터 및 판독 데이터 중 하나를 일시적으로 저장하는 데이터 회로
    를 포함하고,
    상기 비트 라인들 각각은 N개의 서브비트 라인들 및 (N-1)개의 트랜스퍼 게이트 부분들을 포함하고 상기 트랜스퍼 게이트 부분들 각각은 선택 트랜지스터를 포함하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 선택 트랜지스터의 게이트 절연막의 두께는 상기 메모리 셀부에 포함된 메모리 셀의 게이트 절연막의 두께와 실질적으로 같은 반도체 집적 회로 장치.
  3. 제1항에 있어서, 상기 메모리 셀부에 포함된 메모리 셀은 직렬로 접속된 복수의 비휘발성 반도체 메모리 셀들과 선택 트랜지스터를 갖는 NAND 메모리 셀인 반도체 집적 회로 장치.
  4. 제1항에 있어서, 상기 트랜스퍼 게이트는 메모리 셀을 포함하고 상기 트랜스퍼 게이트에 포함된 상기 메모리 셀은 상기 메모리 셀부에 포함된 메모리 셀과 동일한 메모리 셀인 반도체 집적 회로 장치.
  5. 제1항에 있어서, 상기 트랜스퍼 게이트에 포함된 상기 메모리 셀은 상기 메모리 셀부에 포함된 NAND 메모리 셀과 동일한 NAND 메모리 셀인 반도체 집적 회로 장치.
  6. 제1항에 있어서, 상기 트랜스퍼 게이트는 상기 메모리 셀부가 배치되어 있는 것과 동일한 웰에 배치되어 있는 반도체 집적 회로 장치.
  7. 제1항에 있어서, 상기 메모리 셀이 상기 트랜스퍼 게이트에 포함되는 경우 상기 웰에 배치된 메모리 셀로부터의 데이터의 삭제 시에 상기 트랜스퍼 게이트에 포함된 상기 메모리 셀의 게이트 전극이 전기적으로 부동 상태로 설정된 후에 상기 웰의 전위가 삭제 전압으로 승압되는 반도체 집적 회로 장치.
  8. 반도체 집적 회로 장치로서,
    NAND 메모리 셀들을 포함하는 메모리 셀부 - 상기 NAND 메모리 셀들 각각은 직렬로 접속된 복수의 비휘발성 반도체 메모리 셀들과 선택 트랜지스터를 가짐 - ,
    상기 메모리 셀부의 일단에 접속된 비트 라인들, 및
    상기 비트 라인들에 접속되어 상기 NAND 메모리 셀에 관한 기록 데이터 및 판독 데이터 중 하나를 일시적으로 저장하는 데이터 회로
    를 포함하고,
    상기 비트 라인들 중 각각은 N개의 서브비트 라인들 및 (N-1)개의 트랜스퍼 게이트 부분들을 포함하고 상기 트랜스퍼 게이트 부분들 각각은 적어도 하나의 선택 트랜지스터를 포함하는 반도체 집적 회로 장치.
  9. 제8항에 있어서, 상기 트랜스퍼 게이트는 제1 선택 트랜지스터, 적어도 하나의 메모리 셀 및 제2 선택 트랜지스터를 포함하는 반도체 집적 회로 장치.
  10. 제9항에 있어서, 상기 트랜스퍼 게이트에 포함된 메모리 셀들의 수는 상기 NAND 메모리 셀에 포함된 메모리 셀들의 수와 동일한 반도체 집적 회로 장치.
  11. 제9항에 있어서, 상기 트랜스퍼 게이트는 상기 메모리 셀부가 배치되어 있는 것과 동일한 웰에 배치되어 있는 반도체 집적 회로 장치.
  12. 제10항에 있어서, 상기 트랜스퍼 게이트는 상기 메모리 셀부가 배치되어 있는 것과 동일한 웰에 배치되어 있는 반도체 집적 회로 장치.
  13. 제11항에 있어서, 상기 웰에 배치된 메모리 셀로부터의 데이터의 삭제 시에 상기 트랜스퍼 게이트에 포함된 메모리 셀의 게이트 전극이 전기적으로 부동 상태로 설정된 후에 상기 웰의 전위가 삭제 전압으로 승압되는 반도체 집적 회로 장치.
  14. 제12항에 있어서, 상기 웰에 배치된 메모리 셀로부터의 데이터의 삭제 시에 상기 트랜스퍼 게이트에 포함된 메모리 셀의 게이트 전극이 전기적으로 부동 상태로 설정된 후에 상기 웰의 전위가 삭제 전압으로 승압되는 반도체 집적 회로 장치.
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