JP4455262B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関する。

半導体装置の電源電圧は、消費電力の低減のために段階的に低下する傾向にある。現実に、電源電圧は、特殊な用途の半導体装置を除いて、ここ２０年間で５Ｖから３．３Ｖ(あるいは２．５Ｖ)、さらに３．３Ｖ(あるいは２．５Ｖ)から１．８Ｖへと移行している。現在、電源電圧は、３．３Ｖ(あるいは２．５Ｖ)から１．８Ｖへ移行する過渡期にある。携帯電話などの携帯機器に適用される半導体装置においては、低消費電力化に対する要求が特に強く、今後、電源電圧は１．８Ｖから１．５Ｖへ低下すると予想される。

電源電圧を低減させるためには様々な技術的課題がある。従って、システム内に存在する総ての半導体装置に対して電源電圧を一律に低下させることは困難であり、電源電圧の低減の過渡期においては、一部の半導体装置の電源電圧は比較的低く、残りの半導体装置の電源電圧は比較的高いという状態が生じる。このような電源電圧の変遷の過渡期においては、デュアルレンジの電源電圧に対応した半導体装置、あるいは、ワイドレンジの電源電圧に対応した半導体装置が要求される。

デュアルレンジあるいはワイドレンジの電源電圧に対応した半導体装置は、安定した動作を実現するために、外部の電源電圧の大きさに応じて昇圧回路や入出力バッファ回路等の回路動作を変更する（特許文献１参照）。このような半導体装置の多くは、ノイズによって電源電圧が多少変動した場合であっても回路動作が不安定にならないように、半導体装置の動作中における電源電圧をラッチすることがよく行われる。

しかしながら、従来の半導体装置では、瞬間停電等のように電源電圧の変動が比較的大きい場合には、電源電圧の変更のときと同様に昇圧回路や入出力バッファ回路等の回路動作が変更されてしまう。特に、瞬間的に電源電圧が変動した場合、これらの回路動作の変更のためにはある程度の時間を要するので、電源電圧が実際には高電圧レンジにあるにもかかわらず、昇圧回路や入出力バッファ回路等の回路は低電圧レンジに対応した動作を行う場合があった。その場合、電源電圧を昇圧した電圧を用いている昇圧回路や入出力バッファ回路等の回路内では、高電圧レンジの電源電圧を低電圧レンジに対応した昇圧能力で昇圧される可能性がある。その結果、想定外の高い電圧が昇圧回路や入出力バッファ回路等の回路内で発生されて回路を破壊してしまう虞があった。

このような問題に対処するために、半導体装置の動作中における電源電圧を一旦ラッチした後、電源をオフにするまでこのラッチ状態を維持する手法がある。しかし、この手法では、電源電圧の電圧レンジを変更するためには、電源を一旦切らなければならなかった。
特開２００３−４２９１５０号公報

そこで、動作中にノイズや瞬間停電等によって電源電圧が変化しても安定した動作状態を維持しつつ、電源電圧のレンジが変更されたときには円滑に動作状態を変更することができる半導体装置が望まれている。

本発明に係る実施形態に従った半導体装置は、基板上に形成された電気回路と、電源電圧に基づいた信号レベルを有し前記電気回路の動作を決定する第１のレベル信号を出力するレベル検知回路と、外部から入力したコマンドを復号化しコマンド信号を出力するコマンドデコーダと、前記コマンド信号を入力して前記電気回路が動作ＢＵＳＹ状態にあるかどうかを示す状態信号を出力する制御回路と、前記第１のレベル信号および前記状態信号を入力し、前記状態信号に基づくタイミングで前記第１のレベル信号をラッチする第１のラッチ回路とを備えている。

本発明による半導体装置は、動作中にノイズや瞬間停電等によって電源電圧が変化しても安定した動作状態を維持しつつ、電源電圧のレンジが変更されたときには円滑に動作状態を変更することができる。

以下、図面を参照して、本発明に係る実施形態を説明する。これらの実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体記憶装置１００の回路図である。本実施形態では、半導体記憶装置１００は、デュアルレンジの電源電圧またはワイドレンジの電源電圧に対応した不揮発性記憶装置であり、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ、ＮＡＮＤ型フラッシュメモリなどである。

半導体記憶装置１００は、メモリ部およびその周辺回路１０を備えている。メモリ部およびその周辺回路１０には、メモリセルアレイ１に対して、データ書き込み、読み出しを行うためのビット線制御回路２が設けられている。ビット線制御回路２は、データ入出力バッファ６に接続され、また、ビット線制御回路２は、アドレスバッファ４からのアドレス信号を受けるカラムコーダ３の出力を入力として受ける。また、メモリセルアレイ１に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ５が設けられ、メモリセルアレイ１が形成されるｐ型基板（又はｐ型ウェル）の電位を制御するための基板電位制御回路７が設けられている。

さらに、半導体記憶装置１００は、クロック生成回路１１１、レギュレータ回路１１３、昇圧回路１１２を備える。昇圧回路１１２は、メモリセルアレイ１の読み出し／書き込み／消去時にビット線制御回路２、ロウデコーダ５、基板電位制御回路７に対して、動作に必要な種々の昇圧電圧を供給する。昇圧回路１１２は、レギュレータ回路１１３により安定した昇圧電圧を供給することができる。

メモリセルアレイ１は、例えば、図２に示された構成でよい。この構成は、特開平０８−１９０７９８号公報に示されたＮＡＮＤ型フラッシュメモリである。メモリセルアレイ１は、マトリックス状に配列されたメモリセルＭ１〜Ｍ８を備え、選択トランジスタＳ１、Ｓ２を介してビット線ＢＬ１〜ＢＬｎに接続されている。また、メモリセルＭ１〜Ｍ８のゲートおよび選択トランジスタＳ１、Ｓ２のゲートは、それぞれワード線（カラムゲート線ともいう）ＣＧ１〜ＣＧ８および選択ゲートＳＧ１に接続されている。ビット線ＢＬ１〜ＢＬｎは、図１のビット線制御回路２に接続されており、カラムゲート線ＣＧ１〜ＣＧ８は、図１のロウデコーダ５に接続されている。

昇圧回路１１２は、例えば、図３に示された構成でよい。この構成は、特願２００３−４２９１５０号に示された昇圧回路である。昇圧回路１１２は、図１のクロック生成回路１１１からレギュレータ回路１１３を介してクロックΦおよびΦバー（Φの反転信号）の供給を受ける。昇圧動作は、電圧変換回路ＶＡ１〜ＶＡｍがこのクロックΦおよびΦバーを昇圧し、この層圧されたクロックをトランジスタＱＮＡ１およびキャパシタＣＡ１〜ＣＡｍ−１へ供給することによって行われる。昇圧された電圧Ｖｏｕｔは出力OUTから出力される。出力電圧Ｖｏｕｔは、図１に示すようにビット線制御回路２、ロウデコーダ５および基板電位制御回路７等へ供給される。昇圧回路１１２のモード信号ＭＯＤＥは、後述するラッチ回路４０から出力されるレベル信号ＶＣＣＬＶＬであり、レベル信号ＶＣＣＬＶＬの信号レベルによって電圧変換回路ＶＡ１〜ＶＡｍのクロック昇圧動作（昇圧能力）が変更される。

尚、昇圧回路１１２およびメモリセルアレイ１は、同様の機能を有するものであればよく、これらの構成に限られず他の構成であってもよい。

半導体記憶装置１００は、レベル検出回路２０、入力バッファ３２、コマンドデコーダ３４、制御回路３６およびラッチ回路４０をさらに備えている。図４は、レベル検知回路２０、入力バッファ３２、コマンドデコーダ３４、制御回路３６およびラッチ回路４０の構成図である。レベル検知回路２０は、レベル検知部２２およびラッチ部２４を含む。レベル検知部２２は、外部から電源電圧Ｖｃｃの供給を受け、この電源電圧Ｖｃｃの大きさに応じたフラグ信号ＶＣＣＦＬＧ１およびＶＣＣＦＬＧ２を出力する。

例えば、半導体記憶装置１００がデュアルレンジの電源電圧に対応する装置である場合、例えば、電源電圧Ｖｃｃは、高電圧レンジとして２．７Ｖ〜３．６Ｖであり、低電圧レンジとして１．６５Ｖ〜１．９５Ｖを有する。このようなデュアルレンジの電源電圧Ｖｃｃにおいて半導体記憶装置１００の動作を保障するために、レベル検知部２２は、各電圧レンジに対応した閾値電圧を有する。レベル検知回路２０には、外部電源のノイズによって電圧レンジが容易に切り替わることを防止するために、高電圧レンジと低電圧レンジとの間の切り替わりにヒステリシスが設けられ、閾値電圧は、仕様に従った或るマージンを有する。

図７に示すように、本実施形態では、低電圧レンジに対する第１の閾値電圧が２．１Ｖであり、高電圧レンジに対する第２の閾値電圧が２．３Ｖである。即ち、電源電圧Ｖｃｃが２．１Ｖよりも低いときには、半導体記憶装置１００は、低電圧レンジに対応した構成で動作し、電源電圧Ｖｃｃが２．３Ｖよりも高いときには、半導体記憶装置１００は、高電圧レンジに対応した構成で動作する。

図８に示すように、電源電圧Ｖｃｃが第１の閾値電圧（２．１Ｖ）よりも低いときには、レベル検知部２２は、フラグ信号ＶＣＣＦＬＧ１およびＶＣＣＦＬＧ２としてロウを出力する。これにより、ラッチ部２４は、レベル信号ＶＣＣＬＶＬｐｒｅとしてロウを出力する。

一方、電源電圧Ｖｃｃが第２の閾値電圧（２．３Ｖ）よりも高いときには、レベル検知部２２は、フラグ信号ＶＣＣＦＬＧ１およびＶＣＣＦＬＧ２としてハイを出力する。これにより、ラッチ部２４は、レベル信号ＶＣＣＬＶＬｐｒｅとしてハイを出力する。

電源電圧Ｖｃｃが第１の閾値電圧と第２の閾値電圧との間にあるとき（２．１Ｖ＜Ｖｃｃ＜２．３Ｖ）には、フラグ信号ＶＣＣＦＬＧ１がハイであり、ＶＣＣＦＬＧ２がロウである。このとき、ラッチ部２４は、それ以前の状態をラッチする。即ち、電源電圧Ｖｃｃが低電圧レンジから第１の閾値電圧と第２の閾値電圧との間へ上昇してきた場合には、電源電圧Ｖｃｃが第２の閾値電圧を超えるまで、ラッチ部２４は、レベル信号ＶＣＣＬＶＬｐｒｅとしてロウを維持する。電源電圧Ｖｃｃが高電圧レンジから第１の閾値電圧と第２の閾値電圧との間へ低下した場合には、電源電圧Ｖｃｃが第１の閾値電圧を下回るまで、ラッチ部２４は、レベル信号ＶＣＣＬＶＬｐｒｅとしてハイを維持する。

入力バッファ３２は、外部からメモリ部およびその周辺回路１０の動作を決定するコマンドを入力し、これを格納する。コマンドデコーダ３４は、このコマンドを復号化しコマンド信号を生成する。制御回路３６は、復号化されたコマンド信号に基づいて、半導体装置１００が動作ＢＵＳＹ状態であることを示す状態信号ＣＯＭを出力する。

図９に示すように、信号ＣＯＭは、メモリ部およびその周辺回路１０が動作中（ＢＵＳＹ）の時はハイ、動作中でなくコマンド待ちうけ状態（ＲＥＡＤＹ）の時はロウである。従来、状態信号ＣＯＭは、メモリ部およびその周辺回路１０のみへ出力されていた。しかし、本実施形態では、状態信号ＣＯＭは、ラッチ回路４０へも出力されている。

ラッチ回路４０は、レベル信号ＶＣＣＬＶＬｐｒｅおよび状態信号ＣＯＭを入力し、状態信号ＣＯＭがハイ（ＢＵＳＹ）になった直後のレベル信号ＶＣＣＬＶＬｐｒｅの信号レベルをラッチする。即ち、ラッチ回路４０は、コマンド信号ＣＯＭがハイへ立ち上がったタイミング（図９のｔ１、ｔ４およびｔ１１）に基づいてレベル信号ＶＣＣＬＶＬｐｒｅの信号レベルをラッチし、この信号レベルをレベル信号ＶＣＣＬＶＬとして出力する。ラッチ回路４０の構成は、特に限定しないが、図５または図６に示す構成でよい。

例えば、図１０に示すように、電源電圧Ｖｃｃが第１の閾値電圧よりも低い期間に、状態信号ＣＯＭがハイ（ＢＵＳＹ）になると、ラッチ回路４０は、ロウレベルのレベル信号ＶＣＣＬＶＬｐｒｅをラッチし、このロウレベルをレベル信号ＶＣＣＬＶＬとして出力する。電源電圧Ｖｃｃが第２の閾値電圧よりも高い期間に、状態信号ＣＯＭがハイ（ＢＵＳＹ）になると、ラッチ回路４０は、ハイレベルのレベル信号ＶＣＣＬＶＬｐｒｅをラッチし、このハイレベルをレベル信号ＶＣＣＬＶＬとして出力する。このように、ラッチ回路４０は、レベル信号ＶＣＣＬＶＬｐｒｅおよび状態信号ＣＯＭを入力し、状態信号ＣＯＭがハイ（ＢＵＳＹ）になるタイミングでレベル信号ＶＣＣＬＶＬｐｒｅをラッチし、この信号レベルをレベル信号ＶＣＣＬＶＬとして出力する。

尚、ＰＯＷＯＮＲＳＴｂは、電源投入当初のレベル信号ＶＣＣＬＶＬの信号レベルが不定にならないように入力する信号であり、以下の図５および図６の実施形態では、電源投入後、一旦ロウとなってラッチ回路４０をリセットし、その後はハイを維持する。

図５および図６は、ラッチ回路４０の構成を示した回路図である。ラッチ回路４０は、図５または図６に示す構成のいずれであってもよい。図５に示すラッチ回路４０は、クロックトインバータＣＩ１〜ＣＩ４と、ＮＯＲゲートＮＯＲ１、ＮＯＲ２とを備えている。クロックトインバータＣＩ１は、入力端子ＩＮとＮＯＲゲートＮＯＲ１の一方の入力端子との間に接続されている。クロックトインバータＣＩ２は、ＮＯＲゲートＮＯＲ１の出力端子とＮＯＲゲートＮＯＲ２の一方の入力端子との間に接続されている。ＮＯＲゲートＮＯＲ１、ＮＯＲ２は、それぞれ他方の入力端子から信号ＰＷＯＮＲＳＴｂを入力する。さらに、クロックトインバータＣＩ３は、ＮＯＲゲートＮＯＲ１の出力端子と一方の入力端子との間をフィードバックし、クロックトインバータＣＩ４は、ＮＯＲゲートＮＯＲ２の出力端子と一方の入力端子との間をフィードバックする。ＮＯＲゲートＮＯＲ２の出力信号は、レベル信号ＶＣＣＬＶＬとしてラッチ回路４０から出力される。

図６に示すラッチ回路４０は、トランスファゲートＴＧ１〜ＴＧ４と、ＡＮＤゲートＡＮＤ１、ＡＮＤ２とを備えている。トランスファゲートＴＧ１〜ＴＧ４は、入力端子ＩＮと出力端子ＯＵＴとの間に直列に接続されている。ＡＮＤゲートＡＮＤ１の２つの入力は、トランスファゲートＴＧ１の出力と端子ＥＮＡＢＬＥとにそれぞれ接続され、ＡＮＤゲートＡＮＤ１の出力は、トランスファゲートＴＧ２とＴＧ３との間に接続されている。ＡＮＤゲートＡＮＤ２の２つの入力は、トランスファゲートＴＧ３の出力と端子ＥＮＡＢＬＥとに接続され、ＡＮＤゲートＡＮＤ２の出力は、トランスファゲートＴＧ４の出力に接続されている。トランスファゲートＴＧ４の出力信号は、レベル信号ＶＣＣＬＶＬとしてラッチ回路４０から出力される。

尚、図５および図６において、クロックトインバータＣＩ１〜ＣＩ４に入力されるクロックＣＫＬおよびＣＫＬｂは、それぞれラッチ端子ＬＡＴから入力した状態信号ＣＯＭの非反転信号および反転信号である。

図５および図６に示すラッチ回路は、いずれもレベル信号ＶＣＣＬＶＬｐｒｅを入力端子ＩＮから入力し、状態信号ＣＯＭを入力端子ＬＡＴから入力する。さらに、これらのラッチ回路は、状態信号ＣＯＭがＢＵＳＹになった時のレベル信号ＶＣＣＬＶＬｐｒｅの信号レベルをラッチし、この信号レベルをレベル信号ＶＣＣＬＶＬとして出力する。

図７〜図１０に示すタイミング図を参照して、本実施形態の動の流れの一例および本実施形態の効果を示す。図７〜図１０は、それぞれ電源電圧Ｖｃｃ、レベル信号ＶＣＣＬＶＬｐｒｅ、状態信号ＣＯＭおよびレベル信号ＶＣＣＬＶＬのタイミング図である。

図９に示すように、時点ｔ１で状態信号ＣＯＭがハイ（ＢＵＳＹ）へ立ち上がる。このとき、ラッチ回路４０は、レベル信号ＶＣＣＬＶＬｐｒｅの信号レベルをラッチする。時点ｔ１において、電源電圧Ｖｃｃは、第１の閾値電圧（２．１Ｖ）以下であるので、レベル信号ＶＣＣＬＶＬｐｒｅはロウであり、ラッチ回路４０は、ロウレベルをラッチし、レベル信号ＶＣＣＬＶＬとしてロウレベルを出力する。

時点ｔ２で状態信号ＣＯＭがロウ（ＲＥＡＤＹ）に立ち下がった後、時点ｔ３において電源電圧Ｖｃｃが第２の閾値電圧（２．３Ｖ）を超える。これにより、レベル信号ＶＣＣＬＶＬｐｒｅがハイになる。しかし、状態信号ＣＯＭはロウ（ＲＥＡＤＹ）のままなので、レベル信号ＶＣＣＬＶＬはロウを維持する。

時点ｔ４で状態信号ＣＯＭがハイ（ＢＵＳＹ）に立ち上がるとき、レベル信号ＶＣＣＬＶＬｐｒｅの信号レベルはハイであるので、ラッチ回路４０は、ハイレベルをラッチし、レベル信号ＶＣＣＬＶＬとしてハイレベルを出力する。

状態信号ＣＯＭがロウ（ＲＥＡＤＹ）からハイ（ＢＵＳＹ）へ立ち上がらない限り、ノイズＮや瞬間停電Ｂが生じても、レベル信号ＶＣＣＬＶＬのラッチ状態は維持される。例えば、時点ｔ５〜ｔ６において、第２の閾値電圧（２．３Ｖ）を下回るようなノイズＮが生じた場合、図４のラッチ回路２４がレベル信号ＶＣＣＬＶＬｐｒｅの信号レベルを維持するので、レベル信号ＶＣＣＬＶＬの信号レベルも維持される。時点ｔ８〜ｔ９において、第１の閾値電圧（２．１Ｖ）を下回るような瞬間停電が生じた場合には、ラッチ回路２４はレベル信号ＶＣＣＬＶＬｐｒｅの信号レベルを維持することができない。しかし、このとき状態信号ＣＯＭがハイ（ＢＵＳＹ）を維持しているので、ラッチ回路４０はレベル信号ＶＣＣＬＶＬの信号レベルを維持する。従って、レベル信号ＶＣＣＬＶＬは、時点ｔ４〜ｔ１１までの間、ノイズＮや瞬間停電Ｂに影響を受けることなく信号レベルを維持する。

その後、時点ｔ１１において、状態信号ＣＯＭがロウ（ＲＥＡＤＹ）からハイ（ＢＵＳＹ）へ立ち上がると、ラッチ回路４０は、レベル信号ＶＣＣＬＶＬｐｒｅの信号レベル（ロウ）をラッチし、この信号レベルをレベル信号ＶＣＣＬＶＬとして出力する。本実施形態は以上のように動作する。

本実施形態によれば、状態信号ＣＯＭがハイ（ＢＵＳＹ）になったタイミングで、ラッチ回路４０はレベル信号ＶＣＣＬＶＬｐｒｅの信号レベルをラッチして、状態信号ＣＯＭがロウ（ＲＥＡＤＹ）になるまで、その信号レベルを維持する。従って、動作中にノイズや瞬間停電等によって電源電圧が変化しても、レベル信号ＶＣＣＬＶＬにより制御される昇圧回路１１２の回路動作は変化せず、安定した動作を維持するので、半導体記憶装置１００の内部回路を破壊する虞がない。また、本実施形態のラッチ回路４０は、ラッチ状態を解除するために状態信号ＣＯＭをハイ（ＢＵＳＹ）に立ち上げればよく、電源を切る必要はない。従って、本実施形態は、電源電圧のレンジの変更に従い円滑に昇圧回路１１２の回路動作を変更することができる。例えば、昇圧回路１１２において、電源電圧Ｖｃｃが低電圧レベルである場合、電圧変換回路ＶＡ１〜ＶＡｍは、クロックΦおよびΦバーを比較的高い昇圧能力で昇圧し、電源電圧Ｖｃｃが高電圧レベルに遷移した場合には、電圧変換回路ＶＡ１〜ＶＡｍは、比較的低い昇圧能力で昇圧するように円滑に移行することができる。

第１の実施形態では、電源電圧Ｖｃｃがデュアルレンジであったが、電源電圧Ｖｃｃはワイドレンジである場合も同様である。例えば、電源電圧Ｖｃｃが１．６５Ｖ〜３．６Ｖの広範囲の電圧レンジを有する場合であっても、第１の実施形態を適用することができる。

（第２の実施形態）
図１１は、本発明に係る第２の実施形態に従ったレベル検出回路２０、入力バッファ３２、コマンドデコーダ３４、制御回路３６、およびラッチ回路４０の構成図である。第２の実施形態は、レベル検出回路２０およびラッチ回路４０の構成において第１の実施形態と異なる。第２の実施形態のその他の構成は、図１〜図３で示す第１の実施形態と同様である。

第１の実施形態では、ラッチ機能を複数のラッチ回路２４、４０で実現していたが、第２の実施形態は、１つのラッチ回路５０でラッチ機能を実現している。また、第１の実施形態では、状態信号ＣＯＭとして、半導体装置１００が動作状態（ＢＵＳＹ）状態を示すＢＵＳＹ信号を用いたが、第２の実施形態では、状態信号ＣＯＭとしてリセットエンド信号ＲＳＴＥＮＤｎを用いている。

レベル検知回路２５は、電源電圧Ｖｃｃが低電圧レンジであるときには、フラグ信号ＶＣＣＦＬＧとしてロウを出力し、電源電圧Ｖｃｃが高電圧レンジであるときには、フラグ信号ＶＣＣＦＬＧとしてハイを出力する。より詳細には、フラグ信号ＶＣＣＦＬＧは、電源電圧Ｖｃｃが２．３Ｖを超えたときにロウからハイへ遷移し、電源電圧Ｖｃｃが２．３Ｖを下回ったときにハイからロウへ遷移する。すなわち、レベル検知回路２５は閾値電圧を１つしか持たず、フラグ信号ＶＣＣＦＬＧは電源電圧に対してヒステリシスを有していない。

制御回路３６は、メモリ部およびその周辺回路１０を動作させるために、通常、ＢＵＳＹのほかに、リセットエンド信号ＲＳＴＥＮＤｎも出力する。第２の実施形態においてＢＵＳＹ信号は、メモリ部およびその周辺回路１０に供給されるが、ラッチ回路５０へは供給されない。

リセットエンド信号ＲＳＴＥＮＤｎは、メモリ部およびその周辺回路１０の動作を途中で打ち切りたいとき、あるいは、メモリ部およびその周辺回路１０を初期化したいときに用いられる一連のリセット信号の終点を示す信号であり、外部から入力されるコマンド等により起動されるリセット動作の最後に出力される。リセットエンド信号ＲＳＴＥＮＤｎは、半導体記憶装置１００の動作中においては通常ハイ状態であり、リセット動作の終点において一時的にロウになり、リセット動作を終了させる（図１５参照）。

一連のリセット動作（以下、リセットシーケンスともいう）期間は、メモリ部およびその周辺回路１０の初期化動作が行われており、ＢＵＳＹ状態である。リセットシーケンスは、図１４および図１５の時点ｔ２１〜ｔ２２、ｔ２６〜ｔ２７およびｔ３６〜ｔ３７に示した期間に実行されている。リセットエンド信号ＲＳＴＥＮＤｎの終点は、図１５の矢印Ｅで示された信号の立ち上がりの時点である。以下、リセットエンド信号ＲＳＴＥＮＤｎの終点をリセットエンドＥという。

ラッチ回路５０は、制御信号としてリセット信号ＲＳＴＥＮＤｎを入力し、このリセット信号ＲＳＴＥＮＤｎに基づいてフラグ信号ＶＣＣＦＬＧの信号レベルをラッチする。ラッチ回路５０は、ラッチした信号レベルをレベル信号ＶＣＣＬＶＬとして出力する。

リセット信号ＲＳＴＥＮＤｎがハイであるときに、フラグ信号ＶＣＣＦＬＧがロウからハイに遷移すると、図１６の時点ｔ２５に示すようにレベル信号ＶＣＣＬＶＬもロウからハイになる。このとき、リセットエンドＥのタイミングは関係ない。一方、リセット信号ＲＳＴＥＮＤｎがハイであるときに、図１３の時点ｔ２９〜ｔ３０、ｔ３１〜ｔ３２およびｔ３５に示すようにフラグ信号ＶＣＣＦＬＧがハイからロウに遷移しても、レベル信号ＶＣＣＬＶＬはハイからロウへ遷移しない。ラッチ回路５０はリセットエンドＥのタイミング（時点ｔ３７）でフラグ信号ＶＣＣＦＬＧをラッチし、このときレベル信号ＶＣＣＬＶＬはハイからロウへ遷移する。

図１２〜図１６に示すタイミング図を参照して、第２の実施形態の動作の流れの一例および第２の実施形態の効果を示す。図１２〜図１６は、それぞれ電源電圧Ｖｃｃ、フラグ信号ＶＣＣＦＬＧ、状態信号ＢＵＳＹ、リセットエンド信号ＲＳＴＥＮＤｎおよびレベル信号ＶＣＣＬＶＬのタイミング図である。

図１４および図１５に示すように、電源立ち上げ後の初期化のためのリセットコマンドを受けて、時点ｔ２１でリセットシーケンスに入り、リセットエンドＥでラッチ回路５０が、フラグ信号ＶＣＣＦＬＧをラッチする。このとき、フラグ信号ＶＣＣＦＬＧはロウであるので、ラッチ回路５０は、レベル信号ＶＣＣＬＶＬとしてロウを維持している。

図１２および図１３に示すように、時点ｔ２５で電源電圧Ｖｃｃが第２の閾値電圧（２．３Ｖ）を超えるので、フラグ信号ＶＣＣＦＬＧがロウからハイへ遷移する。このとき、図１５および図１６に示すように、リセットエンド信号ＲＳＴＥＮＤｎがハイであるので、レベル信号ＶＣＣＬＶＬはフラグ信号ＶＣＣＦＬＧに従いロウからハイへ遷移する。

時点ｔ２６〜ｔ２７でリセットシーケンスが実行される。このとき、レベル信号ＶＣＣＬＶＬはリセットエンド信号ＲＳＴＥＮＤｎと同期して一時ロウになるが、リセットエンドＥのタイミングｔ２７において、適正にフラグ信号ＶＣＣＦＬＧをラッチしてハイになる。

図１２に示すように、時点ｔ２９〜ｔ３０およびｔ３１〜ｔ３２においてノイズＮおよび瞬間停電Ｂが発生している。ノイズＮと瞬間停電Ｂは閾値電圧（２．３Ｖ）を下回っているので、フラグ信号ＶＣＣＦＬＧがハイからロウへ遷移している。

しかし、図１６に示すように、レベル信号ＶＣＣＬＶＬは変化しない。これは、リセットシーケンスが実行されておらず、ラッチ回路５０がハイをラッチしているからである。

図１２および図１３に示すように、時点ｔ３４で電源電圧Ｖｃｃが閾値電圧（２．３Ｖ）を下回ると、フラグ信号ＶＣＣＦＬＧはハイからロウへ遷移する。このとき、リセットシーケンスは実行されていないので、図１６に示すようにラッチ回路５０はレベル信号ＶＣＣＬＶＬとしてハイをラッチしたままである。

時点ｔ３６〜ｔ３７においてリセットシーケンスが実行されると、リセットエンドＥの立ち上がり時点ｔ３７でレベル信号ＶＣＣＬＶＬは、フラグ信号ＶＣＣＦＬＧに従ってハイからロウへ遷移する。第２の実施形態はこのように動作する。

第２の実施形態によれば、リセットエンド信号ＲＳＴＥＮＤｎのタイミングでのみ、レベル信号ＶＣＣＬＶＬの信号レベルはハイからロウに変わり、それ以外で変化しない。従って、第２の実施形態に従った半導体記憶装置は、電源電圧Ｖｃｃが高電圧レンジにあるときにノイズや瞬間停電等によって電源電圧が瞬間的に低下しても、レベル信号ＶＣＣＬＶＬにより制御される昇圧回路１１２の回路動作は変化せず、安定した昇圧動作を維持することができる。その結果、半導体記憶装置の内部回路は破壊される虞がない。また、第２の実施形態のラッチ回路５０は、リセットコマンド入力によって開始されるリセットシーケンスの最後に発効されるリセットエンド信号ＲＳＴＥＮＤｎによって、ハイレベルにあるレベル信号ＶＣＣＬＶＬのラッチ状態が解除される。これにより、一旦電源を切ることなく、電源電圧のレンジの変更に従い円滑に電圧変換回路ＶＡ１〜ＶＡｍの昇圧動作を変更することができる。

第２の実施形態では、電源電圧Ｖｃｃがデュアルレンジであったが、電源電圧Ｖｃｃはワイドレンジであってもよい。

本発明に係る第１の実施形態に従った半導体記憶装置１００の回路図。 メモリセルアレイ１の構成図。 昇圧回路１１２の構成図。 レベル検出回路２０、入力バッファ３２、コマンドデコーダ３４、制御回路３６およびラッチ回路４０の構成図。 ラッチ回路４０の構成を示した回路図。 ラッチ回路４０の構成を示した回路図。 電源電圧Ｖｃｃのタイミング図。 レベル信号ＶＣＣＬＶＬｐｒｅのタイミング図。 コマンド信号ＣＯＭのタイミング図。 レベル信号ＶＣＣＬＶＬのタイミング図。 本発明に係る第２の実施形態に従ったレベル検出回路２０、入力バッファ３２、コマンドデコーダ３４、制御回路３６およびラッチ回路４０の構成図。 電源電圧Ｖｃｃのタイミング図。 フラグ信号ＶＣＣＦＬＧのタイミング図。 状態信号ＢＵＳＹ／ＷＡＩＴのタイミング図。 リセットエンド信号ＲＳＴＥＮＤｎのタイミング図。 レベル信号ＶＣＣＬＶＬのタイミング図。

符号の説明

１００ 半導体装置
１０ 電気回路
２０ レベル検知回路
３２ 入力バッファ
３４ コマンドデコーダ
３６ 制御回路
４０ ラッチ回路
Ｖｃｃ 電源電圧
ＣＯＭ 状態信号
ＶＣＣＬＶＬｐｒｅ、ＶＣＣＬＶＬ レベル信号

Claims (5)

1. 基板上に形成された電気回路と、
   電源電圧に基づいた信号レベルを有し前記電気回路の動作を決定する第１のレベル信号を出力するレベル検知回路と、
   外部から入力したコマンドを復号化しコマンド信号を出力するコマンドデコーダと、
   前記コマンド信号を入力して前記電気回路が動作ＢＵＳＹ状態にあるかどうかを示す状態信号を出力する制御回路と、
   前記第１のレベル信号および前記状態信号を入力し、前記状態信号に基づくタイミングで前記第１のレベル信号をラッチする第１のラッチ回路とを備えた半導体装置。
2. 前記レベル検知回路は、
   前記電源電圧が第１の閾値電圧を超えたことを示す第１のフラグ信号および前記電源電圧が前記第１の閾値電圧よりも高い第２の閾値電圧を超えたことを示す第２のフラグ信号を出力するレベル検知部と、
   前記第１および第２のフラグ信号の両方の信号レベルが遷移したときに、この信号レベルを前記第１のレベル信号としてラッチする第２のラッチ回路とを含むことを特徴とする請求項1に記載の半導体装置。
3. 前記状態信号は、前記半導体装置を動作状態に移行させるビジー信号であることを特徴とする請求項1または請求項２に記載の半導体装置。
4. 前記レベル検知回路は、前記電源電圧が第１の閾値電圧を超えた場合、および、前記電源電圧が前記第１の閾値電圧を下回った場合に遷移するフラグ信号を出力し、
   前記第１のラッチ回路は、前記電源電圧が前記第１の閾値電圧を超えた場合、前記フラグ信号の遷移するタイミングにしたがって前記第１のレベル信号をラッチし、前記電源電圧が前記第１の閾値電圧を下回った場合に、前記状態信号に基づくタイミングで前記第１のレベル信号をラッチすることを特徴とする請求項1に記載の半導体装置。
5. 前記状態信号は、外部から入力されるリセットコマンドにより前記半導体装置を初期化する場合に供給されるリセット信号であることを特徴とする請求項1または請求項４に記載の半導体装置。

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