TWI445307B - 快閃記憶體 - Google Patents

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快閃記憶體
本發明是關於一種包括邏輯電路或邏輯閘(logical gate)的半導體裝置,特別是有關於使待機狀態時的消耗電力減少的半導體裝置。
對於快閃記憶體、動態記憶體等的記憶體而言,根據大容量、低價格、以及低消耗電力的要求,除了要實現微細化的設計之外,還要減少製程的步驟。為符合上述要求的結果,將導致一些影響,例如在單層的多晶矽的製程中,P通道金屬氧化物半導體電晶體的臨界值上升,導致難以實現高速的操作。因此,為了進行改善上述情況,可以例如新增具有低臨界值的電晶體。但是,若減小臨界值,則即使閘極(gate)與源極(source)之間的電壓Vgs為0 V,仍存在所謂漏電流(leakage current)的現象,則將導致電力被消耗。一般而言,若是臨界值越小,則所述漏電流將會越大,電力消耗的情況將越明顯。
在日本專利特開2004-147175號公報中,提出一種在具有低臨界值的閘極氧化薄膜邏輯閘與電源線路(line)之間,設置閘極氧化薄膜的電源開關(switching)電晶體。在待機狀態時,施以電源開關電晶體較大的反向偏壓,從而使電源開關電晶體的漏電流減少。
圖1是說明一種傳統使漏電流減少的電路。此電路適用在例如輸入輸出資料緩衝器等的時脈同步的資料傳輸電路。此資料傳輸電路包括時脈產生電路C1與輸出電路C2。時脈產生電路C1根據外部時脈信號ExCLK來產生內部時脈信號InCLK。而輸出電路C2根據內部時脈信號InCLK同步地輸出資料。上述的時脈產生電路C1包括第一CMOS反相器(P1、N1)、第二CMOS反相器(P2、N2)、P型通道MOS電晶體Qp與N型通道電晶體Qn。外部時脈信號ExCLK輸入到第一CMOS反相器(P1、N1)。第二CMOS反相器(P2、N2)則是連接到第一CMOS反相器的輸出,並轉為內部時脈信號InCLK予以輸出。而P型通道MOS電晶體Qp則是位於電源Vcc與電晶體P1之間。N型通道電晶體Qn則是位於第一CMOS反相器的輸出與接地電極GND之間。
電源中斷(power down)信號P/D施加於電晶體Qp、Qn的閘極,電源中斷信號P/D在致能操作期間是處於低邏輯準位(底下以“L”準位表示),而在待機期間是處於高邏輯(High Logic Level,底下以“H”準位表示)準位。而構成上述第一CMOS反相器與第二CMOS反相器的P型通道電晶體P1、P2則是由具有低臨界值的電晶體所構成。
輸出電路C2包括第三CMOS反相器(P3、N3)、第四CMOS反相器(P4、N4)、P型通道電晶體P5、N型通道電晶體N5、P型通道電晶體Qp、以及N型通道電晶體Qn。內部資料輸入第三CMOS反相器(P3、N3)。第四CMOS反相器(P4、N4)連接到第三CMOS反相器的輸出,並將上述內部資料予以輸出。P型通道電晶體P5與N型通道電晶體N5分別串聯地連接於第三CMOS反相器。P型通道電晶體Qp則是位於電晶體P5與電源Vcc之間。N型通道電晶體Qn則是位於第三CMOS反相器的輸出與接地電極GND之間。
反轉的內部時脈信號施加於電晶體P5的閘極,內部時脈信號InCLK施加於電晶體N5的閘極。電源中斷信號P/D施加於電晶體Qp、Qn的閘極。構成第三CMOS反相器、第四CMOS反相器的P型通道電晶體P3、P4、及時脈同步的電晶體P5由具有低臨界值的電晶體構成。
在致能操作期間,電源中斷信號P/D位於邏輯低(L)準位,因此,電晶體Qp是處於導通狀態,電源Vcc將耦合到第一CMOS反相器以及第三CMOS反相器,而此時電晶體Qn是處於關閉的狀態。因此,與外部時脈信號ExCLK同步的內部時脈信號InCLK從時脈產生電路C1輸出。另外,在輸出電路C2中,當連接到電晶體P5、N5的內部時脈信號InCLK為邏輯低(L)準位時,內部資料由第三CMOS反相器取得,第四CMOS反相器將與輸入資料的邏輯值相對應的邏輯值的資料予以輸出。
若轉換到待機狀態時,則電源中斷信號P/D將位於邏輯高(H)準位。因此,在時脈產生電路C1中,電晶體Qp是處於關閉狀態,電源操作電壓Vcc將不提供操作電壓給具有低臨界值的電晶體P1。另外,電晶體Qn則是處於導通的狀態,藉由此方式,從時脈產生電路C1輸出的內部時脈信號InCLK固定於邏輯高(H)準位。另外,在輸出電路C2中,電源操作電壓Vcc將不提供操作電壓給電晶體P3,而電晶體Qn則是位於導通的狀態,藉此,資料輸出將被固定於高準位。
如上所述,為了減少具有低臨界值的電晶體P1、P3的漏電流,必須串聯具有一般臨界值的電晶體Qp、Qn,且必須根據電源中斷信號P/D來進行邏輯設定。藉由上述的方式,可利用具有低臨界值的電晶體P1、P3來實現高速操作。但另一方面,由於串聯電晶體Qp、Qn,因此,電晶體P1與電晶體Qp以及電晶體P3與電晶體Qp的通道寬度增大,導致為了對待機狀態進行設定,而必須使邏輯部增大。而且,在待機時,由於輸出的資料固定於高準位,因此,在從待機狀態向致能狀態轉換的情況下,必須將邏輯部予以初始化,因此需要更多的時間。
本發明的目的在於解決以往的上述問題,並提供一種包括降低待機狀態時的漏電流的邏輯電路半導體裝置。
而且,本發明的目的在於提供一種可無遲滯地從待機狀態向致能狀態轉換的半導體裝置。
本發明的半導體裝置包括:P型通道的第一MOS電晶體,至少接收第一操作電壓或比第一操作電壓更小的第二操作電壓;以及N型通道的第二MOS電晶體,至少連接在第一MOS電晶體與基準電位之間,第一MOS電晶體以及第二MOS電晶體構成對應於輸入至閘極的信號產生輸出信號的邏輯電路。在致能操作時,提供第一操作電壓至第一MOS電晶體的源極,在待機狀態時,提供第二操作電壓至第一MOS電晶體的源極,對第二操作電壓進行設定,使得第一MOS電晶體以及第二MOS電晶體各自的閘極與源極之間的電壓的振幅大於第一MOS電晶體以及第二MOS電晶體的臨界值。
半導體裝置在一較佳實施例中,更包括選擇電路,所述選擇電路在致能操作時選擇第一操作電壓,在待機狀態時選擇第二操作電壓。選擇電路在一較佳實施例中,基於來自外部的控制信號來選擇第一操作電壓或第二操作電壓。半導體裝置可更包括產生電路,所述產生電路從外部接收第一操作電壓,並根據第一操作電壓來產生第二操作電壓。半導體裝置可更包括產生電路,產生電路從外部接收第二操作電壓,並根據第二操作電壓來產生第一操作電壓。
邏輯電路可包括:包含所述第一MOS電晶體及第二MOS電晶體的第一反相器電路、以及連接於所述第一反相器電路且包含所述第一MOS電晶體及第二MOS電晶體的第二反相器電路。外部時脈信號輸入至第一反相器電路,第二反相器電路將內部時脈信號予以輸出。邏輯電路可更包括與所述內部時脈信號同步地將資料予以輸入輸出的電路。邏輯電路可更包括:供給第一操作電壓或第二操作電壓的電源供給部、串聯地連接在電源供給部與第一MOS電晶體之間的P型通道的第三MOS電晶體、以及串聯地連接在第二電晶體與基準電位之間的N型通道的第四MOS電晶體,第一時脈信號輸入至第三MOS電晶體的閘極,對第一時脈信號進行反轉所得的第二時脈信號輸入至第四MOS電晶體的閘極,資料輸入至第一MOS電晶體以及第二MOS電晶體的閘極。
半導體裝置更包括:形成有用以對資料進行記憶的記憶元件的記憶體陣列、與連接於所述記憶體陣列的資料輸出電路,所述資料輸出電路可包括所述邏輯電路。待機狀態時是指晶片致能(enable)信號未從外部輸入至半導體裝置的期間。另外,待機狀態時是指將晶片致能信號予以輸入之後的不進行命令操作的固定期間。
根據本發明,在待機狀態時,將比第一操作電壓更低的第二操作電壓供給至第一MOS電晶體,因此,與供給第一操作電壓時相比,可使第一MOS電晶體的漏電流減少。而且,對第二操作電壓進行設定,使得第一MOS電晶體以及第二MOS電晶體各自的閘極與源極之間電壓的振幅大於第一MOS電晶體以及第二MOS電晶體的臨界值,因此,可維持輸入至邏輯電路的信號的邏輯準位。根據上述的結果,當從待機狀態向致能狀態轉換時,無需將邏輯電路予以初始化而可迅速地的處理。而且,無需如以往般,將用以根據電源中斷信號來進行邏輯設定的電晶體插入至邏輯電路內,因此,可實現邏輯電路的高積體化及小型化的需求。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂,下文特舉較佳實施例,並配合所附圖式,作詳細說明如下。
接著,參照附圖來詳細地對本發明的實施方式進行說明。
圖2是表示本發明第一實例的半導體裝置的邏輯電路基本結構圖。第一實例的半導體裝置100在一較佳實施例中,包括形成在矽基板上的CMOS邏輯電路或CMOS邏輯閘,在此以CMOS反相器作為典型的例子進行說明,但並非以此為限。
半導體裝置100包括P型通道MOS電晶體Tp、N型通道MOS電晶體Tn、以及提供操作電壓至電晶體Tp的電源供給部110。P型通道電晶體Tp較佳為臨界值低的電晶體,因此,例如使閘極絕緣膜的厚度比一般的絕緣膜厚度更薄。
電源供給部110對應於半導體裝置的操作狀態而將操作電壓供給至CMOS反相器。在一個較佳的例子中,如圖3的表格所示,電源供給部110在半導體裝置進行致能操作(Active)時,將內部電源Vcc(Int)設為與外部電源Vcc(Ext)相同的操作電壓V1,在待機狀態(Idle)時,將內部電源Vcc(Int)設為比外部電源Vcc(Ext)的操作電壓V1更低的操作電壓V2(V1>V2)。電源供給部110可包括用以供給操作電壓V2來作為內部電源Vcc(Int)的電路,例如可包括準位轉換電路、直流DC轉換器等。
對於圖2所示的CMOS反相器而言,當半導體裝置進行致能操作時,例如1.8 V的操作電壓V1供給至P型通道電晶體Tp的源極。由於電晶體Tp具有低臨界值,因此,邏輯低準位的信號輸入時的導通狀態變更穩定,而且此時的切換動作也會變快。
另一方面,當半導體裝置為待機狀態或待機模式時,操作電壓V2例如1.3 V供給至P型通道電晶體Tp的源極。此時,應當注意之處在於:對操作電壓V2進行設定,使得電晶體Tp的閘極與源極之間的電壓Vgs大於電晶體Tp、Tn的臨界值。即,以可維持輸入至CMOS反相器的信號的高準位或低準位的邏輯狀態的方式來設定操作電壓V2。由於該操作電壓V2低於操作電壓V1,因此,電晶體Tp的開關切換速度比致能操作時更慢,但可使電晶體Tp關閉時的漏電流減小。
在待機狀態時,當輸入至CMOS反相器的資料Din為邏輯低準位時,電晶體Tp接通,電晶體Tn關閉,輸出資料Dout為邏輯高準位。另一方面,當所輸入的資料Din為邏輯高準位時,電晶體Tp關閉,電晶體Tn接通,輸出資料Dout為邏輯低準位。即使在待機狀態時,半導體裝置100也可在維持著邏輯準位的狀態下進行操作,因此,當從待機狀態向致能狀態轉移時,無需進行對於以往的邏輯電路而言所必須進行的初始化操作,可無延遲地從待機狀態向致能狀態切換。再者,待機狀態可以是基於施加於半導體裝置的外部信號來定義,或者也可基於所述外部信號來判定半導體裝置的內部電路是否為待機狀態。所謂待機狀態,例如可包括使半導體裝置的操作停止固定期間的形態、使操作速度小於一般的操作速度的形態、或使電力消耗小於一般的電力消耗的形態。另外,可根據MOS電晶體的尺寸、臨界值、以及其他操作特性來適當地選擇操作電壓V1、V2。
圖4(a)~圖4(c)是表示電源供給部110的其他例子的圖。在圖4(a)所示的例子中,半導體裝置包括將外部電源Vcc(Ext)予以輸入的外部端子112。電源供給部110供給從外部端子112輸入的操作電壓V1以作為外部電源Vcc(Ext)。而且,半導體裝置包括用以根據外部電源Vcc(Ext)的操作電壓V1來產生操作電壓V2的電壓產生電路130。此電壓產生電路130供給操作電壓V2以作為內部電源Vcc(Int)。
另外,在圖4(b)所示的例子中,半導體裝置從外部端子112將操作電壓V2予以輸入以作為外部電源Vcc(Ext)。而且,電壓產生電路130A對外部電源Vcc(Ext)的操作電壓V2進行升壓,產生操作電壓V1以作為內部電源Vcc(Int)。在圖4(c)所示的例子中,半導體裝置從外部端子112將電壓Va予以輸入以作為外部電源Vcc(Ext)。而且,電壓產生電路130B根據電壓Va來產生作為內部電源Vcc(Int)的操作電壓V1、V2。在所述內容以外,半導體裝置也可從外部端子分別將操作電壓V1、V2予以輸入以作為外部電源Vcc(Ext)。
接著,參照圖5(a)、圖5(b)來對本發明的第二實例進行說明。在第二實例中,半導體裝置100A包括用以對CMOS反相器的操作電壓V1或V2進行切換的選擇電路120。選擇電路120接收控制信號CTL,並根據控制信號CTL將操作電壓V1或操作電壓V2供給至電晶體Tp的源極。所述控制信號CTL表示半導體裝置是在致能狀態還是在待機狀態。即,選擇電路120在致能狀態時,供給高操作電壓V1,在待機狀態時供給低操作電壓V2。
圖5(b)表示選擇電路120的一較佳實施例。選擇電路120包括:提供來自外部電源或內部電源的電壓Vb的電源導軌(rail)PWR1、供給操作電壓V1或操作電壓V2的電源導軌PWR2、連接在電源導軌PWR1與電源導軌PWR2之間的電阻R、以及與此電阻R並聯地連接的N型通道的MOS電晶體TR。控制信號CTL連接於電晶體TR的閘極。在致能操作時,電晶體TR回應於控制信號CTL而導通,操作電壓V1供給至電源導軌PWR2。另一方面,在待機狀態時,電晶體TR回應於控制信號CTL而不導通,操作電壓V2(<V1)供給至電源導軌PWR2。可藉由非常簡單的結構來構成所述的選擇電路120。
接著,參照圖6,對本發明第三實例電路結構示意圖進行說明。在第三實例中,半導體裝置100B包括電源供給部140與選擇電路150。電源供給部140用以提供操作電壓V1及操作電壓V2。選擇電路150接收來自電源供給部140的操作電壓V1及操作電壓V2,並根據控制信號CTL來選擇性地將操作電壓V1或操作電壓V2其中之一予以輸出。與第一實例時同樣地,電源供給部140可包括基於外部電源Vcc(Ext)或外部電源來產生內部電源Vcc(Int)的電壓產生電路。選擇電路150根據控制信號CTL來選擇操作電壓V1或操作電壓V2,並將所選擇的操作電壓供給至電晶體Tp的源極。所述控制信號CTL表示半導體裝置100B處於致能狀態還是處於待機狀態。在本實例的情況下,所述選擇電路150可僅選擇操作電壓V1或操作電壓V2其中之一,另外,也可藉由其他電路來共用從電源供給部140供給的操作電壓V1及操作電壓V2。
接著,參照圖7,對本發明第四實例的電路結構示意圖進行說明。第四實例的半導體裝置100C包括根據外部時脈信號ExCLK來產生內部時脈信號InCLK的典型的時脈產生電路。時脈產生電路包括第一CMOS反相器160A與第二CMOS反相器160B。第一CMOS反相器160A用以接收外部時脈信號ExCLK。第二CMOS反相器160B則是接收第一CMOS反相器160A的輸出,並轉換為內部時脈信號InCLK輸出。與第一實例至第三實例時同樣地,選擇性地供給操作電壓V1或操作電壓V2的電源供給部110連接於第一CMOS反相器160A以及第二CMOS反相器160B。
在致能狀態下操作時,操作電壓V1供給至第一CMOS反相器160A以及第二CMOS反相器160B中具有低臨界值的電晶體Tp,以進行高速的操作。藉由此架構,根據外部時脈信號ExCLK而將延遲時間短的內部時脈信號InCLK予以輸出。另一方面,在待機狀態時,將操作電壓V2提供給具有低臨界值的電晶體Tp,但由於對操作電壓V2進行設定,使得外部時脈信號ExCLK的電壓的振幅大於電晶體Tp的臨界值,因此,第一CMOS反相器160A將維持著外部時脈信號ExCLK的邏輯狀態的時脈信號InCLK'輸出,而時脈信號CLK'輸入至第二CMOS反相器160B。但即使在此情況下,由於對操作電壓V2進行設定,使得時脈信號CLK’的振幅大於電晶體Tp的臨界值,因此,第二CMOS反相器160B將維持著時脈信號CLK'的邏輯狀態的內部時脈信號InCLK予以輸出。另一方面,由於操作電壓V2小於操作電壓V1,因此,可抑制待機狀態時具有低臨界值的電晶體Tp的漏電流情況。
接著,參照圖8(a)、圖8(b)對本發明的第五實例的電路結構示意圖進行說明。第五實例的半導體裝置100D包括電源供給部110與邏輯電路170。電源供給部110選擇性地提供操作電壓V1或操作電壓V2給邏輯電路170。此邏輯電路170包括CMOS邏輯閘,此CMOS邏輯閘具有低臨界值的P型通道MOS電晶體以及N型通道MOS電晶體。邏輯電路170接收外部時脈信號ExCLK或內部時脈信號InCLK、接收輸入資料Din,且將與時脈信號同步且經處理的輸出資料Dout予以輸出。在致能狀態下操作時,將操作電壓V1提供給邏輯電路170,藉由具有低臨界值的電晶體來進行高速操作。在待機狀態時,將操作電壓V2提供給邏輯電路170,此邏輯電路170以比致能狀態下的操作更慢的速度進行操作,但與時脈信號同步且維持著CMOS邏輯閘(gate)的邏輯位準的資料予以輸出。
圖8(b)表示第五實例的邏輯電路170的一個較佳實施例電路示意圖。邏輯電路170包括反相器、具有低臨界值的P型通道電晶體Tp、與N型通道電晶體Tn、串聯地連接在電晶體Tp與電源供給部110之間的低臨界值的P型通道型電晶體Qp、以及串聯地連接在電晶體Tn與接地之間的N型通道電晶體Qn。輸入資料Din輸入至電晶體Tp與電晶體Tn的閘極,已反轉的內部時脈信號供給至電晶體Qp的閘極,內部時脈信號InCLK供給至電晶體Qn的閘極。在致能操作時,操作電壓V1供給至電晶體Qp,邏輯電路170與內部時脈信號同步地取得輸入資料Din,並將輸出資料Dout予以輸出。
在待機狀態時,操作電壓V2供給至電晶體Qp,因此,電晶體Qp的漏電流減少。另一方面,由於對操作電壓V2進行設定,使得內部時脈信號的電壓的振幅大於電晶體Qp的臨界值,因此,當電晶體Qp導通時,操作電壓V2供給至電晶體Tp的源極,電晶體Tp對應於輸入資料Din的邏輯狀態而導通或關閉。
接著,參照圖9至圖12來對本發明的第六實例的不同電路示意圖進行說明。圖9表示第六實例的資料輸出電路180,資料輸出電路180例如適用於圖12所示的NAND型的快閃記憶體100E。如圖12所示,快閃記憶體100E包括記憶體陣列200、輸入輸出緩衝器210、位址暫存器220、資料暫存器230、控制器240、字線選擇電路250、分頁緩衝器/感測電路260、列選擇電路270、內部電壓產生電路280。
記憶體陣列200具有排列成矩陣狀的多個記憶體單元。輸入輸出緩衝器210連接於外部輸入輸出端子I/O,且保持著輸入輸出資料。位址暫存器220接收來自輸入輸出緩衝器210的位址資料。控制器240接收來自資料暫存器230或輸入輸出緩衝器210的命令資料,並基於命令對各部分進行控制。字線選擇電路250對來自位址暫存器220的行位址信息Ax進行解碼,基於此解碼的結果來選擇區塊以及選擇字線。分頁緩衝器/感測電路260用以感測從字線選擇電路250所選擇的分頁讀出的資料,或保持著寫入至所選擇的分頁的寫入資料。列選擇電路270對來自位址暫存器220的列位址信息Ay進行解碼,基於此解碼的結果來選擇位元線。內部電壓產生電路280則是用以產生將資料予以讀出、對資料進行編程(program)以及將資料予以刪除時所必需的電壓。
如實例中的說明,內部電壓產生電路280對應于致能狀態的操作時或待機狀態時而供給操作電壓V1、V2。此處雖未圖示,但快閃記憶體100E可接收外部時脈信號,或藉由時脈產生電路來產生時脈信號。
外部輸入輸出端子I/O包括多個端子,所述多個端子可共用位址輸入端子、資料輸入端子、資料輸出端子、以及命令輸入端子,將命令閂鎖致能信號、位址閂鎖致能信號、晶片致能信號、讀取致能信號、寫入致能信號、輸出致能信號予以輸入作為外部控制信號,接著將就緒/忙碌信號予以輸出。
記憶體陣列200包括可同時存取的兩個記憶體組200L、200R。記憶體組200L在列方向上包括m個區塊BLK(L)1、BLK(L)2、…、BLK(L)m+1,記憶體組200R在列方向上包括m個區塊BLK(R)1、BLK(R)2、…、BLK(R)m+1。記憶體組的各區塊連接於n位元的位元線BL,串聯地連接著多個記憶體單元的NAND單元組連接於各位元線BL。
在輸入輸出緩衝器210與位址暫存器220、資料暫存器230以及控制器240之間進行資料的傳輸。從記憶體控制器(圖示未顯示)發送的命令、資料、以及位址信息經由輸入輸出緩衝器210而提供至控制器240、位址暫存器220、以及資料暫存器230。另外,在讀出時,從分頁緩衝器/感測電路260讀出的資料經由資料暫存器230而傳輸至輸入輸出緩衝器210。
控制器240基於從輸入輸出緩衝器210接收的命令資料來進行讀出、編程或刪除等的順序(sequence)進行控制。命令資料例如包括:讀出命令、編程命令、刪除命令、晶片致能信號CE、寫入致能信號WE、讀出致能信號RE、位址閂鎖致能信號ALE、命令閂鎖致能信號CLE、以及輸出致能信號OE等。例如,控制器240基於命令資料對位址信息與寫入資料進行判別,將前者經由位址暫存器220而傳輸至字線選擇電路250或列選擇電路270,將後者經由資料暫存器230而傳輸至分頁緩衝器/感測電路260。
字線選擇電路250對來自位址暫存器220的行位址信息的上位位元進行解碼,選擇兩個記憶體組200L、200R內被選擇的一對區塊內的各個分頁。分頁緩衝器/感測電路260連接於資料暫存器230,根據讀寫命令來將讀出的資料傳輸至資料暫存器230,或從資料暫存器230接收傳輸的寫入資料。列選擇電路270對來自位址暫存器220的列位址信息Ay進行解碼,基於解碼結果來選擇保持於分頁緩衝器/感測電路260的資料或位元線。
圖9所示的資料輸出電路180例如適用於輸入輸出緩衝器210。資料輸出電路180包括時脈產生電路C1與資料輸出電路C2。時脈產生電路C1根據外部時脈信號ExCLK產生內部時脈信號InCLK。資料輸出電路C2,用以與時脈產生電路C1所產生的內部時脈同步地將資料予以輸出。
P1、P2、P3、P4、以及P5是低臨界值的P型通道MOS電晶體,N1、N2、N3、N4、以及N5是N型通道MOS電晶體。
圖10(a)是電晶體P1~P5的臨界值Th1比較高的資料輸出電路的操作波形示意圖,圖10(b)是如圖9所示的電晶體P1~P5的臨界值Th2比較低(Th2<Th1)的資料輸出電路的操作波形示意圖。在不具有低臨界值的資料輸出電路中,從外部時脈信號ExCLK經過延遲時間D1後產生內部時脈信號InCLK,接著從內部時脈信號InCLK經過延遲時間D2後產生輸出資料Dout。另一方面,在包括具有低臨界值的電晶體P1~P5的資料輸出電路180中,在延遲時間Da(Da<D1)中產生內部時脈信號InCLK,從該內部時脈信號InCLK起在延遲時間Db(Db<D2)中產生資料輸出Dout。
圖11表示將圖9所示的資料輸出電路180應用於快閃記憶體100E時的操作波形。在時刻t1時,若將晶片致能信號、輸出致能信號(均為負邏輯(low active))作為外部控制信號,並且輸入至快閃記憶體100E,則控制器240對此作出響應而使控制信號從表示待機狀態的邏輯低準位變化成表示致能狀態的邏輯高準位。提供控制信號到記憶體內的各部分,內部電壓產生電路280對致能操作Active的控制信號作出響應而產生操作電壓V1,並將操作電壓V1提供給資料輸出電路180。此處,內部電壓產生電路280對操作電壓V2進行升壓,產生作為內部電源Vcc(Int)的操作電壓V1。
控制器240在進行與命令相對應的處理期間(t1-t2),將致能狀態的控制信號予以輸出,在此期間,操作電壓V1提供給資料輸出電路180。因此,資料輸出電路180與時脈信號CLK同步,從時脈信號CLK經過固定的延遲時間後產生輸出資料Dout。若控制信號切換為待機狀態,則內部電壓產生電路280對此作出響應而將操作電壓V2提供給資料輸出電路180。控制器240必須按照規定的操作順序來進行高速處理的情況下,在期間t3-t4、期間t5-t6中,將控制信號切換為致能狀態,在此期間,操作電壓V1供給至資料輸出電路180。當控制信號為待機狀態時(期間t2-t3、期間t4-t5、以及期間t6-t7),操作電壓V2供給至資料輸出電路180,但由於時脈產生電路C1維持著時脈信號CLK的邏輯狀態,因此,即使控制信號從待機狀態切換為致能狀態,也無需將資料輸出電路予以初始化,從而可抑制輸出資料Dout的延遲時間。
所述實例中所說明的邏輯電路為一例,本發明也適用於所述以外的CMOS邏輯閘或CMOS邏輯電路。而且,本發明除了適用於快閃記憶體之外,還適用於動態隨機存取記憶體、靜態隨機存取記憶體、微控制器、微處理器、以及特定用途積體電路(ASIC)等的各種半導體裝置。
已對本發明的較佳實施方式進行了詳述,但本發明並不限定於特定的實施方式,在申請專利範圍所揭示的本發明的宗旨的範圍內,可進行各種變形、變更。
雖然本發明已以較佳實施例揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,因此本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、100A、100B、100C、100D...半導體裝置
100E...快閃記憶體
110、140...電源供給部
112...外部端子
120、150...選擇電路
130、130A、130B...電壓產生電路
160A...第一CMOS反相器
160B...第二CMOS反相器
170...邏輯電路
180...資料輸出電路
200...記憶體陣列
200L、200R...記憶體組
210...輸入輸出緩衝器
220...位址暫存器
230...資料暫存器
240...控制器
250...字線選擇電路
260...分頁緩衝器/感測電路
270...列選擇電路
280...內部電壓產生電路
Ax...行位址信息
Ay...列位址信息
BLK(L)1、BLK(L)2、BLK(L)m+1、BLK(R)1、BLK(R)2、BLK(R)m+1...區塊
C1...時脈產生電路
C2...輸出電路/資料輸出電路
CE...晶片致能信號
CLK、CLK'...時脈信號
CTL...控制信號
D1、D2、Da、Db...延遲時間
Din...輸入資料/資料/信號
Dout...輸出資料/輸出信號
ExCLK...外部時脈信號
InCLK...內部時脈信號
N1...N型通道的MOS電晶體/第一CMOS反相器
N2...N型通道的MOS電晶體/第二CMOS反相器
N3...N型通道的MOS電晶體/第三CMOS反相器
N4...N型通道的MOS電晶體/第四CMOS反相器
N5...N型通道的MOS電晶體/N通道電晶體/電晶體
OE...輸出致能信號
P/D...電源中斷信號
P1...電晶體/第一CMOS反相器/P型通道電晶體/P型通道的MOS電晶體
P2...第二CMOS反相器/P型通道電晶體/P型通道的MOS電晶體
P3...第三CMOS反相器/P型通道電晶體/電晶體/P型通道的MOS電晶體
P4...第四CMOS反相器/P型通道電晶體/P型通道的MOS電晶體
P5...P型通道電晶體/電晶體/P型通道的MOS電晶體
PWR1、PWR2‧‧‧電源導軌
Qn‧‧‧N通道電晶體/電晶體
Qp‧‧‧P型通道電晶體/P型通道MOS電晶體/電晶體/P型通道電晶體
R‧‧‧電阻
t1‧‧‧時刻
Tn‧‧‧N型通道MOS電晶體/N型電晶體/電晶體
Tp‧‧‧P型通道MOS電晶體/P型電晶體/電晶體/P型通道電晶體
TR‧‧‧N型通道MOS電晶體/電晶體
V1、V1/V2‧‧‧操作電壓
V2‧‧‧操作電壓/電壓
Va、Vb‧‧‧電壓
Vcc‧‧‧電源/操作電壓
Vcc(Ext)‧‧‧外部電源
Vcc(Int)‧‧‧內部電源
圖1是傳統使漏電流減少的邏輯電路構成示意圖。
圖2是本發明第一實例的半導體裝置的結構示意圖。
圖3是電壓供給部所供給的操作電壓與操作狀態的關係表。
圖4(a)~圖4(c)是電源供給部的構成較佳實施例示意圖。
圖5(a)、圖5(b)是本發明第二實例的半導體裝置的結構示意圖。
圖6是本發明第三實例的半導體裝置的結構示意圖。
圖7是本發明第四實例的半導體裝置的結構示意圖。
圖8(a)、圖8(b)是本發明第五實例的半導體裝置的結構示意圖。
圖9本發明第六實例的半導體裝置的結構示意圖。
圖10(a)表示在圖1的邏輯電路中,電晶體並非為低臨界值時的時間圖,圖10(b)表示在圖1的邏輯電路中,電晶體具有低臨界值時的時序圖。
圖11是表示應用本發明第六實例的資料輸出電路的快閃記憶體時序示意圖。
圖12是表示應用有本發明的第六實例的資料輸出電路的快閃記憶體電路結構方塊示意圖。
100‧‧‧半導體裝置
110‧‧‧電源供給部
Din‧‧‧輸入資料/資料/信號
Dout‧‧‧輸出資料/輸出信號
Tn...N型通道的MOS電晶體/N型電晶體/電晶體
Tp...P型通道的MOS電晶體/P型電晶體/電晶體/P型通道電晶體

Claims (5)

  1. 一種快閃記憶體,包括:記憶體陣列,形成有用以對資料進行記憶的非揮發性記憶元件;輸入輸出緩衝器,連接於該記憶體陣列;控制器;電壓產生電路;外部端子,接收外部控制信號及外部時脈信號,其特徵在於:該控制器對來自該外部端子的致能信號作出響應而產生表示待機狀態的控制信號或表示致能狀態的控制信號,該電壓產生電路對上述表示致能狀態的控制信號作出響應而供給第一操作電壓,且對上述表示待機狀態的控制信號作出響應而供給比該第一操作電壓更小的第二操作電壓,該輸入輸出緩衝器包括根據該外部時脈信號來產生內部時脈信號的時脈產生電路及與藉由該時脈產生電路產生的該內部時脈信號同步地進行資料輸入輸出的資料輸入輸出電路,來自該電壓產生電路的該第一操作電壓或該第二操作電壓供給至該時脈產生電路及該資料輸入輸出電路的電源供給部,該時脈產生電路包括輸入該外部時脈信號的第一致能電路及輸入該第一致能電路的輸出,且輸出該內部時脈信號的第二致能電路, 該資料輸入輸出電路包括輸入資料的第三致能電路;輸入該第三致能電路的輸出,且輸出資料的第四致能電路;串聯地連接在該第三致能電路的P型通道的第一MOS電晶體與該電源供給部之間的P型通道的第三MOS電晶體;以及串聯地連接在該第三致能電路的N型通道的第二MOS電晶體與基準電位之間的N型通道的第四MOS電晶體,藉由該時脈產生電路產生的第一內部時脈信號輸入至該第三MOS電晶體的閘極,對該第一內部時脈信號進行反轉所得的第二內部時脈信號輸入至該第四MOS電晶體的閘極,來自該電源供給部的該第一操作電壓或該第二操作電壓供給至該第一致能電路至該第四致能電路的各P型通道的MOS電晶體及該第三MOS電晶體,對該第二操作電壓進行設定,使得該第二操作電壓大於該第一致能電路至該第四致能電路的各P型通道的MOS電晶體及該第三MOS電晶體的臨界值。
  2. 如申請專利範圍第1項所述的快閃記憶體,其中該電壓產生電路包括選擇電路,該選擇電路在該致能狀態的操作時,選擇該第一操作電壓,在該待機狀態的操作時,選擇該第二操作電壓,該選擇電路包括:第一電源導軌;第二電源導軌,連接於該第一電源導軌,且供給該第一操作電壓或該第二操作電壓;電阻元件,連接於該第一電源導軌與該第二電源導軌 之間;以及第五MOS電晶體,並聯連接於該電阻元件,來自該控制器的表示該致能狀態或該待機狀態的控制信號施加至該第五MOS電晶體的閘極,且該第五MOS電晶體對應於該致能狀態或該待機狀態而導通或關閉。
  3. 如申請專利範圍第1項所述的快閃記憶體,其中該待機狀態時是指晶片致能信號未從外部輸入的期間。
  4. 如申請專利範圍第1項或第3項所述的快閃記憶體,其中該待機狀態時是指將晶片致能信號予以輸入之後的不進行命令操作的固定期間。
  5. 如申請專利範圍第1項所述的快閃記憶體,其中該電壓產生電路利用對該第二操作電壓進行升壓,產生該第一操作電壓。
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