JP5195915B2 - 半導体集積回路装置及び電子機器 - Google Patents

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Description

本発明は、半導体記憶装置を具備する半導体集積回路装置及び電子機器に関する。
半導体集積回路装置においては、製造プロセスの微細化により、半導体集積回路装置の主要な構成要素であるトランジスタのしきい値電圧の製造ばらつきが大きくなってきている。トランジスタのしきい値電圧がばらつくと半導体集積回路装置の正常な特性や動作が確保できない問題が生じ得るため、これを是正する方法が検討されている。
また近年、半導体集積回路装置においては、プロセスの微細化に伴い、トランジスタのリーク電流の増加が問題となっている。加えてシステムの高機能化に伴い、搭載される半導体記憶装置の容量も増加傾向にあるため、半導体集積回路装置においては、搭載される半導体記憶装置のメモリセルアレイの消費電力が、システム全体の消費電力のうちで大きな割合を占めるに至っている。したがって、半導体集積回路装置の低消費電力化を実現するには、半導体記憶装置におけるメモリセルアレイの消費電力を低減することが必須となっている。
トランジスタのしきい値電圧の製造ばらつき増大とリーク電流低減化の問題に関し、例えば、特許文献1には、トランジスタのしきい値電圧に対するスタンバイ電流の依存性に着目して、トランジスタのしきい値電圧の製造ばらつきに応じて、スタンバイ電流の低減に効果のある基板バイアスを制御する構成が開示されている。具体的には、MOS回路を構成するトランジスタのしきい値電圧の製造仕上がりをモニタして、モニタ結果に応じて、MOS回路におけるリーク電流が最も小さくなるような基板バイアス電圧を設定している。
一方、メモリセルのトランジスタのバイアス状態が弱くなるとメモリセルのデータ保持能力が失われてしまい、記憶していたデータが消去されてしまうため、半導体記憶装置に供給する電源電圧は、半導体記憶装置のメモリセルアレイを構成する全てのメモリセルがデータを保持することができる電圧以上の範囲で設定する必要がある。
また、メモリセルを構成するトランジスタのしきい値電圧の製造ばらつきが増大すると、半導体記憶装置の通常動作時において、メモリセルの書き込み動作や読み出し動作についての動作マージンが縮小する。このようなしきい値電圧のばらつきの増大に対して、アシスト回路が搭載される。アシスト回路は、通常動作時にメモリセルに供給される電源電圧を調整することでメモリセルの動作マージンを拡大するものである。従来より、半導体集積回路装置外部の試験装置により、メモリセルを構成するトランジスタのしきい値電圧の仕上がりをモニタし、当該モニタ結果に応じて、アシスト量を設定する手法は公知である。
国際公開第2003/094235号
しかしながら、従来の半導体集積回路装置には、以下のような課題があった。トランジスタのしきい値電圧の製造ばらつきの増大に伴い、チップ毎にリーク電流が最小となる最適な基板バイアスが異なる。そのため、製造直後の検査工程において、半導体集積回路装置外部の試験装置により、メモリセルのトランジスタのしきい値電圧の仕上がりを検出して、当該検出結果に応じて、同じく半導体集積回路装置外部の試験装置により、最適な基板バイアスの設定をプログラムしていた。このような検査工程を別途設けることは検査コストの増大を招く。また、経年変化によりメモリセルアレイのトランジスタの特性が変化することもあるため、製造直後の検査工程において得られたトランジスタの特性に基づいて電圧を設定するだけでは、メモリセルの特性に応じた電源電圧を長期的に得ることは困難である。
本発明は、以上のような課題を解決すべくなされたものであり、半導体記憶装置を具備する半導体集積回路装置及び電子機器であって、半導体記憶装置のメモリセルアレイを構成するメモリセルに対し、検査コストを増大させることなく、長期の使用に対しても半導体記憶装置の正常な特性や動作を維持することが可能な電圧を供給することができる半導体集積回路装置及び電子機器を提供することを目的とする。
本発明に係る半導体集積回路装置は、複数のメモリセルを有するメモリセルアレイを備えた半導体記憶装置と、前記メモリセルの特性をモニタするモニタ回路と、前記半導体記憶装置に接続され、前記半導体記憶装置への電源供給を行う電圧出力回路とを具備し、前記電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されている。
上記構成を備えた半導体集積回路装置によれば、モニタ回路によりモニタされたメモリセルの特性に応じて、電圧出力回路が半導体記憶装置へ供給する電圧を変化させるため、半導体記憶装置のメモリセルアレイを構成するメモリセルに対し、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても半導体記憶装置の正常特性や動作を維持することが可能な電圧を供給することができる。即ち、半導体記憶装置のスタンバイ時において、モニタ回路によりモニタされたメモリセルの特性に応じてメモリセルアレイに電源供給を行う電圧出力回路の出力を変化させることで、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対してもメモリセルのリーク電流特性及びデータ保持特性を十分に満足し得る電源電圧を供給することができる。また、半導体記憶装置の通常動作時において、モニタ回路によりモニタされたメモリセルの特性に応じて電圧出力回路の出力を変化させることで、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても適切な動作マージンが得られる電圧をメモリセルに供給することができる。
前記電圧出力回路は、第1及び第2電圧出力回路を含み、前記第1及び第2電圧出力回路は、前記半導体記憶装置に選択的に接続されるように構成されており、前記第2電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されてもよい。この構成によれば、半導体記憶装置に電源供給する第1及び第2電圧出力回路が選択的に切り替えられるため、第1電圧出力回路の接続時と第2電圧出力回路の接続時とで、半導体記憶装置に供給する電源電圧を切り替えることができる。そして、2つの電圧出力回路のうち第2電圧出力回路を半導体記憶装置のスタンバイモードの電源供給に充てて、この第2電圧出力回路が供給する電源電圧をメモリセルの特性に応じて変化させることができるため、メモリセルへの書き込み及び読み出し動作に影響を与えることなくリーク電流特性及びデータ保持特性を十分に満足する電源電圧を供給することができる。
前記第2電圧出力回路は、前記モニタ回路の出力に応じて印加される電圧を分圧する可変抵抗を有し、前記可変抵抗の分圧比率に応じて出力電圧を変化させるように構成されてもよい。これにより、可変抵抗の分圧比率に応じて出力電圧が変化するため、半導体記憶装置に供給する電源電圧をモニタ回路の出力に応じて高精度に変化させることができる。
前記半導体集積回路装置は、前記第1及び第2電圧出力回路のうち、前記半導体記憶装置に接続される電圧出力回路を切り替える電源供給切替手段を具備し、前記電源供給切替手段は、前記第1電圧出力回路と前記半導体記憶装置とを接続する第1モードにおいて、前記第1電圧出力回路への電源供給を許容し且つ前記第2電圧出力回路への電源供給を阻止し、前記第2電圧出力回路と前記半導体記憶装置とを接続する第2モードにおいて、前記第2電圧出力回路への電源供給を許容し且つ前記第1電圧出力回路への電源供給を阻止するように構成されてもよい。これにより、前記第1及び第2電圧出力回路のうち、半導体記憶装置に接続されていない電圧出力回路への電源供給が阻止されるため、電力消費をより低く抑えることができる。
前記第2電圧出力回路の出力電圧は、前記第1電圧出力回路よりも低いように構成されてもよい。この構成によれば、出力電圧を変化させ得る第2電圧出力回路の出力電圧が第1電圧出力回路の出力電圧より低いため、第2電圧出力回路を半導体記憶装置のスタンバイモード時に当該半導体記憶装置と接続することにより、低消費電力を実現しつつ、リーク電流特性及びデータ保持特性を満足するような電源電圧を半導体記憶装置に供給することができる。
前記モニタ回路は、前記半導体記憶装置の前記メモリセルアレイに含まれるメモリセルと同一の構成のメモリセルを少なくとも1つ以上有するメモリセルアレイ部と、一端部が外部電源に接続され且つ他端部が前記メモリセルアレイ部の電源線に接続されている抵抗部とを有し、前記抵抗部の他端側における電圧値を前記メモリセルの特性として出力するように構成されてもよい。この構成によれば、抵抗部を外部電源とメモリセルアレイ部の電源線との間に設けることで、抵抗部の電源線側の電圧値がモニタ回路のメモリセルアレイ部におけるリーク電流による電圧値を示すこととなる。従って、半導体記憶装置のメモリセルアレイと同一の構成を有するメモリセルアレイ部のリーク電流による電圧値が半導体記憶装置のメモリセルの特性として出力されるため、半導体記憶装置におけるメモリセルのリーク電流特性をより高精度にモニタすることができる。
前記半導体集積回路は、前記モニタ回路の出力をデジタル化する検知回路を具備し、前記検知回路は、前記モニタ回路の出力電圧と1以上の基準電圧との比較を行う1以上の比較器を有していてもよい。これにより、モニタ回路から出力された電圧値が1以上の比較器によってデジタル化されるため、電圧出力回路の出力電圧の調整を容易且つ多段的に行うことができる。
前記検知回路は、前記1以上の比較器の出力データを保持する1以上の保持回路を有し、前記比較器は、所定の第1信号によって出力を開始するように構成され、前記保持回路は、前記第1信号より所定時間経過後に送られる第2信号によってそのときの前記比較器からの出力データを取り込み、保持するように構成されてもよい。この構成によれば、モニタ回路から出力された電圧値のうち、第1信号が送られてから所定時間経過後に第2信号が送られたときの電圧値に基づいて半導体記憶装置に供給される電源電圧を変化させるため、電源投入直後等においてモニタ回路の出力特性が安定しない場合のモニタ回路出力を半導体記憶装置へ供給する電源電圧を変化させる基準として用いないようにすることができ、半導体記憶装置に対して安定した電源供給を行うことができる。
前記第2信号は、前記第1信号から生成された信号であり、前記検知回路は、前記第1信号が前記比較器に到達してから所定時間遅れて前記第2信号が前記保持回路に到達するように構成されてもよい。このように、第2信号を第1信号から生成された信号とすることにより、回路構成を簡単にすることができる。
また、前記第1信号は、前記半導体記憶装置に入力されてもよい。
前記半導体集積回路装置は、前記モニタ回路の前記メモリセルアレイ部を構成するメモリセルの状態をLow又はHighレベルに切り替えるモニタ回路制御部をさらに具備していてもよい。これにより、半導体記憶装置のメモリセルの状態に応じてモニタ回路のメモリセルアレイ部におけるメモリセルの状態がLow又はHighレベルに切り替えられるため、モニタ回路のメモリセルの長期使用による特性変化を半導体記憶装置のメモリセルの特性変化に近づけることができ、長期使用においても供給する電源電圧を高精度に調整することができる。
前記モニタ回路制御部は、前記半導体記憶装置と共通の入力信号に基づいて前記モニタ回路の前記メモリセルアレイ部を構成するメモリセルの状態をLow又はHighレベルに切り替えるように構成されてもよい。これにより、メモリセルアレイ部のメモリセルの状態が半導体記憶装置のメモリセルの状態を切り替える入力信号に基づいて切り替えられるため、メモリセルアレイ部のメモリセルの特性変化を半導体記憶装置のメモリセルの特性変化により近づけることができる。
前記半導体記憶装置と共通の入力信号は、前記半導体記憶装置を制御するクロック周波数を規定するクロック信号と、前記半導体記憶装置の前記メモリセルの動作モードを切り替えるチップイネーブル信号とを含み、前記モニタ回路制御部は、前記クロック信号に同期して前記チップイネーブル信号に応じて前記メモリセルアレイ部のメモリセルの状態をLow又はHighレベルに切り替えるように構成されてもよい。これにより、メモリセルアレイ部のメモリセルの特性変化を半導体記憶装置のメモリセルの特性変化により近づけることができる。
前記電圧出力回路は、第1及び第2電圧出力回路を含み、前記第1及び第2電圧出力回路は、前記半導体記憶装置に選択的に接続されるように構成され、前記第2電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されており、前記モニタ回路は、前記抵抗部に並列接続されたスイッチ素子を有し、前記スイッチ素子は、前記半導体記憶装置と前記第1電圧出力回路とが接続された場合にオンし、前記半導体記憶装置と前記第2電圧出力回路とが接続された場合にオフするように構成されてもよい。この構成によれば、半導体記憶装置に電源供給する第1及び第2電圧出力回路が選択的に切り替えられるため、第1電圧出力回路の接続時と第2電圧出力回路の接続時とで、半導体記憶装置に供給する電源電圧を切り替えることができる。そして、2つの電圧出力回路のうち第2電圧出力回路を半導体記憶装置のスタンバイモードの電源供給用に設定することにより、スタンバイモードにおいて第2電圧出力回路が供給する電源電圧をメモリ回路から出力された電圧値に応じて変化させることができるため、メモリセルへの書き込み動作及び読み出し動作に影響を与えることなくリーク電流特性及びデータ保持特性を十分に満足する電源電圧を供給することができる。しかも、電源電圧を変化させることのない第1電圧出力回路の接続時においては、外部電源とメモリセルアレイ部とが短絡されるため、メモリセルアレイ部のメモリセルに供給される電圧を半導体記憶装置のメモリセルに供給される電圧に近づけることができ、メモリセルアレイ部のメモリセルの特性変化を半導体記憶装置のメモリセルの特性変化により近づけることができる。
前記半導体集積回路装置は、前記半導体記憶装置の書き込み動作時において前記半導体記憶装置の前記メモリセルアレイの電源電圧を前記モニタ回路の出力に応じて変化させ、前記半導体記憶装置の読み出し動作時において前記半導体記憶装置の前記メモリセルアレイのワード線電圧を前記モニタ回路の出力に応じて変化させるように構成されてもよい。この構成によれば、半導体記憶装置の書き込み動作時及び読み出し動作時において半導体記憶装置に供給される電源電圧及びワード線電圧をモニタ回路の出力に応じて変化させるため、半導体記憶装置の書き込み動作及び読み出し動作に必要な電圧を十分に確保することができる。
前記半導体集積回路装置は、前記半導体記憶装置の書き込み時において、前記モニタ回路の出力に応じて、前記半導体記憶装置の前記メモリセルアレイの電源電圧を変化させる書込み支援回路と、前記半導体記憶装置の読み出し時において、前記モニタ回路の出力に応じて、前記半導体記憶装置の前記メモリセルアレイのワード線電圧を駆動するワード線ドライバの電源電圧を変化させる読出し支援回路とを備えてもよい。この構成によれば、書き込み支援回路により、モニタ回路の出力に応じて調整された電圧が補助電圧としてメモリセルアレイに入力され、読出し支援回路により、モニタ回路の出力に応じて調整された電圧が補助電圧としてメモリセルアレイに入力される。これにより、製造ばらつきに応じた半導体記憶装置の書き込み及び読み出しの容易化が図れる。
また、本発明に係る電子機器の一の態様は、上記構成を備えた半導体集積回路装置と、前記半導体集積回路装置を制御するクロック周波数を規定するクロック信号を生成するクロック生成回路と、前記モニタ回路の出力に応じて前記クロック生成回路で生成されるクロック信号のクロック周波数を変化させるコントローラとを具備するものである。上記構成を備えた電子機器によれば、モニタ回路によりモニタされたメモリセルの特性に応じて、電圧出力回路が半導体記憶装置へ供給する電圧を変化させるため、半導体記憶装置のメモリセルアレイを構成するメモリセルに対し、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても半導体記憶装置の正常特性や動作を維持することが可能な電圧を供給することができる。しかも、メモリセルの特性変化に応じてメモリセルの動作速度は変化するため、コントローラがこれに対応するようにクロック信号のクロック周波数を変化させることにより、半導体記憶装置のメモリセルを最適なクロック周波数で動作するように調整することができる。これにより電子機器の動作をより高速化することができる。
また、本発明に係る電子機器の他の態様は、複数のメモリセルを有するメモリセルアレイを備えた半導体記憶装置及び前記メモリセルの特性をモニタするモニタ回路を備えた半導体集積回路装置と、前記半導体記憶装置に接続され、前記半導体記憶装置への電源供給を行う電圧出力回路と、前記モニタ回路の出力に応じて前記電圧出力回路の出力電圧を変化させるコントローラとを具備するものである。上記構成を備えた電子機器によれば、モニタ回路によりモニタされたメモリセルの特性に応じて、コントローラが電圧出力回路から半導体記憶装置へ供給する電圧を変化させるため、半導体記憶装置のメモリセルアレイを構成するメモリセルに対し、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても半導体記憶装置の正常特性や動作を維持することが可能な電圧を供給することができる。
以下、特許請求の範囲及び明細書の記載に用いられる用語の定義について説明する。
特許請求の範囲及び明細書にいう「メモリセルの特性」とは、メモリセルのトランジスタのしきい値電圧そのもの又はメモリセルのトランジスタのしきい値電圧に換算可能なパラメータを意味する。具体的には、例えば、メモリセルアレイのリーク電流又はその電圧換算値等である。
特許請求の範囲及び明細書にいう「メモリセルの状態」とは、対応するメモリセルが書き込み状態(Highレベル)又は読み込み状態(Lowレベル)の何れかの状態を意味する。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は以上に説明したように構成され、半導体記憶装置のメモリセルアレイを構成するメモリセルに対し、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても半導体記憶装置の正常特性や動作を維持することが可能な電圧を供給することができるという効果を奏する。即ち、その結果、本発明は、例えば、半導体記憶装置のスタンバイ時において、モニタ回路によりモニタされたメモリセルの特性に応じてメモリセルアレイに電源供給を行う電圧出力回路の出力を変化させることで、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対してもメモリセルのリーク電流特性及びデータ保持特性を十分に満足し得る電源電圧を供給することができるという効果を奏する。また、本発明は、例えば、半導体記憶装置の通常動作時において、モニタ回路によりモニタされたメモリセルの特性に応じて電圧出力回路の出力を変化させることで、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても適切な動作マージンが得られる電圧をメモリセルに供給することができるという効果を奏する。
図1は本発明の第1実施形態に係る半導体集積回路装置の概略構成を示すブロック図である。 図2は図1に示す半導体集積回路装置における半導体記憶装置のメモリセルアレイを構成するメモリセルを示す回路図である。 図3は図1に示す半導体集積回路装置におけるモニタ回路を示す概略回路図である。 図4は図1に示す半導体集積回路装置における検知回路を示す概略回路図である。 図5は図1に示す半導体集積回路装置における第2電圧出力回路4bを示す概略回路図である。 図6は本発明の第2実施形態に係る半導体集積回路装置における検知回路を示す概略回路図である。 図7は本発明の第3実施形態に係る半導体集積回路装置における電源供給切替手段を示す概略回路図である。 図8は本発明の第4実施形態に係る半導体集積回路装置を示す概略回路図である。 図9は図8に示す半導体集積回路装置における同期信号生成回路を示す概略回路図である。 図10は図8に示す半導体集積回路装置のタイミングチャートである。 図11は本発明の第6実施形態に係る半導体集積回路装置におけるモニタ回路を示す概略回路図である。 図12は本発明の第6実施形態に係る半導体集積回路を示す概略回路図である。 図13は本発明の第7実施形態に係る電子機器の概略構成を示すブロック図である。 図14は本発明の第8実施形態に係る電子機器の概略構成を示すブロック図である。 図15は半導体記憶装置のメモリセルにおけるしきい値電圧依存性を示したグラフである。
<発明の概念>
まず、本発明の概念について説明する。
半導体記憶装置を具備する半導体集積回路装置においては、半導体記憶装置のメモリセルアレイを構成するメモリセルにトランジスタが用いられている。また近年、半導体集積回路装置においては、プロセスの微細化に伴い、トランジスタのリーク電流の増加が問題となっている。さらにシステムの高機能化に伴い、搭載される半導体記憶装置の容量も増加傾向にあるため、半導体集積回路装置においては、搭載される半導体記憶装置のメモリセルアレイの消費電力が、システム全体の消費電力のうちで大きな割合を占めるに至っている。したがって、半導体記憶装置におけるメモリセルアレイの消費電力を低減することが求められている。
メモリセルアレイの消費電力を低減するためには、メモリセルの電源電圧を低電圧化することが有効である。特に、書き込み動作や読み出し動作を行わないスタンバイモードにおける消費電力低減のためには、メモリセルの電源電圧を低電圧化してリーク電流を低減させることが有効である。
しかし、メモリセルの電源電圧が所定の電圧以下になると、メモリセルのデータ保持能力が失われてしまい、記憶していたデータが消去されてしまうため、半導体記憶装置のメモリセルアレイを構成する全てのメモリセルがデータを保持することができる電圧以上の範囲で設定する必要がある。
また、前述したように、メモリセルアレイの微細化に伴い、製造されるトランジスタごとの特性、特に、しきい値電圧の製造ばらつきが顕在化している。トランジスタ毎のしきい値電圧の製造ばらつきが増大すると、メモリセルのリーク電流特性及びデータ保持特性を両立することが困難となってくる。このことを図15を用いて説明する。図15は半導体記憶装置のメモリセル電圧のしきい値電圧依存性を示したグラフである。図15に示す特性a(a0,a1)は、リーク電流に関して製品規格を満足するためのメモリセルのリーク特性のしきい値電圧依存性であり、特性bは、メモリセルのデータ保持特性のしきい値電圧依存性である。即ち、半導体記憶装置のリーク電流に関する製品規格を満足するためには、メモリセルの電源電圧をこの特性aよりも低電位にする必要があり、さらに低電圧でデータ保持を行うためには、メモリセルの電源電圧をこの特性bよりも高電位にする必要がある。また、しきい値電圧Vth1及びVth2は、トランジスタのしきい値電圧の製造ばらつき量を規定したコーナー条件を示すものである。即ち、メモリセルのトランジスタは、製造のばらつきによってしきい値電圧がVth1からVth2の間で異なる値となり得る。
以上より、しきい値電圧がVth1からVth2の間でメモリセルのリーク電流特性及びデータ保持特性を両立させるためには、図15(a)に示すように、メモリセルの電源電圧をメモリセルのトランジスタのしきい値電圧によらない固定電圧V0に設定することができれば簡単である。
ところが、図15(b)に示すように、メモリセルアレイの微細化に伴うトランジスタのリーク電流の増加と製品の更なる低消費電力要望によりリーク電流特性aがa0からa1へ低電圧側にシフトすると、メモリセルの電源電圧をメモリセルのトランジスタのしきい値電圧によらない固定電圧に設定することが困難となる。図15(b)の例においては、メモリセルの電源電圧を固定電圧V1にすることは可能であるものの、トランジスタのしきい値電圧の製造ばらつきによって問題が生じ得る。即ち、しきい値電圧がVth1付近に製造されたトランジスタにおいては、データ保持特性bについてはデータ保持電圧の下限値に対してマージンを得られるが、リーク電流特性a1についてはマージンがなく、製造ばらつきや経年劣化により、トランジスタのしきい値電圧がVth1よりも低くなった場合にリーク電流特性を満足しないおそれがある。また、しきい値電圧がVth2付近に製造されたトランジスタにおいては、リーク電流特性a1についてはリーク電流電圧の上限値に対してマージンを得られるが、データ保持特性bについてはマージンがなく、製造ばらつきや経年劣化により、しきい値電圧がVth2よりも高くなった場合にデータ保持特性を満足しないおそれがある。
このような問題に対して、例えば、トランジスタのしきい値電圧に拘わらずリーク電流特性及びデータ保持特性の双方に対して十分なマージンを得るためには、図15(c)に示す電圧特性V2のように、トランジスタのしきい値電圧が高くなるほど供給する電源電圧をより高くすることが有効であり、トランジスタのしきい値電圧が低くなるほど供給する電源電圧をより低くすることが有効となる。
以上の原理を踏まえて、本発明に係る半導体集積回路装置及び電子機器は、半導体集積回路装置及び電子機器の内部でメモリセルのトランジスタのしきい値電圧の仕上がりをモニタして、モニタ結果に応じたメモリセルアレイの電源電圧を自動的に設定させることで、製造ばらつきによる特性ばらつきや長期使用による特性変動に対しても、検査コストを増大させることなく、リーク電流特性及びデータ保持特性を十分に満足し得る電源電圧を供給することができる。
続いて、以下に、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
<第1実施形態>
まず、本発明の第1実施形態に係る半導体集積回路装置について説明する。図1は、本発明の第1実施形態に係る半導体集積回路装置の概略構成を示すブロック図である。
本実施の形態において、半導体集積回路装置100は、図1に示すように、複数のメモリセルを有するメモリセルアレイ10を備えた半導体記憶装置1を具備している。さらに、半導体集積回路装置100は、半導体記憶装置1のメモリセルアレイ10に電源電圧を出力する電圧出力回路を具備している。本実施形態においては、電圧出力回路として互いに出力電圧が異なる第1及び第2の電圧出力回路4a,4bを具備している。第1及び第2電圧出力回路4a,4bは、半導体記憶装置1と切替回路5を介して選択的に接続され、接続された第1又は第2電圧出力回路4a,4bは、半導体記憶装置1のメモリセルアレイ10に電源電圧を供給する。
切替回路5は、外部からのモード選択信号MSELに応じて第1又は第2電圧出力回路4a,4bの何れか一方を半導体記憶装置1のメモリセルアレイ10に接続する。具体的には、切替回路5は、半導体記憶装置1が通常動作モードのときに、半導体記憶装置1のメモリセルアレイ10と第1電圧出力回路4aとを接続し(第1モードと称する)、半導体記憶装置1がスタンバイモードのときに、半導体記憶装置1のメモリセルアレイ10と第2電圧出力回路4bとを接続する(第2モードと称する)。
本実施形態においては、スタンバイモードにおけるリーク電流を低減させるために、第2電圧出力回路4bの出力電圧は、第1電圧出力回路4aの出力電圧よりも低いように構成している。なお、本実施形態においては、互いに出力電圧が異なる2つの電圧出力回路4a,4bを備えた構成を例示しているが、本発明は半導体記憶装置1に供給される電源電圧を変化させることが可能な電圧出力回路を有する限りこれに限られず、1つの電圧出力回路において、適宜半導体記憶装置1に供給する電源電圧を変化させることとしてもよい。
半導体集積回路装置100は、半導体記憶装置1のメモリセルアレイ10の特性をモニタするモニタ回路2を具備している。モニタ回路2の出力は、検知回路3により検知され、デジタル化される。デジタル化されたモニタ回路2の出力は、第2電圧出力回路4bに入力される。そして、第2電圧出力回路4bの出力電圧は、デジタル化されたモニタ回路2の出力(即ち、検知回路3の出力)に応じて設定されるように構成されている。
上記構成によれば、メモリセルを構成するトランジスタのしきい値電圧の仕上がりに応じてモニタ回路2の出力が変化するため、当該出力の変化に応じて第2電圧出力回路4bの出力電圧が変化する。このように、半導体記憶装置1がスタンバイモードであるときのメモリセルアレイ10の電源電圧をメモリセルのトランジスタのしきい値電圧の製造ばらつきに応じて、半導体集積回路内部にて設定されるように構成することにより、メモリセルのトランジスタのしきい値電圧の製造ばらつきや継続使用に伴う経年劣化に対しても、検査コストを増大させることなくメモリセルのトランジスタのしきい値電圧に応じた電源電圧制御を高精度に行うことができる。従って、メモリセルのトランジスタのしきい値電圧の製造ばらつきや経年劣化に対してもリーク電流特性及びデータ保持特性を十分に満足する電源電圧を供給することができる。
なお、メモリセルの特性は、メモリセルのトランジスタのしきい値電圧そのもの又はメモリセルのトランジスタのしきい値電圧に換算可能なパラメータであればよく、検出される値は、電流値であっても電圧値であっても構わない。
以下、各構成について詳しく説明する。図2は、図1に示す半導体集積回路装置における半導体記憶装置のメモリセルアレイを構成するメモリセルを示す回路図である。本実施形態におけるメモリセルMCは、2つのP型MOSトランジスタQP1,QP2及び2つのN型MOSトランジスタQN3,QN4を有するCMOS回路を2つのN型MOSトランジスタQN1,QN2で動作させる保持回路(CMOS型のSRAMメモリセル)として構成されている。なお、メモリセルMCを構成するトランジスタとしてMOSトランジスタを用いているが、本発明はリーク電流が問題となる電界効果トランジスタであればこれに限られず、例えば、接合型の電界効果トランジスタを用いてもよい。また、メモリセルMCを相補型のCMOS回路により構成しているが、P型又はN型の何れかのトランジスタのみで回路を構成してもよい。
P型MOSトランジスタQP1,QP2のソース端子は、何れも電源線VDDMに接続されている。P型MOSトランジスタQP1,QP2のドレイン端子は、それぞれN型MOSトランジスタQN3,QN4のドレイン端子に接続されている。N型MOSトランジスタQN3,QN4のソース端子は何れも接地されている。N型MOSトランジスタQN1,QN2のドレイン端子は、それぞれメモリセルMCに保持されるデータの読み出し又は書き込みを行う相補ビット線対BL,/BLに接続されている。N型MOSトランジスタQN1のソース端子は、P型MOSトランジスタQP1及びN型MOSトランジスタQN3のドレイン端子に接続され、N型MOSトランジスタQN2のソース端子は、P型MOSトランジスタQP2及びN型MOSトランジスタQN4のドレイン端子に接続されている。N型MOSトランジスタQN1,QN2のゲート端子は、何れも複数のメモリセルMC列のうちから何れか一列を選択するワード線WLに接続されている。
P型MOSトランジスタQP1及びN型MOSトランジスタQN3のドレイン端子並びにN型MOSトランジスタQN3のソース端子の接続ノードは、メモリセルMCの記憶ノードN1となっており、P型MOSトランジスタQP2及びN型MOSトランジスタQN4のドレイン端子並びにN型MOSトランジスタQN2のソース端子の接続ノードは、メモリセルMCの記憶ノードN2となっている。さらに、記憶ノードN1は、P型MOSトランジスタQP2及びN型MOSトランジスタQN4のゲート端子に接続され、記憶ノードN2は、P型MOSトランジスタQP1及びN型MOSトランジスタQN3のゲート端子に接続されている。
通常動作モードにおいて、ワード線WLがHighレベルとなると、該当するメモリセルMCのN型MOSトランジスタQN1,QN2がオンし、相補ビット線対BL,/BLを介して記憶ノードN1,N2に対してデータの読み出し又は書き込みが行われる。一方、スタンバイモードにおいては、ワード線WLがLowレベルとなり、メモリセルMCのN型MOSトランジスタQN1,QN2がオフするため、記憶ノードN1,N2のデータがそのまま保持される。
半導体記憶装置1のメモリセルアレイ10は、上記メモリセルMCが複数配列されて構成されている。また、本実施形態において、モニタ回路2のメモリセルアレイ部6は、半導体記憶装置1のメモリセルアレイ10に含まれるメモリセルと同一の構成のメモリセルを少なくとも一つ以上有している。そして、モニタ回路2のメモリセルアレイ部6におけるメモリセルの特性(本実施形態においては後述するリーク電流)を検出することにより、半導体記憶装置1のメモリセルアレイ10のメモリセルの特性を間接的に検出する。
図3は、図1に示す半導体集積回路装置におけるモニタ回路を示す概略回路図である。図3においては、モニタ回路2のメモリセルアレイ部6を構成するメモリセルを便宜上MMCとして表記しているが、当該メモリセルMMCは図2に示す半導体記憶装置1のメモリセルMCと同一の構成を有している。モニタ回路2には、メモリセルアレイ部6の行方向に沿って配置された1本のモニタ回路用ワード線MWL及び1本のモニタ回路用電源線MVLと、メモリセルアレイ部6の列方向に沿って配置されたn組のモニタ回路用相補ビット線対MBLn,/MBLn(n=0,1,…,n−1)とが設けられている。そして、n個のメモリセルMMCがモニタ回路用ワード線MWL及びモニタ回路用相補ビット線対MBLn,/MBLnに接続されている。即ち、図2に示すメモリセルMCにおけるP型MOSトランジスタQP1,QP2のソース端子が何れもモニタ回路用電源線MVLに接続され、N型MOSトランジスタQN1,QN2のゲート端子が何れもモニタ回路用ワード線MWLに接続されている。さらに、N型MOSトランジスタQN1,QN2のドレイン端子は、それぞれ対応するモニタ回路用相補ビット線対MBLn,/MBLnに接続されている。なお、本発明は、複数のメモリセルMMCごとの特性から統計的に半導体記憶装置1のメモリセルMCの特性をモニタするものであるため、メモリセルアレイ部6におけるメモリセルMMCの数は、半導体記憶装置1のメモリセルMCの数と同じであってもよいし、異なっていてもよいが、メモリセルMMCをなるべく多く接続する方がメモリセルMCの特性を高精度に検知するためには好ましい。
モニタ回路2は、本実施形態においては、半導体記憶装置1がスタンバイモードにあるときのメモリセルアレイ10の電源電圧を調整するために設けられているため、メモリセルアレイ部6の各メモリセルMMCは、データ保持状態を維持するようにバイアスされている。即ち、ワード線MWLはLowレベルに固定され且つ全ての相補ビット線対MBLn,/MBLnは、Highレベルに固定されている。
さらにモニタ回路2は、一端部が外部電源VDDに接続され且つ他端部がメモリセルアレイ部6の電源線MVLに接続されている抵抗部である抵抗素子R1を有している。即ち、メモリセルアレイ部6のモニタ回路用電源線MVLには、外部電源VDDから供給される電源が抵抗素子R1を介して供給されている。モニタ回路2は、メモリセルアレイ部6のトランジスタのしきい値電圧をモニタするために設けられているが、本実施形態では抵抗素子R1の他端側のノードから検知回路3へ電圧値Vmを出力するように構成されている。これにより、モニタ回路2は、外部電源VDDの電源電圧に対する抵抗素子R1の電圧降下を出力電圧Vmとして出力する。この出力電圧Vmは、外部電源電圧VDD及びリーク電流Imを用いてVm=VDD−Im×R1と表せる。即ち、モニタ回路2の出力電圧Vmからメモリセルアレイ部6のリーク電流Imを換算することが可能であり、このリーク電流Imから間接的にしきい値電圧の仕上がりをモニタしていることになる。
図4は、図1に示す半導体集積回路装置における検知回路を示す概略回路図である。検知回路3は、モニタ回路2から出力されたリーク電流による出力電圧Vmを検知し、デジタル化して第2電圧出力回路4bへ出力する回路であり、モニタ回路2の出力電圧と1以上の基準電圧Vref(n)(n=0,1,…,n−1)との比較を行う1以上の比較器CAn(n=0,1,…,n−1)を有している。接続する比較器CAnの数nが出力されるデジタル値のビット数nとなる。
検知回路3は、比較器CAnの入力端子のそれぞれに、モニタ回路2の出力Vm及び基準電圧Vref(n)が入力されるように構成されている。基準電圧Vref(n)は、所定の固定電圧である。複数の基準電圧Vref(n)においては、全て異なる電圧を有している。即ち、例えば、Vref(0)>Vref(1)>…>Vref(n−1)となっている。基準電圧Vref(n)の値及び個数は、想定されるメモリセルMCの特性に応じて任意に設定される。
検知回路3において、比較器CAnのそれぞれは、入力されたモニタ回路2の出力電圧Vmと基準電圧Vref(n)とを比較し、その結果を比較器CAnの出力端子Qnに出力する。例えば、比較器CAnの出力端子Qnは、基準電圧Vref(n)に対してモニタ回路2の出力Vmが高い場合にHighレベルを出力する。つまり、出力端子Qnの出力がモニタ回路2のアナログ出力Vmをデジタル化したnビット出力となる。例えば、Vref(0)>Vref(1)>…>Vref(3)>Vm>Vref(4)>…>Vref(n−1)であるとき、比較器CA0からCA3は、出力電圧Vmが基準電圧Vrefより低いため、Lowレベルを出力し、比較器CA4からCAn−1は、出力電圧Vmが基準電圧Vrefより高いため、Highレベルを出力する。従って、検知回路3の出力Qnは、(Q1,…,Q3,Q4,…,Qn−1)=(L,…,L,H,…,H)となる。このように、モニタ回路2から出力された電圧値Vmが1以上の比較器CAnによってデジタル化されるため、第2電圧出力回路4bの調整を容易且つ多段的に行うことができる。
図5は、図1に示す半導体集積回路装置における第2電圧出力回路4bを示す概略回路図である。第2電圧出力回路4bは、前述したように、モニタ回路2の出力に応じて出力電圧を変化させるように構成されている。具体的には、第2電圧出力回路4bは、モニタ回路2の出力に応じて印加される電圧を分圧する可変抵抗R2を有し、可変抵抗R2の分圧比率に応じて出力電圧を変化させるように構成されている。
可変抵抗R2には、モニタ回路2の出力Vmをデジタル化した検知回路3の出力Qnが入力され、当該出力Qnに基づいて可変抵抗R2が出力Vmを分圧比率r2/r1に分圧する。
第2電圧出力回路4bは、さらに基準電圧を発生させる基準電圧発生回路7と、基準電圧発生回路7で発生した基準電圧に基づいて可変抵抗R2によって分圧された電圧Vdを比較して増幅する差動増幅器8と、差動増幅器8の出力に基づいて動作する出力トランジスタ9とを有している。出力トランジスタ9は、電源と可変抵抗R2との間に介挿されている。図5に示す出力トランジスタ9は、N型MOSトランジスタが用いられているが、本発明はこれに限られず、例えば、P型MOSトランジスタでもよいし、接合型のトランジスタでもよい。出力トランジスタ9及び可変抵抗R2の間のノードには、出力端子VOが接続されており、当該出力端子VOから出力される電圧が半導体記憶装置1に供給される電源電圧となる。
従って、モニタ回路2の出力電圧Vmが変化するのに応じて、可変抵抗R2が出力電圧Vmを分圧する分圧比率r2/r1が変化し、これによって電圧Vdも変化する。この電圧Vdに応じて差動増幅器8が出力トランジスタ9の動作を制御する。例えば、モニタ回路2のメモリセルアレイ部6においてリーク電流が増大すると、検知回路3に入力される電圧Vmが低くなるため、分圧比率r2/r1は増大する。これにより、分圧された電圧Vdが高くなり、差動増幅器8の出力電圧(出力トランジスタ9のゲート電圧)が低くなる。即ち、出力トランジスタ9にバイアスされる電圧が高くなるため、出力端子VOにおける電圧が低くなり、半導体記憶装置1に供給する電源電圧が低くなる。そして、出力端子VOにおける電圧は、可変抵抗R2にバイアスされる電圧となるため、第2電圧出力回路4b内で出力端子VOの出力電圧が保持される。このように、可変抵抗R2を用いることで、半導体記憶装置1に供給する電源電圧をモニタ回路2の出力に応じて高精度に変化させることができる。なお、可変抵抗R2の分圧比率r2/r1は、メモリセルMCにおいてデータを保持し得る下限電圧以上の電圧が出力端子VOから出力されるように予め設定されている。このような電圧出力回路には、例えば可変出力のレギュレータが用いられる。なお、本実施形態においては、図示しないD/A変換回路により検知回路3の出力Qnをアナログ化した上で、可変抵抗R2に入力しているが、本発明はこれに限られない。また、本実施形態においては、検知回路3のnビットの出力に対して1つの入力を有する可変抵抗R2(1つの可変抵抗部)を用いているが、分圧された電圧Vdが得られる限りこれに限られず、例えば、検知回路3の出力が1ビットずつそれぞれ入力される複数の抵抗部を有していてもよい。
第1電圧出力回路4aも第2電圧出力回路4bと略同一の構成を有している。ただし、第2電圧出力回路4aは、一定の電源電圧を半導体記憶装置1に供給するため、可変抵抗R2を有していない(又は、可変抵抗R2において分圧比率が固定されている)。また、第1電圧出力回路4aが出力する電源電圧は、第2電圧出力回路4bが出力する電源電圧より大きいため、出力トランジスタ9のサイズが第2電圧出力回路4bに適用されるものよりも大きいことが好ましい。
切替回路5は、半導体記憶装置1の動作モードに応じて変化するモード選択信号MSELによって半導体記憶装置1に接続する電圧出力回路4a,4bを切り替える電源供給切替手段として構成されている。即ち、例えば、半導体記憶装置1が通常動作モードとなった場合、モード選択信号MSELがHighレベルとなり、切替回路5が半導体記憶装置1と第1電圧出力回路4aとを接続するように切り替える。また、半導体記憶装置1がスタンバイモードとなった場合、モード選択信号MSELがLowレベルとなり、切替回路5が半導体記憶装置1と第2電圧出力回路4bとを接続するように切り替える。
以上のように、本実施形態の半導体集積回路装置によれば、半導体記憶装置1のメモリセルアレイ10を構成するメモリセルMCに対し、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや経年劣化に対してもリーク電流特性及びデータ保持特性を十分に満足し得る電源電圧を供給することができる。
<第2実施形態>
次に、本発明の第2実施形態に係る半導体集積回路装置について説明する。本実施形態が第1実施形態と異なる点は、検知回路が、1以上の比較器CAnの出力データを保持する1以上の保持回路を有していることである。図6は、本発明の第2実施形態に係る半導体集積回路装置における検知回路を示す概略回路図である。検知回路以外の構成については、第1実施形態と同様であるので説明を省略する。
本実施形態における検知回路103は、モニタ回路2の出力電圧と1以上の基準電圧Vref(n)(n=0,1,…,n−1)との比較を行う1以上の比較器CBn(n=0,1,…,n−1)を有している。検知回路103においても、第1実施形態における半導体集積回路装置100の検知回路3と同様に、比較器CBnの入力端子のそれぞれに、モニタ回路2の出力Vm及び基準電圧Vref(n)が入力されるように構成されている。さらに検知回路103は、比較器CBnのそれぞれの出力を保持する保持回路LAn(n=0,1,…,n−1)を有している。保持回路LAnは、論理回路の組合せにより構成された論理回路部L1により構成されている。なお、保持回路LAnは、入力されたデータを所定時まで保持し得る構成を有する限り特に限定されない。
比較器CBnは、所定の第1信号によって出力を確定するように構成されており、保持回路103は、第1信号より所定時間経過後に送られる第2信号によってそのときの比較器CBnからの出力データを取り込み、保持するように構成されている。具体的には、第2信号は、第1信号から生成された信号(本実施形態においては第1信号と共通の信号)であり、第1信号が比較器CBnに到達してから所定時間遅れて第2信号が保持回路LAnに到達するように構成されている。より詳しくは、第1信号は、電源投入時に半導体記憶装置に入力されるリセット信号RSTであり、検知回路103は、リセット信号RSTが入力される入力端子と比較器CBnのそれぞれとが接続され且つ当該入力端子と論理回路部L1とが遅延バッファ11を介して接続されるように構成されている。
上記構成によれば、電源投入時等に生成されるリセット信号RSTが検知回路103に入力される。検知回路103に入力されたリセット信号RSTは、第1信号として比較器CBnのそれぞれに入力される。第1信号を受けたタイミングで比較器CBnは、モニタ回路2の出力電圧Vmと各基準電圧Vref(n)とを比較し、出力を確定する。また、リセット信号RSTは、遅延バッファ11にも入力され、遅延バッファ11の遅延時間で決まる所定の時間(リセット時間)経過後、第2信号として論理回路部L1に入力される。第2信号を受けたタイミングで保持回路LAnは、それぞれ対応する比較器CBnの出力データを取り込み、これを保持する。即ち、保持回路LAnは、リセット信号RSTを比較器CBnが受けてからリセット時間経過後におけるモニタ回路2の出力Vmをデジタル化して保持する。従って、検知回路103の出力Qnは、次回リセット信号RSTを受けるまで同じ値が出力され続ける。
電源投入直後等の所定期間においては、モニタ回路2における出力状態が不安定な場合がある。このようなタイミングでモニタ回路2の出力Vmを取得してこれに基づいて、第2電圧出力回路4bが半導体記憶装置1に供給する電源電圧を変化させると、供給する電源電圧が安定せず、メモリセルMCのリーク電流特性及びデータ保持特性を満足しない電圧が供給されるおそれが生じ得る。
これに対し、本実施形態においては、モニタ回路2から出力された電圧値のうち、第1信号が送られてから所定時間経過後に第2信号が送られたときの電圧値に基づいて半導体記憶装置1に供給される電源電圧を変化させるため、電源投入直後等においてモニタ回路2の出力特性が安定しない場合のモニタ回路2の出力を半導体記憶装置1へ供給する電源電圧を変化させる基準として用いないようにすることができ、半導体記憶装置に対して安定した電源供給を行うことができる。また、第1信号及び第2信号を共通の半導体記憶装置のリセット信号RSTとすることにより、信号配線の有効活用ができるとともに回路構成を簡単にすることができる。
<第3実施形態>
続いて、本発明の第3実施形態に係る半導体集積回路装置について説明する。本実施形態が第1実施形態と異なる点は、電源供給切替手段が、第1電圧出力回路4aと半導体記憶装置1とを接続する第1モードにおいて、第1電圧出力回路4aへの電源供給を許容し且つ第2電圧出力回路4bへの電源供給を阻止し、第2電圧出力回路4bと半導体記憶装置1とを接続する第2モードにおいて、第2電圧出力回路4bへの電源供給を許容し且つ第1電圧出力回路4aへの電源供給を阻止するように構成されていることである。図7は、本発明の第3実施形態に係る半導体集積回路装置における電源供給切替手段を示す概略回路図である。電源供給切替手段以外の構成については、第1実施形態と同様であるので説明を省略する。
本実施形態における電源供給切替手段105は、第1実施形態と同様の切替回路5と、第1及び第2電圧出力回路4a,4bのそれぞれに電源を供給する外部電源と当該第1及び第2電圧出力回路4a,4bとの間に介挿されたスイッチ素子SWa,SWbとを備えている。スイッチ素子SWa,SWbは、モード選択信号MSELに応じて選択的にオンされるように構成されている。本実施形態においては、スイッチ素子SWa,SWbとしてそれぞれN型MOSトランジスタが適用されているが、例えば、P型MOSトランジスタや接合型の電界効果トランジスタ等、電源供給を断続できる素子であればどのようなものでも構わない。スイッチ素子SWa,SWbのソース端子には外部電源が接続され、ドレイン端子には第1及び第2電圧出力回路4a,4bが接続されている。また、スイッチ素子SWa,SWbのゲート端子の何れか一方(ここではスイッチ素子SWa)には、モード選択信号MSELが入力され、何れか他方(ここではスイッチ素子SWb)には、モード選択信号MSELの反転入力が入力される。反転入力の生成のため、スイッチ素子SWa,SWbの何れか他方のゲート端子には、インバータINV1が接続されている。
上記構成において、例えば、第1実施形態と同様に、半導体記憶装置1が通常動作モードとなった場合、モード選択信号MSELがHighレベルとなり、切替回路5が半導体記憶装置1と第1電圧出力回路4aとを接続する第1モードに切り替える。このとき、第1電圧出力回路4aへの電源供給を切り替えるスイッチ素子SWaのゲート端子がHighレベルとなることでスイッチ素子SWaがオンし且つ第2電圧出力回路4bへの電源供給を切り替えるスイッチ素子SWbのゲート端子がインバータINV1によってLowレベルとなることでスイッチ素子SWbがオフする。これにより、半導体記憶装置1に電源を供給する第1電圧出力回路4aへのみ電源が供給され、第2電圧出力回路4bへの電源供給は阻止される。
また、半導体記憶装置1がスタンバイモードとなった場合、モード選択信号MSELがLowレベルとなり、切替回路5が半導体記憶装置1と第2電圧出力回路4bとを接続する第2モードに切り替える。このとき、スイッチ素子SWaのゲート端子がLowレベルとなることでスイッチ素子SWaがオフし且つスイッチ素子SWbのゲート端子がインバータINV1によってHighレベルとなることでスイッチ素子SWbがオンする。これにより、半導体記憶装置1に電源を供給する第2電圧出力回路4bへのみ電源が供給され、第1電圧出力回路4aへの電源供給は阻止される。
このように、本実施形態によれば、第1及び第2電圧出力回路4a,4bのうち、半導体記憶装置1に接続されていない電圧出力回路への電源供給が阻止されるため、電力消費をより低く抑えることができる。
<第4実施形態>
次に、本発明の第4実施形態に係る半導体集積回路装置について説明する。図8は、本発明の第4実施形態に係る半導体集積回路装置を示す概略回路図である。本実施形態が第1実施形態と異なる点は、モニタ回路2のメモリセルアレイ部6を構成するメモリセルMMCの状態をLow又はHighレベルに切り替えるモニタ回路制御部102を具備していることである。本実施形態におけるモニタ回路制御部102は、半導体記憶装置1の制御信号に基づいてメモリセルアレイ部6のメモリセルMMCの状態をLow又はHighレベルに切り替えるように構成されている。
半導体記憶装置1の制御信号は、半導体記憶装置を制御するクロック周波数を規定するクロック信号CLKと、半導体記憶装置1の動作モードを切り替えるチップイネーブル(chip enable)信号CEと、半導体記憶装置が書き込み動作又は読み出し動作の何れを行うかを切り替える書き込みイネーブル(write enable)信号WEとを含んでいる。即ち、半導体記憶装置1は、クロック信号CLKに同期して動作する同期型の半導体記憶装置である。これらの各制御信号CLK,CE,WEは、例えば、本実施形態における半導体集積回路装置200が実装される電子機器(図示せず)の主制御装置から送られてくる制御信号である。ここで本実施形態における半導体記憶装置1は、チップイネーブル信号CEがHighレベルのときに通常動作モードとなり、Lowレベルのときにスタンバイモードとなるように構成されているものとする。さらに、半導体記憶装置1は、通常動作モードにおいて、書き込みイネーブル信号WEがLowレベルのときに読み出し動作を行い、書き込みイネーブル信号WEがHighレベルのときに書き込み動作を行うように、構成されているものとする。
そして、モニタ回路制御部102は、クロック信号CLKに同期してチップイネーブル信号CEに応じてメモリセルアレイ部6のメモリセルMMCの状態をLow又はHighレベルに切り替えるように構成されている。
上記構成を実現するために、本実施形態におけるモニタ回路制御部102は、クロック信号CLK及びチップイネーブル信号CEを検知して当該検知結果をメモリセルアレイ部6のモニタ回路用ワード線MWL及びモニタ回路用相補ビット線対MBLn,/MBLn(n=0,1,…,n−1)に伝達するように構成されている。より具体的には、モニタ回路制御部102は、クロック信号CLK及びチップイネーブル信号CEがともにHighレベルとなった場合にモニタ回路用ワード線MWLがHighレベルとなるような論理回路部L2と、メモリセルアレイ部6のモニタ回路用相補ビット線対MBLn,/MBLnをモニタ回路用ワード線MWLに同期させる同期信号を生成する同期信号生成回路12とを備えている。
論理回路部L2は、クロック信号CLK及びチップイネーブル信号CEが入力されるNAND回路NA1及びNAND回路NA1の出力を反転して出力するインバータINV2とを備えている。なお、論理回路部L2は、NAND回路NA1及びインバータINV2によりAND回路を構成しているが、既存のAND回路を適用することとしてもよい。
同期信号生成回路12は、入力側が論理回路部L2の出力側にある分岐ノードN3に接続され、出力側がモニタ回路用ビット線MBLnのそれぞれに接続されている。また、同期信号生成回路12の出力側は、インバータINV3を介してモニタ回路用の反転ビット線/MBLnのそれぞれにも接続されている。これにより、半導体記憶装置へのアクセスが行われて、モニタ回路用ワード線MWLがHighレベルとなるたびに、同期信号生成回路12の出力、即ちメモリセルアレイ部6のモニタ回路用相補ビット線対MBLn,/MBLnが反転するため、メモリセルMMCの記憶状態を反転させることができる。こうして、メモリセルアレイ部6のメモリセルMMCにおいては、同期信号生成回路12の出力に応じて半導体記憶装置1のメモリセルMCと同様の書き込み動作が行われる。
次に、同期信号生成回路12についてより詳しく説明する。図9は図8に示す半導体集積回路装置における同期信号生成回路を示す概略回路図である。同期信号生成回路12は、複数のインバータを備えたループ回路部P1と、ループ回路部に介挿された第1及び第2保持回路部LB1,LB2と、ループ回路部に介挿され、モニタ回路用ワード線MWLの状態に応じて第1及び第2保持回路のそれぞれへデータ入力制御を行う第1及び第2スイッチ部G1,G2とを備えている。
ループ回路部P1は、電源電圧及び第2保持回路からの帰還路を通じて帰還出力が入力されるNAND回路NA2と、NAND回路NA2の出力からNAND回路NA2の入力までのループ状回路に直列接続された偶数個のインバータINV4〜11とを有している。ここで、NAND回路NA2においては、一方の入力が電源電圧であるため、常に一方の入力がHighレベルとなるため、帰還出力を反転させるインバータとして動作する。即ち、ループ回路部P1は、奇数個のインバータから構成されるリングオシレータ(ring oscillator)として動作する。
第1及び第2保持回路部LB1,LB2は、リングオシレータの構成要素であるインバータINV5及びINV7と、当該インバータINV5及びINV7にそれぞれ並列接続されたインバータINV12及びINV13とを有している。インバータINV5及びINV7の出力は、インバータINV12及びINV13に入力され、インバータINV12及びINV13の出力は、インバータINV5及びINV7に入力されるように構成されている。これにより、第1及び第2保持回路部LB1,LB2は、入力信号を反転して出力し且つその状態を保持する。
第1及び第2スイッチ部G1,G2は、それぞれトランスファゲート(transfer gate)により構成され、トランスファゲートの出力側に第1及び第2保持回路部LB1,LB2がそれぞれ接続されている。第1及び第2スイッチ部G1,G2のゲート端子には、2つのインバータINV14,15によって分岐ノードN3からの相補的な入力が入力される。より詳しくは、第1スイッチ部G1がオン状態のときに、第2スイッチ部G2がオフ状態となり、第1スイッチ部G1がオフ状態のときに、第2スイッチ部G2がオン状態となる。
第1保持回路部LB1と第2スイッチ部G2との間には、リングオシレータの構成要素であるインバータINV6が介挿されている。そして、第2保持回路部LB2の出力側は、リングオシレータの構成要素である4つのインバータINV8〜11が直列接続された帰還路と、第2保持回路部LB2の出力を反転して出力するインバータINV16が接続された出力路とに分岐している。帰還路におけるインバータINV11の出力が帰還出力としてNAND回路NA2に入力される。出力路から出力された出力信号MDは、メモリセルアレイ部6のメモリセルMMCへの書き込みデータとなる。
上記構成を有する同期信号生成回路12の動作について説明する。まず、モニタ回路用ワード線MWLの信号レベルがLowレベルのとき、分岐ノードN3から同期信号生成回路12には、Lowレベルが入力される。このとき、第1スイッチ部G1は、オン状態となり、第2スイッチ部G2はオフ状態となる。ここで、前回の出力信号MDの信号レベルがLowであったとすると、NAND回路NA2には、Highレベルが入力されてLowレベルが出力されるため、インバータINV4を介して第1保持回路部LB1にはHighレベルが入力される。第1保持回路部LB1は、入力信号を反転した状態で保持するため、Lowレベルを保持する。このように、第1保持回路LB1においては前回の出力信号MDの信号レベルが保持されることとなる。
この後、モニタ回路用ワード線MWLの信号レベルがHighレベルとなると、第1スイッチ部G1は、オフ状態となり、第2スイッチ部G2は、オン状態となる。これにより、第1保持回路部LB1に保持されている情報がインバータINV6で反転された上で第2保持回路LB2に入力される。前述の例のように、第1保持回路LB1がLowレベルを保持していた場合、第2保持回路LB2には、Highレベルが入力され、第2保持回路LB2は、その反転状態であるLowレベルを保持する。このときの出力信号MDは、インバータINV16で反転されたHighレベルとなる。
続いて、モニタ回路用ワード線MWLの信号レベルがLowレベルとなると、第1スイッチ部G1は、オン状態となり、第2スイッチ部G2はオフ状態となる。これにより、出力信号MDの信号レベルが第1保持回路部LB1にて保持される。このとき、第2保持回路LB2は、ワード線MWLの信号レベルがLowレベルとなる前の状態が保持される。即ち、前述の例のように、モニタ回路用ワード線MWLの信号レベルがLowレベルとなる前の状態において出力信号MDの信号レベルがHighレベルである場合、第1保持回路部LB1はHighレベルを保持し且つ第2保持回路部LB2はLowレベルを保持する。従って、出力信号MDは、Highレベルが保持される。
再び、ワード線MWLの信号レベルがHighレベルとなると、上述したように、第1保持回路部LB1に保持されている情報がインバータINV6で反転された上で第2保持回路LB2に入力される。従って、出力信号MDの信号レベルは、反転された状態で保持される。
このように、上記構成を有する同期信号生成回路12によれば、モニタ回路用ワード線MWLの信号レベルがLowレベルからHighレベルに遷移するときのみ出力信号MDの信号レベルが反転し、モニタ回路用ワード線MWLの信号レベルがHighレベルからLowレベルに遷移するときは出力信号MDの信号レベルは反転せず、次にモニタ回路用ワード線MWLの信号レベルがHighレベルに遷移するまでの間は保持される。
ここで、このような同期信号生成回路12を備えた半導体集積回路装置200の動作について説明する。図10は、図8に示す半導体集積回路装置のタイミングチャートである。
図10のタイミングチャートの初期状態において、例えばクロック信号CLK、チップイネーブル信号CE、書き込みイネーブル信号WEはLowレベルであるとする。このときメモリセルアレイ部6のモニタ回路用ワード線信号MWLはLowレベルである。また同期信号生成回路12の出力信号MDは、任意のレベルを取りうるが、ここでは例えばLowレベルであるとすると、メモリセルアレイ部6のモニタ回路用ビット線信号MBLnは、Lowレベルとなっており、メモリセルアレイ部6のモニタ回路用反転ビット線/MBLnは、Highレベルとなっている。クロック信号CLKは、時刻t1,t2,t3から所定期間、Highレベルとなる。
時刻t1においてはチップイネーブル信号がLowレベルであるため、半導体記憶装置1は、メモリセルMCにおいて読み出し動作又は書き込み動作を行わないスタンバイモードとなっている。このとき、論理回路部L2の出力である分岐ノードN3の信号レベルはLowレベルとなり、従って、モニタ回路用ワード線MWLの信号レベルはLowレベルとなる。このときのメモリセルアレイ部6は、モニタ回路用ワード線MWLの信号レベルがLowレベルで固定された第1実施形態におけるメモリアレイ部6の状態と略等しい状態となっている。なお、スタンバイモードにおいては、同期信号生成回路12の出力信号MDの信号レベルは初期状態であるLowレベルとなっている。
次に、時刻t2においてクロック信号CLKとともにチップイネーブル信号CEがHighレベルとなると、半導体記憶装置1は、通常動作モードとなる。時刻t2においては書き込みイネーブル信号WEもHighレベルとなっているため、書き込み動作モードとなる。このとき、論理回路部L2の出力である分岐ノードN3の信号レベルはHighレベルとなり、従って、モニタ回路用ワード線MWLがHighレベルとなる。この結果、同期信号生成回路12の出力信号MDの信号レベルは反転し初期状態のLowレベルからHighレベルとなる。これにより、メモリセルアレイ部6の相補ビット線対MBLn,/MBLnはそれぞれ反転し、モニタ回路2を構成するメモリセルMMCに保持されているデータが書き換えられる。その後、クロック信号CLK、チップイネーブル信号CE及び書き込みイネーブル信号WEがLowレベルに遷移することでワード線MWLの信号レベルがLowレベルに遷移するが、同期信号生成回路12の出力信号MDの信号レベルはHighレベルが維持される。
続いて、時刻t3においてクロック信号CLKとともにチップイネーブル信号CEがHighレベルとなり、書き込みイネーブル信号WEがLowレベルを維持されると、半導体記憶装置1は、読み出し動作モードとなる。このとき、論理回路部L2の出力である分岐ノードN3の信号レベルはHighレベルとなり、従って、ワード線MWLの信号レベルがHighレベルとなる。この結果、同期信号生成回路12の出力信号MDの信号レベルは反転し、HighレベルからLowレベルに遷移する。これにより、メモリセルアレイ部6のモニタ回路用相補ビット線対MBLn,/MBLnはそれぞれ反転し、モニタ回路2を構成するメモリセルMMCに保持されているデータが書き換えられる。その後、クロック信号CLK、チップイネーブル信号CE及び書き込みイネーブル信号WEがLowレベルに遷移することでワード線MWLがLowレベルに遷移するが、同期信号生成回路12の出力信号MDの信号レベルはLowレベルが維持される。
半導体記憶装置のメモリセルアレイ10は、スタンバイモードにおいてはワード線及び相補ビット線対の電圧レベルが一定のデータ保持状態となるが、動作モードにおいてはワード線及び相補ビット線対の電圧レベルは、メモリセルにアクセスするたびに繰り返し変化することとなる。そのような電圧レベルの変化が長期の使用により継続的に行われたメモリセルの特性は、一定の電圧レベルを保持しているメモリセルの特性とは異なってしまうおそれがある。
そこで、本実施形態の半導体集積回路装置によれば、上述したように、半導体記憶装置へのアクセスが行われて、モニタ回路用ワード線MWLがHighレベルとなるたびに、モニタ回路2のメモリセルアレイ部6におけるメモリセルMMCの状態がLow又はHighレベルに書き替えられる。このため、モニタ回路2のメモリセルMMCの長期使用による特性変化を半導体記憶装置1のメモリセルMCの特性変化に近づけることができ、モニタ回路2は長期使用においてもメモリセルMCの特性を高精度にモニタすることができる。
<第5実施形態>
次に、本発明の第5実施形態に係る半導体集積回路装置について説明する。本実施形態が第1実施形態と異なる点は、モニタ回路が、抵抗部に並列接続されたスイッチ素子を有し、スイッチ素子が、半導体記憶装置と第1電力出力回路とが接続された場合にオンし、半導体記憶装置と第2電圧出力回路とが接続された場合にオフするように構成されていることである。図11は、本発明の第6実施形態に係る半導体集積回路装置におけるモニタ回路を示す概略回路図である。モニタ回路以外の構成については、第1実施形態と同様であるので説明を省略する。
本実施形態におけるモニタ回路302は、一端部が外部電源VDDに接続され且つ他端部がメモリセルアレイ部6の電源線MVLに接続されている抵抗部である抵抗素子R1と、抵抗素子R1に並列接続されたスイッチ素子SWcとを備えている。図11に示すスイッチ素子SWcは、N型MOSトランジスタにより構成されている。抵抗素子R1の両端部にソース端子及びドレイン端子が接続されている。スイッチ素子SWcのゲート端子には、モード選択信号MSELが入力されるように構成されている。なお、本実施形態におけるスイッチ素子SWcは、N型MOSトランジスタにより構成されているが、本発明はモード選択信号に応じてオン/オフ切替ができる限りこれに限られない。例えば、P型のMOSトランジスタ等の他のトランジスタ素子であってもよいし、その他のスイッチ素子であってもよい。
第1実施形態で説明したように、半導体記憶装置1がスタンバイモードとなった場合、モード選択信号MSELはLowレベルとなり、半導体記憶装置1が通常動作モードとなった場合、モード選択信号MSELはHighレベルとなる。従って、スイッチ素子SWcは、半導体記憶装置1がスタンバイモードとなっている際にはオフし、半導体記憶装置1が通常動作モードとなっている際にはオンする。
半導体記憶装置1がスタンバイモードの際、スイッチ素子SWcがオフすることにより、メモリセルアレイ部6の電源には、外部電源VDDから抵抗素子R1により電圧降下された電源電圧が供給される。即ち、第1実施形態と同様の状態となり、モニタ回路2は、リーク電流の電圧換算値を出力Vmとして出力する。一方、半導体記憶装置1が通常動作モードとなり、スイッチ素子SWcがオフすると、抵抗素子R1の両端部が短絡され、メモリセルアレイ部6の電源には、外部電源VDDによる電源電圧が直接供給される。
リーク電流を検出するための抵抗素子R1を外部電源VDDとメモリセルアレイ部6との間に介挿すると、半導体記憶装置1のメモリセルアレイ10に供給される電源より低い電圧がメモリ回路2のメモリセルアレイ部6の電源に常時供給される。このように外部電源の電圧より低い電源電圧が供給されるメモリセルの特性は、長期の使用により外部電源の電源電圧が直接供給されるメモリアレイ10のメモリセルMCの特性とは異なってしまい、正確なモニタを行うことができなくなる可能性がある。
そこで、本実施形態の半導体集積回路装置によれば、定常電圧を共有する第1電圧出力回路4aが半導体記憶装置のメモリアレイの電源線に接続される通常動作モードにおいては、外部電源VDDとメモリセルアレイ部6とが短絡されるため、メモリセルアレイ部6のメモリセルMMCに供給される電圧を半導体記憶装置1のメモリセルMCに供給される電圧に等しくすることができ、その結果、長期使用による特性劣化に対しても、半導体記憶装置1のメモリセルMCの電源電圧を、制度良く制御することができる。
<第6実施形態>
続いて、本発明の第6実施形態に係る半導体集積回路装置について説明する。
製造プロセスの微細化に伴うプロセスばらつきの増大により、半導体記憶装置においては、メモリセルを構成するトランジスタ特性のばらつきが増大し、回路動作マージンが低下し、設計が困難になるという課題が顕在化している。
そこで、回路動作マージンを拡大して安定した動作を実現するために、メモリセルを構成するトランジスタのしきい値の仕上がりに応じて、書き込み特性を改善するライトアシスト回路や読み出し特性を改善するリードアシスト回路などのアシスト回路が搭載される。詳細な原理はここでは述べないが、これらアシスト回路は、メモリセルアレイ電源に、半導体集積回路装置の動作電圧とは異なる補助電圧を供給することで半導体記憶装置の動作マージンを拡大するものであり、トランジスタのしきい値電圧のばらつき増大に対して、半導体記憶装置の動作マージンを確保するためには、アシスト回路の搭載は不可欠である。製造プロセスの微細化に伴うプロセスばらつきの増大に対して、半導体集積回路装置外部の試験装置により、メモリセルを構成するトランジスタのしきい値電圧の仕上がりをモニタして、当該モニタ結果に応じて、同じく半導体集積回路装置外部の試験装置により、アシスト条件の設定をプログラムする手法は公知となっている。
本実施形態が第1実施形態と異なる点は、半導体記憶装置の書き込み動作時において半導体記憶装置のメモリセルアレイ10の電源電圧をモニタ回路の出力に応じて変化させ、半導体記憶装置の読み出し動作時において半導体記憶装置のメモリセルアレイ10のワード線電圧をモニタ回路の出力に応じて変化させるように構成されていることである。図12は、本発明の第6実施形態に係る半導体集積回路を示す概略回路図である。
本実施形態における電圧出力回路も、第1実施形態と同様に、第1及び第2電圧出力回路4a,4bを含み、切替回路5によって半導体記憶装置1に選択的に接続されるように構成されている。第2電圧出力回路4bは、第1実施形態と同様に、モニタ回路2の出力に応じて出力電圧を変化させるように構成されている。一方、本実施形態の第1電圧出力回路4aは、通常電圧を出力するが、当該出力電圧は以下で説明する書込み支援回路を介して、半導体記憶装置1のメモリセルアレイ10の電源に供給される。また、第2電圧出力回路4bの出力および書込み支援回路を介した第1電圧出力回路4aの出力は、切替回路5によって選択的に切り替えてメモリセルアレイ10に供給される。
本実施形態における半導体集積回路装置300は、半導体記憶装置1のメモリセルアレイ10が書き込み動作モードの際、検知回路3の出力に応じて第1電圧出力回路4aから供給される電源電圧を調整する書込み支援回路WAと、半導体記憶装置1のメモリセルアレイ10が読み出し動作モードの際、検知回路3の出力に応じて半導体記憶装置1のワード線電圧を調整する読出し支援回路RAとを有するアシスト回路部104aを備えている。
アシスト回路部104aの書込み支援回路WAは、入力端子が第1電圧出力回路4aの出力端子に接続され、出力端子が切替回路5の入力端子に接続され、切替回路5を介して、メモリセルアレイ10の電源線VDDMに接続される。書込み支援回路WAは、出力電圧調整用端子TWを備えており、当該出力電圧調整用端子TWに検知回路3の出力が入力される。さらに、書込み支援回路WAは、半導体記憶装置1の入力信号に基づいて生成される、書込み支援回路WAから調整した電圧を出力するための書込み支援回路活性化信号WASが入力されるように構成されている。即ち、書込み支援回路WAには、半導体記憶装置1のチップイネーブル信号CEと、書き込みイネーブル信号WEと、図示しない電子機器の主制御装置等から送られる列アドレスの指定情報に基づいた列アドレス信号CADとが入力される3入力AND回路AND1の出力が書込み支援回路活性化信号WASとして入力される。
書込み支援回路WAは、書込み支援回路活性化信号WASがLowレベルの場合には、第1電圧出力回路4aから供給される電源電圧をそのまま出力し、書込み支援回路活性化信号WASがHighレベルの場合には、第1電圧出力回路4aから供給される電源電圧よりも低い補助電圧を出力する。この補助電圧は、検知回路3の出力に応じて、制御される。
また、アシスト回路部104aの読出し支援回路RAは、出力端子が半導体記憶装置1のワード線WLを駆動するワード線ドライバWDの電源端子に接続されている。読出し支援回路RAは、出力電圧調整用端子TRを備えており、当該出力電圧調整用端子TRに検知回路3の出力が入力される。さらに、読出し支援回路RAは、半導体記憶装置1の入力信号に基づいて生成される、読出し支援回路RAから調整した電圧を出力するための読出し支援回路活性化信号RASが入力されるように構成されている。即ち、読出し支援回路RAには、半導体記憶装置1のチップイネーブル信号CEと、書き込みイネーブル信号WEの反転出力と、図示しない電子機器の主制御装置等から送られる行アドレスの指定情報に基づいた行アドレス信号RADとが入力される3入力AND回路AND2の出力が入力される。AND回路AND2の入力の1つには、書き込みイネーブル信号WEの反転出力を生成するインバータINV17が接続されている。
ワード線ドライバWDは、相補的に配置されたP型MOSトランジスタQP3及びN型MOSトランジスタQN5を有しており、CMOS回路を形成している。P型MOSトランジスタQP3及びN型MOSトランジスタQN5のドレイン端子同士は互いに接続されている。P型MOSトランジスタQP3のソース端子には読出し支援回路RAの出力端子が接続され、N型MOSトランジスタQN5のソース端子は接地されている。P型MOSトランジスタQP3及びN型MOSトランジスタQN5のゲート端子には、行アドレス信号RADが入力される。
読出し支援回路RAは、読出し支援回路活性化信号RASがLowレベルの場合には、読出し支援回路RAの内部又は外部に設けられた電源電圧(図示せず)をそのまま出力し、読出し支援回路活性化信号RASがHighレベルの場合には、読出し支援回路RAの電源電圧よりも低い補助電圧を出力する。この補助電圧は、検知回路3の出力に応じて、制御される。なお、読出し支援回路RAの電源は、第1電圧出力回路4aから供給される電源であってもよいし、それとは別の電源であってもよい。
ここで、本実施形態の半導体集積回路装置300において半導体記憶装置1が通常動作モードであるときの動作についてより詳しく説明する。半導体記憶装置1が通常動作モードである場合、半導体記憶装置1のメモリセルアレイ10の電源VDDMには、書込み支援回路WAを介して第1電圧出力回路4aが接続されて電源供給が行われる。
書き込み動作時においては、第4実施形態で説明したように、チップイネーブル信号CE及び書き込みイネーブル信号WEがHighレベルとなる。さらに、データを書き込むべき列アドレスのメモリセルMCが選択されると対応する列アドレス信号CADがHighレベルとなり、3入力AND回路AND1の出力である書込み支援回路活性化信号WASもHighレベル(書き込み可能状態)となる。これにより、書込み支援回路WAは、第1電圧出力回路4aの出力電圧より低い補助電圧を出力し、メモリセルMCに電源電圧を供給する。このとき、書込み支援回路WAの出力電圧調整用端子TWには、検知回路3の出力が入力されており、書込み支援回路WAは、この検知回路3の出力に応じて調整された電圧を補助電圧として出力している。これにより、製造ばらつきに応じた半導体記憶装置の書き込み容易化が図れる。なお、補助電圧の電圧降下量や調整範囲は、想定されるメモリセルMCのトランジスタのしきい値電圧のばらつきに伴って生じるメモリセルMCの書き込み動作マージンの低下に対して、確実に書き込み動作可能な補助電圧となるように予め設定され得る。
また、書き込み動作時においては、書き込みイネーブル信号WEの反転信号がLowレベルとなるため、3入力AND回路AND2の出力である読出し支援回路活性化信号RASはLowレベルとなる。これにより、読出し支援回路RAは、読出し支援回路RAの内部又は外部に設けられた電源電圧をワード線ドライバWDの電源端子にそのまま出力する。従って、半導体記憶装置1のワード線WLは、読出し支援回路RAの電源電圧にて駆動される。
一方、読み出し動作時においては、チップイネーブル信号CE及び書き込みイネーブル信号WEの反転信号がHighレベルとなる。さらに、データを読み出すべき行アドレスのメモリセルMCが選択されると対応する行アドレス信号RADがHighレベルとなり、3入力AND回路AND2の出力である読出し支援回路活性化信号RASもHighレベル(読み出し可能状態)となる。これにより、読出し支援回路RAは、電源電圧より低い補助電圧を出力し、ワード線ドライバWDの電源端子に電圧供給する。このとき、読出し支援回路RAの出力電圧調整用端子TRには、検知回路3の出力が入力されており、読出し支援回路RAは、この検知回路3の出力に応じて調整された電圧を補助電圧として出力している。これにより、製造ばらつきに応じた半導体記憶装置の読み出し容易化が図れる。なお、補助電圧の電圧降下量や調整範囲は、想定されるメモリセルMCのトランジスタのしきい値電圧のばらつきに伴って生じるメモリセルMCの読み出し動作マージンの低下に対して、確実に書き込み動作可能な補助電圧となるように予め設定され得る。
また、読み出し動作時においては、書き込みイネーブル信号WEがLowレベルとなるため、3入力AND回路AND1の出力である書込み支援回路活性化信号WASはLowレベルとなる。これにより、書込み支援回路WAは、第1電圧出力回路4aから供給される電源電圧をそのまま出力する。従って、半導体記憶装置1のメモリセルアレイ10の電源線VDDMには、第1電圧出力回路4aの出力電圧が供給される。
前述したように、メモリセルMCを構成するトランジスタのしきい値電圧のばらつきが増大すると、半導体記憶装置の通常動作モード時において、メモリセルMCの書き込み動作や読み出し動作についての動作マージンが確保できなくなる。従来においても製造時において、半導体集積回路装置外部の試験装置により、メモリセルアレイ10のトランジスタのしきい値電圧の仕上がりを検出する検査工程を設け、検出されたトランジスタのしきい値電圧に応じて、同じく半導体集積回路装置外部の試験装置により、アシスト回路が出力する電圧を設定していたが、このような検査工程を別途設けることは検査コストの増大を招く。また、経年変化によりメモリセルアレイ10のトランジスタの特性が変化することもあるため、製造直後の検査工程において得られたトランジスタの特性に基づいて電圧を設定するだけでは、通常動作モードにおける適切な動作マージンが得られる電圧をメモリセルに供給することは困難である。
これに対し、本実施形態の半導体集積回路装置300においては、半導体記憶装置1の書き込み動作時及び読み出し動作時において半導体記憶装置1のメモリセルアレイ10に供給される電源電圧及びワード線電圧を、半導体集積回路内部で検知されるモニタ回路2の出力に応じて変化させることにより、メモリセルアレイ10のトランジスタのしきい値電圧のばらつきに応じて、検査コストを増大させることなく、長期の使用に対しても通常動作モードにおける適切な動作マージンが得られる電圧をメモリセルに供給することができる。
なお、本実施形態においては、半導体記憶装置1がスタンバイモードである場合に、第1実施形態と同様に、半導体記憶装置1のメモリセルアレイ10の電源線VDDMに接続される電圧出力回路が第2電圧出力回路4bに切り替えられ、検知回路3の出力に応じて第2電圧出力回路4bから半導体記憶装置1へ供給されるメモリセルアレイ10の電源電圧VDDMを変化させている。この場合、スタンバイモードにおいて第2電圧出力回路4bが供給するメモリセルアレイ10の電源電圧VDDMをメモリセルMCのトランジスタのしきい値電圧の仕上がりに応じて変化させることができるため、リーク電流特性及びデータ保持特性を十分に満足する電源電圧を供給することができる。
したがって、通常動作モードにおけるメモリセル10の動作マージンを確保するとともに、スタンバイモードにおけるリーク電流特性及びデータ保持特性を十分に満足する電源電圧を供給することができることから、動作安定性と低消費電力性とを両立することができる。しかも、書き込み動作時及び読み込み動作時における電圧供給を変化させる基準とスタンバイモードにおける電圧供給を変化させる基準とが共通のモニタ回路の出力となるため、動作安定性と低消費電力性とを両立しつつ、モニタ回路の付加による大型化を抑制することもできる。ただし、本発明はこれに限られず、半導体記憶装置1が通常動作モードである場合のみ検知回路3の出力に応じて半導体記憶装置1へ供給される電圧を変化させることとしてもよい。この際、電圧出力回路は1つであってもよい。
また、本実施形態においては、アシスト回路部104aを半導体記憶装置1及び第1電圧出力回路4aの外部に配置した構成について説明したが、例えば、アシスト回路部104aを半導体記憶装置1又は第1電圧出力回路4aの内部回路として構成してもよい。
<第7実施形態>
次に、本発明の第7実施形態に係る電子機器について説明する。図13は本発明の第7実施形態に係る電子機器の概略構成を示すブロック図である。本実施形態の電子機器450は、第1実施形態と同様の構成を有する半導体集積回路装置400が実装されており、半導体集積回路装置400を制御するクロック周波数を規定するクロック信号CLKを生成するクロック生成回路CGと、モニタ回路2の出力に応じてクロック生成回路CGで生成されるクロック信号CLKのクロック周波数を変化させるコントローラCTL1とを具備している。本実施形態の電子機器450は、例えばマイクロコンピュータを備えており、コントローラCTL1には、当該マイクロコンピュータのCPUが用いられてもよい。このようなコントローラCTL1は、電子機器450の動作制御を行う主制御装置であってもよいし、別途専用に設けられた制御装置であってもよい。
前述したように、半導体集積回路装置においてはメモリセルアレイ10の微細化に伴い、製造されるトランジスタごとにしきい値電圧のばらつきが生じる。製造されたトランジスタのしきい値電圧が設計値より低い値となると、動作速度が速くなり、設計値より高い値となると、動作速度が遅くなる。このため、半導体集積回路を動作させるクロック周波数は、トランジスタにおけるしきい値電圧のばらつきに応じて最適化することが好ましい。
本実施形態の電子機器450によれば、モニタ回路2によりモニタされたメモリセルMCのトランジスタのしきい値電圧の仕上がりに応じて、コントローラCTL1がクロック発生回路CGを制御し、クロック信号CLKのクロック周波数を変化させることにより、別途調整機器を用いることなく電子機器内部で、半導体記憶装置1のメモリセルMCを最適なクロック周波数CLKで動作するように調整することができる。
したがって、本実施形態の半導体集積回路装置によれば、半導体記憶装置1のメモリセルアレイ10のメモリセルMCに対して、トランジスタのしきい値電圧の製造ばらつきや長期の使用による経年劣化に対しても、検査コストを増大させることなく、半導体記憶装置1を最適なクロック周波数CLKで動作させることが可能となり、ばらつきを考慮したタイミングマージンを削減することができるため、電子機器の動作をより高速化することができる。
<第8実施形態>
続いて、本発明の第8実施形態に係る電子回路について説明する。図14は本発明の第8実施形態に係る電子機器の概略構成を示すブロック図である。本実施形態の電子機器550は、第1実施形態と同様の構成を有する半導体記憶装置1、モニタ回路2及び検知回路3を備えた半導体集積回路装置500と、半導体記憶装置1に接続され、半導体記憶装置1への電源供給を行う電圧出力回路と、モニタ回路2の出力に応じて電圧出力回路の出力電圧を変化させるコントローラCTL2とを具備している。本実施形態の電圧出力回路においては、第1実施形態の半導体集積回路装置100に内装されているのと同様の第1及び第2電圧出力回路4a,4bが半導体記憶装置400の外部に設けられている。切替回路5についても同様に半導体記憶装置400の外部に設けられている。
上記構成を備えた電子機器550によれば、例えば、電子機器550の電源立ち上げ時等において、検知回路3により検知されたモニタ回路2の出力(リーク電流による電圧値)がコントローラCTL2へ入力される。コントローラCTL2は、モニタ回路2の出力に応じて、半導体記憶装置1のスタンバイモード時に第2電圧出力回路4bから出力される電圧を変化させる制御信号を生成する。半導体記憶装置1がスタンバイモードに移行すると、モード選択信号MSELが反転するため、切替回路5は、第2電圧出力回路4bと半導体記憶装置1とを接続する。このとき、第2電圧出力回路4bは、コントローラCTL2から出力される制御信号に応じて出力電圧を変化させ、半導体記憶装置1に出力する。
このように、モニタ回路2によりモニタされたメモリセルMCのトランジスタのしきい値電圧の仕上がりに応じて、コントローラCTL2が電圧出力回路4bから半導体記憶装置1へ供給する電圧を変化させるため、半導体記憶装置1のメモリセルアレイ10のメモリセルMCに対して、トランジスタのしきい値電圧の製造ばらつきや長期の使用による経年劣化に対しても、検査コストを増大させることなく、リーク電流特性及びデータ保持特性を満足し得る電源電圧をメモリセルアレイ10に供給することができる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び/又は機能の詳細を実質的に変更できる。
例えば、上記複数の実施形態のうち、2以上の実施形態を組み合わせた構成としてもよい。また、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。
本発明の半導体集積回路装置及び電子機器は、SRAM等の半導体記憶装置を備えた半導体集積回路装置及び電子機器に有用であり、特に、製造プロセスの微細化により、半導体記憶装置のメモリセルを構成するトランジスタのしきい値電圧のばらつきが大きくなっている半導体集積回路装置及び電子機器に有用である。
1 半導体記憶装置
2,302 モニタ回路
3,103 検知回路
4a 第1電圧出力回路
4b 第2電圧出力回路
5 切替回路
6 メモリセルアレイ部
7 基準電圧発生回路
8 差動増幅器
9 出力トランジスタ
10 メモリセルアレイ
11 遅延バッファ
12 同期信号生成回路
100,200,300,400,500 半導体集積回路装置
102 モニタ回路制御部
104a アシスト回路部
105 電源供給切替手段
450,550 電子機器
AND1,AND2 AND回路
BL,/BL 相補ビット線対
CAn,CBn 比較器
CG クロック生成回路
CTL1,CTL2 コントローラ
G1 第1スイッチ部
G2 第2スイッチ部
INV1〜INV17 インバータ
L1,L2 論理回路部
LAn 保持回路
LB1 第1保持回路部
LB2 第2保持回路部
MBLn,/MBLn モニタ回路用相補ビット線対
MC メモリセル
MMC モニタ回路用メモリセル
MSEL モード選択信号
MVL モニタ回路用電源線
MWL モニタ回路用ワード線
N1,N2 記憶ノード
N3 分岐ノード
NA1,NA2 NAND回路
P1 ループ回路部
QP1〜QP3 P型MOSトランジスタ
QN1〜QN5 N型MOSトランジスタ
SWa,SWb,SWc スイッチ素子
TR,TW 出力電圧調整用端子
R1 抵抗素子(抵抗部)
R2 可変抵抗
RA 読出し支援回路
VDD 外部電源
VDDM 電源線
VO 第2電力出力回路の出力端子
WA 書込み支援回路
WL ワード線

Claims (16)

  1. 複数のメモリセルを有するメモリセルアレイを備えた半導体記憶装置と、
    前記メモリセルの特性をモニタするモニタ回路と、
    前記半導体記憶装置に接続され、前記半導体記憶装置への電源供給を行う電圧出力回路を具備し、
    前記電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成され、かつ、 前記電圧出力回路は、第1及び第2電圧出力回路を含み、
    前記第1及び第2電圧出力回路は、前記半導体記憶装置に選択的に接続されるように構成されており、
    前記第2電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されている半導体集積回路装置。
  2. 前記第2電圧出力回路は、前記モニタ回路の出力に応じて印加される電圧を分圧する可変抵抗を有し、前記可変抵抗の分圧比率に応じて出力電圧を変化させるように構成されている請求項に記載の半導体集積回路装置。
  3. 前記第1及び第2電圧出力回路のうち、前記半導体記憶装置に接続される電圧出力回路を切り替える電源供給切替手段を具備し、
    前記電源供給切替手段は、前記第1電圧出力回路と前記半導体記憶装置とを接続する第1モードにおいて、前記第1電圧出力回路への電源供給を許容し且つ前記第2電圧出力回路への電源供給を阻止し、前記第2電圧出力回路と前記半導体記憶装置とを接続する第2モードにおいて、前記第2電圧出力回路への電源供給を許容し且つ前記第1電圧出力回路への電源供給を阻止するように構成されている請求項に記載の半導体集積回路装置。
  4. 前記第2電圧出力回路の出力電圧は、前記第1電圧出力回路よりも低いように構成されている請求項に記載の半導体集積回路装置。
  5. 複数のメモリセルを有するメモリセルアレイを備えた半導体記憶装置と、
    前記メモリセルの特性をモニタするモニタ回路と、
    前記半導体記憶装置に接続され、前記半導体記憶装置への電源供給を行う電圧出力回路とを具備し、
    前記電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成され、
    前記モニタ回路は、前記半導体記憶装置の前記メモリセルアレイに含まれるメモリセルと同一の構成のメモリセルを少なくとも1つ以上有するメモリセルアレイ部と、一端部が外部電源に接続され且つ他端部が前記メモリセルアレイ部の電源線に接続されている抵抗部とを有し、前記抵抗部の他端側における電圧値を前記メモリセルの特性として出力するように構成されている半導体集積回路装置。
  6. 前記モニタ回路の出力をデジタル化する検知回路を具備し、
    前記検知回路は、前記モニタ回路の出力電圧と1以上の基準電圧との比較を行う1以上の比較器を有している請求項に記載の半導体集積回路装置。
  7. 前記検知回路は、前記1以上の比較器の出力データを保持する1以上の保持回路を有し、
    前記比較器は、所定の第1信号によって出力を開始するように構成され、
    前記保持回路は、前記第1信号より所定時間経過後に送られる第2信号によってそのときの前記比較器からの出力データを取り込み、保持するように構成されている請求項に記載の半導体集積回路装置。
  8. 前記第2信号は、前記第1信号から生成された信号であり、前記検知回路は、前記第1信号が前記比較器に到達してから所定時間遅れて前記第2信号が前記保持回路に到達するように構成されている請求項に記載の半導体集積回路装置。
  9. 前記第1の信号は、前記半導体記憶装置に入力される請求項に記載の半導体集積回路装置。
  10. 前記モニタ回路の前記メモリセルアレイ部を構成するメモリセルの状態をLow又はHighレベルに切り替えるモニタ回路制御部を有している請求項に記載の半導体集積回路装置。
  11. 前記モニタ回路制御部は、前記半導体記憶装置と共通の入力信号に基づいて前記モニタ回路の前記メモリセルアレイ部を構成するメモリセルの状態をLow又はHighレベルに切り替えるように構成されている請求項10に記載の半導体集積回路装置。
  12. 前記半導体記憶装置と共通の入力信号は、前記半導体記憶装置を制御するクロック周波数を規定するクロック信号と、前記半導体記憶装置の前記メモリセルの動作モードを切り替えるチップイネーブル信号とを含み、
    前記モニタ回路制御部は、前記クロック信号に同期して前記チップイネーブル信号に応じて前記メモリセルアレイ部のメモリセルの状態をLow又はHighレベルに切り替えるように構成されている請求項11に記載の半導体集積回路装置。
  13. 前記電圧出力回路は、第1及び第2電圧出力回路を含み、前記第1及び第2電圧出力回路は、前記半導体記憶装置に選択的に接続されるように構成され、前記第2電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されており、
    前記モニタ回路は、前記抵抗部に並列接続されたスイッチ素子を有し、
    前記スイッチ素子は、前記半導体記憶装置と前記第1電圧出力回路とが接続された場合にオンし、前記半導体記憶装置と前記第2電圧出力回路とが接続された場合にオフするように構成されている請求項に記載の半導体集積回路装置。
  14. 前記半導体記憶装置の書き込み動作時において前記半導体記憶装置の前記メモリセルアレイの電源電圧を前記モニタ回路の出力に応じて変化させ、前記半導体記憶装置の読み出し動作時において前記半導体記憶装置の前記メモリセルアレイのワード線電圧を前記モニタ回路の出力に応じて変化させるように構成されている請求項1から13の何れかに記載の半導体集積回路装置。
  15. 前記半導体記憶装置の書き込み時において、前記モニタ回路の出力に応じて、前記半導体記憶装置の前記メモリセルアレイの電源電圧を変化させる書込み支援回路と、
    前記半導体記憶装置の読み出し時において、前記モニタ回路の出力に応じて、前記半導体記憶装置の前記メモリセルアレイのワード線電圧を駆動するワード線ドライバの電源電圧を変化させる読出し支援回路を備える請求項14に記載の半導体集積回路装置。
  16. 請求項1から15の何れかに記載の半導体集積回路装置と、
    前記半導体集積回路装置を制御するクロック周波数を規定するクロック信号を生成するクロック生成回路と、
    前記モニタ回路の出力に応じて前記クロック生成回路で生成されるクロック信号のクロック周波数を変化させるコントローラとを具備する電子機器。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6426437B2 (ja) * 2013-11-22 2018-11-21 株式会社半導体エネルギー研究所 半導体装置
KR102434053B1 (ko) * 2015-11-16 2022-08-19 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
JP2017111503A (ja) 2015-12-14 2017-06-22 株式会社東芝 半導体記憶装置及びその制御方法
US10115453B2 (en) * 2016-12-19 2018-10-30 Globalfoundries Singapore Pte. Ltd. Integrated circuits with SRAM devices having read assist circuits and methods for operating such circuits
CN110890121B (zh) * 2018-09-07 2021-10-22 合肥沛睿微电子股份有限公司 储存装置及其nand快闪记忆体控制器
JP7270451B2 (ja) * 2019-04-26 2023-05-10 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の駆動方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023171A (ja) * 1988-06-01 1990-01-08 Sony Corp スタティックram
JPH0240195A (ja) * 1988-07-29 1990-02-08 Sony Corp 内部降圧回路
JPH06132804A (ja) * 1992-10-20 1994-05-13 Mitsubishi Denki Eng Kk 半導体集積回路
JPH076583A (ja) * 1993-12-03 1995-01-10 Hitachi Ltd 半導体装置
JP2002042476A (ja) * 2000-07-25 2002-02-08 Mitsubishi Electric Corp スタティック型半導体記憶装置
WO2003094235A1 (fr) * 2002-04-30 2003-11-13 Renesas Technology Corp. Dispositif de circuit integre a semiconducteur
JP2006129392A (ja) * 2004-11-01 2006-05-18 Nec Corp 半導体集積回路装置
JP2008186578A (ja) * 2008-03-21 2008-08-14 Renesas Technology Corp 半導体集積回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046052A (en) * 1988-06-01 1991-09-03 Sony Corporation Internal low voltage transformation circuit of static random access memory
US5936892A (en) * 1996-09-30 1999-08-10 Advanced Micro Devices, Inc. Memory cell DC characterization apparatus and method
US6208567B1 (en) * 1997-01-31 2001-03-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device capable of cutting off a leakage current in a defective array section
JP4367225B2 (ja) * 2004-05-11 2009-11-18 ソニー株式会社 半導体集積回路
JP2007164960A (ja) * 2005-11-15 2007-06-28 Nec Electronics Corp 半導体集積回路装置
US7453756B2 (en) * 2006-08-31 2008-11-18 Freescale Semiconductor, Inc. Method for powering an electronic device and circuit
US7679948B2 (en) * 2008-06-05 2010-03-16 Sun Microsystems, Inc. Write and read assist circuit for SRAM with power recycling

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023171A (ja) * 1988-06-01 1990-01-08 Sony Corp スタティックram
JPH0240195A (ja) * 1988-07-29 1990-02-08 Sony Corp 内部降圧回路
JPH06132804A (ja) * 1992-10-20 1994-05-13 Mitsubishi Denki Eng Kk 半導体集積回路
JPH076583A (ja) * 1993-12-03 1995-01-10 Hitachi Ltd 半導体装置
JP2002042476A (ja) * 2000-07-25 2002-02-08 Mitsubishi Electric Corp スタティック型半導体記憶装置
WO2003094235A1 (fr) * 2002-04-30 2003-11-13 Renesas Technology Corp. Dispositif de circuit integre a semiconducteur
JP2006129392A (ja) * 2004-11-01 2006-05-18 Nec Corp 半導体集積回路装置
JP2008186578A (ja) * 2008-03-21 2008-08-14 Renesas Technology Corp 半導体集積回路

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