JP2007164960A - 半導体集積回路装置 - Google Patents

Abstract

【解決手段】従来の半導体集積回路装置は、電界効果トランジスタが不活性状態である場合に流れるリーク電流を所定のデバイス温度では最小化できたが、デバイス温度が変動した場合にそれぞれの温度についてリーク電流を最小化することができなかった。
【課題】本発明にかかる半導体集積回路装置は、電界効果トランジスタを不活性状態とする制御電圧を生成する電圧制御回路４を有する半導体集積回路装置であって、電圧制御回路４は、デバイス温度に応じて電界効果トランジスタが不活性状態である場合に流れるリーク電流が略最小値となるように制御電圧を制御するものである。
【選択図】図１

Description

本発明は半導体集積回路装置に関し、特に電界効果トランジスタが不活性状態のときに流れるリーク電流の温度特性を考慮してゲート電圧を制御することでリーク電流を低減する半導体集積回路装置に関する。

近年、半導体集積回路装置は、半導体プロセスの微細化によって、電源電圧が低下して消費電力が少なくなる一方、集積度の増加やアクセス速度の向上により消費電力が増大している。また、近年の半導体集積回路装置では、動作（アクティブ）時の消費電力のみならず、待機（スタンバイ）時の消費電力の増大が問題となっている。スタンバイ時の消費電力の増大は、主にＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)の製造プロセスが微細化したことにより、電源電圧の低下にあわせて電界効果トランジスタの閾値電圧も小さくなったために増加するサブスレショールドリーク電流や微細化によるゲート絶縁膜の薄膜化によるリーク電流などが増加したために起こる現象である。

このリーク電流には、電荷のドリフト、又は拡散によるサブスレショールド電流（サブスレショールドリーク電流）、ＭＩＳＦＥＴのドレイン領域と基板領域との接合リーク電流（ドレイン拡散層接合リーク）、ゲート−ドレイン間の電界によるドレイン領域と基板領域とのバンド間トンネルリーク電流（ＧＩＤＬ：Gate Induced Drain Leak）、ゲートとドレイン領域、ソース領域、基板領域との間のトンネルリーク電流がある。このリーク電流のうち、サブスレショールドリーク電流とドレイン拡散層接合リーク電流とは、高い温度依存性を有している。これに対して、ＧＩＤＬとゲートとドレイン領域、ソース領域、基板領域との間のトンネルリーク電流との温度依存性は低い。これらのリーク電流について、非特許文献１に、ＳＲＡＭ（Static Random Access Memory）セルのスタンバイ時のリーク電流を例にして、リーク電流成分や、リーク電流と温度との関係についての記載がなされている。また、非特許文献２には、ＧＩＤＬのゲート電圧依存性に関係して、ＤＲＡＭ（Dynamic Random Access Memory）のフェイルビット数とワード電位との関係が同文献内の図３に示されている。

ここで、ＭＩＳＦＥＴに流れるリーク電流について図１９を参照して説明する。図１９にＭＩＳＦＥＴに流れるドレイン電流とゲート電圧との関係を示す。なお、図１９に示すグラフは、縦軸にドレイン電流を対数軸で表し、横軸にゲート電圧を線形軸で表している。図１９に示すようにＭＩＳＦＥＴのドレイン電流は、ゲート電圧Ｖｇが閾値以上である場合、ゲート電圧Ｖｇの電圧値に応じて所定の電流が流れる。

ゲート電圧Ｖｇが閾値以下である場合に流れる電流がリーク電流である。このリーク電流は、ゲート電圧Ｖｇが閾値電圧に近い領域ではキャリアのドリフトによるリーク電流が支配的に流れる。ゲート電圧Ｖｇがさらに低下すると、キャリアのドリフトによるリーク電流は減少して、キャリアの拡散によるリーク電流が支配的に流れる。ゲート電圧Ｖｇがさらに低下して、ドレイン電流が最小となるゲート電圧がＶｇ（Ｉｄ＿ｍｉｎ＜室温＞）である。このゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ＜室温＞）では、ドレイン拡散層接合リーク電流が流れている。ゲート電圧がＶｇ（Ｉｄ＿ｍｉｎ＜室温＞）よりも低下するとＧＩＤＬが増加する。

ＧＩＤＬについてより詳細に説明する。ＧＩＤＬは、ドレイン領域とゲート電極間の電界によって、ドレイン領域と基板領域との表面付近の空乏層電界が強くなり、ドレイン領域と基板領域との境界にできる空乏層の幅が狭くなるためにドレイン領域から基板領域に流れるトンネル電流である。つまり、ＧＩＤＬは、ドレイン電圧とゲート電圧との電圧差が大きくなると増加するリーク電流である。

ＭＩＳＦＥＴのドレイン電流とゲート電圧との関係は、常温においては図１９の実線で示す曲線となるが、高温（例えば、１００℃）では破線で示す曲線となる。つまり、基板の温度が高温になった場合、スレッショルドリーク電流とドレイン拡散層接合リークが増加するために、リーク電流の最小値が大きくなる。また、リーク電流が最小となる電圧Ｖｇ（Ｉｄ＿ｍｉｎ＜高温＞）は、常温時のＶｇ（Ｉｄ＿ｍｉｎ＜常温＞）よりも低い電圧となる。

上記説明のようなリーク電流が増加した場合、例えば半導体集積回路装置のスタンバイ時の消費電力が増大する、あるいはＭＩＳＦＥＴを用いたメモリセル（例えば、ＤＲＡＭセル）のデータ保持時間が短くなるなどの問題が生じる。

このようなリーク電流のうちサブスレショールドリーク電流を削減するための技術としては、ＭＴＣＭＯＳ（Multi Threshold Complementary Metal Oxide Semiconductor）やＶＴＣＭＯＳ（Variable Threshold Complementary Metal Oxide Semiconductor）などの素子を利用することが知られている。

また、非特許文献３には、ＳＲＡＭセルにおいて、ＮＭＯＳＦＥＴのソース電圧を制御することによって、ＳＲＡＭ全体の消費電流を削減する方法が開示されている。特許文献１には、ＤＲＡＭのスタインバイ電流低減方法として、メモリセルのＮＭＩＳＦＥＴのゲート電圧を負電圧とする技術が開示されている。特許文献２には、ＤＲＡＭのスタンバイ時にワード線に与える電圧を接地電圧よりも若干高い電圧とすることでＧＩＤＬを低減する技術が開示されている。
特開２０００−１１６５１号公報 特開２００３−１７３６７５号公報 IEEE journal of solid-state circuits, Vol.38, No.11, pp1952-1957, NOVEMBER 2003, "16.7-fA/Cell Tunnel-Leakage-Suppressed 16-Mb SRAM for Handling Cosmic-Ray-Induced Multierrors", Kenichi Osada et al. IEEE Transactions On Electron Device, Vol.50, No.4, pp1036-1041, April 2003, "Impact of gate-Induced Drain Leakage on Retention Time Distribution of 256 Mbit DRAM With Negative Wordline Bias", Michen Chang et al. IEEE International Solid-State Circuits Conference, pp494-495, 452, 2004, "A 300MHz 25μA/Mb Leakage On-Chip SRAM Module Featuring Process Variation Immunity and Low-Leakage-Active Mode for Mobile-Phone Application Processor", Masanao Yamaoka et al.

しかしながら、上記文献で開示されている技術は、ゲート電圧やソース電圧をリーク電流が低減されるように制御しているが、温度に応じた制御はしていない。これに対して、リーク電流が最小となるゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）は、温度依存性を有している。そのため、上記文献に開示されている技術では、例えば半導体集積回路装置が常温であれば、リーク電流を削減することができるが、高温になった場合では、リーク電流が増大する問題がある。

また、特許文献１に開示されている技術では、ゲート電圧を負電圧としているが、その負電圧でドレイン電流が多くなる（最小値でない）場合がある。また、ゲート電圧の負電圧の絶対値が大きな場合、ゲート電圧を電源電圧まで上昇させるのに多くの時間あるいはエネルギーを必要とする。これによって、例えばメモリセルへの高速なアクセスが困難になる問題がある。

本発明にかかる半導体集積回路装置は、電界効果トランジスタをゲート電圧によって不活性状態とする制御電圧を生成する電圧制御回路を有する半導体集積回路装置であって、前記電圧制御回路は、デバイス温度に応じて前記電界効果トランジスタが不活性状態である場合に流れるリーク電流が略最小値となるように前記制御電圧を制御するものである。

本発明にかかる半導体集積回路装置によれば、電界効果トランジスタが不活性状態である場合に流れるリーク電流が略最小値となるゲート電圧のデバイス温度に対する変動に応じて電界効果トランジスタのゲートに印加する制御電圧を制御する。これによって、デバイス温度によらず、リーク電流を略最小とすることが可能である。これによって、半導体基板装置は、温度によらずスタンバイ時の消費電力を略最小にすることが可能である。

本発明の半導体集積回路によれば、デバイス温度によらずリーク電流を略最小とすることで、スタンバイ時の消費電流をデバイス温度によらず略最小にすることが可能である。

実施の形態１
以下、本発明の実施の形態について図面を参照して説明する。本発明の半導体集積回路装置は、半導体基板（以下、単に基板と称す）上に形成された電界効果トランジスタ（例えば、ＭＩＳＦＥＴ）のリーク電流が略最小になるようにゲート電圧を温度に応じて制御するものである。本実施の形態では、本発明の半導体集積回路装置をＤＲＡＭのトランスファトランジスタの制御に利用した場合を一例として説明する。ここで、リーク電流とは、上記従来技術で説明したリーク電流のことである。

実施の形態１にかかるＤＲＡＭ回路１を図１に示す。図１に示すように、ＤＲＡＭ回路１は、メモリセルアレイに複数のメモリセル２、ビット線、サブワード線を有し、周辺回路にサブワード線電圧選択回路３、電圧制御回路４を有している。ここで、実施の形態１にかかるＤＲＡＭ回路１は、１つの電圧制御回路４が生成する第１の制御電圧（例えば、制御電圧ＶＮＮ）を複数のサブワード線電圧選択回路３に供給しており、サブワード線電圧選択回路３にはそれぞれ対応するサブワード線が接続され、それぞれのサブワード線に接続される複数のメモリセル２にサブワード電圧を供給している。以下でこれらのブロックについて詳細に説明する。

複数のメモリセル２は、格子状に配置されている。それぞれのメモリセル２は、同一の列に配置されたメモリセル２がそれぞれ１つのビット線によって接続され、同一の行に配置されたメモリセル２がそれぞれ１つのワード線（例えば、サブワード線）によって接続されている。ビット線は、カラムデコーダ（不図示）によって複数のビット線のうちいずれか１つのビット線が活性化されることで、読み書き動作を行う行を指定する配線である。サブワード線は、ロウデコーダ（不図示）が出力するメインワード信号によって制御される配線であって、読み書き動作を行う列を指定する配線である。

サブワード線電圧選択回路３は、ＰＭＩＳＦＥＴ Ｐ１（以下、ＭＩＳＦＥＴの後に名称をつける場合には判り易くするためにＦＥＴをトランジスタと表記し、ＰＭＩＳトランジスタＰ１と記す。）、ＮＭＩＳトランジスタＮ１、Ｎ２を有している。ＰＭＩＳトランジスタＰ１とＮＭＩＳトランジスタＮ１とは、ドレインがそれぞれ接続され、ゲートにメインワード選択信号が入力されるインバータである。ＰＭＩＳトランジスタＰ１のソースにはサブワード選択信号Ａが接続され、ＮＭＩＳトランジスタＮ１のソースには制御電圧ＶＮＮが接続されている。つまり、サブワード線電圧選択回路３は、メインワード選択信号によってサブワード線の電圧をサブワード選択信号Ａと同電圧、あるいは制御電圧ＶＮＮと同電圧に制御する。ここで、制御電圧ＶＮＮは、電圧制御回路４によって生成される電圧であって、メモリセル２のトランスファトランジスタＴｒを不活性状態にする。制御電圧ＶＮＮと電圧制御回路４についての詳細は後述する。サブワード選択信号Ａは、例えば電源電圧よりも高い電圧となるブート電圧を供給する信号であって、メモリセル２のトランスファトランジスタＴｒを活性状態にする。

また、サブワード線電圧選択回路３のＮＭＩＳトランジスタＮ２は、ゲートにサブワード選択信号Ｂが入力され、ソースが制御電圧ＶＮＮに接続され、ドレインがサブワード線に接続されている。つまり、ＮＭＩＳトランジスタＮ２は、サブワード選択信号Ｂをメインワード選択信号と同一論理で動作させることで、前述のインバータが制御電圧ＶＮＮを出力する場合に、サブワード線の電圧を制御電圧ＶＮＮとするための補助を行う。

電圧制御回路４は、ＭＩＳＦＥＴを不活性状態とする制御電圧ＶＮＮを生成する回路であって、生成した制御電圧を複数のサブワード線電圧選択回路３に供給する。電圧制御回路４は、電圧生成回路（例えば、ＶＮＮ生成回路）１０とセルリーク電流検知回路２０とを有している。ＶＮＮ生成回路１０は、基準レベル生成回路１１、レベル判定回路１２、電圧出力回路１３とを有している。基準レベル生成回路１１は、レベル判定回路１２及び電圧出力回路１３とによって電圧レベルが制御される制御電圧ＶＮＮの基準レベル電圧ＶＮＮｒｅｆを生成する。レベル判定回路１２は、ＭＩＳＦＥＴのリーク電流が略最小となるゲート電圧のデバイス温度に対する変動に応じて制御電圧ＶＮＮの電圧値を制御する制御信号を出力する。また、電圧出力回路１３は、制御信号に応じて制御電圧を生成する。セルリーク電流検知回路２０は、メモリセルアレイに形成されたメモリセル２で発生するリーク電流を再現する。そして、再現したリーク電流の電流値に応じたリーク電流検知電圧ＶＡを出力する。電圧制御回路４の詳細については後述する。

メモリセル２は、トランスファトランジスタＴｒとコンデンサＣを有している。トランスファトランジスタＴｒは、ゲートがサブワード線に接続されており、第１の端子がビット線に接続され、第２の端子がコンデンサＣの一方の端子に接続されている。コンデンサＣの他方の端子は所定の電圧を有するＢＩＡＳに接続されている。

ここで、トランスファトランジスタＴｒの特性について説明する。トランスファトランジスタＴｒは、例えばＭＩＳＦＥＴであって、背景技術で説明した図１９に示すゲート電圧−ドレイン電流の特性を有している。つまり、常温においては、Ｖｇ＝０Ｖでリーク電流が最小となり、高温時にはゲート電圧Ｖｇを負電圧とすることでリーク電流を最小とすることが出来る。トランスファトランジスタＴｒは、サブワード線の電圧によって活性状態と不活性状態とが決まる。トランスファトランジスタＴｒは、サブワード選択信号Ａが印加されると活性状態となり、制御電圧ＶＮＮが印加されると不活性状態となる。ＤＲＡＭ回路１において、コンデンサＣの電荷の保持時間を長くするためには、トランスファトランジスタＴｒが不活性状態である場合のリーク電流を低減する必要がある。リーク電流は、背景技術で説明したように、ソース領域とドレイン領域と間に流れるサブスレショールドリーク電流やドレイン領域から基板領域に流れるドレイン拡散層接合リーク電流やバンド間トンネルリーク電流（ＧＩＤＬ）がある。これらのリーク電流を足し合わせた場合、リーク電流には、所定のゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）においてリーク電流が最小となる特性がある。このゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）は、デバイス温度に対して変動する特性を有している。ゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）とデバイス温度との関係を図２に示す。

図２に示すゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）のデバイス温度に対する変動の特性は、発明者らの実験によって得られた結果である。発明者らは、ゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）のデバイス温度に対する変動は、半導体集積回路装置の温度Ｔが、０℃から１００℃程度まではデバイス温度に対して直線的に変動することを発見した。ゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）を式で表した場合、（１）式によって近似することができる。
Ｖｇ（Ｉｄ＿ｍｉｎ）＜Ｔ＞ ∝ −α＊Ｔ ・・・（１）
ここで、Ｖｇ（Ｉｄ＿ｍｉｎ）＜Ｔ＞は、デバイス温度Ｔ（摂氏またはケルビン単位）でのＶｇ（Ｉｄ＿ｍｉｎ）であり、αは、α＞０であって、プロセスあるいはデバイス構造で決まる定数（単位は、Ｖ／℃あるいはＶ／Ｋ）である。なお、発明者らが試作したＮＭＩＳＦＥＴではＴを℃単位とした時にαは０．０１前後の値であった。

また、図２に示す特性は（２）式によって近似できる。
Ｖｇ（Ｉｄ＿ｍｉｎ）＜Ｔ＞ ＝ −α＊Ｔ＋β ・・・（２）
ここで、βは、Ｔ＝Ｔ０でＶｇ（Ｉｄ＿ｍｉｎ）＝０Ｖとなる定数（単位は、Ｖ）である。なおＴ０は、常温でなくても良い。

つまり、制御電圧ＶＮＮをゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）と実質的に同じ電圧とし、デバイス温度に対する制御電圧ＶＮＮとゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）との変動を実質的に同じにすることで、デバイス温度によらずリーク電流を最小にすることが可能である。本実施の形態では、制御電圧ＶＮＮは、電圧制御回路４によって生成されており、電圧制御回路４によって制御電圧ＶＮＮを変化させることが可能である。この電圧制御回路４について詳細に説明する。

図３に電圧制御回路４のブロック図を示す。電圧制御回路４は、基準レベル生成回路１１、レベル判定回路１２、電圧出力回路１３を有している。基準レベル生成回路１１は、基準レベル電圧ＶＮＮｒｅｆの電圧レベルを設定する回路である。この基準レベル電圧ＶＮＮｒｅｆは、レベル判定回路１２に入力され、制御電圧ＶＮＮと比較される。なお、この基準レベル電圧ＶＮＮｒｅｆは、温度に依存して変動することはない。レベル判定回路１２は、基準レベル電圧ＶＮＮｒｅｆと電圧制御回路４が生成する制御電圧ＶＮＮとの電圧差に基づき制御電圧ＶＮＮの大きさを判定する。そして、この判定結果に基づいて制御信号を出力する。電圧出力回路１３は、リングオシレータ回路１４、ポンプ回路１５を有している。リングオシレータ回路１４は、レベル判定回路１２の制御信号に応じて所定の周波数を有するクロック信号を生成する。ポンプ回路１５は、リングオシレータ回路１４が生成するクロック信号の周波数に応じて制御電圧ＶＮＮの電圧レベルを制御する。

ここで、電圧制御回路４の各ブロックについてさらに詳細に説明する。まず、基準レベル生成回路１１のブロック図の一例を図４に示す。図４に示すように、複数の抵抗（例えば、抵抗Ｒ１１１、Ｒ１１２、Ｒ１１１１、Ｒ１１１２、Ｒ１１２１、Ｒ１１２２）とレベル設定素子として用いられる複数の配線変更素子（例えば、ヒューズＦ１１１１、Ｆ１１１２、Ｆ１１２１、Ｆ１１２２）とバッファ回路１１１とを有している。

複数の抵抗は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列に接続されている。本実施の形態においては、電源電圧ＶＤＤ側から接地電圧ＶＳＳ側に向かって、抵抗Ｒ１１１１、Ｒ１１１２、Ｒ１１１、Ｒ１１２、Ｒ１１２１、Ｒ１１２２の順に接続されている。また、抵抗Ｒ１１１１と並列にヒューズＲ１１１１が接続され、抵抗Ｒ１１１２と並列にヒューズＦ１１１２が接続され、抵抗Ｒ１１２１と並列にヒューズＦ１１２１が接続され、抵抗Ｒ１１２２と並列にヒューズＦ１１２２が接続されている。バッファ回路１１１は、出力と反転入力端子が接続された増幅器である。この増幅器の批判点入力端子は、抵抗Ｒ１１１と抵抗Ｒ１１２との間のノードに接続されている。バッファ回路１１１の出力からは複数の抵抗によって設定された電圧が基準レベル電圧ＶＮＮｒｅｆとして出力される。

なお、ヒューズは、接続状態では配線として動作し、切断状態となることでヒューズ両端を絶縁状態とすることが可能である。また、ヒューズは、半導体装置を製造した後にレーザーカッター等の装置を用いて、切断することが可能である。そして、ヒューズを切断することで、当該ヒューズと並列に接続された抵抗は、有効になる。本実施の形態では、一例としてヒューズを用いたが、製造後に接続状態を変更できる素子として、短絡型ヒューズ（例えば、ツェナーザップ）、スイッチ素子等を用いても構わない。

また、基準レベル生成回路１１の他の一例としては、基準レベル電圧の設定の保持にＲＯＭ（Read Only Memory）等の記憶装置を使用しても良い。この場合、外部からの制御信号によってＲＯＭ中のいずれの設定を使用するかを決定する必要がある。つまり、基準レベル生成回路１１は、図４の例に限られたものではなく、生成する基準レベル電圧の値を製造後に変更できるものであればよい。

レベル判定回路１２について説明する。レベル判定回路１２の回路図を図５に示す。レベル判定回路１２は、参照電圧生成部１２１、比較電圧生成部１２２、比較回路１２４を有している。参照電圧生成部１２１は、定電流源Ｉ１と第１の抵抗素子（例えば、抵抗Ｒ１２１）とを有している。電源電圧ＶＤＤと接地電圧ＧＮＤとの間に定電流源Ｉ１と抵抗Ｒ１２１とが直列に接続され、定電流源Ｉ１と抵抗Ｒ１２１との間のノードから参照電圧ＶｒｅｆＮを出力する。定電流源Ｉ１は、例えば温度によって電流値Ｉ１が変動しない定電流源である。抵抗Ｒ１２１は、例えばポリシリコンで形成される抵抗であって、デバイス温度が高くなるのに応じて所定の比率で抵抗値が小さくなる負の温度特性を有している。つまり、参照電圧生成部１２１は、Ｉ１×Ｒ１＝ＶｒｅｆＮとなる電圧を生成する。この参照電圧ＶｒｅｆＮは抵抗Ｒ１２１の温度特性に比例した温度特性を有している。

比較電圧生成部１２２は、基準レベル電圧ＶＮＮｒｅｆと制御電圧ＶＮＮとの間に分圧素子１２３が接続されている。分圧素子１２３は、例えば抵抗Ｒ１２２と抵抗Ｒ１２３とが直列に接続されており、抵抗Ｒ１２２と抵抗Ｒ１２３との間のノードから比較電圧Ｖｃｏｍｐを出力する。抵抗Ｒ１２２、Ｒ１２３は、例えばそれぞれポリシリコンで形成された抵抗であって、デバイス温度が高くなるとデバイス温度に対して同じ比率で抵抗値が小さくなる負の温度特性を有している。つまり、比較電圧生成部１２２は、ＶＮＮ＋（Ｒ１２３／（Ｒ１２２＋Ｒ１２３））×（ＶＮＮｒｅｆ−ＶＮＮ）＝Ｖｃｏｍｐとなる電圧を生成する。比較電圧Ｖｃｏｍｐは、抵抗Ｒ１２２と抵抗Ｒ１２３とがデバイス温度に対して同じ比率で変動するために、デバイス温度によらず基準レベル電圧ＶＮＮｒｅｆと制御電圧ＶＮＮを抵抗Ｒ１２２と抵抗Ｒ１２３との抵抗分割比で分割した値となる。

比較回路１２４は、参照電圧ＶｒｅｆＮと比較電圧Ｖｃｏｍｐとを比較して、参照電圧ＶｒｅｆＮが比較電圧Ｖｃｏｍｐよりも大きければＨｉｇｈレベル（例えば、電源電圧）を出力し、参照電圧ＶｒｅｆＮが比較電圧Ｖｃｏｍｐよりも小さければＬｏｗレベル（例えば、接地電圧）を出力する。

つまり、電圧制御回路４は、レベル判定回路１２の参照電圧ＶｒｅｆＮの温度特性に依存して変動する制御電圧ＶＮＮを生成する。また、制御電圧ＶＮＮの電圧値は、基準レベル電圧ＶＮＮｒｅｆ、抵抗Ｒ１２１〜Ｒ１２３によって設定される電圧となる。ここで、制御電圧ＶＮＮのデバイス温度に対する変動の一例を図６に示す。本実施の形態では、図６に示すように、制御電圧ＶＮＮのデバイス温度に対する変動はゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）のデバイス温度に対する変動と実質的に同じになるように設定している。

なお、電圧制御回路４は、例えば複数のメモリセルアレイを有するＤＲＡＭ回路の場合、メモリセルアレイ毎に準備すると良い、あるいはメモリセルが接続されるワード線に対してそれぞれ準備すると良い。

一方、セルリーク電流検知回路２０について詳細に説明する。セルリーク電流検知回路２０のブロック図を図７に示す。図７に示すように、セルリーク電流検知回路２０は、ダミーセル２１、とＰＭＩＳトランジスタＰ２１〜Ｐ２３、ＮＭＩＳトランジスタＮ２１、Ｎ２２を有している。ダミーセル２１は、例えばメモリセルアレイにおいて一本のサブワード線に接続されるトランスファトランジスタＴｒと同じ数のリーク検出用電界効果トランジスタ（例えば、ダミートランジスタ）を有している。このダミートランジスタは、ソース端子がＢＩＡＳ電圧（例えば電源電圧ＶＤＤの半分の電圧）に接続され、ドレインが共通に接続される。また、ダミートランジスタのゲートは、ダミーワード線に接続される。そしてダミーワード線にはＶＮＮ生成回路１０が生成する制御電圧ＶＮＮが供給される。なお、セルリーク電流検出回路２０は、メモリセルアレイの近傍、あるいは、メモリセルアレイ内に形成されされることが好ましい。また、ダミートランジスタの形状及びサイズはメモリセル２のトランスファトランジスタＴｒと略同一の形状及びサイズとすることが好ましい。これによって、メモリセルアレイ内のメモリセル２で発生するリーク電流を忠実に再現することが可能である。

ＰＭＩＳトランジスタＰ２１、Ｐ２２は、ソース端子が電源電圧ＶＤＤに接続される。また、ＰＭＩＳトランジスタＰ２１、Ｐ２２は、ゲート端子が互いに接続される。そして、ＰＭＩＳトランジスタＰ２１のゲート端子とドレイン端子とが互いに接続されている。ＰＭＩＳトランジスタＰ２１のドレイン端子は、ダミーセル２１内のダミートランジスタのドレイン端子が共通に接続される共通接続点に接続されている。ＰＭＩＳトランジスタＰ２２のドレイン端子は、リーク電流検知電圧ＶＡを出力する端子に接続されている。

ＰＭＩＳトランジスタＰ２３は、ソース端子が電源電圧ＶＤＤに接続される。また、ＰＭＩＳトランジスタＰ２３のゲート端子には、ＰＭＩＳトランジスタＰ２３のドレイン端子から出力される電流が温度によらず略一定となる電圧Ｖｃｏｎｓｔが供給されている。そして、ＰＭＩＳトランジスタＰ２３のドレイン端子は、ＮＭＩＳトランジスタＮ２２のドレイン端子に接続されている。ＮＭＩＳトランジスタＮ２１、Ｎ２２は、ソース端子が接地電圧ＶＳＳに接続さている。また、ＮＭＩＳトランジスタＮ２１、Ｎ２２のゲート端子は、互いに接続されている。そして、ＮＭＩＳトランジスタＮ２２のゲート端子とドレイン端子とは互いに接続さている。ＮＭＩＳトランジスタＮ２１のドレイン端子は、リーク電流検知電圧ＶＡを出力する端子に接続されている。

つまり、セルリーク電流検出回路２０は、制御電圧ＶＮＮの電圧レベルに応じてメモリセルアレイ上に形成されたメモリセル２で発生するリーク電流を再現し、そのリーク電流の電流値に応じた電圧（例えば、リーク電流検知電圧ＶＡ）を出力する。つまり、非選択状態のメモリセル２に供給される制御電圧ＶＮＮをダミーセル２１のダミートランジスタのゲートに供給することで、ダミーセル２１を用いてメモリセル２で発生するリーク電流を再現する。この再現された電流は、リーク電流ＩＡとしてＰＭＩＳトランジスタＰ２１、Ｐ２２で構成されるカレントミラーを介して出力される。また、ＰＭＩＳトランジスタＰ２３は、温度によらず一定の電流Ｉｃｏｎｓｔを出力する。この電流Ｉｃｏｎｓｔは、ＮＭＩＳトランジスタＮ２１、Ｎ２２で構成されるカレントミラーを介して出力される。つまり、セルリーク電流検知回路２０の出力端子からは、リーク電流ＩＡと電流Ｉｃｏｎｓｔとの比に基づいた電圧がリーク電流検知電圧ＶＡとして出力される。

ここで、制御電圧ＶＮＮとリーク電流ＩＡとの関係を図８に示す。図８に示すように、リーク電流ＩＡは、制御電圧ＶＮＮが増加すると減少し、制御電圧ＶＮＮが所定の電圧となった時点で最小となる。そして、制御電圧ＶＮＮの電圧がリーク電流ＩＡの最小点からさらに増加するとリーク電流ＩＡは再び増加する。

一方、制御電圧ＶＮＮとリーク電流検知電圧ＶＡとの関係を図９に示す。図９に示すように、リーク電流検知電圧ＶＡは、制御電圧ＶＮＮが増加すると減少し、制御電圧ＶＮＮが所定の電圧となった時点で最小となる。そして、制御電圧ＶＮＮの電圧がリーク電流検知電圧ＶＡの最小点からさらに増加するとリーク電流検知電圧ＶＡは再び増加する。

本実施の形態においては、セルリーク電流検知回路２０を用いて、リーク電流が最小となる制御電圧ＶＮＮを測定し、リーク電流が略最小となるような制御電圧ＶＮＮをＶＮＮ生成回路１０が生成するようにする。ＶＮＮ生成回路１０は、制御電圧ＶＮＮの初期値がリーク電流が略最小となる値であれば、温度に応じてその制御電圧ＶＮＮの値を変動させることが可能である。ここで、制御電圧ＶＮＮの初期値の設定方法について説明する。

制御電圧ＶＮＮの初期値を設定する場合、まずＶＮＮ生成回路１０を停止させた状態で、ＶＮＮ生成回路１０の出力に接続されるモニタＰＡＤ１から所定の電圧を印加する。そして、セルリーク電流検知回路２０の出力に接続されるモニタＰＡＤ２を用いてリーク電流検知電圧ＶＡをモニタする。そして、リーク電流検知電圧ＶＡが略最小となる制御電圧ＶＮＮの電圧値を測定する。続いて、基準レベル生成回路１１のヒューズあるいはＲＯＭの設定を適宜変更して、基準レベル電圧ＶＮＮｒｅｆを測定した電圧値とする。これによって、制御電圧ＶＮＮの初期値は、メモリセル２のリーク電流が略最小となる値に設定される。

上記説明より、実施の形態１にかかるＤＲＡＭ回路１は、ＭＩＳＦＥＴが不活性状態の場合にゲートに印加する制御電圧ＶＮＮを電圧制御回路４によって生成する。この制御電圧ＶＮＮは、リーク電流を最小とするゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）と実質的に同じにしている。また、制御電圧ＶＮＮは、デバイス温度に対する変動がゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）と実質的に同じとなるように設定されている。これにより、実施の形態１にかかるＤＲＡＭ回路１は、デバイス温度が変動した場合であっても、それぞれのデバイス温度においてリーク電流を最小とすることが可能である。つまり、実施の形態１にかかるＤＲＡＭ回路１は、温度によらずスタンバイ時の消費電力を最小にすることが可能である。

また、上記のαとβとの値は、プロセスやデバイス構造によって変化するものであるため、ＬＳＩ設計者は、これらの値を予め測定することでこれらの値を知ることが可能である。なお、基板電圧を変化させた場合、Ｖｇ（Ｉｄ＿ｍｉｎ）も変化するが、その場合であっても、予めＶｇ（Ｉｄ＿ｍｉｎ）の温度依存性を測定することで、ＬＳＩ設計者は、制御電圧ＶＮＮを、該当デバイスのＶｇ（Ｉｄ＿ｍｉｎ）に応じた特性とすることが可能である。しかし、基板電圧を操作することは、サブスレショールド電流のドレイン拡散層接合リーク成分への影響も大きいため、これまでの実施の形態で述べてきたゲート電圧の温度に対する変更を、単純に基板電圧に置き換えることはできず、常温で制御する基板電圧／ゲート電圧、高温で制御する基板電圧／ゲート電圧、低温で制御する基板電圧／ゲート電圧には、それぞれ最適な組み合わせが存在する。また、基板電圧の制御を行う場合、その制御は、例えば上記電圧制御回路４と同等の働きをする回路によって行われる。この、基板電圧の制御方法については後述する。

さらに、実施の形態１にかかるＤＲＡＭ回路１によれば、制御電圧ＶＮＮが負電圧となる場合がある。しかしながら、負電圧となった制御電圧ＶＮＮであっても、ＭＩＳＦＥＴのゲート電圧を必要以上に低くしなければ、サブワード線の電圧を制御電圧ＶＮＮからサブワード選択信号Ａに切り換えた場合であっても、その切り換えに要する時間が長くなることはない。そのため、メモリセル２へのアクセス速度の低下を防止しながら、リーク電流を削減することが可能である。

ここで、制御電圧ＶＮＮの設定範囲は、ゲート絶縁膜耐圧未満となるように設定するとより好適である。例えば、制御電圧ＶＮＮとＮＭＩＳＦＥＴのゲート電圧がゲート絶縁膜耐圧を超えた場合、素子が破壊する恐れがある。さらに、ＭＩＳＦＥＴは、ドレイン−ソース間の電圧差が定格電圧よりも大きい場合に、素子の経時的劣化が大きくなる。この経時的劣化の影響が小さく素子に不具合を生じない期間をＴＤＤＢ（Time dependent Dielectric Breakdown）寿命という。このことより、制御電圧ＶＮＮは、ＴＤＤＢ寿命を短縮しない範囲で設定すると良い。

本実施の形態では、リーク電流のデバイス温度に対する変動特性を測定して、リーク電流のデバイス温度に対する変動特性と実質的に同じ変動となるように制御電圧ＶＮＮの電圧のデバイス温度に対する変動を設定した。これに対して、リファレンス用ＭＩＳＦＥＴを半導体基板上に形成しておき、このリファレンス用ＭＩＳＦＥＴの特性に応じて制御電圧ＶＮＮの電圧とデバイス温度に対する変動を設定することも可能である。

実施の形態２
実施の形態１にかかる電圧制御回路４は、セルリーク電流検知回路２０を使用してリーク電流が最小となる制御電圧ＶＮＮの値を測定し、その測定結果に応じて制御電圧ＶＮＮの初期値を設定するものであった。これに対して、実施の形態２にかかる電圧制御回路４ａは、ＤＲＡＭ回路の動作中におけるリーク電流を測定し、その測定結果を制御電圧ＶＮＮの値に反映させるものである。つまり、実施の形態２にかかる電圧制御回路４ａは、制御電圧ＶＮＮの値を自動制御するものである。

ここで、電圧制御回路４ａについて詳細に説明する。図１０に電圧制御回路４ａのブロック図を示す。図１０に示すように、電圧制御回路４ａは、実施の形態１にかかる電圧制御回路４に加えて、第２のセルリーク電流検知回路（例えば、セルリーク電流検知回路２０ｂ）、レベルシフト回路３０、コンパレータ４０を有している。なお、第１セルリーク電流検知回路（例えば、セルリーク電流検知回路２０ａ）は、実施の形態１のセルリーク電流検知回路２０に相当するものであるが、セルリーク電流検知回路２０ｂと区別するために便宜的に符号を変更した。また、セルリーク電流検知回路２０ａ、２０ｂは、実施の形態１にかかるセルリーク電流検知回路２０と実質的に同じ回路である。

レベルシフト回路３０は、制御電圧ＶＮＮを数十ｍＶ〜数百ｍＶシフトさせた電圧ＶＮＮ２を出力する。本実施の形態では、電圧ＶＮＮ２は、制御電圧ＶＮＮに対して数十ｍＶ低い電圧である。コンパレータ４０は、非反転端子にセルリーク電流検知回路２０ａの出力が入力され、反転端子にセルリーク電流検知回路２０ｂの出力が入力される。そして、非反転端子と反転端子とに入力される電圧の差に基づいて出力電圧ＶＣをＨｉｇｈレベル又はＬｏｗレベルとする。また、実施の形態２における基準レベル生成回路１１は、コンパレータ４０の出力電圧ＶＣのレベルを反転させるものである。従って、実施の形態２における基準レベル生成回路１１は、インバータ回路などで良い。

上記の説明より、実施の形態２にかかる電圧制御回路４ａは、制御電圧ＶＮＮに応じて出力されるリーク電流検知電圧ＶＡと制御電圧ＶＮＮをシフトさせた電圧ＶＮＮ２に応じて出力されるリーク電流検知電圧ＶＢとの電圧差に基づきＶＮＮ生成回路１０を動作させるものである。この動作について説明する。

電圧制御回路４ａにおいて生成される各電圧の関係を図１１に示す。図１１に示すグラフのうち上段のグラフは、制御電圧ＶＮＮとリーク電流検知電圧ＶＡ、ＶＢとの関係を示すグラフであり、リーク電流検知電圧ＶＢの曲線は、リーク電流検知電圧ＶＡの曲線をシフトさせたものとなっている。つまり、リーク電流検知電圧ＶＢの最小値は、リーク電流検知電圧ＶＡの最小値からシフトした値である。また、リーク電流検知電圧ＶＡの曲線と、リーク電流検知電圧ＶＢの曲線とは交点を有している。そして、この交点に対応する制御電圧ＶＮＮ（図中の電圧Ｖｇ＿ｓｅｔ１）がコンパレータ４０の出力変化点となる。なお、この交点は、リーク電流検知電圧ＶＡが略最小となる制御電圧ＶＮＮに近い値とすることが好ましい。

図１１に示すグラフのうち中段のグラフは、制御電圧ＶＮＮとコンパレータ４０の出力電圧ＶＣとの関係を示すグラフである。出力電圧ＶＣは、制御電圧ＶＮＮが電圧Ｖｇ＿ｓｅｔ１よりも大きくなるとＨｉｇｈレベルを出力する。一方、制御電圧ＶＮＮが電圧Ｖｇ＿ｓｅｔ１よりも小さいとＬｏｗレベルを出力する。

図１１に示すグラフのうち下段のグラフは、制御電圧ＶＮＮと基準レベル生成回路１１の基準レベル電圧ＶＮＮｒｅｆとの関係を示すグラフである。基準レベル電圧ＶＮＮｒｅｆは、出力電圧ＶＣとは反転した動作となる。ここで、ＶＮＮ生成回路１０は、基準レベル電圧ＶＮＮｒｅｆがＨｉｇｈレベルである場合、制御電圧ＶＮＮの電圧を上昇させる。一方、基準レベル電圧ＶＮＮｒｅｆがＬｏｗレベルである場合、制御電圧ＶＮＮの電圧を下降させる。

つまり、実施の形態２にかかる電圧制御回路４ａは、制御電圧ＶＮＮが電圧Ｖｇ＿ｓｅｔ１の近傍の値となるように自動的に制御電圧ＶＮＮを変化させる。このとき、電圧Ｖｇ＿ｓｅｔ１は、リーク電流検知電圧ＶＡが略最小付近となる範囲に設定されている。つまり、本実施の形態の電圧制御回路４ａによれば、実施の形態１のような初期設定をすることなく、メモリセル２で発生するリーク電流を略最小に保つことが可能である。

実施の形態３
実施の形態３にかかるレベル判定回路１２ａは、実施の形態１にかかる比較電圧生成部１２２を実施の形態３にかかる比較電圧生成部１２２ａに置き換えたものである。実施の形態１にかかる比較電圧生成部１２２は、設計時に抵抗Ｒ１２２、Ｒ１２３の値を決定するものであった。これに対して、実施の形態３にかかる比較電圧生成部１２２ａは、設計時に決定される抵抗Ｒ１２２〜Ｒ１２３に加えて、抵抗Ｒ１２２と抵抗Ｒ１２３の値を、例えばレーザートリミングによって製品出荷の前に調整することが可能なものである。ここで、実施の形態１と実質的に同じブロックについては同一の符号を付して説明を省略する。

実施の形態３にかかるレベル判定回路１２ａの回路図を図１２に示す。図１２に示すように、実施の形態３にかかる比較電圧生成部１２ａは、基準レベル電圧ＶＮＮｒｅｆと制御電圧ＶＮＮとの間に分圧素子１２３ａが直列に接続されている。分圧素子１２３ａは、抵抗Ｒ１２２、Ｒ１２２１、Ｒ１２２２、Ｒ１２３、Ｒ１２３１、Ｒ１２３２が直列に接続されており、抵抗Ｒ１２２と抵抗Ｒ１２３との間のノードから比較電圧Ｖｃｏｍｐを出力している。また、抵抗Ｒ１２２１、Ｒ１２２２、Ｒ１２３１、Ｒ１２３２には、それぞれに対して並列になるようにヒューズＦ１２２１、Ｆ１２２２、Ｆ１２３１、Ｆ１２３２が接続されている。

したがって、実施の形態３にかかる比較電圧生成部１２２ａによれば、半導体集積回路装置を製造後に、例えば出荷検査工程で制御電圧ＶＮＮを測定し、想定した制御電圧ＶＮＮとは異なる電圧となっていた場合に調整することが可能である。この調整は、例えば測定した制御電圧ＶＮＮが想定した電圧よりも低い場合は、基準レベル電圧ＶＮＮｒｅｆ側に接続されるヒューズのいずれかを切断することで補正することが可能である。

ヒューズＦ１２２１を切断して制御電圧ＶＮＮを調整する場合を一例として説明する。ここで、基準レベル電圧ＶＮＮｒｅｆに対して、制御電圧ＶＮＮは電圧値が低いものとして以下の説明を行う。ヒューズＦ１２２１を切断する前の比較電圧Ｖｃｏｍｐは、ＶＮＮ＋（Ｒ１２３／（Ｒ１２２＋Ｒ１２３））×（ＶＮＮｒｅｆ−ＶＮＮ）で表される。これに対して、ヒューズＦ１２２１を切断した場合の比較電圧Ｖｃｏｍｐは、ＶＮＮ＋（Ｒ１２３／（Ｒ１２２＋Ｒ１２２１＋Ｒ１２３））×（ＶＮＮｒｅｆ−ＶＮＮ）となる。つまり、ヒューズを切断することで比較電圧Ｖｃｏｍｐの電圧値は、低い電圧値にシフトする。これによって、実施の形態３にかかる電圧制御回路４は、制御電圧ＶＮＮを高くするように動作する。

なお、抵抗値の変更は、ヒューズのような断線手段のみならず、ツェナーザップのような通電手段を用いて、通電によって抵抗を有効か無効かのいずれかの状態とすることでも可能である。

上記説明より、実施の形態３にかかるＤＲＡＭ回路１は、実施の形態１にかかるＤＲＡＭ回路１よりも精度の高い制御電圧ＶＮＮを生成することが可能である。また、制度の高い制御電圧ＶＮＮを生成することにより、実施の形態１に対してより精度の高いリーク電流の削減が可能である。

実施の形態４
実施の形態１のレベル判定回路１２では参照電圧ＶｒｅｆＮを抵抗Ｒ１２１と定電流源Ｉ１とによって生成していたのに対して、実施の形態４のレベル判定回路１２ｂでは参照電圧ＶｒｅｆＮを所定形状の電界効果トランジスタ（例えば、ＭＩＳＦＥＴ）と定電流源Ｉ１とによって生成する。この所定形状のＭＩＳＦＥＴは、例えば特にメモリセルを構成する電界効果トランジスタと実質的に同じ形状のＭＩＳＦＥＴである。つまり、実施の形態４にかかるレベル判定回路１２ｂは、実施の形態１の抵抗Ｒ１２１を所定形状のＭＩＳＦＥＴに置き換えたものである。図１３に実施の形態４にかかるレベル判定回路１２ｂの回路図を示す。ここで、レベル判定回路１２ｂ以外の部分については実施の形態１と実質的に同じであるため、説明を省略する。

図１３に示すように、実施の形態４にかかるレベル判定回路１２ｂは、参照電圧生成部１２１ｂを有している。参照電圧生成部１２１ｂは、定電流源Ｉ１と複数のダミートランジスタとを有している。定電流源Ｉ１は、実施の形態１と実質的に同じものである。複数のＭＩＳＦＥＴのゲート端子は、それぞれ接地電圧ＧＮＤに接続されており、第１の端子（例えば、ドレイン端子）が定電流源Ｉ１に接続され、第２の端子（ソース端子）が所定の電圧を有するＢＩＡＳに接続されている。また、このダミートランジスタは、例えばメモリセル２に使用されているトランスファトランジスタＴｒと実質的に同じ形状の電界効果トランジスタである。

このように接続されたダミートランジスタは、不活性状態となり、リーク電流が流れる。このリーク電流を抵抗換算することで、ダミートランジスタは等価的に抵抗素子と見なすことができる。つまり、ダミートランジスタは、不活性状態のトランスファトランジスタＴｒの等価抵抗と考えることが出来る。ここで、複数のダミートランジスタが定電流源Ｉ１に接続されている場合の抵抗値は、定電流源Ｉ１に接続されるダミートランジスタの等価抵抗を並列接続した合成抵抗として考えることができる。

また、定電流源Ｉ１に接続されるダミートランジスタを一本のサブワード線に接続されるメモリセルの数と同じにすることで、一本のサブワード線に接続されるメモリセルと定電流源Ｉ１に接続されるダミートランジスタとを実質的に同じ等価抵抗として扱うことが可能である。ここで、一本のサブワード線に接続されるメモリセル２のトランスファトランジスタＴｒのレイアウトとダミートランジスタとのレイアウトとを実施的に同じにすると、互いの相対精度が向上し、互いの等価抵抗がより等しくなるため、より好適である。

ダミートランジスタと定電流源Ｉ１によって生成された参照電圧ＶｒｅｆＮと、制御電圧ＶＮＮと基準レベル電圧ＶＮＮｒｅｆとを抵抗分割することで生成される比較電圧Ｖｃｏｍｐとを比較することで、レベル判定回路１２ｂは、リングオシレータ回路１４に対して制御信号を出力する。ここで、デバイス温度が上昇した場合、リーク電流が略最小となるメモリセルのサブワード電圧は負電圧側に大きくなる。本実施の形態では、メモリセル２のトランスファトランジスタＴｒと実質的に同じ形状のダミートランジスタの不活性状態での等価抵抗に基づきＶｒｅｆＮを生成している。したがって、トランスファトランジスタＴｒの不活性状態での等価抵抗がデバイス温度の上昇によって小さくなると、ダミートランジスタの不活性状態での等価抵抗も同様に小さくなり、生成されるＶｒｅｆＮも小さくなる。これによって、電圧制御回路４が生成する制御電圧ＶＮＮも小さくなる。

上記説明より、実施の形態４にかかるレベル判定回路１２ｂによれば、サブワード線電圧選択回路３に接続されるメモリセル２の不活性状態での等価抵抗を、ダミートランジスタの不活性状態での等価抵抗で実現し、ダミートランジスタの不活性状態での等価抵抗を用いて参照電圧ＶｒｅｆＮを生成する。レベル判定回路１２ｂは、この参照電圧ＶｒｅｆＮに基づき制御電圧ＶＮＮの電圧を制御する制御信号を出力する。これによって、電圧制御回路４が生成するＶＮＮは、サブワード線電圧選択回路３に接続されるメモリセル２のリーク電流を略最小とするように制御される。

つまり、実施の形態４にかかるレベル判定回路１２ｂは、サブワード線電圧選択回路３に接続されるメモリセル２とダミートランジスタとで実質的に同じ形状のＭＩＳＦＥＴを使用することで、メモリセル２の不活性状態での等価抵抗の温度変動にダミートランジスタの不活性状態での等価抵抗の温度変動を精度良く追従させることが可能である。したがって、ダミートランジスタと定電流源Ｉ１とによって生成される参照電圧ＶｒｅｆＮは、メモリセル２の不活性状態での等価抵抗の温度変動に精度良く追従することができる。さらに、この参照電圧ＶｒｅｆＮに基づき生成される制御電圧ＶＮＮもトランスファトランジスタＴｒのリーク電流を略最小とするゲート電圧の温度変動に精度良く追従することができる。したがって、実施の形態１乃至３にかかるＤＲＡＭ回路と比較して、実施の形態４にかかるＤＲＡＭ回路は、より高い精度でリーク電流を略最小とすることが可能である。

また、上記実施の形態４では、実施の形態１にかかるレベル判定回路１２の抵抗Ｒ１２１をダミートランジスタに置き換えたが、実施の形態１にかかるレベル判定回路１２の抵抗Ｒ１２２あるいはＲ１２３をダミーセルに置き換えても良い。

実施の形態５
実施の形態５にかかるＤＲＡＭ回路は、第１の制御電圧（例えば、制御電圧ＶＮＮ）の制御に加えメモリセル２のトランスファトランジスタＴｒの第２の制御電圧（例えば、基板電圧Ｖｓｕｂ）を制御するものである。なお、この基板電圧Ｖｓｕｂは、トランジスタのバックゲート端子に供給される電圧である。ここで、トランスファトランジスタＴｒの基板電圧Ｖｓｕｂとドレイン電流との関係を図１４に示す。図１４に示すように、基板電圧Ｖｓｕｂ＝０Ｖの場合のドレイン電流に対して、基板電圧Ｖｓｕｂを負（Ｖｓｕｂ＜０）にするとドレイン電流が最小となるゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）は、電圧が高くなる方向にシフトする。また、温度変動とリーク電流が最小となる基板電圧Ｖｓｕｂ（Ｉｄ＿ｍｉｎ）との関係を図１５に示す。図１５に示すように、基板電圧Ｖｓｕｂ（Ｉｄ＿ｍｉｎ）は、温度が上昇するに従って小さくなる。

つまり、リーク電流を最小にしようとした場合、トランスファトランジスタＴｒのゲート電圧を一定として、基板電圧Ｖｓｕｂを温度に応じて下降させても良い。上記実施の形態では、温度に応じて制御電圧ＶＮＮの電圧を下降させた。しかしながら、制御電圧ＶＮＮを低くすると、サブワード線のハイレベル電圧と制御電圧ＶＮＮとの電圧差が大きくなり、高速動作の妨げとなる。そこで、本実施の形態においては基板電圧Ｖｓｕｂと制御電圧ＶＮＮとをともに制御することで、高速動作とリーク電流の低減とを両立させる。

実施の形態５にかかる電圧制御回路４ｂのブロック図を図１６に示す。図１６に示すように、電圧制御回路４ｂは、第１の電圧生成回路（例えば、ＶＮＮ生成回路）１０ａ、第２の電圧生成回路（例えば、Ｖｓｕｂ生成回路）１０ｂ、第１、第２のセルリーク電流検知回路（例えば、セルリーク電流検知回路２０ｃ、２０ｄ）、レベルシフト回路３０ａ、３０ｂ、コンパレータ４０、スイッチＳＷ１、ＳＷ２を有している。ここで、ＶＮＮ生成回路１０ａ、Ｖｓｕｂ生成回路１０ｂ、及び、セルリーク電流検知回路２０ｃ、２０ｄは、それぞれ実施の形態１のＶＮＮ生成回路１０及びセルリーク電流検知回路２０と実質的に同じ回路である。また、レベルシフト回路３０ａ、３０ｂ、及び、コンパレータ４０は、それぞれ実施の形態２のレベルシフト回路３０、及び、コンパレータ４０と実施的に同じ回路である。つまり、これらのブロックの符号は、説明の便宜上変更しているのみである。

なお、本実施の形態におけるＶｓｕｂ生成回路１０ｂが出力する基板電圧Ｖｓｕｂは、メモリセルアレイのトランスファトランジスタＴｒの基板電圧としてメモリセルアレイに供給される。また、この基板電圧Ｖｓｕｂは、セルリーク電流検知回路２０ｃ、２０ｄのダミートランジスタの基板電圧Ｖｓｕｂとしてダミーセル２１に供給される。なお、セルリーク電流検知回路２０ｃには、Ｖｓｕｂ生成回路１０ｂが生成した基板電圧Ｖｓｕｂがそのまま入力されている。一方、セルリーク電流検知回路２０ｄには、Ｖｓｕｂ生成回路１０ｂが生成した基板電圧Ｖｓｕｂをシフトさせた基板電圧Ｖｓｕｂ２が入力されている。

スイッチＳＷ１は、基準レベル生成回路１１ａとコンパレータ４０の出力との間に接続される。一方、スイッチＳＷ２は、基準レベル生成回路１１ｂとコンパレータ４０の出力との間に接続される。このスイッチＳＷ１、ＳＷ２は、それぞれ制御信号ＶＮＮ＿ｃｏｎｔ及び制御信号Ｖｓｕｂ＿ｃｏｎｔによって導通状態が制御される。

基板電圧Ｖｓｕｂと各電圧との関係について説明する。なお、制御電圧ＶＮＮとリーク電流検知電圧ＶＡ、ＶＢとの関係は、実施の形態２と同じであるため説明を省略する。電圧制御回路４ｂにおいて生成される各電圧と基板電圧Ｖｓｕｂとの関係を図１７に示す。図１７に示すグラフのうち上段のグラフは、基板電圧Ｖｓｕｂとリーク電流検知電圧ＶＡ、ＶＢとの関係を示すグラフである。上段のグラフより、リーク電流検知電圧ＶＢの曲線は、リーク電流検知電圧ＶＡの曲線をシフトさせたものとなっている。つまり、リーク電流検知電圧ＶＢの最小値は、リーク電流検知電圧ＶＡの最小値からシフトした値である。また、リーク電流検知電圧ＶＡの曲線と、リーク電流検知電圧ＶＢの曲線とは交点を有している。そして、この交点に対応する基板電圧Ｖｓｕｂ（図中の電圧Ｖｇ＿ｓｅｔ２）がコンパレータ４０の出力変化点となる。なお、この交点は、リーク電流検知電圧ＶＡが略最小となる基板電圧Ｖｓｕｂに近い値とすることが好ましい。

図１７に示すグラフのうち中段のグラフは、基板電圧Ｖｓｕｂとコンパレータ４０の出力電圧ＶＣとの関係を示すグラフである。出力電圧ＶＣは、基板電圧Ｖｓｕｂが電圧Ｖｇ＿ｓｅｔ２よりも大きくなるとＨｉｇｈレベルを出力する。一方、基板電圧Ｖｓｕｂが電圧Ｖｇ＿ｓｅｔ２よりも小さいとＬｏｗレベルを出力する。

図１７に示すグラフのうち下段のグラフは、基板電圧Ｖｓｕｂと基準レベル生成回路１１ｂの基準レベル電圧Ｖｓｕｂｒｅｆとの関係を示すグラフである。基準レベル電圧Ｖｓｕｂｒｅｆは、出力電圧ＶＣとは反転した動作となる。ここで、Ｖｓｕｂ生成回路１０ｂは、基準レベル電圧ＶｓｕｂｒｅｆがＨｉｇｈレベルである場合、基板電圧Ｖｓｕｂの電圧を上昇させる。一方、基準レベル電圧ＶｓｕｂｒｅｆがＬｏｗレベルである場合、基板電圧Ｖｓｕｂの電圧を下降させる。

つまり、実施の形態５にかかる電圧制御回路４ｂは、基板電圧Ｖｓｕｂが電圧Ｖｇ＿ｓｅｔ２の近傍の値となるように自動的に基板電圧Ｖｓｕｂを変化させる。このとき、電圧Ｖｇ＿ｓｅｔ２は、リーク電流検知電圧ＶＡが略最小付近となる範囲に設定されている。つまり、本実施の形態の電圧制御回路４ｂによれば、実施の形態１のような初期設定をすることなく、メモリセル２で発生するリーク電流を略最小に保つことが可能である。

また、電圧制御回路４ｂは、制御電圧ＶＮＮの制御に加えて、基板電圧Ｖｓｕｂを制御することで、制御電圧ＶＮＮの変動量を抑制する。つまり、基板電圧Ｖｓｕｂを負にすることによって、リーク電流が最小となるゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）の電圧値は電圧が高い方向にシフトする。そして、制御電圧ＶＮＮをシフトしたゲート電圧Ｖｇ（Ｉｄ＿ｍｉｎ）とすることで、制御電圧ＶＮＮの変動量を抑制することが可能である。これによって、サブワード線のハイレベル電圧と制御電圧ＶＮＮとの差が減少するため、ＤＲＡＭ回路を高速に動作させることが可能である。

なお、実施の形態５では、基板温度が所定温度（例えば、室温）以下の領域では、制御電圧ＶＮＮ及び基板電圧Ｖｓｕｂを所定の一定電圧に保持する。そして、基板温度が所定の温度以上となった場合に、制御電圧ＶＮＮ及び基板電圧Ｖｓｕｂの制御を行う。これは、リーク電流の増加が高い基板温度において顕著となり問題があるのに対して、基板温度が低い状態ではリーク電流の量はそれほど問題とならないためである。また、基板温度が低い場合に制御を停止することで、回路の消費電流を低減することが可能である。

また、実施の形態５にかかる電圧制御回路４ｂでは、所定回数のリフレッシュ動作ごとに生成する電圧の調節を行う。この動作のタイミングチャートを図１８に示す。図１８に示すように、電圧制御回路４ｂは、所定回数（図１８の例では、Ｎ回である）のリフレッシュ動作（リフレッシュ信号の１パルスが１回のリフレッシュ動作に対応している）ごとに制御信号ＶＮＮ＿ｃｏｎｔのパルスと制御信号Ｖｓｕｂ＿ｃｏｎｔのパルスとが交互に入力される。スイッチＳＷ１は、制御信号ＶＮＮ＿ｃｏｎｔのパルスに応じて導通状態となり、スイッチＳＷ２は、制御信号Ｖｓｕｂ＿ｃｏｎｔのパルスに応じて導通状態となる。つまり、電圧制御回路４ｂは、所定回数のリフレッシュ動作ごとに生成する電圧値を上昇あるいは降圧させる。そして、制御電圧ＶＮＮの調整と基板電圧Ｖｓｕｂの調整とが交互に行われる。

これによって、常に電圧制御回路４ｂを動作させる必要がないため、消費電力を低減することが可能である。また、電圧の調整を交互に行うことで、制御電圧ＶＮＮと基板電圧Ｖｓｕｂとを効率よく協調動作させることが可能である。

ここで、基板電圧Ｖｓｕｂは、ＭＩＳＦＥＴの寄生ダイオードの順方向電圧が基板電圧あるいはウェル電圧に対して流れない範囲で設定すると良い。例えば基板電圧を接地電圧とした場合、制御電圧ＶＮＮは−０．７Ｖ以上とすると良い。

なお、本発明は上記実施の形態に限られたものではなく、適宜変更することが可能である。上記実施の形態では、温度に応じて電界効果トランジスタのゲート電圧を無段階に可変としたが、そのゲート電圧を常温でＸ［Ｖ］、高温（例えば、５０℃以上）で（Ｘ−Ａ）［Ｖ］、低温（例えば、０℃以下）で（Ｘ＋Ａ）［Ｖ］という固定値を保つように予め設定しておいても構わない。そして、そのデバイスの製造条件に応じて常温のＸ［Ｖ］を例えばトリミングヒューズなどを用いて（Ｘ−α）［Ｖ］、（Ｘ＋β）［Ｖ］と可変可能とすることと、温度に応じて、それらの常温での電圧を相対的に変化させることとを前述の電圧制御回路４と同等の働きをする回路が実施すれば、温度条件に応じたデバイスの最適な電流特性が得られる。また、本発明は、ＤＲＡＭやＳＲＡＭなどのメモリ回路に限られたものではなく、ロジック回路など電界効果トランジスタを利用した回路に適用可能である。

また、上記実施の形態においては、トランスファトランジスタＴｒがＮＭＩＳトランジスタで形成されている場合について説明したが、ＰＭＩＳトランジスタで形成されるトランスファトランジスタＴｒであっても良い。この場合、制御電圧ＶＮＮ及び基板電圧Ｖｓｕｂは、上記実施の形態とは電圧の上昇と下降が逆になる。つまり、本発明は、制御電圧ＶＮＮ及び基板電圧Ｖｓｕｂを制御しない場合の電圧を基準として、リーク電流が小さくなるように制御電圧ＶＮＮ及び基板電圧Ｖｓｕｂを制御する。そして、その制御によって基準となる電圧からの電圧差を絶対値で大きくするものである。また、制御電圧ＶＮＮ及び基板電圧Ｖｓｕｂは、互いの電圧値を独立して制御が可能であることが好ましい。

実施の形態１にかかるＤＲＡＭ回路の回路図である。 実施の形態１にかかるリーク電流が最小となるゲート電圧とデバイス温度との関係を示すグラフである。 実施の形態１にかかる電圧制御回路のブロック図である。 実施の形態１にかかる基準レベル生成回路の一例を示す回路図である。 実施の形態１にかかるレベル判定回路の回路図である。 実施の形態１にかかる制御電圧ＶＮＮとデバイス温度との関係を示すグラフである。 実施の形態１にかかるセルリーク電流検知回路の回路図である。 実施の形態１にかかるリーク電流ＩＡと制御電圧ＶＮＮとの関係を示すグラフである。 実施の形態１にかかるリーク電流検知電圧ＶＡと制御電圧ＶＮＮとの関係を示すグラフである。 実施の形態２にかかる電圧制御回路のブロック図である。 実施の形態２にかかる電圧制御回路内で生成される各電圧と制御電圧ＶＮＮとの関係を示すグラフである。 実施の形態３にかかるレベル判定回路の回路図である。 実施の形態４にかかるレベル判定回路の回路図である。 トランスファトランジスタの基板電圧Ｖｓｕｂとドレイン電流との関係を示すグラフである。 実施の形態５にかかるリーク電流が最小となる基板電圧Ｖｓｕｂとデバイス温度との関係を示すグラフである。 実施の形態５にかかる電圧制御回路のブロック図である。 実施の形態５にかかる電圧制御回路内で生成される各電圧と基板電圧Ｖｓｕｂとの関係を示すグラフである。 実施の形態５にかかる電圧制御回路を動作させる制御信号のタイミングチャートである。 ＭＩＳＦＥＴのゲート電圧とドレイン電流との関係を示すグラフである。

符号の説明

１ ＤＲＡＭ回路
２ メモリセル
３ サブワード線電圧選択回路
４ 電圧制御回路
１０、１０ａ ＶＮＮ生成回路
１０ｂ Ｖｓｕｂ生成回路
１１ 基準レベル生成回路
１２、１２ａ、１２ｂ レベル判定回路
１３ 電圧出力回路
１４ リングオシレータ回路
１５ ポンプ回路
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ セルリーク電流検知回路
２１ ダミーセル
３０、３０ａ、３０ｂ レベルシフト回路
４０ コンパレータ
１２１、１２１ｂ 参照電圧生成部
１２２、１２２ａ 比較電圧生成部
１２３、１２３ａ 分圧素子
１２４ 比較回路
Ｉ１ 定電流源
Ｃ コンデンサ
Ｔｒ トランスファトランジスタ
Ｒ１１１、Ｒ１１２、Ｒ１２１、Ｒ１２２、Ｒ１２３ 抵抗
Ｒ１１１１、Ｒ１１２２、Ｒ１１２１、Ｒ１１２２ 抵抗
Ｒ１２２１、Ｒ１２２２、Ｒ１２３１、Ｒ１２３２ 抵抗
Ｆ１１１１、Ｆ１１１２、Ｆ１１２１、Ｆ１１２２ ヒューズ
Ｆ１２１１、Ｆ１２１２、Ｆ１２２１、Ｆ１２２２ ヒューズ
ＶＮＮｒｅｆ 基準レベル電圧
Ｖｓｕｂｒｅｆ 基準レベル電圧
Ｖｃｏｍｐ 比較電圧
ＶｒｅｆＮ 参照電圧

Claims (32)

1. 電界効果トランジスタをゲート電圧によって不活性状態とする制御電圧を生成する電圧制御回路を有する半導体集積回路装置であって、
   前記電圧制御回路は、デバイス温度に応じて前記電界効果トランジスタが不活性状態である場合に流れるリーク電流が略最小値となるように前記制御電圧を制御する半導体集積回路装置。
2. 前記電圧制御回路は、所定のデバイス温度における前記電界効果トランジスタのサブスレショールドリーク電流と、ドレイン拡散層接合リーク電流と、バンド間トンネルリーク電流とによって決まるドレイン電流が略最小値となるように前記制御電圧を制御することを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記電圧制御回路は、前記制御電圧をデバイス温度に対して直線的な変動となるように制御することを特徴とする請求項１又は２に記載の半導体集積回路装置。
4. 前記電圧制御回路は、所定のデバイス温度に対する前記制御電圧をＶｇ（Ｔ）、デバイス温度をＴ、プロセスあるいはデバイス構造によって決まる定数をαとした場合、
   Ｖｇ（Ｔ）∝−α×Ｔ
   となる関係に基づき前記制御電圧を制御することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
5. 前記電圧制御回路は、前記電界効果トランジスタの寄生ダイオードの順方向電流が基板電位又はウェル電位に対して流れない電圧範囲で前記制御電圧を制御することを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
6. 前記電圧制御回路は、前記電界効果トランジスタのゲート電圧と前記制御電圧との電圧差が前記電界効果トランジスタのゲート絶縁膜耐圧未満となるように前記制御電圧を制御することを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路装置。
7. 前記電圧制御回路は、前記電界効果トランジスタのソース電圧とドレイン電圧との電圧差が前記電界効果トランジスタがＴＤＤＢ寿命を短縮しない電圧差未満となるように前記制御電圧を制御することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記電圧制御回路は、前記制御電圧として、前記電界効果トランジスタのゲート端子に供給される第１の制御電圧と、前記電界効果トランジスタのバックゲート端子に供給される第２の制御電圧とのうち少なくとも一方を生成することを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路装置。
9. 前記第１の制御電圧と前記第２の制御電圧とは、互いに独立又は関連して制御されることを特徴とする請求項８に記載の半導体集積回路装置。
10. 前記第１の制御電圧と前記第２の制御電圧とは、温度に応じて電圧値が互いに逆方向に変動するように制御されることを特徴とする請求項８に記載の半導体集積回路装置。
11. 前記第２の制御電圧は温度の上昇に応じて降圧され、前記第１の電圧は温度の上昇に応じて昇圧されることを特徴とする請求項８に記載の半導体集積回路装置。
12. 前記電圧制御回路は、不活性状態の前記電界効果トランジスタで発生するリーク電流を前記制御電圧に基づき再現し、当該リーク電流の電流値に応じた検知電圧を生成するセルリーク電流検知回路と、前記検知電圧に基づき前記制御電圧の電圧値を設定し、デバイス温度に応じて当該制御電圧の電圧値を変動させる電圧生成回路とを有することを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路装置。
13. 前記セルリーク電流検知回路は、前記電界効果型トランジスタと形状あるいは電気特性が略同等のリーク電流検出用電界効果トランジスタを有し、前記リーク電流検出用電界効果トランジスタで発生したリーク電流の電流値に応じた前記検知電圧を生成することを特徴とする請求項１２に記載の半導体集積回路装置。
14. 前記セルリーク電流検知回路は、前記電界効果型トランジスタのゲート端子に前記制御電圧を供給する配線に接続される前記電界効果型トランジスタの数と同数のリーク電流検出用電界効果トランジスタによって生成されるリーク電流の電流値に応じた前記検知電圧を生成することを特徴とする請求項１２に記載の半導体集積回路装置。
15. 前記電圧生成回路は、所定のデバイス温度おいて発生した前記リーク電流検知用電界効果トランジスタのリーク電流のうち略最小の電流値に対応した前記検知電圧に基づき前記制御電圧を生成することを特徴とする請求項１２に記載の半導体集積回路装置。
16. 前記リーク電流検出用電界効果トランジスタは、前記電圧生成回路が出力する前記制御電圧に基づき動作することを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体集積回路装置。
17. 前記電圧生成回路は、生成する電圧値の基準レベルを設定する基準レベル生成回路を有し、当該基準レベル生成回路は、レベル設定素子として切断型ヒューズ、短絡型ヒューズ、スイッチ素子、記憶型論理回路のいずれか１つによって設定を記憶し、前記レベル設定素子の状態に応じた基準レベル電圧を生成することを特徴とする請求項１２に記載の半導体集積回路装置。
18. 前記レベル設定素子の状態は、前記検知電圧の値に応じて設定されることを特徴とする請求項１７に記載の半導体集積回路装置。
19. 前記電圧制御回路は、前記電圧生成回路が出力する制御電圧に基づき第１の検知電圧を出力する第１のセルリーク電流検知回路と、前記制御電圧をレベルシフトさせた電圧に基づき第２の検知電圧を出力する第２のセルリーク電流検知回路とを有することを特徴とする請求項１２に記載の半導体集積回路装置。
20. 前記第２のセルリーク電流検知回路に入力される制御電圧は、前記電圧生成回路が出力する制御電圧と数十ｍＶ〜数百ｍＶの電圧差を有することを特徴とする請求項１９に記載の半導体集積回路装置。
21. 前記電圧生成回路は、前記第１の検知電圧と前記第２の検知電圧との電圧差に基づいて前記制御電圧を昇圧又は降圧させることを特徴とする請求項１９に記載の半導体集積回路装置。
22. 前記電圧制御回路は、所定回数のリフレッシュ動作ごとに前記電圧生成回路が出力する制御電圧を、昇圧もしくは降圧することを特徴とする請求項１９に記載の半導体集積回路。
23. 前記制御電圧が供給される電界効果型トランジスタは、メモリセルのトランスファトランジスタであることを特徴とする請求項１に記載の半導体集積回路装置。
24. 前記トランスファトランジスタは、ゲート端子に前記制御電圧が印加されることで不活性状態となることを特徴とする請求項２３に記載の半導体集積回路装置。
25. 前記電界効果トランジスタのゲート電圧は、メモリセルのワード電位であることを特徴とする請求項１に記載の半導体集積回路装置。
26. 前記電圧制御回路は、複数のメモリセルアレイブロック毎あるいはメモリセルが接続されるワード線単位に設けられていることを特徴とする請求項１に記載の半導体集積回路装置。
27. 電界効果トランジスタのゲート電極に印加する制御電圧を生成する電圧制御回路を有する半導体集積回路装置であって、
    前記電圧制御回路は、所定の電流値となる電流を出力する定電流源と、抵抗値がデバイス温度に対して所定の変動となる第１の抵抗素子とを有し、前記定電流源が出力する電流と前記第１の抵抗の抵抗値に基づきデバイス温度に対して所定の変動量となる参照電位を生成する参照電圧生成部と、
    所定の電圧値となる基準レベル電圧と、前記制御電圧とが入力され、前記定電圧と前記制御電圧との間に複数の抵抗素子が直列に接続された分圧素子を有し、前記定電圧と前記制御電圧との電位差を前記分圧素子の抵抗分割比で分圧した比較電圧を生成する比較電圧生成部と、
    前記参照電圧と前記比較電圧との電位差に基づいて調整信号を出力する比較回路とを有し、
    前記調整信号に基づき前記制御電圧の電圧値を調整する半導体集積回路装置。
28. 前記第１の抵抗素子及び前記複数の抵抗素子のうち少なくとも１つは、断線手段あるいは通電手段によって抵抗値が変更可能であることを特徴とする請求項２７に記載の半導体集積回路装置
29. 前記第１の抵抗素子及び前記複数の抵抗素子のうち少なくとも１つは、所定形状の電界効果トランジスタまたは前記制御電圧によって制御される電界効果トランジスタの不活性状態をリーク電流に基づき等価抵抗で表したものであることを特徴とする請求項２８に記載の半導体集積回路装置。
30. 前記第１の抵抗素子及び前記複数の抵抗素子のうち少なくとも１つは、一本のワード線に接続されている複数のメモリセルと同数の電界効果トランジスタによって、前記複数のメモリセルの合成抵抗の等価抵抗と実質的に同じ合成等価抵抗として表されることを特徴とする請求項２７に記載の半導体集積回路装置。
31. 所定のゲート電圧に対応するドレイン電流が流れる電界効果トランジスタと、
    任意のデバイス温度のときの前記ゲート電圧に対するドレイン電流の特性において、前記ドレイン電流が略最小値となるように前記電界効果トランジスタを制御する電圧制御回路とを備えることを特徴とする半導体集積回路装置。
32. 電界効果トランジスタを不活性状態とする制御電圧を生成する電圧制御回路を有する半導体集積回路装置であって、
    前記電圧制御回路は、前記電界効果トランジスタが不活性状態である場合に流れるリーク電流が略最小値となるゲート電圧のデバイス温度に対する変動に応じて前記制御電圧の電圧値を制御する制御信号を出力するレベル判定回路と、
    前記制御信号に応じて前記制御電圧を生成する電圧生成回路とを有する半導体集積回路装置。

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