WO2010146640A1 - 半導体集積回路装置及び電子機器 - Google Patents

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WO2010146640A1
WO2010146640A1 PCT/JP2009/007057 JP2009007057W WO2010146640A1 WO 2010146640 A1 WO2010146640 A1 WO 2010146640A1 JP 2009007057 W JP2009007057 W JP 2009007057W WO 2010146640 A1 WO2010146640 A1 WO 2010146640A1
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voltage
output
memory cell
memory device
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PCT/JP2009/007057
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畑中一郎
三角賢治
藍原智之
白濱政則
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パナソニック株式会社
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    • G11C2029/5006—Current

Definitions

  • the present invention relates to a semiconductor integrated circuit device and an electronic device including a semiconductor memory device.
  • the power consumption of the memory cell array of the mounted semiconductor memory device is the power consumption of the entire system. It has come to occupy a large proportion of electricity. Therefore, in order to reduce the power consumption of the semiconductor integrated circuit device, it is essential to reduce the power consumption of the memory cell array in the semiconductor memory device.
  • Patent Document 1 focuses on the dependency of the standby current on the threshold voltage of the transistor, focusing on the threshold voltage of the transistor.
  • a configuration is disclosed in which a substrate bias that is effective in reducing standby current is controlled in accordance with manufacturing variations. Specifically, the manufacturing finish of the threshold voltage of the transistors constituting the MOS circuit is monitored, and the substrate bias voltage is set so as to minimize the leakage current in the MOS circuit according to the monitoring result.
  • the power supply voltage supplied to the semiconductor memory device is the same as that of the semiconductor memory device. It is necessary to set the voltage in a range higher than the voltage at which all the memory cells constituting the memory cell array can hold data.
  • the operation margin for the write operation and the read operation of the memory cell is reduced during the normal operation of the semiconductor memory device.
  • An assist circuit is mounted for such an increase in variation in threshold voltage.
  • the assist circuit expands the operation margin of the memory cell by adjusting the power supply voltage supplied to the memory cell during normal operation.
  • the conventional semiconductor integrated circuit device has the following problems. As the manufacturing variation of the threshold voltage of the transistor increases, the optimum substrate bias that minimizes the leakage current varies from chip to chip. Therefore, in the inspection process immediately after manufacture, the test device outside the semiconductor integrated circuit device detects the finish of the threshold voltage of the transistor of the memory cell, and according to the detection result, the test outside the semiconductor integrated circuit device is also performed. The instrument programmed the optimal substrate bias settings. Providing such an inspection process separately increases the inspection cost.
  • the transistor characteristics of the memory cell array may change due to secular change, so simply setting the voltage based on the characteristics of the transistor obtained in the inspection process immediately after manufacturing will cause the power supply voltage according to the characteristics of the memory cell. It is difficult to get long-term.
  • the present invention has been made to solve the above-described problems, and is a semiconductor integrated circuit device and an electronic apparatus having a semiconductor memory device, and a memory cell that constitutes a memory cell array of the semiconductor memory device.
  • a semiconductor integrated circuit device and an electronic apparatus capable of supplying a voltage capable of maintaining normal characteristics and operation of a semiconductor memory device even for long-term use without increasing the inspection cost.
  • a semiconductor integrated circuit device includes a semiconductor memory device including a memory cell array having a plurality of memory cells, a monitor circuit for monitoring characteristics of the memory cells, and the semiconductor memory device connected to the semiconductor memory device.
  • a voltage output circuit for supplying power to the power supply, and the voltage output circuit is configured to change an output voltage in accordance with an output of the monitor circuit.
  • the voltage output circuit changes the voltage supplied to the semiconductor memory device in accordance with the characteristics of the memory cell monitored by the monitor circuit. Maintains normal characteristics and operation of semiconductor memory devices against manufacturing variations in threshold voltages of memory cell transistors and deterioration over time due to long-term use, without increasing the inspection cost of the memory cells that constitute them. Voltage can be supplied. That is, when the semiconductor memory device is in a standby state, the output of the voltage output circuit that supplies power to the memory cell array is changed in accordance with the characteristics of the memory cell monitored by the monitor circuit, thereby increasing the inspection cost without increasing the inspection cost.
  • the voltage output circuit includes first and second voltage output circuits, and the first and second voltage output circuits are configured to be selectively connected to the semiconductor memory device, and the second voltage output circuit
  • the output circuit may be configured to change an output voltage in accordance with the output of the monitor circuit. According to this configuration, since the first and second voltage output circuits for supplying power to the semiconductor memory device are selectively switched, the semiconductor is switched between when the first voltage output circuit is connected and when the second voltage output circuit is connected.
  • the power supply voltage supplied to the storage device can be switched.
  • the second voltage output circuit is used for power supply in the standby mode of the semiconductor memory device, and the power supply voltage supplied by the second voltage output circuit is changed according to the characteristics of the memory cell. Therefore, it is possible to supply a power supply voltage that sufficiently satisfies the leakage current characteristics and the data retention characteristics without affecting the writing and reading operations to the memory cells.
  • the second voltage output circuit may include a variable resistor that divides a voltage applied according to the output of the monitor circuit, and may be configured to change the output voltage according to a voltage dividing ratio of the variable resistor. Good. As a result, the output voltage changes according to the voltage dividing ratio of the variable resistor, so that the power supply voltage supplied to the semiconductor memory device can be changed with high accuracy according to the output of the monitor circuit.
  • the semiconductor integrated circuit device includes power supply switching means for switching a voltage output circuit connected to the semiconductor memory device among the first and second voltage output circuits, and the power supply switching means includes the first power supply switching means.
  • the power supply switching means includes the first power supply switching means.
  • a first mode in which a voltage output circuit and the semiconductor memory device are connected power supply to the first voltage output circuit is permitted and power supply to the second voltage output circuit is blocked
  • the second voltage output In a second mode in which a circuit is connected to the semiconductor memory device, power supply to the second voltage output circuit may be permitted and power supply to the first voltage output circuit may be blocked.
  • power supply to the voltage output circuit that is not connected to the semiconductor memory device among the first and second voltage output circuits is blocked, so that power consumption can be further reduced.
  • the output voltage of the second voltage output circuit may be configured to be lower than that of the first voltage output circuit. According to this configuration, since the output voltage of the second voltage output circuit capable of changing the output voltage is lower than the output voltage of the first voltage output circuit, the second voltage output circuit is connected to the semiconductor memory device in the standby mode of the semiconductor memory device. By connecting to the semiconductor memory device, a power supply voltage that satisfies the leakage current characteristic and the data retention characteristic can be supplied to the semiconductor memory device while realizing low power consumption.
  • the monitor circuit includes a memory cell array unit having at least one memory cell having the same configuration as the memory cell included in the memory cell array of the semiconductor memory device, one end connected to an external power source, and the other end And a resistance portion connected to a power supply line of the memory cell array portion, and a voltage value on the other end side of the resistance portion may be output as a characteristic of the memory cell.
  • a resistance portion connected to a power supply line of the memory cell array portion, and a voltage value on the other end side of the resistance portion may be output as a characteristic of the memory cell.
  • the leakage current characteristics of the memory cell in the semiconductor memory device are further improved. It can be monitored with high accuracy.
  • the semiconductor integrated circuit includes a detection circuit that digitizes the output of the monitor circuit, and the detection circuit includes one or more comparators that compare the output voltage of the monitor circuit with one or more reference voltages. You may do it. Thereby, since the voltage value output from the monitor circuit is digitized by one or more comparators, the output voltage of the voltage output circuit can be adjusted easily and in multiple stages.
  • the detection circuit includes one or more holding circuits that hold output data of the one or more comparators, and the comparator is configured to start output by a predetermined first signal, and the holding circuit includes: The output data from the comparator at that time may be captured and held by a second signal sent after a lapse of a predetermined time from the first signal.
  • the voltage value output from the monitor circuit is supplied to the semiconductor memory device based on the voltage value when the second signal is sent after a predetermined time has elapsed since the first signal was sent. Since the power supply voltage is changed, the monitor circuit output when the output characteristics of the monitor circuit are not stable immediately after the power is turned on can be used as a reference for changing the power supply voltage supplied to the semiconductor memory device. A stable power supply can be performed to the apparatus.
  • the second signal is a signal generated from the first signal, and the detection circuit delays a predetermined time after the first signal reaches the comparator, and the second signal reaches the holding circuit. It may be configured to. Thus, the circuit configuration can be simplified by using the second signal as a signal generated from the first signal.
  • the first signal may be input to the semiconductor memory device.
  • the semiconductor integrated circuit device may further include a monitor circuit control unit that switches a state of a memory cell constituting the memory cell array unit of the monitor circuit to a low level or a high level.
  • a monitor circuit control unit that switches a state of a memory cell constituting the memory cell array unit of the monitor circuit to a low level or a high level.
  • the state of the memory cell in the memory cell array portion of the monitor circuit is switched to the Low or High level according to the state of the memory cell of the semiconductor memory device.
  • the power supply voltage to be supplied can be adjusted with high accuracy even in long-term use.
  • the monitor circuit control unit may be configured to switch the state of the memory cells constituting the memory cell array unit of the monitor circuit to a low level or a high level based on an input signal common to the semiconductor memory device. As a result, the state of the memory cell in the memory cell array unit is switched based on the input signal for switching the state of the memory cell in the semiconductor memory device, so that the characteristic change of the memory cell in the memory cell array unit can be changed. Can be closer.
  • the input signal common to the semiconductor memory device includes a clock signal that defines a clock frequency for controlling the semiconductor memory device, and a chip enable signal that switches an operation mode of the memory cell of the semiconductor memory device, and the monitor circuit
  • the control unit may be configured to switch the state of the memory cell of the memory cell array unit to a low level or a high level according to the chip enable signal in synchronization with the clock signal.
  • the voltage output circuit includes first and second voltage output circuits, and the first and second voltage output circuits are configured to be selectively connected to the semiconductor memory device, and the second voltage output circuit Is configured to change the output voltage according to the output of the monitor circuit, and the monitor circuit includes a switch element connected in parallel to the resistance unit, and the switch element is the semiconductor memory device.
  • the first voltage output circuit may be turned on, and may be configured to be turned off when the semiconductor memory device and the second voltage output circuit are connected. According to this configuration, since the first and second voltage output circuits for supplying power to the semiconductor memory device are selectively switched, the semiconductor is switched between when the first voltage output circuit is connected and when the second voltage output circuit is connected. The power supply voltage supplied to the storage device can be switched.
  • the power supply voltage supplied by the second voltage output circuit in the standby mode is output from the memory circuit by setting the second voltage output circuit of the two voltage output circuits to supply power for the standby mode of the semiconductor memory device. Therefore, it is possible to supply a power supply voltage that sufficiently satisfies the leakage current characteristic and the data retention characteristic without affecting the writing operation and the reading operation to the memory cell.
  • the external power supply and the memory cell array portion are short-circuited, so that the voltage supplied to the memory cells in the memory cell array portion is The voltage supplied to the memory cell can be approximated, and the characteristic change of the memory cell in the memory cell array portion can be approximated by the characteristic change of the memory cell of the semiconductor memory device.
  • the semiconductor integrated circuit device changes a power supply voltage of the memory cell array of the semiconductor memory device according to an output of the monitor circuit during a write operation of the semiconductor memory device, and the semiconductor memory device during a read operation of the semiconductor memory device
  • the word line voltage of the memory cell array of the memory device may be changed according to the output of the monitor circuit. According to this configuration, the power supply voltage and the word line voltage supplied to the semiconductor memory device during the write operation and the read operation of the semiconductor memory device are changed according to the output of the monitor circuit. A sufficient voltage required for the read operation can be secured.
  • the semiconductor integrated circuit device includes: a write support circuit that changes a power supply voltage of the memory cell array of the semiconductor memory device according to an output of the monitor circuit at the time of writing to the semiconductor memory device; and a read operation of the semiconductor memory device
  • a read assist circuit may be provided that changes a power supply voltage of a word line driver that drives a word line voltage of the memory cell array of the semiconductor memory device in accordance with an output of the monitor circuit.
  • the voltage adjusted according to the output of the monitor circuit by the write assist circuit is input as an auxiliary voltage to the memory cell array, and the voltage adjusted according to the output of the monitor circuit is supplemented by the read assist circuit.
  • the voltage is input to the memory cell array. This facilitates writing and reading of the semiconductor memory device in accordance with manufacturing variations.
  • Another aspect of the electronic apparatus is a semiconductor integrated circuit device having the above-described configuration, a clock generation circuit that generates a clock signal that defines a clock frequency for controlling the semiconductor integrated circuit device, and the monitor And a controller that changes a clock frequency of a clock signal generated by the clock generation circuit in accordance with an output of the circuit.
  • the voltage output circuit changes the voltage supplied to the semiconductor memory device in accordance with the characteristics of the memory cell monitored by the monitor circuit, so that the memory cell array of the semiconductor memory device is configured.
  • the controller changes the clock frequency of the clock signal so as to respond to this, so that the memory cell of the semiconductor memory device is set to the optimum clock frequency. Can be adjusted to work with. Thereby, the operation of the electronic device can be further speeded up.
  • a semiconductor memory device including a memory cell array having a plurality of memory cells, a semiconductor integrated circuit device including a monitor circuit for monitoring characteristics of the memory cells, and the semiconductor A voltage output circuit connected to a memory device and supplying power to the semiconductor memory device, and a controller for changing an output voltage of the voltage output circuit in accordance with an output of the monitor circuit.
  • the voltage supplied from the voltage output circuit to the semiconductor memory device by the controller is changed according to the characteristics of the memory cell monitored by the monitor circuit.
  • a voltage capable of maintaining the normal characteristics and operation of the semiconductor memory device is supplied to the memory cells constituting the semiconductor memory device even when the threshold voltages of the transistors of the memory cells are manufactured and aged over time. be able to.
  • the characteristic of the memory cell in the claims and the specification means a parameter that can be converted into the threshold voltage of the transistor of the memory cell itself or the threshold voltage of the transistor of the memory cell. Specifically, for example, it is a leak current of the memory cell array or a voltage converted value thereof.
  • the state of the memory cell in the claims and the specification means a state in which the corresponding memory cell is in a write state (High level) or a read state (Low level).
  • the present invention is configured as described above, and does not increase the inspection cost with respect to the memory cells constituting the memory cell array of the semiconductor memory device. As a result, it is possible to supply a voltage capable of maintaining the normal characteristics and operation of the semiconductor memory device even with respect to aging. That is, as a result, the present invention changes the output of the voltage output circuit that supplies power to the memory cell array according to the characteristics of the memory cell monitored by the monitor circuit, for example, during standby of the semiconductor memory device. A power supply voltage that can sufficiently satisfy the leak current characteristics and data retention characteristics of memory cells against manufacturing variations of threshold voltages of memory cell transistors and aging deterioration due to long-term use without increasing the inspection cost. There is an effect that can be supplied.
  • the present invention provides a memory without increasing the inspection cost by changing the output of the voltage output circuit according to the characteristics of the memory cell monitored by the monitor circuit, for example, during normal operation of the semiconductor memory device. There is an effect that it is possible to supply the memory cell with a voltage that can provide an appropriate operation margin against manufacturing variations of the threshold voltage of the transistor of the cell and aging deterioration due to long-term use.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing memory cells constituting the memory cell array of the semiconductor memory device in the semiconductor integrated circuit device shown in FIG.
  • FIG. 3 is a schematic circuit diagram showing a monitor circuit in the semiconductor integrated circuit device shown in FIG.
  • FIG. 4 is a schematic circuit diagram showing a detection circuit in the semiconductor integrated circuit device shown in FIG.
  • FIG. 5 is a schematic circuit diagram showing the second voltage output circuit 4b in the semiconductor integrated circuit device shown in FIG.
  • FIG. 6 is a schematic circuit diagram showing a detection circuit in the semiconductor integrated circuit device according to the second embodiment of the present invention.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing memory cells constituting the memory cell array of the semiconductor memory device in the semiconductor integrated circuit device shown in FIG.
  • FIG. 3 is a schematic circuit diagram
  • FIG. 7 is a schematic circuit diagram showing power supply switching means in the semiconductor integrated circuit device according to the third embodiment of the present invention.
  • FIG. 8 is a schematic circuit diagram showing a semiconductor integrated circuit device according to the fourth embodiment of the present invention.
  • FIG. 9 is a schematic circuit diagram showing a synchronization signal generating circuit in the semiconductor integrated circuit device shown in FIG.
  • FIG. 10 is a timing chart of the semiconductor integrated circuit device shown in FIG.
  • FIG. 11 is a schematic circuit diagram showing a monitor circuit in a semiconductor integrated circuit device according to the sixth embodiment of the present invention.
  • FIG. 12 is a schematic circuit diagram showing a semiconductor integrated circuit according to the sixth embodiment of the present invention.
  • FIG. 13 is a block diagram showing a schematic configuration of an electronic apparatus according to the seventh embodiment of the present invention.
  • FIG. 14 is a block diagram showing a schematic configuration of an electronic apparatus according to the eighth embodiment of the present invention.
  • FIG. 15 is a graph showing the threshold voltage dependency in the memory cell of the semiconductor memory device.
  • a transistor is used for a memory cell constituting a memory cell array of the semiconductor memory device.
  • an increase in leakage current of transistors has become a problem as the process becomes finer.
  • the capacity of the mounted semiconductor memory device tends to increase. Therefore, in the semiconductor integrated circuit device, the power consumption of the memory cell array of the mounted semiconductor memory device is the power consumption of the entire system. It has come to occupy a large percentage of the total. Therefore, it is required to reduce the power consumption of the memory cell array in the semiconductor memory device.
  • the power supply voltage of the memory cell becomes lower than a predetermined voltage, the data retention capability of the memory cell is lost and the stored data is erased. Therefore, all the memory cell arrays of the semiconductor memory device are erased. It is necessary to set the voltage in a range higher than the voltage at which the memory cell can hold data.
  • FIG. 15 is a graph showing the threshold voltage dependence of the memory cell voltage of the semiconductor memory device.
  • a characteristic a (a0, a1) shown in FIG. 15 is a threshold voltage dependency of the leak characteristic of the memory cell for satisfying the product standard with respect to the leak current, and a characteristic b is a data retention characteristic of the memory cell. Threshold voltage dependence.
  • the power supply voltage of the memory cell needs to be lower than the characteristic a, and in order to hold data at a lower voltage, the memory The power supply voltage of the cell needs to be higher than the characteristic b.
  • the threshold voltages Vth1 and Vth2 indicate corner conditions that define the amount of manufacturing variation in the threshold voltage of the transistor. That is, the threshold voltage of the memory cell transistor can be different between Vth1 and Vth2 due to manufacturing variations.
  • the leakage current characteristic a shifts from a0 to a1 on the low voltage side due to an increase in the leakage current of the transistor accompanying the miniaturization of the memory cell array and the further demand for lower power consumption of the product. Therefore, it becomes difficult to set the power supply voltage of the memory cell to a fixed voltage that does not depend on the threshold voltage of the transistor of the memory cell.
  • the power supply voltage of the memory cell can be set to the fixed voltage V1, but a problem may occur due to manufacturing variations in the threshold voltage of the transistor.
  • a margin can be obtained with respect to the lower limit value of the data holding voltage for the data holding characteristic b, but there is no margin for the leakage current characteristic a1 and manufacturing variation. If the threshold voltage of the transistor becomes lower than Vth1 due to deterioration over time, the leakage current characteristics may not be satisfied. Further, in a transistor manufactured with a threshold voltage near Vth2, a margin can be obtained for the leakage current characteristic a1 with respect to the upper limit value of the leakage current voltage, but there is no margin for the data retention characteristic b, resulting in manufacturing variations. If the threshold voltage becomes higher than Vth2 due to deterioration over time, the data retention characteristics may not be satisfied.
  • the voltage characteristic V2 shown in FIG. As described above, it is effective to increase the power supply voltage to be supplied as the threshold voltage of the transistor increases, and it is effective to lower the power supply voltage to be supplied as the threshold voltage of the transistor decreases.
  • the semiconductor integrated circuit device and the electronic device monitor the finish of the threshold voltage of the transistor of the memory cell inside the semiconductor integrated circuit device and the electronic device, and respond to the monitoring result.
  • the leakage current characteristics and data retention characteristics are fully satisfied without increasing the inspection cost, even for characteristic variations due to manufacturing variations and characteristics variations due to long-term use. Can be supplied.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor integrated circuit device according to the first embodiment of the present invention.
  • the semiconductor integrated circuit device 100 includes a semiconductor memory device 1 including a memory cell array 10 having a plurality of memory cells, as shown in FIG.
  • the semiconductor integrated circuit device 100 further includes a voltage output circuit that outputs a power supply voltage to the memory cell array 10 of the semiconductor memory device 1.
  • the voltage output circuit includes first and second voltage output circuits 4a and 4b having different output voltages. The first and second voltage output circuits 4a and 4b are selectively connected to the semiconductor memory device 1 via the switching circuit 5, and the connected first or second voltage output circuits 4a and 4b are connected to the semiconductor memory device 1. A power supply voltage is supplied to the memory cell array 10.
  • the switching circuit 5 connects one of the first or second voltage output circuits 4a and 4b to the memory cell array 10 of the semiconductor memory device 1 in accordance with an external mode selection signal MSEL. Specifically, the switching circuit 5 connects the memory cell array 10 of the semiconductor memory device 1 and the first voltage output circuit 4a when the semiconductor memory device 1 is in the normal operation mode (referred to as a first mode). When the memory device 1 is in the standby mode, the memory cell array 10 of the semiconductor memory device 1 and the second voltage output circuit 4b are connected (referred to as a second mode).
  • the output voltage of the second voltage output circuit 4b is configured to be lower than the output voltage of the first voltage output circuit 4a.
  • a configuration including two voltage output circuits 4a and 4b having different output voltages is illustrated, but the present invention can change the power supply voltage supplied to the semiconductor memory device 1.
  • the present invention is not limited to this as long as it has a possible voltage output circuit, and the power supply voltage supplied to the semiconductor memory device 1 may be changed as appropriate in one voltage output circuit.
  • the semiconductor integrated circuit device 100 includes a monitor circuit 2 that monitors the characteristics of the memory cell array 10 of the semiconductor memory device 1.
  • the output of the monitor circuit 2 is detected by the detection circuit 3 and digitized.
  • the digitized output of the monitor circuit 2 is input to the second voltage output circuit 4b.
  • the output voltage of the second voltage output circuit 4b is set according to the digitized output of the monitor circuit 2 (that is, the output of the detection circuit 3).
  • the output voltage of the second voltage output circuit 4b changes in accordance with the change in the output.
  • the power supply voltage of the memory cell array 10 when the semiconductor memory device 1 is in the standby mode is configured to be set inside the semiconductor integrated circuit in accordance with the manufacturing variation of the threshold voltage of the transistor of the memory cell.
  • power supply voltage control according to the threshold voltage of the memory cell transistor without increasing the inspection cost, even for manufacturing variations in the threshold voltage of the memory cell transistor and aging deterioration due to continuous use. Can be performed with high accuracy. Therefore, it is possible to supply a power supply voltage that sufficiently satisfies the leakage current characteristic and the data retention characteristic even with respect to manufacturing variations and aging deterioration of the threshold voltage of the transistor of the memory cell.
  • the characteristics of the memory cell may be any parameter that can be converted into the threshold voltage of the memory cell transistor itself or the threshold voltage of the memory cell transistor, and the detected value may be a current value. It may be a voltage value.
  • FIG. 2 is a circuit diagram showing memory cells constituting the memory cell array of the semiconductor memory device in the semiconductor integrated circuit device shown in FIG.
  • the memory cell MC in the present embodiment is a holding circuit (CMOS type) that operates a CMOS circuit having two P-type MOS transistors QP1 and QP2 and two N-type MOS transistors QN3 and QN4 with two N-type MOS transistors QN1 and QN2.
  • SRAM memory cell CMOS type
  • CMOS type complementary MOS transistors
  • the present invention is not limited to this as long as it is a field effect transistor in which leakage current is a problem.
  • a junction type field effect transistor may be used.
  • the memory cell MC is constituted by a complementary CMOS circuit, the circuit may be constituted by only P-type or N-type transistors.
  • the source terminals of the P-type MOS transistors QP1 and QP2 are both connected to the power supply line VDDM.
  • the drain terminals of P-type MOS transistors QP1 and QP2 are connected to the drain terminals of N-type MOS transistors QN3 and QN4, respectively.
  • the source terminals of the N-type MOS transistors QN3 and QN4 are all grounded.
  • the drain terminals of the N-type MOS transistors QN1, QN2 are connected to complementary bit line pairs BL, / BL for reading or writing data held in the memory cells MC, respectively.
  • the source terminal of the N-type MOS transistor QN1 is connected to the drain terminals of the P-type MOS transistor QP1 and the N-type MOS transistor QN3, and the source terminal of the N-type MOS transistor QN2 is connected to the P-type MOS transistor QP2 and the N-type MOS transistor QN4. Connected to the drain terminal.
  • the gate terminals of the N-type MOS transistors QN1 and QN2 are all connected to a word line WL that selects one of the plurality of memory cell MC columns.
  • connection node of the drain terminals of the P-type MOS transistor QP1 and the N-type MOS transistor QN3 and the source terminal of the N-type MOS transistor QN3 is the storage node N1 of the memory cell MC
  • a connection node between the drain terminal of QN4 and the source terminal of the N-type MOS transistor QN2 is a storage node N2 of the memory cell MC.
  • the storage node N1 is connected to the gate terminals of the P-type MOS transistor QP2 and the N-type MOS transistor QN4, and the storage node N2 is connected to the gate terminals of the P-type MOS transistor QP1 and the N-type MOS transistor QN3.
  • the word line WL In the normal operation mode, when the word line WL is at a high level, the N-type MOS transistors QN1 and QN2 of the corresponding memory cell MC are turned on, and are connected to the storage nodes N1 and N2 via the complementary bit line pair BL and / BL. Data is read or written. On the other hand, in the standby mode, the word line WL is set to the low level, and the N-type MOS transistors QN1 and QN2 of the memory cell MC are turned off, so that the data of the storage nodes N1 and N2 are held as they are.
  • the memory cell array 10 of the semiconductor memory device 1 is configured by arranging a plurality of the memory cells MC.
  • the memory cell array unit 6 of the monitor circuit 2 includes at least one memory cell having the same configuration as the memory cell included in the memory cell array 10 of the semiconductor memory device 1. Then, the characteristics of the memory cells in the memory cell array 10 of the semiconductor memory device 1 are indirectly detected by detecting the characteristics of the memory cells in the memory cell array section 6 of the monitor circuit 2 (leakage current described later in this embodiment). To do.
  • FIG. 3 is a schematic circuit diagram showing a monitor circuit in the semiconductor integrated circuit device shown in FIG.
  • the memory cells constituting the memory cell array unit 6 of the monitor circuit 2 are indicated as MMC for convenience, but the memory cells MMC have the same configuration as the memory cells MC of the semiconductor memory device 1 shown in FIG. Have.
  • the n memory cells MMC are connected to the monitor circuit word line MWL and the monitor circuit complementary bit line pair MBLn, / MBLn. That is, the source terminals of the P-type MOS transistors QP1 and QP2 in the memory cell MC shown in FIG. 2 are both connected to the monitor circuit power supply line MVL, and the gate terminals of the N-type MOS transistors QN1 and QN2 are both the monitor circuit word. Connected to line MWL. Further, the drain terminals of the N-type MOS transistors QN1 and QN2 are connected to the corresponding complementary bit line pairs MBLn and / MBLn for the monitor circuit, respectively.
  • the present invention statistically monitors the characteristics of the memory cells MC of the semiconductor memory device 1 from the characteristics of each of the plurality of memory cells MMC, the number of memory cells MMC in the memory cell array unit 6 is the same as that of the semiconductor memory. Although the number may be the same as or different from the number of memory cells MC of the device 1, it is preferable to connect as many memory cells MMC as possible in order to detect the characteristics of the memory cells MC with high accuracy.
  • the monitor circuit 2 is provided to adjust the power supply voltage of the memory cell array 10 when the semiconductor memory device 1 is in the standby mode. Therefore, each memory cell MMC in the memory cell array unit 6 is Biased to maintain data retention. That is, the word line MWL is fixed to the Low level, and all the complementary bit line pairs MBLn, / MBLn are fixed to the High level.
  • the monitor circuit 2 has a resistance element R1 which is a resistance portion having one end connected to the external power supply VDD and the other end connected to the power supply line MVL of the memory cell array portion 6. That is, power supplied from the external power supply VDD is supplied to the monitor circuit power supply line MVL of the memory cell array unit 6 via the resistance element R1.
  • the monitor circuit 2 is provided to monitor the threshold voltage of the transistors in the memory cell array unit 6, but in the present embodiment, the voltage value Vm is output from the node on the other end side of the resistor element R1 to the detection circuit 3. Is configured to do. Thereby, the monitor circuit 2 outputs the voltage drop of the resistance element R1 with respect to the power supply voltage of the external power supply VDD as the output voltage Vm.
  • FIG. 4 is a schematic circuit diagram showing a detection circuit in the semiconductor integrated circuit device shown in FIG.
  • the detection circuit 3 is a circuit that detects the output voltage Vm due to the leakage current output from the monitor circuit 2, digitizes it, and outputs it to the second voltage output circuit 4b.
  • the number n of comparators CAn to be connected is the number of bits n of the output digital value.
  • the detection circuit 3 is configured such that the output Vm of the monitor circuit 2 and the reference voltage Vref (n) are input to the input terminals of the comparator CAn.
  • the reference voltage Vref (n) is a predetermined fixed voltage.
  • the plurality of reference voltages Vref (n) all have different voltages. That is, for example, Vref (0)> Vref (1)>...> Vref (n ⁇ 1).
  • the value and number of the reference voltage Vref (n) are arbitrarily set according to the assumed characteristics of the memory cell MC.
  • each of the comparators CAn compares the input output voltage Vm of the monitor circuit 2 with the reference voltage Vref (n), and outputs the result to the output terminal Qn of the comparator CAn.
  • the output terminal Qn of the comparator CAn outputs a high level when the output Vm of the monitor circuit 2 is higher than the reference voltage Vref (n). That is, the output of the output terminal Qn is an n-bit output obtained by digitizing the analog output Vm of the monitor circuit 2.
  • Vref (0)> Vref (1)>...> Vref (3)> Vm> Vref (4)>...> Vref (n ⁇ 1) the comparators CA0 to CA3 have the output voltage Vm as the reference.
  • the second voltage output circuit 4b can be adjusted easily and in multiple stages.
  • FIG. 5 is a schematic circuit diagram showing the second voltage output circuit 4b in the semiconductor integrated circuit device shown in FIG.
  • the second voltage output circuit 4b is configured to change the output voltage in accordance with the output of the monitor circuit 2.
  • the second voltage output circuit 4b has a variable resistor R2 that divides the voltage applied according to the output of the monitor circuit 2, and changes the output voltage according to the voltage dividing ratio of the variable resistor R2. It is configured as follows.
  • variable resistor R2 receives the output Qn of the detection circuit 3 obtained by digitizing the output Vm of the monitor circuit 2, and the variable resistor R2 divides the output Vm into the voltage dividing ratio r2 / r1 based on the output Qn.
  • the second voltage output circuit 4b further compares and amplifies the reference voltage generation circuit 7 for generating a reference voltage and the voltage Vd divided by the variable resistor R2 based on the reference voltage generated by the reference voltage generation circuit 7.
  • a differential amplifier 8 and an output transistor 9 that operates based on the output of the differential amplifier 8 are provided.
  • the output transistor 9 is interposed between the power supply and the variable resistor R2.
  • the output transistor 9 shown in FIG. 5 is an N-type MOS transistor, but the present invention is not limited to this, and may be, for example, a P-type MOS transistor or a junction type transistor.
  • An output terminal VO is connected to a node between the output transistor 9 and the variable resistor R2, and a voltage output from the output terminal VO is a power supply voltage supplied to the semiconductor memory device 1.
  • the differential amplifier 8 controls the operation of the output transistor 9 according to the voltage Vd. For example, when the leakage current increases in the memory cell array unit 6 of the monitor circuit 2, the voltage Vm input to the detection circuit 3 decreases, and the voltage dividing ratio r2 / r1 increases. As a result, the divided voltage Vd is increased, and the output voltage of the differential amplifier 8 (the gate voltage of the output transistor 9) is decreased.
  • the voltage dividing ratio r2 / r1 of the variable resistor R2 is set in advance so that a voltage equal to or higher than a lower limit voltage capable of holding data in the memory cell MC is output from the output terminal VO.
  • variable output regulator is used for such a voltage output circuit.
  • the output Qn of the detection circuit 3 is analogized by a D / A conversion circuit (not shown) and then input to the variable resistor R2, but the present invention is not limited to this.
  • the variable resistor R2 one variable resistor unit having one input is used for the n-bit output of the detection circuit 3, but as long as the divided voltage Vd is obtained.
  • the present invention is not limited to this, and for example, a plurality of resistance units to which the output of the detection circuit 3 is input bit by bit may be provided.
  • the first voltage output circuit 4a has substantially the same configuration as the second voltage output circuit 4b. However, since the second voltage output circuit 4a supplies a constant power supply voltage to the semiconductor memory device 1, it does not have the variable resistor R2 (or the voltage dividing ratio is fixed in the variable resistor R2). Further, since the power supply voltage output from the first voltage output circuit 4a is larger than the power supply voltage output from the second voltage output circuit 4b, the size of the output transistor 9 is larger than that applied to the second voltage output circuit 4b. It is preferable.
  • the switching circuit 5 is configured as a power supply switching means for switching the voltage output circuits 4a and 4b connected to the semiconductor memory device 1 by a mode selection signal MSEL that changes according to the operation mode of the semiconductor memory device 1. That is, for example, when the semiconductor memory device 1 is in the normal operation mode, the mode selection signal MSEL becomes High level, and the switching circuit 5 switches so as to connect the semiconductor memory device 1 and the first voltage output circuit 4a. Further, when the semiconductor memory device 1 enters the standby mode, the mode selection signal MSEL becomes the low level, and the switching circuit 5 switches so as to connect the semiconductor memory device 1 and the second voltage output circuit 4b.
  • a mode selection signal MSEL that changes according to the operation mode of the semiconductor memory device 1. That is, for example, when the semiconductor memory device 1 is in the normal operation mode, the mode selection signal MSEL becomes High level, and the switching circuit 5 switches so as to connect the semiconductor memory device 1 and the first voltage output circuit 4a. Further, when the semiconductor memory device 1 enters the standby mode, the mode selection signal MSEL becomes the
  • the threshold value of the memory cell transistor without increasing the inspection cost for the memory cell MC constituting the memory cell array 10 of the semiconductor memory device 1. It is possible to supply a power supply voltage that can sufficiently satisfy leakage current characteristics and data retention characteristics even with respect to voltage manufacturing variations and aging degradation.
  • FIG. 6 is a schematic circuit diagram showing a detection circuit in the semiconductor integrated circuit device according to the second embodiment of the present invention. Since the configuration other than the detection circuit is the same as that of the first embodiment, the description thereof is omitted.
  • the holding circuit LAn is configured by a logic circuit unit L1 configured by a combination of logic circuits.
  • the holding circuit LAn is not particularly limited as long as it has a configuration that can hold input data until a predetermined time.
  • the comparator CBn is configured to determine the output by a predetermined first signal, and the holding circuit 103 outputs the output from the comparator CBn at that time by a second signal sent after a predetermined time has elapsed from the first signal. It is configured to capture and retain data.
  • the second signal is a signal generated from the first signal (in this embodiment, a signal common to the first signal), and is delayed for a predetermined time after the first signal reaches the comparator CBn.
  • the second signal reaches the holding circuit LAn.
  • the first signal is a reset signal RST input to the semiconductor memory device when the power is turned on, and the detection circuit 103 is connected to an input terminal to which the reset signal RST is input and each of the comparators CBn.
  • the input terminal and the logic circuit unit L1 are configured to be connected via the delay buffer 11.
  • the reset signal RST generated when the power is turned on is input to the detection circuit 103.
  • the reset signal RST input to the detection circuit 103 is input to each of the comparators CBn as a first signal.
  • the comparator CBn compares the output voltage Vm of the monitor circuit 2 with each reference voltage Vref (n) and determines the output.
  • the reset signal RST is also input to the delay buffer 11, and after a predetermined time (reset time) determined by the delay time of the delay buffer 11 has elapsed, the reset signal RST is input to the logic circuit unit L1 as the second signal.
  • the holding circuit LAn takes in the output data of the corresponding comparator CBn and holds it.
  • the holding circuit LAn digitizes and holds the output Vm of the monitor circuit 2 after the reset time has elapsed since the comparator CBn received the reset signal RST. Accordingly, the output Qn of the detection circuit 103 continues to be output at the same value until the next reset signal RST is received.
  • the output state in the monitor circuit 2 may be unstable.
  • the output voltage Vm of the monitor circuit 2 is acquired at such timing and the power supply voltage supplied to the semiconductor memory device 1 by the second voltage output circuit 4b is changed based on this, the supplied power supply voltage is not stabilized. There is a possibility that a voltage that does not satisfy the leakage current characteristic and the data retention characteristic of the memory cell MC is supplied.
  • the semiconductor memory is based on the voltage value when the second signal is sent after a lapse of a predetermined time after the first signal is sent.
  • the output of the monitor circuit 2 when the output characteristics of the monitor circuit 2 are not stable immediately after the power is turned on is used as a reference for changing the power supply voltage supplied to the semiconductor memory device 1. Therefore, stable power supply can be performed to the semiconductor memory device.
  • the signal wiring can be effectively used and the circuit configuration can be simplified.
  • FIG. 7 is a schematic circuit diagram showing power supply switching means in the semiconductor integrated circuit device according to the third embodiment of the present invention. Since the configuration other than the power supply switching unit is the same as that of the first embodiment, the description thereof is omitted.
  • the power supply switching means 105 in this embodiment includes a switching circuit 5 similar to that in the first embodiment, an external power supply that supplies power to each of the first and second voltage output circuits 4a and 4b, and the first and second power supplies.
  • Switching elements SWa and SWb are provided between the voltage output circuits 4a and 4b.
  • the switch elements SWa and SWb are configured to be selectively turned on in response to the mode selection signal MSEL.
  • N-type MOS transistors are used as the switch elements SWa and SWb, respectively.
  • any element that can interrupt power supply such as a P-type MOS transistor or a junction field effect transistor, is used. It does n’t matter.
  • An external power supply is connected to the source terminals of the switch elements SWa and SWb, and the first and second voltage output circuits 4a and 4b are connected to the drain terminals.
  • the mode selection signal MSEL is input to one of the gate terminals of the switch elements SWa and SWb (here, the switch element SWa), and the other of the switch elements SWa and SWb (here, the switch element SWb) receives the mode selection signal MSEL. Inverted input is input.
  • the inverter INV1 is connected to the other gate terminal of the switch elements SWa and SWb.
  • the mode selection signal MSEL is at a high level, and the switching circuit 5 is connected to the semiconductor memory device 1 and the first voltage output circuit. Switch to the first mode to connect 4a.
  • the switch element SWa is turned on and the switch element SWb that switches the power supply to the second voltage output circuit 4b. Is turned to Low level by the inverter INV1, so that the switch element SWb is turned off.
  • power is supplied only to the first voltage output circuit 4a that supplies power to the semiconductor memory device 1, and power supply to the second voltage output circuit 4b is blocked.
  • the mode selection signal MSEL becomes the low level
  • the switching circuit 5 switches to the second mode in which the semiconductor memory device 1 and the second voltage output circuit 4b are connected.
  • the switch element SWa is turned off when the gate terminal of the switch element SWa becomes Low level
  • the switch element SWb is turned on when the gate terminal of the switch element SWb becomes High level by the inverter INV1.
  • power is supplied only to the second voltage output circuit 4b that supplies power to the semiconductor memory device 1, and power supply to the first voltage output circuit 4a is blocked.
  • FIG. 8 is a schematic circuit diagram showing a semiconductor integrated circuit device according to the fourth embodiment of the present invention.
  • the present embodiment is different from the first embodiment in that it includes a monitor circuit control unit 102 that switches the state of the memory cell MMC constituting the memory cell array unit 6 of the monitor circuit 2 to a low level or a high level.
  • the monitor circuit control unit 102 in the present embodiment is configured to switch the state of the memory cell MMC of the memory cell array unit 6 to a low or high level based on a control signal of the semiconductor memory device 1.
  • the control signal of the semiconductor memory device 1 includes a clock signal CLK defining a clock frequency for controlling the semiconductor memory device, a chip enable signal CE for switching the operation mode of the semiconductor memory device 1, and a write operation by the semiconductor memory device. Or a write enable signal WE for switching between read and write operations. That is, the semiconductor memory device 1 is a synchronous semiconductor memory device that operates in synchronization with the clock signal CLK.
  • These control signals CLK, CE, and WE are control signals sent from, for example, a main controller of an electronic device (not shown) on which the semiconductor integrated circuit device 200 according to this embodiment is mounted.
  • the semiconductor memory device 1 is configured to be in the normal operation mode when the chip enable signal CE is at the high level and in the standby mode when the chip enable signal CE is at the low level. Further, in the normal operation mode, the semiconductor memory device 1 is configured to perform a read operation when the write enable signal WE is at a low level and perform a write operation when the write enable signal WE is at a high level.
  • the monitor circuit control unit 102 is configured to switch the state of the memory cell MMC of the memory cell array unit 6 to the Low or High level according to the chip enable signal CE in synchronization with the clock signal CLK.
  • the monitor circuit control unit 102 includes a logic circuit unit L2 in which the monitor circuit word line MWL is at a high level when both the clock signal CLK and the chip enable signal CE are at a high level, and a memory And a synchronization signal generation circuit 12 for generating a synchronization signal for synchronizing the monitor circuit complementary bit line pair MBLn, / MBLn of the cell array section 6 with the monitor circuit word line MWL.
  • the logic circuit unit L2 includes a NAND circuit NA1 to which the clock signal CLK and the chip enable signal CE are input, and an inverter INV2 that inverts and outputs the output of the NAND circuit NA1.
  • the NAND circuit NA1 and the inverter INV2 form an AND circuit, but an existing AND circuit may be applied.
  • the synchronization signal generation circuit 12 has an input side connected to the branch node N3 on the output side of the logic circuit unit L2, and an output side connected to each of the monitor circuit bit lines MBLn.
  • the output side of the synchronization signal generation circuit 12 is also connected to each of the inverted bit lines / MBLn for the monitor circuit via the inverter INV3.
  • the output of the synchronization signal generation circuit 12 that is, the complementary bit line pair MBLn for the monitor circuit of the memory cell array unit 6 is obtained.
  • / MBLn is inverted, the memory state of the memory cell MMC can be inverted.
  • the same write operation as that of the memory cell MC of the semiconductor memory device 1 is performed according to the output of the synchronization signal generation circuit 12.
  • FIG. 9 is a schematic circuit diagram showing a synchronization signal generating circuit in the semiconductor integrated circuit device shown in FIG.
  • the synchronization signal generation circuit 12 includes a loop circuit unit P1 having a plurality of inverters, first and second holding circuit units LB1 and LB2 inserted in the loop circuit unit, and a loop circuit unit.
  • First and second switch sections G1 and G2 are provided for controlling data input to the first and second holding circuits according to the state of the word line MWL.
  • the loop circuit unit P1 is connected in series to a NAND circuit NA2 to which a feedback output is input through a power supply voltage and a feedback path from the second holding circuit, and a loop circuit from the output of the NAND circuit NA2 to the input of the NAND circuit NA2. It has an even number of inverters INV4 to INV11.
  • the NAND circuit NA2 since one input is the power supply voltage, one input is always at the High level, and therefore, the NAND circuit NA2 operates as an inverter that inverts the feedback output. That is, the loop circuit unit P1 operates as a ring oscillator composed of an odd number of inverters.
  • the first and second holding circuit units LB1 and LB2 include inverters INV5 and INV7, which are components of the ring oscillator, and inverters INV12 and INV13 connected in parallel to the inverters INV5 and INV7, respectively.
  • the outputs of the inverters INV5 and INV7 are input to the inverters INV12 and INV13, and the outputs of the inverters INV12 and INV13 are input to the inverters INV5 and INV7.
  • the first and second holding circuit units LB1 and LB2 invert and output the input signal and hold the state.
  • the first and second switch parts G1 and G2 are each constituted by a transfer gate, and the first and second holding circuit parts LB1 and LB2 are connected to the output side of the transfer gate, respectively.
  • Complementary inputs from the branch node N3 are input to the gate terminals of the first and second switch sections G1 and G2 by the two inverters INV14 and 15. More specifically, the second switch unit G2 is turned off when the first switch unit G1 is on, and the second switch unit G2 is turned on when the first switch unit G1 is off.
  • the output side of the second holding circuit unit LB2 includes a feedback path in which four inverters INV8 to 11 which are components of the ring oscillator are connected in series, and an inverter that inverts and outputs the output of the second holding circuit unit LB2. Branches to the output path to which the INV 16 is connected.
  • the output of the inverter INV11 in the feedback path is input to the NAND circuit NA2 as a feedback output.
  • the output signal MD output from the output path becomes write data to the memory cell MMC of the memory cell array unit 6.
  • the synchronization signal generation circuit 12 having the above configuration will be described.
  • the signal level of the monitor circuit word line MWL is low
  • the low level is input from the branch node N3 to the synchronization signal generation circuit 12.
  • the first switch part G1 is turned on, and the second switch part G2 is turned off.
  • the signal level of the previous output signal MD is Low
  • the High level is input to the NAND circuit NA2
  • the Low level is output
  • the NAND circuit NA2 outputs the Low level to the first holding circuit unit LB1 via the inverter INV4.
  • the High level is input.
  • the first holding circuit unit LB1 holds a low level in order to hold the input signal in an inverted state.
  • the first holding circuit LB1 holds the signal level of the previous output signal MD.
  • the first switch part G1 is turned off and the second switch part G2 is turned on.
  • the information held in the first holding circuit unit LB1 is inverted by the inverter INV6 and then input to the second holding circuit LB2.
  • the first holding circuit LB1 holds the Low level as in the above example
  • the High level is input to the second holding circuit LB2
  • the second holding circuit LB2 is in its inverted state, the Low level. Hold.
  • the output signal MD at this time becomes a high level inverted by the inverter INV16.
  • the first switch part G1 is turned on and the second switch part G2 is turned off.
  • the signal level of the output signal MD is held in the first holding circuit unit LB1.
  • the second holding circuit LB2 holds the state before the signal level of the word line MWL becomes the Low level. That is, as in the above-described example, when the signal level of the output signal MD is High level before the signal level of the monitor circuit word line MWL becomes Low level, the first holding circuit unit LB1 becomes High level. The second holding circuit unit LB2 holds the Low level. Therefore, the output signal MD is held at a high level.
  • the signal level of the word line MWL becomes high again, the information held in the first holding circuit unit LB1 is inverted by the inverter INV6 and input to the second holding circuit LB2 as described above. Therefore, the signal level of the output signal MD is held in an inverted state.
  • the signal level of the output signal MD is inverted only when the signal level of the monitor circuit word line MWL changes from the low level to the high level.
  • the signal level of the output signal MD is not inverted, and is maintained until the signal level of the monitor circuit word line MWL changes to the High level next time. Is done.
  • FIG. 10 is a timing chart of the semiconductor integrated circuit device shown in FIG.
  • the clock signal CLK, the chip enable signal CE, and the write enable signal WE are assumed to be at a low level.
  • the monitor circuit word line signal MWL in the memory cell array section 6 is at the low level.
  • the output signal MD of the synchronization signal generation circuit 12 can take an arbitrary level.
  • the monitor circuit bit line signal MBLn of the memory cell array unit 6 is at the Low level.
  • the inversion bit line / MBLn for the monitor circuit in the memory cell array unit 6 is at a high level.
  • the clock signal CLK becomes High level for a predetermined period from time t1, t2, t3.
  • the semiconductor memory device 1 is in a standby mode in which no read operation or write operation is performed in the memory cell MC.
  • the signal level of the branch node N3, which is the output of the logic circuit portion L2 is low, and therefore the signal level of the monitor circuit word line MWL is low.
  • the memory cell array section 6 is in a state substantially equal to the state of the memory array section 6 in the first embodiment in which the signal level of the monitor circuit word line MWL is fixed at the low level.
  • the signal level of the output signal MD of the synchronization signal generation circuit 12 is the low level that is the initial state.
  • the semiconductor memory device 1 enters the normal operation mode.
  • the write enable signal WE is also at the high level
  • the write operation mode is set.
  • the signal level of the branch node N3, which is the output of the logic circuit portion L2 is at a high level, and therefore the monitor circuit word line MWL is at a high level.
  • the signal level of the output signal MD of the synchronization signal generation circuit 12 is inverted and changes from the initial low level to the high level.
  • the complementary bit line pair MBLn, / MBLn of the memory cell array unit 6 is inverted, and the data held in the memory cell MMC constituting the monitor circuit 2 is rewritten. Thereafter, the clock signal CLK, the chip enable signal CE, and the write enable signal WE transition to the low level, so that the signal level of the word line MWL transitions to the low level.
  • the signal level of the output signal MD of the synchronization signal generation circuit 12 is High level is maintained.
  • the semiconductor memory device 1 enters the read operation mode.
  • the signal level of the branch node N3 that is the output of the logic circuit portion L2 becomes High level, and therefore the signal level of the word line MWL becomes High level.
  • the signal level of the output signal MD of the synchronization signal generation circuit 12 is inverted and transitions from the High level to the Low level.
  • the complementary bit line pair MBLn, / MBLn for the monitor circuit in the memory cell array unit 6 is inverted, and the data held in the memory cell MMC constituting the monitor circuit 2 is rewritten.
  • the clock signal CLK, the chip enable signal CE, and the write enable signal WE transition to the low level, so that the word line MWL transitions to the low level.
  • the signal level of the output signal MD of the synchronization signal generation circuit 12 is the low level. Maintained.
  • the memory cell array 10 of the semiconductor memory device is in a data holding state in which the voltage level of the word line and the complementary bit line pair is constant in the standby mode, but the voltage level of the word line and the complementary bit line pair is the memory level in the operation mode. Each time the cell is accessed, it will change repeatedly. The characteristics of a memory cell in which such a change in voltage level is continuously performed after long-term use may be different from the characteristics of a memory cell holding a certain voltage level.
  • the semiconductor integrated circuit device of this embodiment as described above, every time the access to the semiconductor memory device is performed and the monitor circuit word line MWL becomes High level, the memory cell array of the monitor circuit 2 is used. The state of the memory cell MMC in the unit 6 is rewritten to the Low or High level. For this reason, the characteristic change caused by the long-term use of the memory cell MMC of the monitor circuit 2 can be brought close to the characteristic change of the memory cell MC of the semiconductor memory device 1. Can be monitored.
  • FIG. 11 is a schematic circuit diagram showing a monitor circuit in the semiconductor integrated circuit device according to the sixth embodiment of the present invention. Since the configuration other than the monitor circuit is the same as that of the first embodiment, the description thereof is omitted.
  • the monitor circuit 302 has a resistance element R1 which is a resistance part having one end connected to the external power supply VDD and the other end connected to the power supply line MVL of the memory cell array part 6, and in parallel with the resistance element R1. And a connected switch element SWc.
  • the switch element SWc shown in FIG. 11 is configured by an N-type MOS transistor.
  • a source terminal and a drain terminal are connected to both ends of the resistor element R1.
  • a mode selection signal MSEL is input to the gate terminal of the switch element SWc.
  • the switch element SWc in the present embodiment is configured by an N-type MOS transistor, the present invention is not limited to this as long as it can be switched on / off according to the mode selection signal.
  • other transistor elements such as a P-type MOS transistor may be used, and other switch elements may be used.
  • the mode selection signal MSEL when the semiconductor memory device 1 is in the standby mode, the mode selection signal MSEL is at the low level, and when the semiconductor memory device 1 is in the normal operation mode, the mode selection signal MSEL is High. Become a level. Therefore, the switch element SWc is turned off when the semiconductor memory device 1 is in the standby mode, and is turned on when the semiconductor memory device 1 is in the normal operation mode.
  • the switch element SWc When the semiconductor memory device 1 is in the standby mode, the switch element SWc is turned off, so that the power supply voltage of the memory cell array unit 6 is supplied with the power supply voltage dropped by the resistor element R1 from the external power supply VDD. In other words, the state is the same as in the first embodiment, and the monitor circuit 2 outputs the voltage conversion value of the leakage current as the output Vm.
  • the semiconductor memory device 1 enters the normal operation mode and the switch element SWc is turned off, both ends of the resistor element R1 are short-circuited, and the power supply voltage from the external power supply VDD is directly supplied to the power supply of the memory cell array section 6.
  • the resistance element R1 for detecting the leakage current is interposed between the external power supply VDD and the memory cell array unit 6, the voltage lower than the power supplied to the memory cell array 10 of the semiconductor memory device 1 is lower than the memory cell array of the memory circuit 2. It is always supplied to the power supply of the unit 6.
  • the characteristics of the memory cell to which the power supply voltage lower than the voltage of the external power supply is supplied are different from the characteristics of the memory cell MC of the memory array 10 to which the power supply voltage of the external power supply is directly supplied by long-term use. There is a possibility that accurate monitoring cannot be performed.
  • the semiconductor integrated circuit device of the present embodiment in the normal operation mode in which the first voltage output circuit 4a sharing the steady voltage is connected to the power supply line of the memory array of the semiconductor memory device, the external power supply VDD and the memory Since the cell array unit 6 is short-circuited, the voltage supplied to the memory cell MMC of the memory cell array unit 6 can be made equal to the voltage supplied to the memory cell MC of the semiconductor memory device 1, and as a result, due to long-term use.
  • the power supply voltage of the memory cell MC of the semiconductor memory device 1 can be controlled systematically even with respect to characteristic deterioration.
  • the write assist circuit that improves the write characteristics and the read assist that improves the read characteristics according to the finish of the threshold value of the transistor constituting the memory cell.
  • An assist circuit such as a circuit is installed. Although the detailed principle is not described here, these assist circuits expand the operation margin of the semiconductor memory device by supplying an auxiliary voltage different from the operation voltage of the semiconductor integrated circuit device to the memory cell array power supply.
  • the test device outside the semiconductor integrated circuit device is used to monitor the finish of the threshold voltage of the transistors constituting the memory cell, and according to the monitoring result, Similarly, a technique for programming the setting of assist conditions by a test apparatus outside the semiconductor integrated circuit device is known.
  • the present embodiment is different from the first embodiment in that the power supply voltage of the memory cell array 10 of the semiconductor memory device is changed according to the output of the monitor circuit during the write operation of the semiconductor memory device, and the read operation of the semiconductor memory device is performed.
  • the word line voltage of the memory cell array 10 of the semiconductor memory device is configured to be changed according to the output of the monitor circuit.
  • FIG. 12 is a schematic circuit diagram showing a semiconductor integrated circuit according to the sixth embodiment of the present invention.
  • the voltage output circuit in this embodiment includes first and second voltage output circuits 4a and 4b, and is configured to be selectively connected to the semiconductor memory device 1 by the switching circuit 5.
  • the second voltage output circuit 4b is configured to change the output voltage in accordance with the output of the monitor circuit 2, as in the first embodiment.
  • the first voltage output circuit 4a of the present embodiment outputs a normal voltage, and the output voltage is supplied to the power supply of the memory cell array 10 of the semiconductor memory device 1 through a write assist circuit described below. .
  • the output of the second voltage output circuit 4b and the output of the first voltage output circuit 4a via the write assist circuit are selectively switched by the switching circuit 5 and supplied to the memory cell array 10.
  • the write when the memory cell array 10 of the semiconductor memory device 1 is in the write operation mode, the write that adjusts the power supply voltage supplied from the first voltage output circuit 4a according to the output of the detection circuit 3
  • An assist circuit unit 104a having a support circuit WA and a read support circuit RA that adjusts the word line voltage of the semiconductor memory device 1 according to the output of the detection circuit 3 when the memory cell array 10 of the semiconductor memory device 1 is in the read operation mode. It has.
  • the write assist circuit WA of the assist circuit unit 104a has an input terminal connected to the output terminal of the first voltage output circuit 4a, an output terminal connected to the input terminal of the switching circuit 5, and the memory cell array 10 via the switching circuit 5. Connected to the power line VDDM.
  • the write assist circuit WA includes an output voltage adjustment terminal TW, and the output of the detection circuit 3 is input to the output voltage adjustment terminal TW.
  • the write support circuit WA is configured to receive a write support circuit activation signal WAS that is generated based on an input signal of the semiconductor memory device 1 and that outputs a voltage adjusted from the write support circuit WA. ing.
  • the write support circuit WA has a column enable signal CE based on the chip enable signal CE of the semiconductor memory device 1, the write enable signal WE, and column address designation information sent from a main controller of an electronic device (not shown).
  • the output of the 3-input AND circuit AND1 is input as the write assist circuit activation signal WAS.
  • the write support circuit WA When the write support circuit activation signal WAS is at the low level, the write support circuit WA outputs the power supply voltage supplied from the first voltage output circuit 4a as it is, and when the write support circuit activation signal WAS is at the high level. Outputs an auxiliary voltage lower than the power supply voltage supplied from the first voltage output circuit 4a. This auxiliary voltage is controlled according to the output of the detection circuit 3.
  • the read assist circuit RA of the assist circuit unit 104 a has an output terminal connected to a power supply terminal of a word line driver WD that drives the word line WL of the semiconductor memory device 1.
  • the read assist circuit RA includes an output voltage adjustment terminal TR, and the output of the detection circuit 3 is input to the output voltage adjustment terminal TR.
  • the read support circuit RA is configured to receive a read support circuit activation signal RAS that is generated based on an input signal of the semiconductor memory device 1 and that outputs a voltage adjusted from the read support circuit RA. ing. That is, the read support circuit RA includes a chip enable signal CE of the semiconductor memory device 1, an inverted output of the write enable signal WE, and a row address designation information sent from a main controller of an electronic device (not shown). The output of the 3-input AND circuit AND2 to which the address signal RAD is input is input.
  • An inverter INV17 that generates an inverted output of the write enable signal WE is connected to one input of the AND circuit AND2.
  • the word line driver WD has a P-type MOS transistor QP3 and an N-type MOS transistor QN5 arranged in a complementary manner, and forms a CMOS circuit.
  • the drain terminals of the P-type MOS transistor QP3 and the N-type MOS transistor QN5 are connected to each other.
  • the output terminal of the read assist circuit RA is connected to the source terminal of the P-type MOS transistor QP3, and the source terminal of the N-type MOS transistor QN5 is grounded.
  • a row address signal RAD is input to the gate terminals of the P-type MOS transistor QP3 and the N-type MOS transistor QN5.
  • the read support circuit RA When the read support circuit activation signal RAS is at a low level, the read support circuit RA outputs a power supply voltage (not shown) provided inside or outside the read support circuit RA as it is, and activates the read support circuit. When the signal RAS is at a high level, an auxiliary voltage lower than the power supply voltage of the read assist circuit RA is output. This auxiliary voltage is controlled according to the output of the detection circuit 3. Note that the power supply of the read assist circuit RA may be a power supply supplied from the first voltage output circuit 4a, or may be a power supply different from that.
  • the operation when the semiconductor memory device 1 is in the normal operation mode in the semiconductor integrated circuit device 300 of the present embodiment will be described in more detail.
  • the first voltage output circuit 4a is connected to the power source VDDM of the memory cell array 10 of the semiconductor memory device 1 through the write assist circuit WA to supply power.
  • the chip enable signal CE and the write enable signal WE are at a high level. Further, when a memory cell MC having a column address to which data is to be written is selected, the corresponding column address signal CAD becomes High level, and the write support circuit activation signal WAS which is the output of the 3-input AND circuit AND1 is also at High level (writable). State). As a result, the write assist circuit WA outputs an auxiliary voltage lower than the output voltage of the first voltage output circuit 4a, and supplies the power supply voltage to the memory cell MC.
  • the output of the detection circuit 3 is input to the output voltage adjustment terminal TW of the write support circuit WA, and the write support circuit WA uses the voltage adjusted according to the output of the detection circuit 3 as an auxiliary voltage. As output.
  • the voltage drop amount and adjustment range of the auxiliary voltage can be reliably written in response to a decrease in the write operation margin of the memory cell MC caused by the variation in the threshold voltage of the assumed transistor of the memory cell MC.
  • the auxiliary voltage can be set in advance.
  • the read support circuit activation signal RAS that is the output of the three-input AND circuit AND2 is at the low level.
  • the read support circuit RA outputs the power supply voltage provided inside or outside the read support circuit RA to the power supply terminal of the word line driver WD as it is. Accordingly, the word line WL of the semiconductor memory device 1 is driven by the power supply voltage of the read support circuit RA.
  • the chip enable signal CE and the inverted signal of the write enable signal WE are at a high level. Further, when the memory cell MC of the row address from which data is to be read is selected, the corresponding row address signal RAD becomes High level, and the read support circuit activation signal RAS, which is the output of the 3-input AND circuit AND2, also becomes High level (readable). State). As a result, the read assist circuit RA outputs an auxiliary voltage lower than the power supply voltage and supplies the voltage to the power supply terminal of the word line driver WD.
  • the output of the detection circuit 3 is input to the output voltage adjustment terminal TR of the read support circuit RA, and the read support circuit RA uses the voltage adjusted according to the output of the detection circuit 3 as an auxiliary voltage. As output.
  • This facilitates reading of the semiconductor memory device according to manufacturing variations.
  • the amount of voltage drop and the adjustment range of the auxiliary voltage can be reliably written in response to a decrease in the read operation margin of the memory cell MC caused by variations in the threshold voltage of the assumed transistor of the memory cell MC.
  • the auxiliary voltage can be set in advance.
  • the write support circuit activation signal WAS that is the output of the 3-input AND circuit AND1 is at the low level.
  • the write assist circuit WA outputs the power supply voltage supplied from the first voltage output circuit 4a as it is. Accordingly, the output voltage of the first voltage output circuit 4a is supplied to the power supply line VDDM of the memory cell array 10 of the semiconductor memory device 1.
  • an appropriate operation margin in the normal operation mode can be obtained simply by setting the voltage based on the characteristics of the transistors obtained in the inspection process immediately after manufacturing. It is difficult to supply the memory cell with a voltage that provides the above.
  • the power supply voltage and the word line voltage supplied to the memory cell array 10 of the semiconductor memory device 1 during the write operation and the read operation of the semiconductor memory device 1 By changing according to the output of the monitor circuit 2 detected inside the integrated circuit, it is possible to cope with long-term use without increasing the inspection cost according to the variation of the threshold voltage of the transistors of the memory cell array 10. However, it is possible to supply the memory cell with a voltage that provides an appropriate operation margin in the normal operation mode.
  • the voltage output circuit connected to the power supply line VDDM of the memory cell array 10 of the semiconductor memory device 1 is the second as in the first embodiment.
  • the voltage output circuit 4b is switched to change the power supply voltage VDDM of the memory cell array 10 supplied from the second voltage output circuit 4b to the semiconductor memory device 1 in accordance with the output of the detection circuit 3.
  • the power supply voltage VDDM of the memory cell array 10 supplied by the second voltage output circuit 4b in the standby mode can be changed according to the threshold voltage of the transistor of the memory cell MC, the leakage current characteristics and data A power supply voltage that sufficiently satisfies the holding characteristics can be supplied.
  • the operation margin of the memory cell 10 in the normal operation mode can be ensured, and the power supply voltage sufficiently satisfying the leakage current characteristic and the data retention characteristic in the standby mode can be supplied, so that the operation stability and low power consumption can be achieved. And both.
  • the reference for changing the voltage supply during the write operation and the read operation and the reference for changing the voltage supply in the standby mode are the output of the common monitor circuit, both operation stability and low power consumption are compatible.
  • an increase in size due to the addition of the monitor circuit can be suppressed.
  • the present invention is not limited to this, and the voltage supplied to the semiconductor memory device 1 may be changed according to the output of the detection circuit 3 only when the semiconductor memory device 1 is in the normal operation mode. At this time, the number of voltage output circuits may be one.
  • the configuration in which the assist circuit unit 104a is disposed outside the semiconductor memory device 1 and the first voltage output circuit 4a has been described.
  • the assist circuit unit 104a is disposed in the semiconductor memory device 1 or the first voltage. You may comprise as an internal circuit of the output circuit 4a.
  • FIG. 13 is a block diagram showing a schematic configuration of an electronic apparatus according to the seventh embodiment of the present invention.
  • the electronic apparatus 450 of this embodiment is mounted with the semiconductor integrated circuit device 400 having the same configuration as that of the first embodiment, and generates a clock signal CLK that defines a clock frequency for controlling the semiconductor integrated circuit device 400.
  • a generation circuit CG and a controller CTL1 that changes the clock frequency of the clock signal CLK generated by the clock generation circuit CG according to the output of the monitor circuit 2 are provided.
  • the electronic apparatus 450 of this embodiment includes a microcomputer, for example, and the CPU of the microcomputer may be used as the controller CTL1.
  • Such a controller CTL1 may be a main control device that controls the operation of the electronic device 450, or may be a control device that is separately provided.
  • the threshold voltage varies for each manufactured transistor.
  • the operation speed is increased, and when the threshold voltage is higher than the design value, the operation speed is decreased. For this reason, it is preferable to optimize the clock frequency for operating the semiconductor integrated circuit in accordance with the variation in the threshold voltage of the transistors.
  • the controller CTL1 controls the clock generation circuit CG according to the completion of the threshold voltage of the transistor of the memory cell MC monitored by the monitor circuit 2, and the clock signal CLK By changing the frequency, the memory cell MC of the semiconductor memory device 1 can be adjusted to operate at the optimum clock frequency CLK inside the electronic device without using a separate adjustment device.
  • the semiconductor integrated circuit device of the present embodiment with respect to the memory cell MC of the memory cell array 10 of the semiconductor memory device 1, it is possible to cope with manufacturing variations in transistor threshold voltage and aging deterioration due to long-term use.
  • the semiconductor memory device 1 can be operated at the optimum clock frequency CLK without increasing the inspection cost, and the timing margin in consideration of the variation can be reduced, so that the operation of the electronic device is further speeded up. be able to.
  • FIG. 14 is a block diagram showing a schematic configuration of an electronic apparatus according to the eighth embodiment of the present invention.
  • the electronic device 550 of the present embodiment is connected to the semiconductor memory device 1 having the same configuration as that of the first embodiment, the semiconductor memory device 1, the monitor circuit 2, and the detection circuit 3, and the semiconductor memory device 1.
  • a voltage output circuit that supplies power to the storage device 1 and a controller CTL2 that changes the output voltage of the voltage output circuit according to the output of the monitor circuit 2 are provided.
  • first and second voltage output circuits 4a and 4b similar to those incorporated in the semiconductor integrated circuit device 100 of the first embodiment are provided outside the semiconductor memory device 400. ing. Similarly, the switching circuit 5 is provided outside the semiconductor memory device 400.
  • the output of the monitor circuit 2 (voltage value due to leakage current) detected by the detection circuit 3 is input to the controller CTL2.
  • the controller CTL2 generates a control signal that changes the voltage output from the second voltage output circuit 4b when the semiconductor memory device 1 is in the standby mode, according to the output of the monitor circuit 2. Since the mode selection signal MSEL is inverted when the semiconductor memory device 1 shifts to the standby mode, the switching circuit 5 connects the second voltage output circuit 4 b and the semiconductor memory device 1. At this time, the second voltage output circuit 4b changes the output voltage in accordance with the control signal output from the controller CTL2, and outputs it to the semiconductor memory device 1.
  • the controller CTL2 changes the voltage supplied from the voltage output circuit 4b to the semiconductor memory device 1 in accordance with the completion of the threshold voltage of the transistor of the memory cell MC monitored by the monitor circuit 2.
  • the memory cell MC of the memory cell array 10 of the device With respect to the memory cell MC of the memory cell array 10 of the device 1, leakage current characteristics and data retention characteristics without increasing the inspection cost even with respect to manufacturing variations in transistor threshold voltages and aging deterioration due to long-term use. Can be supplied to the memory cell array 10.
  • the semiconductor integrated circuit device and the electronic apparatus according to the present invention are useful for a semiconductor integrated circuit device and an electronic apparatus having a semiconductor storage device such as an SRAM. This is useful for semiconductor integrated circuit devices and electronic devices in which variations in threshold voltage of transistors are large.

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Abstract

　半導体記憶装置を具備する半導体集積回路装置及び電子機器であって、半導体記憶装置のメモリセルアレイを構成するメモリセルに対し、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても半導体記憶装置の正常特性や動作を維持することが可能な電圧を供給することができる半導体集積回路装置及び電子機器を提供する。　半導体集積回路装置(100)は、複数のメモリセル(MC)を有するメモリセルアレイ(10)を備えた半導体記憶装置(1)と、メモリセル(MC)の特性をモニタするモニタ回路(2)と、半導体記憶装置(1)に接続され、半導体記憶装置(1)への電源供給を行う電圧出力回路(4b)とを具備し、電圧出力回路(4b)は、モニタ回路(2)の出力に応じて出力電圧を変化させるように構成されている。

Description

半導体集積回路装置及び電子機器
　本発明は、半導体記憶装置を具備する半導体集積回路装置及び電子機器に関する。
　半導体集積回路装置においては、製造プロセスの微細化により、半導体集積回路装置の主要な構成要素であるトランジスタのしきい値電圧の製造ばらつきが大きくなってきている。トランジスタのしきい値電圧がばらつくと半導体集積回路装置の正常な特性や動作が確保できない問題が生じ得るため、これを是正する方法が検討されている。
　また近年、半導体集積回路装置においては、プロセスの微細化に伴い、トランジスタのリーク電流の増加が問題となっている。加えてシステムの高機能化に伴い、搭載される半導体記憶装置の容量も増加傾向にあるため、半導体集積回路装置においては、搭載される半導体記憶装置のメモリセルアレイの消費電力が、システム全体の消費電力のうちで大きな割合を占めるに至っている。したがって、半導体集積回路装置の低消費電力化を実現するには、半導体記憶装置におけるメモリセルアレイの消費電力を低減することが必須となっている。
　トランジスタのしきい値電圧の製造ばらつき増大とリーク電流低減化の問題に関し、例えば、特許文献１には、トランジスタのしきい値電圧に対するスタンバイ電流の依存性に着目して、トランジスタのしきい値電圧の製造ばらつきに応じて、スタンバイ電流の低減に効果のある基板バイアスを制御する構成が開示されている。具体的には、ＭＯＳ回路を構成するトランジスタのしきい値電圧の製造仕上がりをモニタして、モニタ結果に応じて、ＭＯＳ回路におけるリーク電流が最も小さくなるような基板バイアス電圧を設定している。
　一方、メモリセルのトランジスタのバイアス状態が弱くなるとメモリセルのデータ保持能力が失われてしまい、記憶していたデータが消去されてしまうため、半導体記憶装置に供給する電源電圧は、半導体記憶装置のメモリセルアレイを構成する全てのメモリセルがデータを保持することができる電圧以上の範囲で設定する必要がある。
　また、メモリセルを構成するトランジスタのしきい値電圧の製造ばらつきが増大すると、半導体記憶装置の通常動作時において、メモリセルの書き込み動作や読み出し動作についての動作マージンが縮小する。このようなしきい値電圧のばらつきの増大に対して、アシスト回路が搭載される。アシスト回路は、通常動作時にメモリセルに供給される電源電圧を調整することでメモリセルの動作マージンを拡大するものである。従来より、半導体集積回路装置外部の試験装置により、メモリセルを構成するトランジスタのしきい値電圧の仕上がりをモニタし、当該モニタ結果に応じて、アシスト量を設定する手法は公知である。
国際公開第２００３／０９４２３５号
　しかしながら、従来の半導体集積回路装置には、以下のような課題があった。トランジスタのしきい値電圧の製造ばらつきの増大に伴い、チップ毎にリーク電流が最小となる最適な基板バイアスが異なる。そのため、製造直後の検査工程において、半導体集積回路装置外部の試験装置により、メモリセルのトランジスタのしきい値電圧の仕上がりを検出して、当該検出結果に応じて、同じく半導体集積回路装置外部の試験装置により、最適な基板バイアスの設定をプログラムしていた。このような検査工程を別途設けることは検査コストの増大を招く。また、経年変化によりメモリセルアレイのトランジスタの特性が変化することもあるため、製造直後の検査工程において得られたトランジスタの特性に基づいて電圧を設定するだけでは、メモリセルの特性に応じた電源電圧を長期的に得ることは困難である。
　本発明は、以上のような課題を解決すべくなされたものであり、半導体記憶装置を具備する半導体集積回路装置及び電子機器であって、半導体記憶装置のメモリセルアレイを構成するメモリセルに対し、検査コストを増大させることなく、長期の使用に対しても半導体記憶装置の正常な特性や動作を維持することが可能な電圧を供給することができる半導体集積回路装置及び電子機器を提供することを目的とする。
　本発明に係る半導体集積回路装置は、複数のメモリセルを有するメモリセルアレイを備えた半導体記憶装置と、前記メモリセルの特性をモニタするモニタ回路と、前記半導体記憶装置に接続され、前記半導体記憶装置への電源供給を行う電圧出力回路とを具備し、前記電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されている。
　上記構成を備えた半導体集積回路装置によれば、モニタ回路によりモニタされたメモリセルの特性に応じて、電圧出力回路が半導体記憶装置へ供給する電圧を変化させるため、半導体記憶装置のメモリセルアレイを構成するメモリセルに対し、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても半導体記憶装置の正常特性や動作を維持することが可能な電圧を供給することができる。即ち、半導体記憶装置のスタンバイ時において、モニタ回路によりモニタされたメモリセルの特性に応じてメモリセルアレイに電源供給を行う電圧出力回路の出力を変化させることで、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対してもメモリセルのリーク電流特性及びデータ保持特性を十分に満足し得る電源電圧を供給することができる。また、半導体記憶装置の通常動作時において、モニタ回路によりモニタされたメモリセルの特性に応じて電圧出力回路の出力を変化させることで、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても適切な動作マージンが得られる電圧をメモリセルに供給することができる。
　前記電圧出力回路は、第１及び第２電圧出力回路を含み、前記第１及び第２電圧出力回路は、前記半導体記憶装置に選択的に接続されるように構成されており、前記第２電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されてもよい。この構成によれば、半導体記憶装置に電源供給する第１及び第２電圧出力回路が選択的に切り替えられるため、第１電圧出力回路の接続時と第２電圧出力回路の接続時とで、半導体記憶装置に供給する電源電圧を切り替えることができる。そして、２つの電圧出力回路のうち第２電圧出力回路を半導体記憶装置のスタンバイモードの電源供給に充てて、この第２電圧出力回路が供給する電源電圧をメモリセルの特性に応じて変化させることができるため、メモリセルへの書き込み及び読み出し動作に影響を与えることなくリーク電流特性及びデータ保持特性を十分に満足する電源電圧を供給することができる。
　前記第２電圧出力回路は、前記モニタ回路の出力に応じて印加される電圧を分圧する可変抵抗を有し、前記可変抵抗の分圧比率に応じて出力電圧を変化させるように構成されてもよい。これにより、可変抵抗の分圧比率に応じて出力電圧が変化するため、半導体記憶装置に供給する電源電圧をモニタ回路の出力に応じて高精度に変化させることができる。
　前記半導体集積回路装置は、前記第１及び第２電圧出力回路のうち、前記半導体記憶装置に接続される電圧出力回路を切り替える電源供給切替手段を具備し、前記電源供給切替手段は、前記第１電圧出力回路と前記半導体記憶装置とを接続する第１モードにおいて、前記第１電圧出力回路への電源供給を許容し且つ前記第２電圧出力回路への電源供給を阻止し、前記第２電圧出力回路と前記半導体記憶装置とを接続する第２モードにおいて、前記第２電圧出力回路への電源供給を許容し且つ前記第１電圧出力回路への電源供給を阻止するように構成されてもよい。これにより、前記第１及び第２電圧出力回路のうち、半導体記憶装置に接続されていない電圧出力回路への電源供給が阻止されるため、電力消費をより低く抑えることができる。
　前記第２電圧出力回路の出力電圧は、前記第１電圧出力回路よりも低いように構成されてもよい。この構成によれば、出力電圧を変化させ得る第２電圧出力回路の出力電圧が第１電圧出力回路の出力電圧より低いため、第２電圧出力回路を半導体記憶装置のスタンバイモード時に当該半導体記憶装置と接続することにより、低消費電力を実現しつつ、リーク電流特性及びデータ保持特性を満足するような電源電圧を半導体記憶装置に供給することができる。
　前記モニタ回路は、前記半導体記憶装置の前記メモリセルアレイに含まれるメモリセルと同一の構成のメモリセルを少なくとも１つ以上有するメモリセルアレイ部と、一端部が外部電源に接続され且つ他端部が前記メモリセルアレイ部の電源線に接続されている抵抗部とを有し、前記抵抗部の他端側における電圧値を前記メモリセルの特性として出力するように構成されてもよい。この構成によれば、抵抗部を外部電源とメモリセルアレイ部の電源線との間に設けることで、抵抗部の電源線側の電圧値がモニタ回路のメモリセルアレイ部におけるリーク電流による電圧値を示すこととなる。従って、半導体記憶装置のメモリセルアレイと同一の構成を有するメモリセルアレイ部のリーク電流による電圧値が半導体記憶装置のメモリセルの特性として出力されるため、半導体記憶装置におけるメモリセルのリーク電流特性をより高精度にモニタすることができる。
　前記半導体集積回路は、前記モニタ回路の出力をデジタル化する検知回路を具備し、前記検知回路は、前記モニタ回路の出力電圧と１以上の基準電圧との比較を行う１以上の比較器を有していてもよい。これにより、モニタ回路から出力された電圧値が１以上の比較器によってデジタル化されるため、電圧出力回路の出力電圧の調整を容易且つ多段的に行うことができる。
　前記検知回路は、前記１以上の比較器の出力データを保持する１以上の保持回路を有し、前記比較器は、所定の第１信号によって出力を開始するように構成され、前記保持回路は、前記第１信号より所定時間経過後に送られる第２信号によってそのときの前記比較器からの出力データを取り込み、保持するように構成されてもよい。この構成によれば、モニタ回路から出力された電圧値のうち、第１信号が送られてから所定時間経過後に第２信号が送られたときの電圧値に基づいて半導体記憶装置に供給される電源電圧を変化させるため、電源投入直後等においてモニタ回路の出力特性が安定しない場合のモニタ回路出力を半導体記憶装置へ供給する電源電圧を変化させる基準として用いないようにすることができ、半導体記憶装置に対して安定した電源供給を行うことができる。
　前記第２信号は、前記第１信号から生成された信号であり、前記検知回路は、前記第１信号が前記比較器に到達してから所定時間遅れて前記第２信号が前記保持回路に到達するように構成されてもよい。このように、第２信号を第１信号から生成された信号とすることにより、回路構成を簡単にすることができる。
　また、前記第１信号は、前記半導体記憶装置に入力されてもよい。
　前記半導体集積回路装置は、前記モニタ回路の前記メモリセルアレイ部を構成するメモリセルの状態をＬｏｗ又はＨｉｇｈレベルに切り替えるモニタ回路制御部をさらに具備していてもよい。これにより、半導体記憶装置のメモリセルの状態に応じてモニタ回路のメモリセルアレイ部におけるメモリセルの状態がＬｏｗ又はＨｉｇｈレベルに切り替えられるため、モニタ回路のメモリセルの長期使用による特性変化を半導体記憶装置のメモリセルの特性変化に近づけることができ、長期使用においても供給する電源電圧を高精度に調整することができる。
　前記モニタ回路制御部は、前記半導体記憶装置と共通の入力信号に基づいて前記モニタ回路の前記メモリセルアレイ部を構成するメモリセルの状態をＬｏｗ又はＨｉｇｈレベルに切り替えるように構成されてもよい。これにより、メモリセルアレイ部のメモリセルの状態が半導体記憶装置のメモリセルの状態を切り替える入力信号に基づいて切り替えられるため、メモリセルアレイ部のメモリセルの特性変化を半導体記憶装置のメモリセルの特性変化により近づけることができる。
　前記半導体記憶装置と共通の入力信号は、前記半導体記憶装置を制御するクロック周波数を規定するクロック信号と、前記半導体記憶装置の前記メモリセルの動作モードを切り替えるチップイネーブル信号とを含み、前記モニタ回路制御部は、前記クロック信号に同期して前記チップイネーブル信号に応じて前記メモリセルアレイ部のメモリセルの状態をＬｏｗ又はＨｉｇｈレベルに切り替えるように構成されてもよい。これにより、メモリセルアレイ部のメモリセルの特性変化を半導体記憶装置のメモリセルの特性変化により近づけることができる。
　前記電圧出力回路は、第１及び第２電圧出力回路を含み、前記第１及び第２電圧出力回路は、前記半導体記憶装置に選択的に接続されるように構成され、前記第２電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されており、前記モニタ回路は、前記抵抗部に並列接続されたスイッチ素子を有し、前記スイッチ素子は、前記半導体記憶装置と前記第１電圧出力回路とが接続された場合にオンし、前記半導体記憶装置と前記第２電圧出力回路とが接続された場合にオフするように構成されてもよい。この構成によれば、半導体記憶装置に電源供給する第１及び第２電圧出力回路が選択的に切り替えられるため、第１電圧出力回路の接続時と第２電圧出力回路の接続時とで、半導体記憶装置に供給する電源電圧を切り替えることができる。そして、２つの電圧出力回路のうち第２電圧出力回路を半導体記憶装置のスタンバイモードの電源供給用に設定することにより、スタンバイモードにおいて第２電圧出力回路が供給する電源電圧をメモリ回路から出力された電圧値に応じて変化させることができるため、メモリセルへの書き込み動作及び読み出し動作に影響を与えることなくリーク電流特性及びデータ保持特性を十分に満足する電源電圧を供給することができる。しかも、電源電圧を変化させることのない第１電圧出力回路の接続時においては、外部電源とメモリセルアレイ部とが短絡されるため、メモリセルアレイ部のメモリセルに供給される電圧を半導体記憶装置のメモリセルに供給される電圧に近づけることができ、メモリセルアレイ部のメモリセルの特性変化を半導体記憶装置のメモリセルの特性変化により近づけることができる。
　前記半導体集積回路装置は、前記半導体記憶装置の書き込み動作時において前記半導体記憶装置の前記メモリセルアレイの電源電圧を前記モニタ回路の出力に応じて変化させ、前記半導体記憶装置の読み出し動作時において前記半導体記憶装置の前記メモリセルアレイのワード線電圧を前記モニタ回路の出力に応じて変化させるように構成されてもよい。この構成によれば、半導体記憶装置の書き込み動作時及び読み出し動作時において半導体記憶装置に供給される電源電圧及びワード線電圧をモニタ回路の出力に応じて変化させるため、半導体記憶装置の書き込み動作及び読み出し動作に必要な電圧を十分に確保することができる。
　前記半導体集積回路装置は、前記半導体記憶装置の書き込み時において、前記モニタ回路の出力に応じて、前記半導体記憶装置の前記メモリセルアレイの電源電圧を変化させる書込み支援回路と、前記半導体記憶装置の読み出し時において、前記モニタ回路の出力に応じて、前記半導体記憶装置の前記メモリセルアレイのワード線電圧を駆動するワード線ドライバの電源電圧を変化させる読出し支援回路とを備えてもよい。この構成によれば、書き込み支援回路により、モニタ回路の出力に応じて調整された電圧が補助電圧としてメモリセルアレイに入力され、読出し支援回路により、モニタ回路の出力に応じて調整された電圧が補助電圧としてメモリセルアレイに入力される。これにより、製造ばらつきに応じた半導体記憶装置の書き込み及び読み出しの容易化が図れる。
　また、本発明に係る電子機器の一の態様は、上記構成を備えた半導体集積回路装置と、前記半導体集積回路装置を制御するクロック周波数を規定するクロック信号を生成するクロック生成回路と、前記モニタ回路の出力に応じて前記クロック生成回路で生成されるクロック信号のクロック周波数を変化させるコントローラとを具備するものである。上記構成を備えた電子機器によれば、モニタ回路によりモニタされたメモリセルの特性に応じて、電圧出力回路が半導体記憶装置へ供給する電圧を変化させるため、半導体記憶装置のメモリセルアレイを構成するメモリセルに対し、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても半導体記憶装置の正常特性や動作を維持することが可能な電圧を供給することができる。しかも、メモリセルの特性変化に応じてメモリセルの動作速度は変化するため、コントローラがこれに対応するようにクロック信号のクロック周波数を変化させることにより、半導体記憶装置のメモリセルを最適なクロック周波数で動作するように調整することができる。これにより電子機器の動作をより高速化することができる。
　また、本発明に係る電子機器の他の態様は、複数のメモリセルを有するメモリセルアレイを備えた半導体記憶装置及び前記メモリセルの特性をモニタするモニタ回路を備えた半導体集積回路装置と、前記半導体記憶装置に接続され、前記半導体記憶装置への電源供給を行う電圧出力回路と、前記モニタ回路の出力に応じて前記電圧出力回路の出力電圧を変化させるコントローラとを具備するものである。上記構成を備えた電子機器によれば、モニタ回路によりモニタされたメモリセルの特性に応じて、コントローラが電圧出力回路から半導体記憶装置へ供給する電圧を変化させるため、半導体記憶装置のメモリセルアレイを構成するメモリセルに対し、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても半導体記憶装置の正常特性や動作を維持することが可能な電圧を供給することができる。
　以下、特許請求の範囲及び明細書の記載に用いられる用語の定義について説明する。
　特許請求の範囲及び明細書にいう「メモリセルの特性」とは、メモリセルのトランジスタのしきい値電圧そのもの又はメモリセルのトランジスタのしきい値電圧に換算可能なパラメータを意味する。具体的には、例えば、メモリセルアレイのリーク電流又はその電圧換算値等である。
　特許請求の範囲及び明細書にいう「メモリセルの状態」とは、対応するメモリセルが書き込み状態（Ｈｉｇｈレベル）又は読み込み状態（Ｌｏｗレベル）の何れかの状態を意味する。
　本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
　本発明は以上に説明したように構成され、半導体記憶装置のメモリセルアレイを構成するメモリセルに対し、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても半導体記憶装置の正常特性や動作を維持することが可能な電圧を供給することができるという効果を奏する。即ち、その結果、本発明は、例えば、半導体記憶装置のスタンバイ時において、モニタ回路によりモニタされたメモリセルの特性に応じてメモリセルアレイに電源供給を行う電圧出力回路の出力を変化させることで、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対してもメモリセルのリーク電流特性及びデータ保持特性を十分に満足し得る電源電圧を供給することができるという効果を奏する。また、本発明は、例えば、半導体記憶装置の通常動作時において、モニタ回路によりモニタされたメモリセルの特性に応じて電圧出力回路の出力を変化させることで、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや長期の使用に伴う経年劣化に対しても適切な動作マージンが得られる電圧をメモリセルに供給することができるという効果を奏する。
図１は本発明の第１実施形態に係る半導体集積回路装置の概略構成を示すブロック図である。 図２は図１に示す半導体集積回路装置における半導体記憶装置のメモリセルアレイを構成するメモリセルを示す回路図である。 図３は図１に示す半導体集積回路装置におけるモニタ回路を示す概略回路図である。 図４は図１に示す半導体集積回路装置における検知回路を示す概略回路図である。 図５は図１に示す半導体集積回路装置における第２電圧出力回路４ｂを示す概略回路図である。 図６は本発明の第２実施形態に係る半導体集積回路装置における検知回路を示す概略回路図である。 図７は本発明の第３実施形態に係る半導体集積回路装置における電源供給切替手段を示す概略回路図である。 図８は本発明の第４実施形態に係る半導体集積回路装置を示す概略回路図である。 図９は図８に示す半導体集積回路装置における同期信号生成回路を示す概略回路図である。 図１０は図８に示す半導体集積回路装置のタイミングチャートである。 図１１は本発明の第６実施形態に係る半導体集積回路装置におけるモニタ回路を示す概略回路図である。 図１２は本発明の第６実施形態に係る半導体集積回路を示す概略回路図である。 図１３は本発明の第７実施形態に係る電子機器の概略構成を示すブロック図である。 図１４は本発明の第８実施形態に係る電子機器の概略構成を示すブロック図である。 図１５は半導体記憶装置のメモリセルにおけるしきい値電圧依存性を示したグラフである。
　＜発明の概念＞
　まず、本発明の概念について説明する。
　半導体記憶装置を具備する半導体集積回路装置においては、半導体記憶装置のメモリセルアレイを構成するメモリセルにトランジスタが用いられている。また近年、半導体集積回路装置においては、プロセスの微細化に伴い、トランジスタのリーク電流の増加が問題となっている。さらにシステムの高機能化に伴い、搭載される半導体記憶装置の容量も増加傾向にあるため、半導体集積回路装置においては、搭載される半導体記憶装置のメモリセルアレイの消費電力が、システム全体の消費電力のうちで大きな割合を占めるに至っている。したがって、半導体記憶装置におけるメモリセルアレイの消費電力を低減することが求められている。
　メモリセルアレイの消費電力を低減するためには、メモリセルの電源電圧を低電圧化することが有効である。特に、書き込み動作や読み出し動作を行わないスタンバイモードにおける消費電力低減のためには、メモリセルの電源電圧を低電圧化してリーク電流を低減させることが有効である。
　しかし、メモリセルの電源電圧が所定の電圧以下になると、メモリセルのデータ保持能力が失われてしまい、記憶していたデータが消去されてしまうため、半導体記憶装置のメモリセルアレイを構成する全てのメモリセルがデータを保持することができる電圧以上の範囲で設定する必要がある。
　また、前述したように、メモリセルアレイの微細化に伴い、製造されるトランジスタごとの特性、特に、しきい値電圧の製造ばらつきが顕在化している。トランジスタ毎のしきい値電圧の製造ばらつきが増大すると、メモリセルのリーク電流特性及びデータ保持特性を両立することが困難となってくる。このことを図１５を用いて説明する。図１５は半導体記憶装置のメモリセル電圧のしきい値電圧依存性を示したグラフである。図１５に示す特性ａ（ａ０，ａ１）は、リーク電流に関して製品規格を満足するためのメモリセルのリーク特性のしきい値電圧依存性であり、特性ｂは、メモリセルのデータ保持特性のしきい値電圧依存性である。即ち、半導体記憶装置のリーク電流に関する製品規格を満足するためには、メモリセルの電源電圧をこの特性ａよりも低電位にする必要があり、さらに低電圧でデータ保持を行うためには、メモリセルの電源電圧をこの特性ｂよりも高電位にする必要がある。また、しきい値電圧Ｖｔｈ１及びＶｔｈ２は、トランジスタのしきい値電圧の製造ばらつき量を規定したコーナー条件を示すものである。即ち、メモリセルのトランジスタは、製造のばらつきによってしきい値電圧がＶｔｈ１からＶｔｈ２の間で異なる値となり得る。
　以上より、しきい値電圧がＶｔｈ１からＶｔｈ２の間でメモリセルのリーク電流特性及びデータ保持特性を両立させるためには、図１５（ａ）に示すように、メモリセルの電源電圧をメモリセルのトランジスタのしきい値電圧によらない固定電圧Ｖ０に設定することができれば簡単である。
　ところが、図１５（ｂ）に示すように、メモリセルアレイの微細化に伴うトランジスタのリーク電流の増加と製品の更なる低消費電力要望によりリーク電流特性ａがａ０からａ１へ低電圧側にシフトすると、メモリセルの電源電圧をメモリセルのトランジスタのしきい値電圧によらない固定電圧に設定することが困難となる。図１５（ｂ）の例においては、メモリセルの電源電圧を固定電圧Ｖ１にすることは可能であるものの、トランジスタのしきい値電圧の製造ばらつきによって問題が生じ得る。即ち、しきい値電圧がＶｔｈ１付近に製造されたトランジスタにおいては、データ保持特性ｂについてはデータ保持電圧の下限値に対してマージンを得られるが、リーク電流特性ａ１についてはマージンがなく、製造ばらつきや経年劣化により、トランジスタのしきい値電圧がＶｔｈ１よりも低くなった場合にリーク電流特性を満足しないおそれがある。また、しきい値電圧がＶｔｈ２付近に製造されたトランジスタにおいては、リーク電流特性ａ１についてはリーク電流電圧の上限値に対してマージンを得られるが、データ保持特性ｂについてはマージンがなく、製造ばらつきや経年劣化により、しきい値電圧がＶｔｈ２よりも高くなった場合にデータ保持特性を満足しないおそれがある。
　このような問題に対して、例えば、トランジスタのしきい値電圧に拘わらずリーク電流特性及びデータ保持特性の双方に対して十分なマージンを得るためには、図１５（ｃ）に示す電圧特性Ｖ２のように、トランジスタのしきい値電圧が高くなるほど供給する電源電圧をより高くすることが有効であり、トランジスタのしきい値電圧が低くなるほど供給する電源電圧をより低くすることが有効となる。
　以上の原理を踏まえて、本発明に係る半導体集積回路装置及び電子機器は、半導体集積回路装置及び電子機器の内部でメモリセルのトランジスタのしきい値電圧の仕上がりをモニタして、モニタ結果に応じたメモリセルアレイの電源電圧を自動的に設定させることで、製造ばらつきによる特性ばらつきや長期使用による特性変動に対しても、検査コストを増大させることなく、リーク電流特性及びデータ保持特性を十分に満足し得る電源電圧を供給することができる。
　続いて、以下に、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
　＜第１実施形態＞
　まず、本発明の第１実施形態に係る半導体集積回路装置について説明する。図１は、本発明の第１実施形態に係る半導体集積回路装置の概略構成を示すブロック図である。
　本実施の形態において、半導体集積回路装置１００は、図１に示すように、複数のメモリセルを有するメモリセルアレイ１０を備えた半導体記憶装置１を具備している。さらに、半導体集積回路装置１００は、半導体記憶装置１のメモリセルアレイ１０に電源電圧を出力する電圧出力回路を具備している。本実施形態においては、電圧出力回路として互いに出力電圧が異なる第１及び第２の電圧出力回路４ａ，４ｂを具備している。第１及び第２電圧出力回路４ａ，４ｂは、半導体記憶装置１と切替回路５を介して選択的に接続され、接続された第１又は第２電圧出力回路４ａ，４ｂは、半導体記憶装置１のメモリセルアレイ１０に電源電圧を供給する。
　切替回路５は、外部からのモード選択信号ＭＳＥＬに応じて第１又は第２電圧出力回路４ａ，４ｂの何れか一方を半導体記憶装置１のメモリセルアレイ１０に接続する。具体的には、切替回路５は、半導体記憶装置１が通常動作モードのときに、半導体記憶装置１のメモリセルアレイ１０と第１電圧出力回路４ａとを接続し（第１モードと称する）、半導体記憶装置１がスタンバイモードのときに、半導体記憶装置１のメモリセルアレイ１０と第２電圧出力回路４ｂとを接続する（第２モードと称する）。
　本実施形態においては、スタンバイモードにおけるリーク電流を低減させるために、第２電圧出力回路４ｂの出力電圧は、第１電圧出力回路４ａの出力電圧よりも低いように構成している。なお、本実施形態においては、互いに出力電圧が異なる２つの電圧出力回路４ａ，４ｂを備えた構成を例示しているが、本発明は半導体記憶装置１に供給される電源電圧を変化させることが可能な電圧出力回路を有する限りこれに限られず、１つの電圧出力回路において、適宜半導体記憶装置１に供給する電源電圧を変化させることとしてもよい。
　半導体集積回路装置１００は、半導体記憶装置１のメモリセルアレイ１０の特性をモニタするモニタ回路２を具備している。モニタ回路２の出力は、検知回路３により検知され、デジタル化される。デジタル化されたモニタ回路２の出力は、第２電圧出力回路４ｂに入力される。そして、第２電圧出力回路４ｂの出力電圧は、デジタル化されたモニタ回路２の出力（即ち、検知回路３の出力）に応じて設定されるように構成されている。
　上記構成によれば、メモリセルを構成するトランジスタのしきい値電圧の仕上がりに応じてモニタ回路２の出力が変化するため、当該出力の変化に応じて第２電圧出力回路４ｂの出力電圧が変化する。このように、半導体記憶装置１がスタンバイモードであるときのメモリセルアレイ１０の電源電圧をメモリセルのトランジスタのしきい値電圧の製造ばらつきに応じて、半導体集積回路内部にて設定されるように構成することにより、メモリセルのトランジスタのしきい値電圧の製造ばらつきや継続使用に伴う経年劣化に対しても、検査コストを増大させることなくメモリセルのトランジスタのしきい値電圧に応じた電源電圧制御を高精度に行うことができる。従って、メモリセルのトランジスタのしきい値電圧の製造ばらつきや経年劣化に対してもリーク電流特性及びデータ保持特性を十分に満足する電源電圧を供給することができる。
　なお、メモリセルの特性は、メモリセルのトランジスタのしきい値電圧そのもの又はメモリセルのトランジスタのしきい値電圧に換算可能なパラメータであればよく、検出される値は、電流値であっても電圧値であっても構わない。
　以下、各構成について詳しく説明する。図２は、図１に示す半導体集積回路装置における半導体記憶装置のメモリセルアレイを構成するメモリセルを示す回路図である。本実施形態におけるメモリセルＭＣは、２つのＰ型ＭＯＳトランジスタＱＰ１，ＱＰ２及び２つのＮ型ＭＯＳトランジスタＱＮ３，ＱＮ４を有するＣＭＯＳ回路を２つのＮ型ＭＯＳトランジスタＱＮ１，ＱＮ２で動作させる保持回路（ＣＭＯＳ型のＳＲＡＭメモリセル）として構成されている。なお、メモリセルＭＣを構成するトランジスタとしてＭＯＳトランジスタを用いているが、本発明はリーク電流が問題となる電界効果トランジスタであればこれに限られず、例えば、接合型の電界効果トランジスタを用いてもよい。また、メモリセルＭＣを相補型のＣＭＯＳ回路により構成しているが、Ｐ型又はＮ型の何れかのトランジスタのみで回路を構成してもよい。
　Ｐ型ＭＯＳトランジスタＱＰ１，ＱＰ２のソース端子は、何れも電源線ＶＤＤＭに接続されている。Ｐ型ＭＯＳトランジスタＱＰ１，ＱＰ２のドレイン端子は、それぞれＮ型ＭＯＳトランジスタＱＮ３，ＱＮ４のドレイン端子に接続されている。Ｎ型ＭＯＳトランジスタＱＮ３，ＱＮ４のソース端子は何れも接地されている。Ｎ型ＭＯＳトランジスタＱＮ１，ＱＮ２のドレイン端子は、それぞれメモリセルＭＣに保持されるデータの読み出し又は書き込みを行う相補ビット線対ＢＬ，／ＢＬに接続されている。Ｎ型ＭＯＳトランジスタＱＮ１のソース端子は、Ｐ型ＭＯＳトランジスタＱＰ１及びＮ型ＭＯＳトランジスタＱＮ３のドレイン端子に接続され、Ｎ型ＭＯＳトランジスタＱＮ２のソース端子は、Ｐ型ＭＯＳトランジスタＱＰ２及びＮ型ＭＯＳトランジスタＱＮ４のドレイン端子に接続されている。Ｎ型ＭＯＳトランジスタＱＮ１，ＱＮ２のゲート端子は、何れも複数のメモリセルＭＣ列のうちから何れか一列を選択するワード線ＷＬに接続されている。
　Ｐ型ＭＯＳトランジスタＱＰ１及びＮ型ＭＯＳトランジスタＱＮ３のドレイン端子並びにＮ型ＭＯＳトランジスタＱＮ３のソース端子の接続ノードは、メモリセルＭＣの記憶ノードＮ１となっており、Ｐ型ＭＯＳトランジスタＱＰ２及びＮ型ＭＯＳトランジスタＱＮ４のドレイン端子並びにＮ型ＭＯＳトランジスタＱＮ２のソース端子の接続ノードは、メモリセルＭＣの記憶ノードＮ２となっている。さらに、記憶ノードＮ１は、Ｐ型ＭＯＳトランジスタＱＰ２及びＮ型ＭＯＳトランジスタＱＮ４のゲート端子に接続され、記憶ノードＮ２は、Ｐ型ＭＯＳトランジスタＱＰ１及びＮ型ＭＯＳトランジスタＱＮ３のゲート端子に接続されている。
　通常動作モードにおいて、ワード線ＷＬがＨｉｇｈレベルとなると、該当するメモリセルＭＣのＮ型ＭＯＳトランジスタＱＮ１，ＱＮ２がオンし、相補ビット線対ＢＬ，／ＢＬを介して記憶ノードＮ１，Ｎ２に対してデータの読み出し又は書き込みが行われる。一方、スタンバイモードにおいては、ワード線ＷＬがＬｏｗレベルとなり、メモリセルＭＣのＮ型ＭＯＳトランジスタＱＮ１，ＱＮ２がオフするため、記憶ノードＮ１，Ｎ２のデータがそのまま保持される。
　半導体記憶装置１のメモリセルアレイ１０は、上記メモリセルＭＣが複数配列されて構成されている。また、本実施形態において、モニタ回路２のメモリセルアレイ部６は、半導体記憶装置１のメモリセルアレイ１０に含まれるメモリセルと同一の構成のメモリセルを少なくとも一つ以上有している。そして、モニタ回路２のメモリセルアレイ部６におけるメモリセルの特性（本実施形態においては後述するリーク電流）を検出することにより、半導体記憶装置１のメモリセルアレイ１０のメモリセルの特性を間接的に検出する。
　図３は、図１に示す半導体集積回路装置におけるモニタ回路を示す概略回路図である。図３においては、モニタ回路２のメモリセルアレイ部６を構成するメモリセルを便宜上ＭＭＣとして表記しているが、当該メモリセルＭＭＣは図２に示す半導体記憶装置１のメモリセルＭＣと同一の構成を有している。モニタ回路２には、メモリセルアレイ部６の行方向に沿って配置された１本のモニタ回路用ワード線ＭＷＬ及び１本のモニタ回路用電源線ＭＶＬと、メモリセルアレイ部６の列方向に沿って配置されたｎ組のモニタ回路用相補ビット線対ＭＢＬｎ，／ＭＢＬｎ（ｎ＝０，１，…，ｎ－１）とが設けられている。そして、ｎ個のメモリセルＭＭＣがモニタ回路用ワード線ＭＷＬ及びモニタ回路用相補ビット線対ＭＢＬｎ，／ＭＢＬｎに接続されている。即ち、図２に示すメモリセルＭＣにおけるＰ型ＭＯＳトランジスタＱＰ１，ＱＰ２のソース端子が何れもモニタ回路用電源線ＭＶＬに接続され、Ｎ型ＭＯＳトランジスタＱＮ１，ＱＮ２のゲート端子が何れもモニタ回路用ワード線ＭＷＬに接続されている。さらに、Ｎ型ＭＯＳトランジスタＱＮ１，ＱＮ２のドレイン端子は、それぞれ対応するモニタ回路用相補ビット線対ＭＢＬｎ，／ＭＢＬｎに接続されている。なお、本発明は、複数のメモリセルＭＭＣごとの特性から統計的に半導体記憶装置１のメモリセルＭＣの特性をモニタするものであるため、メモリセルアレイ部６におけるメモリセルＭＭＣの数は、半導体記憶装置１のメモリセルＭＣの数と同じであってもよいし、異なっていてもよいが、メモリセルＭＭＣをなるべく多く接続する方がメモリセルＭＣの特性を高精度に検知するためには好ましい。
　モニタ回路２は、本実施形態においては、半導体記憶装置１がスタンバイモードにあるときのメモリセルアレイ１０の電源電圧を調整するために設けられているため、メモリセルアレイ部６の各メモリセルＭＭＣは、データ保持状態を維持するようにバイアスされている。即ち、ワード線ＭＷＬはＬｏｗレベルに固定され且つ全ての相補ビット線対ＭＢＬｎ，／ＭＢＬｎは、Ｈｉｇｈレベルに固定されている。
　さらにモニタ回路２は、一端部が外部電源ＶＤＤに接続され且つ他端部がメモリセルアレイ部６の電源線ＭＶＬに接続されている抵抗部である抵抗素子Ｒ１を有している。即ち、メモリセルアレイ部６のモニタ回路用電源線ＭＶＬには、外部電源ＶＤＤから供給される電源が抵抗素子Ｒ１を介して供給されている。モニタ回路２は、メモリセルアレイ部６のトランジスタのしきい値電圧をモニタするために設けられているが、本実施形態では抵抗素子Ｒ１の他端側のノードから検知回路３へ電圧値Ｖｍを出力するように構成されている。これにより、モニタ回路２は、外部電源ＶＤＤの電源電圧に対する抵抗素子Ｒ１の電圧降下を出力電圧Ｖｍとして出力する。この出力電圧Ｖｍは、外部電源電圧ＶＤＤ及びリーク電流Ｉｍを用いてＶｍ＝ＶＤＤ－Ｉｍ×Ｒ１と表せる。即ち、モニタ回路２の出力電圧Ｖｍからメモリセルアレイ部６のリーク電流Ｉｍを換算することが可能であり、このリーク電流Ｉｍから間接的にしきい値電圧の仕上がりをモニタしていることになる。
　図４は、図１に示す半導体集積回路装置における検知回路を示す概略回路図である。検知回路３は、モニタ回路２から出力されたリーク電流による出力電圧Ｖｍを検知し、デジタル化して第２電圧出力回路４ｂへ出力する回路であり、モニタ回路２の出力電圧と１以上の基準電圧Ｖｒｅｆ（ｎ）（ｎ＝０，１，…，ｎ－１）との比較を行う１以上の比較器ＣＡｎ（ｎ＝０，１，…，ｎ－１）を有している。接続する比較器ＣＡｎの数ｎが出力されるデジタル値のビット数ｎとなる。
　検知回路３は、比較器ＣＡｎの入力端子のそれぞれに、モニタ回路２の出力Ｖｍ及び基準電圧Ｖｒｅｆ（ｎ）が入力されるように構成されている。基準電圧Ｖｒｅｆ（ｎ）は、所定の固定電圧である。複数の基準電圧Ｖｒｅｆ（ｎ）においては、全て異なる電圧を有している。即ち、例えば、Ｖｒｅｆ（０）＞Ｖｒｅｆ（１）＞…＞Ｖｒｅｆ（ｎ－１）となっている。基準電圧Ｖｒｅｆ（ｎ）の値及び個数は、想定されるメモリセルＭＣの特性に応じて任意に設定される。
　検知回路３において、比較器ＣＡｎのそれぞれは、入力されたモニタ回路２の出力電圧Ｖｍと基準電圧Ｖｒｅｆ（ｎ）とを比較し、その結果を比較器ＣＡｎの出力端子Ｑｎに出力する。例えば、比較器ＣＡｎの出力端子Ｑｎは、基準電圧Ｖｒｅｆ（ｎ）に対してモニタ回路２の出力Ｖｍが高い場合にＨｉｇｈレベルを出力する。つまり、出力端子Ｑｎの出力がモニタ回路２のアナログ出力Ｖｍをデジタル化したｎビット出力となる。例えば、Ｖｒｅｆ（０）＞Ｖｒｅｆ（１）＞…＞Ｖｒｅｆ（３）＞Ｖｍ＞Ｖｒｅｆ（４）＞…＞Ｖｒｅｆ（ｎ－１）であるとき、比較器ＣＡ０からＣＡ３は、出力電圧Ｖｍが基準電圧Ｖｒｅｆより低いため、Ｌｏｗレベルを出力し、比較器ＣＡ４からＣＡｎ－１は、出力電圧Ｖｍが基準電圧Ｖｒｅｆより高いため、Ｈｉｇｈレベルを出力する。従って、検知回路３の出力Ｑｎは、（Ｑ１，…，Ｑ３，Ｑ４，…，Ｑｎ－１）＝（Ｌ，…，Ｌ，Ｈ，…，Ｈ）となる。このように、モニタ回路２から出力された電圧値Ｖｍが１以上の比較器ＣＡｎによってデジタル化されるため、第２電圧出力回路４ｂの調整を容易且つ多段的に行うことができる。
　図５は、図１に示す半導体集積回路装置における第２電圧出力回路４ｂを示す概略回路図である。第２電圧出力回路４ｂは、前述したように、モニタ回路２の出力に応じて出力電圧を変化させるように構成されている。具体的には、第２電圧出力回路４ｂは、モニタ回路２の出力に応じて印加される電圧を分圧する可変抵抗Ｒ２を有し、可変抵抗Ｒ２の分圧比率に応じて出力電圧を変化させるように構成されている。
　可変抵抗Ｒ２には、モニタ回路２の出力Ｖｍをデジタル化した検知回路３の出力Ｑｎが入力され、当該出力Ｑｎに基づいて可変抵抗Ｒ２が出力Ｖｍを分圧比率ｒ２／ｒ１に分圧する。
　第２電圧出力回路４ｂは、さらに基準電圧を発生させる基準電圧発生回路７と、基準電圧発生回路７で発生した基準電圧に基づいて可変抵抗Ｒ２によって分圧された電圧Ｖｄを比較して増幅する差動増幅器８と、差動増幅器８の出力に基づいて動作する出力トランジスタ９とを有している。出力トランジスタ９は、電源と可変抵抗Ｒ２との間に介挿されている。図５に示す出力トランジスタ９は、Ｎ型ＭＯＳトランジスタが用いられているが、本発明はこれに限られず、例えば、Ｐ型ＭＯＳトランジスタでもよいし、接合型のトランジスタでもよい。出力トランジスタ９及び可変抵抗Ｒ２の間のノードには、出力端子ＶＯが接続されており、当該出力端子ＶＯから出力される電圧が半導体記憶装置１に供給される電源電圧となる。
　従って、モニタ回路２の出力電圧Ｖｍが変化するのに応じて、可変抵抗Ｒ２が出力電圧Ｖｍを分圧する分圧比率ｒ２／ｒ１が変化し、これによって電圧Ｖｄも変化する。この電圧Ｖｄに応じて差動増幅器８が出力トランジスタ９の動作を制御する。例えば、モニタ回路２のメモリセルアレイ部６においてリーク電流が増大すると、検知回路３に入力される電圧Ｖｍが低くなるため、分圧比率ｒ２／ｒ１は増大する。これにより、分圧された電圧Ｖｄが高くなり、差動増幅器８の出力電圧（出力トランジスタ９のゲート電圧）が低くなる。即ち、出力トランジスタ９にバイアスされる電圧が高くなるため、出力端子ＶＯにおける電圧が低くなり、半導体記憶装置１に供給する電源電圧が低くなる。そして、出力端子ＶＯにおける電圧は、可変抵抗Ｒ２にバイアスされる電圧となるため、第２電圧出力回路４ｂ内で出力端子ＶＯの出力電圧が保持される。このように、可変抵抗Ｒ２を用いることで、半導体記憶装置１に供給する電源電圧をモニタ回路２の出力に応じて高精度に変化させることができる。なお、可変抵抗Ｒ２の分圧比率ｒ２／ｒ１は、メモリセルＭＣにおいてデータを保持し得る下限電圧以上の電圧が出力端子ＶＯから出力されるように予め設定されている。このような電圧出力回路には、例えば可変出力のレギュレータが用いられる。なお、本実施形態においては、図示しないＤ／Ａ変換回路により検知回路３の出力Ｑｎをアナログ化した上で、可変抵抗Ｒ２に入力しているが、本発明はこれに限られない。また、本実施形態においては、検知回路３のｎビットの出力に対して１つの入力を有する可変抵抗Ｒ２（１つの可変抵抗部）を用いているが、分圧された電圧Ｖｄが得られる限りこれに限られず、例えば、検知回路３の出力が１ビットずつそれぞれ入力される複数の抵抗部を有していてもよい。
　第１電圧出力回路４ａも第２電圧出力回路４ｂと略同一の構成を有している。ただし、第２電圧出力回路４ａは、一定の電源電圧を半導体記憶装置１に供給するため、可変抵抗Ｒ２を有していない（又は、可変抵抗Ｒ２において分圧比率が固定されている）。また、第１電圧出力回路４ａが出力する電源電圧は、第２電圧出力回路４ｂが出力する電源電圧より大きいため、出力トランジスタ９のサイズが第２電圧出力回路４ｂに適用されるものよりも大きいことが好ましい。
　切替回路５は、半導体記憶装置１の動作モードに応じて変化するモード選択信号ＭＳＥＬによって半導体記憶装置１に接続する電圧出力回路４ａ，４ｂを切り替える電源供給切替手段として構成されている。即ち、例えば、半導体記憶装置１が通常動作モードとなった場合、モード選択信号ＭＳＥＬがＨｉｇｈレベルとなり、切替回路５が半導体記憶装置１と第１電圧出力回路４ａとを接続するように切り替える。また、半導体記憶装置１がスタンバイモードとなった場合、モード選択信号ＭＳＥＬがＬｏｗレベルとなり、切替回路５が半導体記憶装置１と第２電圧出力回路４ｂとを接続するように切り替える。
　以上のように、本実施形態の半導体集積回路装置によれば、半導体記憶装置１のメモリセルアレイ１０を構成するメモリセルＭＣに対し、検査コストを増大させることなく、メモリセルのトランジスタのしきい値電圧の製造ばらつきや経年劣化に対してもリーク電流特性及びデータ保持特性を十分に満足し得る電源電圧を供給することができる。
　＜第２実施形態＞
　次に、本発明の第２実施形態に係る半導体集積回路装置について説明する。本実施形態が第１実施形態と異なる点は、検知回路が、１以上の比較器ＣＡｎの出力データを保持する１以上の保持回路を有していることである。図６は、本発明の第２実施形態に係る半導体集積回路装置における検知回路を示す概略回路図である。検知回路以外の構成については、第１実施形態と同様であるので説明を省略する。
　本実施形態における検知回路１０３は、モニタ回路２の出力電圧と１以上の基準電圧Ｖｒｅｆ（ｎ）（ｎ＝０，１，…，ｎ－１）との比較を行う１以上の比較器ＣＢｎ（ｎ＝０，１，…，ｎ－１）を有している。検知回路１０３においても、第１実施形態における半導体集積回路装置１００の検知回路３と同様に、比較器ＣＢｎの入力端子のそれぞれに、モニタ回路２の出力Ｖｍ及び基準電圧Ｖｒｅｆ（ｎ）が入力されるように構成されている。さらに検知回路１０３は、比較器ＣＢｎのそれぞれの出力を保持する保持回路ＬＡｎ（ｎ＝０，１，…，ｎ－１）を有している。保持回路ＬＡｎは、論理回路の組合せにより構成された論理回路部Ｌ１により構成されている。なお、保持回路ＬＡｎは、入力されたデータを所定時まで保持し得る構成を有する限り特に限定されない。
　比較器ＣＢｎは、所定の第１信号によって出力を確定するように構成されており、保持回路１０３は、第１信号より所定時間経過後に送られる第２信号によってそのときの比較器ＣＢｎからの出力データを取り込み、保持するように構成されている。具体的には、第２信号は、第１信号から生成された信号（本実施形態においては第１信号と共通の信号）であり、第１信号が比較器ＣＢｎに到達してから所定時間遅れて第２信号が保持回路ＬＡｎに到達するように構成されている。より詳しくは、第１信号は、電源投入時に半導体記憶装置に入力されるリセット信号ＲＳＴであり、検知回路１０３は、リセット信号ＲＳＴが入力される入力端子と比較器ＣＢｎのそれぞれとが接続され且つ当該入力端子と論理回路部Ｌ１とが遅延バッファ１１を介して接続されるように構成されている。
　上記構成によれば、電源投入時等に生成されるリセット信号ＲＳＴが検知回路１０３に入力される。検知回路１０３に入力されたリセット信号ＲＳＴは、第１信号として比較器ＣＢｎのそれぞれに入力される。第１信号を受けたタイミングで比較器ＣＢｎは、モニタ回路２の出力電圧Ｖｍと各基準電圧Ｖｒｅｆ（ｎ）とを比較し、出力を確定する。また、リセット信号ＲＳＴは、遅延バッファ１１にも入力され、遅延バッファ１１の遅延時間で決まる所定の時間（リセット時間）経過後、第２信号として論理回路部Ｌ１に入力される。第２信号を受けたタイミングで保持回路ＬＡｎは、それぞれ対応する比較器ＣＢｎの出力データを取り込み、これを保持する。即ち、保持回路ＬＡｎは、リセット信号ＲＳＴを比較器ＣＢｎが受けてからリセット時間経過後におけるモニタ回路２の出力Ｖｍをデジタル化して保持する。従って、検知回路１０３の出力Ｑｎは、次回リセット信号ＲＳＴを受けるまで同じ値が出力され続ける。
　電源投入直後等の所定期間においては、モニタ回路２における出力状態が不安定な場合がある。このようなタイミングでモニタ回路２の出力Ｖｍを取得してこれに基づいて、第２電圧出力回路４ｂが半導体記憶装置１に供給する電源電圧を変化させると、供給する電源電圧が安定せず、メモリセルＭＣのリーク電流特性及びデータ保持特性を満足しない電圧が供給されるおそれが生じ得る。
　これに対し、本実施形態においては、モニタ回路２から出力された電圧値のうち、第１信号が送られてから所定時間経過後に第２信号が送られたときの電圧値に基づいて半導体記憶装置１に供給される電源電圧を変化させるため、電源投入直後等においてモニタ回路２の出力特性が安定しない場合のモニタ回路２の出力を半導体記憶装置１へ供給する電源電圧を変化させる基準として用いないようにすることができ、半導体記憶装置に対して安定した電源供給を行うことができる。また、第１信号及び第２信号を共通の半導体記憶装置のリセット信号ＲＳＴとすることにより、信号配線の有効活用ができるとともに回路構成を簡単にすることができる。
　＜第３実施形態＞
　続いて、本発明の第３実施形態に係る半導体集積回路装置について説明する。本実施形態が第１実施形態と異なる点は、電源供給切替手段が、第１電圧出力回路４ａと半導体記憶装置１とを接続する第１モードにおいて、第１電圧出力回路４ａへの電源供給を許容し且つ第２電圧出力回路４ｂへの電源供給を阻止し、第２電圧出力回路４ｂと半導体記憶装置１とを接続する第２モードにおいて、第２電圧出力回路４ｂへの電源供給を許容し且つ第１電圧出力回路４ａへの電源供給を阻止するように構成されていることである。図７は、本発明の第３実施形態に係る半導体集積回路装置における電源供給切替手段を示す概略回路図である。電源供給切替手段以外の構成については、第１実施形態と同様であるので説明を省略する。
　本実施形態における電源供給切替手段１０５は、第１実施形態と同様の切替回路５と、第１及び第２電圧出力回路４ａ，４ｂのそれぞれに電源を供給する外部電源と当該第１及び第２電圧出力回路４ａ，４ｂとの間に介挿されたスイッチ素子ＳＷａ，ＳＷｂとを備えている。スイッチ素子ＳＷａ，ＳＷｂは、モード選択信号ＭＳＥＬに応じて選択的にオンされるように構成されている。本実施形態においては、スイッチ素子ＳＷａ，ＳＷｂとしてそれぞれＮ型ＭＯＳトランジスタが適用されているが、例えば、Ｐ型ＭＯＳトランジスタや接合型の電界効果トランジスタ等、電源供給を断続できる素子であればどのようなものでも構わない。スイッチ素子ＳＷａ，ＳＷｂのソース端子には外部電源が接続され、ドレイン端子には第１及び第２電圧出力回路４ａ，４ｂが接続されている。また、スイッチ素子ＳＷａ，ＳＷｂのゲート端子の何れか一方（ここではスイッチ素子ＳＷａ）には、モード選択信号ＭＳＥＬが入力され、何れか他方（ここではスイッチ素子ＳＷｂ）には、モード選択信号ＭＳＥＬの反転入力が入力される。反転入力の生成のため、スイッチ素子ＳＷａ，ＳＷｂの何れか他方のゲート端子には、インバータＩＮＶ１が接続されている。
　上記構成において、例えば、第１実施形態と同様に、半導体記憶装置１が通常動作モードとなった場合、モード選択信号ＭＳＥＬがＨｉｇｈレベルとなり、切替回路５が半導体記憶装置１と第１電圧出力回路４ａとを接続する第１モードに切り替える。このとき、第１電圧出力回路４ａへの電源供給を切り替えるスイッチ素子ＳＷａのゲート端子がＨｉｇｈレベルとなることでスイッチ素子ＳＷａがオンし且つ第２電圧出力回路４ｂへの電源供給を切り替えるスイッチ素子ＳＷｂのゲート端子がインバータＩＮＶ１によってＬｏｗレベルとなることでスイッチ素子ＳＷｂがオフする。これにより、半導体記憶装置１に電源を供給する第１電圧出力回路４ａへのみ電源が供給され、第２電圧出力回路４ｂへの電源供給は阻止される。
　また、半導体記憶装置１がスタンバイモードとなった場合、モード選択信号ＭＳＥＬがＬｏｗレベルとなり、切替回路５が半導体記憶装置１と第２電圧出力回路４ｂとを接続する第２モードに切り替える。このとき、スイッチ素子ＳＷａのゲート端子がＬｏｗレベルとなることでスイッチ素子ＳＷａがオフし且つスイッチ素子ＳＷｂのゲート端子がインバータＩＮＶ１によってＨｉｇｈレベルとなることでスイッチ素子ＳＷｂがオンする。これにより、半導体記憶装置１に電源を供給する第２電圧出力回路４ｂへのみ電源が供給され、第１電圧出力回路４ａへの電源供給は阻止される。
　このように、本実施形態によれば、第１及び第２電圧出力回路４ａ，４ｂのうち、半導体記憶装置１に接続されていない電圧出力回路への電源供給が阻止されるため、電力消費をより低く抑えることができる。
　＜第４実施形態＞
　次に、本発明の第４実施形態に係る半導体集積回路装置について説明する。図８は、本発明の第４実施形態に係る半導体集積回路装置を示す概略回路図である。本実施形態が第１実施形態と異なる点は、モニタ回路２のメモリセルアレイ部６を構成するメモリセルＭＭＣの状態をＬｏｗ又はＨｉｇｈレベルに切り替えるモニタ回路制御部１０２を具備していることである。本実施形態におけるモニタ回路制御部１０２は、半導体記憶装置１の制御信号に基づいてメモリセルアレイ部６のメモリセルＭＭＣの状態をＬｏｗ又はＨｉｇｈレベルに切り替えるように構成されている。
　半導体記憶装置１の制御信号は、半導体記憶装置を制御するクロック周波数を規定するクロック信号ＣＬＫと、半導体記憶装置１の動作モードを切り替えるチップイネーブル(chip enable)信号ＣＥと、半導体記憶装置が書き込み動作又は読み出し動作の何れを行うかを切り替える書き込みイネーブル(write enable)信号ＷＥとを含んでいる。即ち、半導体記憶装置１は、クロック信号ＣＬＫに同期して動作する同期型の半導体記憶装置である。これらの各制御信号ＣＬＫ，ＣＥ，ＷＥは、例えば、本実施形態における半導体集積回路装置２００が実装される電子機器（図示せず）の主制御装置から送られてくる制御信号である。ここで本実施形態における半導体記憶装置１は、チップイネーブル信号ＣＥがＨｉｇｈレベルのときに通常動作モードとなり、Ｌｏｗレベルのときにスタンバイモードとなるように構成されているものとする。さらに、半導体記憶装置１は、通常動作モードにおいて、書き込みイネーブル信号ＷＥがＬｏｗレベルのときに読み出し動作を行い、書き込みイネーブル信号ＷＥがＨｉｇｈレベルのときに書き込み動作を行うように、構成されているものとする。
　そして、モニタ回路制御部１０２は、クロック信号ＣＬＫに同期してチップイネーブル信号ＣＥに応じてメモリセルアレイ部６のメモリセルＭＭＣの状態をＬｏｗ又はＨｉｇｈレベルに切り替えるように構成されている。
　上記構成を実現するために、本実施形態におけるモニタ回路制御部１０２は、クロック信号ＣＬＫ及びチップイネーブル信号ＣＥを検知して当該検知結果をメモリセルアレイ部６のモニタ回路用ワード線ＭＷＬ及びモニタ回路用相補ビット線対ＭＢＬｎ，／ＭＢＬｎ（ｎ＝０，１，…，ｎ－１）に伝達するように構成されている。より具体的には、モニタ回路制御部１０２は、クロック信号ＣＬＫ及びチップイネーブル信号ＣＥがともにＨｉｇｈレベルとなった場合にモニタ回路用ワード線ＭＷＬがＨｉｇｈレベルとなるような論理回路部Ｌ２と、メモリセルアレイ部６のモニタ回路用相補ビット線対ＭＢＬｎ，／ＭＢＬｎをモニタ回路用ワード線ＭＷＬに同期させる同期信号を生成する同期信号生成回路１２とを備えている。
　論理回路部Ｌ２は、クロック信号ＣＬＫ及びチップイネーブル信号ＣＥが入力されるＮＡＮＤ回路ＮＡ１及びＮＡＮＤ回路ＮＡ１の出力を反転して出力するインバータＩＮＶ２とを備えている。なお、論理回路部Ｌ２は、ＮＡＮＤ回路ＮＡ１及びインバータＩＮＶ２によりＡＮＤ回路を構成しているが、既存のＡＮＤ回路を適用することとしてもよい。
　同期信号生成回路１２は、入力側が論理回路部Ｌ２の出力側にある分岐ノードＮ３に接続され、出力側がモニタ回路用ビット線ＭＢＬｎのそれぞれに接続されている。また、同期信号生成回路１２の出力側は、インバータＩＮＶ３を介してモニタ回路用の反転ビット線／ＭＢＬｎのそれぞれにも接続されている。これにより、半導体記憶装置へのアクセスが行われて、モニタ回路用ワード線ＭＷＬがＨｉｇｈレベルとなるたびに、同期信号生成回路１２の出力、即ちメモリセルアレイ部６のモニタ回路用相補ビット線対ＭＢＬｎ，／ＭＢＬｎが反転するため、メモリセルＭＭＣの記憶状態を反転させることができる。こうして、メモリセルアレイ部６のメモリセルＭＭＣにおいては、同期信号生成回路１２の出力に応じて半導体記憶装置１のメモリセルＭＣと同様の書き込み動作が行われる。
　次に、同期信号生成回路１２についてより詳しく説明する。図９は図８に示す半導体集積回路装置における同期信号生成回路を示す概略回路図である。同期信号生成回路１２は、複数のインバータを備えたループ回路部Ｐ１と、ループ回路部に介挿された第１及び第２保持回路部ＬＢ１，ＬＢ２と、ループ回路部に介挿され、モニタ回路用ワード線ＭＷＬの状態に応じて第１及び第２保持回路のそれぞれへデータ入力制御を行う第１及び第２スイッチ部Ｇ１，Ｇ２とを備えている。
　ループ回路部Ｐ１は、電源電圧及び第２保持回路からの帰還路を通じて帰還出力が入力されるＮＡＮＤ回路ＮＡ２と、ＮＡＮＤ回路ＮＡ２の出力からＮＡＮＤ回路ＮＡ２の入力までのループ状回路に直列接続された偶数個のインバータＩＮＶ４～１１とを有している。ここで、ＮＡＮＤ回路ＮＡ２においては、一方の入力が電源電圧であるため、常に一方の入力がＨｉｇｈレベルとなるため、帰還出力を反転させるインバータとして動作する。即ち、ループ回路部Ｐ１は、奇数個のインバータから構成されるリングオシレータ（ring oscillator）として動作する。
　第１及び第２保持回路部ＬＢ１，ＬＢ２は、リングオシレータの構成要素であるインバータＩＮＶ５及びＩＮＶ７と、当該インバータＩＮＶ５及びＩＮＶ７にそれぞれ並列接続されたインバータＩＮＶ１２及びＩＮＶ１３とを有している。インバータＩＮＶ５及びＩＮＶ７の出力は、インバータＩＮＶ１２及びＩＮＶ１３に入力され、インバータＩＮＶ１２及びＩＮＶ１３の出力は、インバータＩＮＶ５及びＩＮＶ７に入力されるように構成されている。これにより、第１及び第２保持回路部ＬＢ１，ＬＢ２は、入力信号を反転して出力し且つその状態を保持する。
　第１及び第２スイッチ部Ｇ１，Ｇ２は、それぞれトランスファゲート（transfer gate）により構成され、トランスファゲートの出力側に第１及び第２保持回路部ＬＢ１，ＬＢ２がそれぞれ接続されている。第１及び第２スイッチ部Ｇ１，Ｇ２のゲート端子には、２つのインバータＩＮＶ１４，１５によって分岐ノードＮ３からの相補的な入力が入力される。より詳しくは、第１スイッチ部Ｇ１がオン状態のときに、第２スイッチ部Ｇ２がオフ状態となり、第１スイッチ部Ｇ１がオフ状態のときに、第２スイッチ部Ｇ２がオン状態となる。
　第１保持回路部ＬＢ１と第２スイッチ部Ｇ２との間には、リングオシレータの構成要素であるインバータＩＮＶ６が介挿されている。そして、第２保持回路部ＬＢ２の出力側は、リングオシレータの構成要素である４つのインバータＩＮＶ８～１１が直列接続された帰還路と、第２保持回路部ＬＢ２の出力を反転して出力するインバータＩＮＶ１６が接続された出力路とに分岐している。帰還路におけるインバータＩＮＶ１１の出力が帰還出力としてＮＡＮＤ回路ＮＡ２に入力される。出力路から出力された出力信号ＭＤは、メモリセルアレイ部６のメモリセルＭＭＣへの書き込みデータとなる。
　上記構成を有する同期信号生成回路１２の動作について説明する。まず、モニタ回路用ワード線ＭＷＬの信号レベルがＬｏｗレベルのとき、分岐ノードＮ３から同期信号生成回路１２には、Ｌｏｗレベルが入力される。このとき、第１スイッチ部Ｇ１は、オン状態となり、第２スイッチ部Ｇ２はオフ状態となる。ここで、前回の出力信号ＭＤの信号レベルがＬｏｗであったとすると、ＮＡＮＤ回路ＮＡ２には、Ｈｉｇｈレベルが入力されてＬｏｗレベルが出力されるため、インバータＩＮＶ４を介して第１保持回路部ＬＢ１にはＨｉｇｈレベルが入力される。第１保持回路部ＬＢ１は、入力信号を反転した状態で保持するため、Ｌｏｗレベルを保持する。このように、第１保持回路ＬＢ１においては前回の出力信号ＭＤの信号レベルが保持されることとなる。
　この後、モニタ回路用ワード線ＭＷＬの信号レベルがＨｉｇｈレベルとなると、第１スイッチ部Ｇ１は、オフ状態となり、第２スイッチ部Ｇ２は、オン状態となる。これにより、第１保持回路部ＬＢ１に保持されている情報がインバータＩＮＶ６で反転された上で第２保持回路ＬＢ２に入力される。前述の例のように、第１保持回路ＬＢ１がＬｏｗレベルを保持していた場合、第２保持回路ＬＢ２には、Ｈｉｇｈレベルが入力され、第２保持回路ＬＢ２は、その反転状態であるＬｏｗレベルを保持する。このときの出力信号ＭＤは、インバータＩＮＶ１６で反転されたＨｉｇｈレベルとなる。
　続いて、モニタ回路用ワード線ＭＷＬの信号レベルがＬｏｗレベルとなると、第１スイッチ部Ｇ１は、オン状態となり、第２スイッチ部Ｇ２はオフ状態となる。これにより、出力信号ＭＤの信号レベルが第１保持回路部ＬＢ１にて保持される。このとき、第２保持回路ＬＢ２は、ワード線ＭＷＬの信号レベルがＬｏｗレベルとなる前の状態が保持される。即ち、前述の例のように、モニタ回路用ワード線ＭＷＬの信号レベルがＬｏｗレベルとなる前の状態において出力信号ＭＤの信号レベルがＨｉｇｈレベルである場合、第１保持回路部ＬＢ１はＨｉｇｈレベルを保持し且つ第２保持回路部ＬＢ２はＬｏｗレベルを保持する。従って、出力信号ＭＤは、Ｈｉｇｈレベルが保持される。
　再び、ワード線ＭＷＬの信号レベルがＨｉｇｈレベルとなると、上述したように、第１保持回路部ＬＢ１に保持されている情報がインバータＩＮＶ６で反転された上で第２保持回路ＬＢ２に入力される。従って、出力信号ＭＤの信号レベルは、反転された状態で保持される。
　このように、上記構成を有する同期信号生成回路１２によれば、モニタ回路用ワード線ＭＷＬの信号レベルがＬｏｗレベルからＨｉｇｈレベルに遷移するときのみ出力信号ＭＤの信号レベルが反転し、モニタ回路用ワード線ＭＷＬの信号レベルがＨｉｇｈレベルからＬｏｗレベルに遷移するときは出力信号ＭＤの信号レベルは反転せず、次にモニタ回路用ワード線ＭＷＬの信号レベルがＨｉｇｈレベルに遷移するまでの間は保持される。
　ここで、このような同期信号生成回路１２を備えた半導体集積回路装置２００の動作について説明する。図１０は、図８に示す半導体集積回路装置のタイミングチャートである。
　図１０のタイミングチャートの初期状態において、例えばクロック信号ＣＬＫ、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥはＬｏｗレベルであるとする。このときメモリセルアレイ部６のモニタ回路用ワード線信号ＭＷＬはＬｏｗレベルである。また同期信号生成回路１２の出力信号ＭＤは、任意のレベルを取りうるが、ここでは例えばＬｏｗレベルであるとすると、メモリセルアレイ部６のモニタ回路用ビット線信号ＭＢＬｎは、Ｌｏｗレベルとなっており、メモリセルアレイ部６のモニタ回路用反転ビット線／ＭＢＬｎは、Ｈｉｇｈレベルとなっている。クロック信号ＣＬＫは、時刻ｔ１，ｔ２，ｔ３から所定期間、Ｈｉｇｈレベルとなる。
　時刻ｔ１においてはチップイネーブル信号がＬｏｗレベルであるため、半導体記憶装置１は、メモリセルＭＣにおいて読み出し動作又は書き込み動作を行わないスタンバイモードとなっている。このとき、論理回路部Ｌ２の出力である分岐ノードＮ３の信号レベルはＬｏｗレベルとなり、従って、モニタ回路用ワード線ＭＷＬの信号レベルはＬｏｗレベルとなる。このときのメモリセルアレイ部６は、モニタ回路用ワード線ＭＷＬの信号レベルがＬｏｗレベルで固定された第１実施形態におけるメモリアレイ部６の状態と略等しい状態となっている。なお、スタンバイモードにおいては、同期信号生成回路１２の出力信号ＭＤの信号レベルは初期状態であるＬｏｗレベルとなっている。
　次に、時刻ｔ２においてクロック信号ＣＬＫとともにチップイネーブル信号ＣＥがＨｉｇｈレベルとなると、半導体記憶装置１は、通常動作モードとなる。時刻ｔ２においては書き込みイネーブル信号ＷＥもＨｉｇｈレベルとなっているため、書き込み動作モードとなる。このとき、論理回路部Ｌ２の出力である分岐ノードＮ３の信号レベルはＨｉｇｈレベルとなり、従って、モニタ回路用ワード線ＭＷＬがＨｉｇｈレベルとなる。この結果、同期信号生成回路１２の出力信号ＭＤの信号レベルは反転し初期状態のＬｏｗレベルからＨｉｇｈレベルとなる。これにより、メモリセルアレイ部６の相補ビット線対ＭＢＬｎ，／ＭＢＬｎはそれぞれ反転し、モニタ回路２を構成するメモリセルＭＭＣに保持されているデータが書き換えられる。その後、クロック信号ＣＬＫ、チップイネーブル信号ＣＥ及び書き込みイネーブル信号ＷＥがＬｏｗレベルに遷移することでワード線ＭＷＬの信号レベルがＬｏｗレベルに遷移するが、同期信号生成回路１２の出力信号ＭＤの信号レベルはＨｉｇｈレベルが維持される。
　続いて、時刻ｔ３においてクロック信号ＣＬＫとともにチップイネーブル信号ＣＥがＨｉｇｈレベルとなり、書き込みイネーブル信号ＷＥがＬｏｗレベルを維持されると、半導体記憶装置１は、読み出し動作モードとなる。このとき、論理回路部Ｌ２の出力である分岐ノードＮ３の信号レベルはＨｉｇｈレベルとなり、従って、ワード線ＭＷＬの信号レベルがＨｉｇｈレベルとなる。この結果、同期信号生成回路１２の出力信号ＭＤの信号レベルは反転し、ＨｉｇｈレベルからＬｏｗレベルに遷移する。これにより、メモリセルアレイ部６のモニタ回路用相補ビット線対ＭＢＬｎ，／ＭＢＬｎはそれぞれ反転し、モニタ回路２を構成するメモリセルＭＭＣに保持されているデータが書き換えられる。その後、クロック信号ＣＬＫ、チップイネーブル信号ＣＥ及び書き込みイネーブル信号ＷＥがＬｏｗレベルに遷移することでワード線ＭＷＬがＬｏｗレベルに遷移するが、同期信号生成回路１２の出力信号ＭＤの信号レベルはＬｏｗレベルが維持される。
　半導体記憶装置のメモリセルアレイ１０は、スタンバイモードにおいてはワード線及び相補ビット線対の電圧レベルが一定のデータ保持状態となるが、動作モードにおいてはワード線及び相補ビット線対の電圧レベルは、メモリセルにアクセスするたびに繰り返し変化することとなる。そのような電圧レベルの変化が長期の使用により継続的に行われたメモリセルの特性は、一定の電圧レベルを保持しているメモリセルの特性とは異なってしまうおそれがある。
　そこで、本実施形態の半導体集積回路装置によれば、上述したように、半導体記憶装置へのアクセスが行われて、モニタ回路用ワード線ＭＷＬがＨｉｇｈレベルとなるたびに、モニタ回路２のメモリセルアレイ部６におけるメモリセルＭＭＣの状態がＬｏｗ又はＨｉｇｈレベルに書き替えられる。このため、モニタ回路２のメモリセルＭＭＣの長期使用による特性変化を半導体記憶装置１のメモリセルＭＣの特性変化に近づけることができ、モニタ回路２は長期使用においてもメモリセルＭＣの特性を高精度にモニタすることができる。
　＜第５実施形態＞
　次に、本発明の第５実施形態に係る半導体集積回路装置について説明する。本実施形態が第１実施形態と異なる点は、モニタ回路が、抵抗部に並列接続されたスイッチ素子を有し、スイッチ素子が、半導体記憶装置と第１電力出力回路とが接続された場合にオンし、半導体記憶装置と第２電圧出力回路とが接続された場合にオフするように構成されていることである。図１１は、本発明の第６実施形態に係る半導体集積回路装置におけるモニタ回路を示す概略回路図である。モニタ回路以外の構成については、第１実施形態と同様であるので説明を省略する。
　本実施形態におけるモニタ回路３０２は、一端部が外部電源ＶＤＤに接続され且つ他端部がメモリセルアレイ部６の電源線ＭＶＬに接続されている抵抗部である抵抗素子Ｒ１と、抵抗素子Ｒ１に並列接続されたスイッチ素子ＳＷｃとを備えている。図１１に示すスイッチ素子ＳＷｃは、Ｎ型ＭＯＳトランジスタにより構成されている。抵抗素子Ｒ１の両端部にソース端子及びドレイン端子が接続されている。スイッチ素子ＳＷｃのゲート端子には、モード選択信号ＭＳＥＬが入力されるように構成されている。なお、本実施形態におけるスイッチ素子ＳＷｃは、Ｎ型ＭＯＳトランジスタにより構成されているが、本発明はモード選択信号に応じてオン／オフ切替ができる限りこれに限られない。例えば、Ｐ型のＭＯＳトランジスタ等の他のトランジスタ素子であってもよいし、その他のスイッチ素子であってもよい。
　第１実施形態で説明したように、半導体記憶装置１がスタンバイモードとなった場合、モード選択信号ＭＳＥＬはＬｏｗレベルとなり、半導体記憶装置１が通常動作モードとなった場合、モード選択信号ＭＳＥＬはＨｉｇｈレベルとなる。従って、スイッチ素子ＳＷｃは、半導体記憶装置１がスタンバイモードとなっている際にはオフし、半導体記憶装置１が通常動作モードとなっている際にはオンする。
　半導体記憶装置１がスタンバイモードの際、スイッチ素子ＳＷｃがオフすることにより、メモリセルアレイ部６の電源には、外部電源ＶＤＤから抵抗素子Ｒ１により電圧降下された電源電圧が供給される。即ち、第１実施形態と同様の状態となり、モニタ回路２は、リーク電流の電圧換算値を出力Ｖｍとして出力する。一方、半導体記憶装置１が通常動作モードとなり、スイッチ素子ＳＷｃがオフすると、抵抗素子Ｒ１の両端部が短絡され、メモリセルアレイ部６の電源には、外部電源ＶＤＤによる電源電圧が直接供給される。
　リーク電流を検出するための抵抗素子Ｒ１を外部電源ＶＤＤとメモリセルアレイ部６との間に介挿すると、半導体記憶装置１のメモリセルアレイ１０に供給される電源より低い電圧がメモリ回路２のメモリセルアレイ部６の電源に常時供給される。このように外部電源の電圧より低い電源電圧が供給されるメモリセルの特性は、長期の使用により外部電源の電源電圧が直接供給されるメモリアレイ１０のメモリセルＭＣの特性とは異なってしまい、正確なモニタを行うことができなくなる可能性がある。
　そこで、本実施形態の半導体集積回路装置によれば、定常電圧を共有する第１電圧出力回路４ａが半導体記憶装置のメモリアレイの電源線に接続される通常動作モードにおいては、外部電源ＶＤＤとメモリセルアレイ部６とが短絡されるため、メモリセルアレイ部６のメモリセルＭＭＣに供給される電圧を半導体記憶装置１のメモリセルＭＣに供給される電圧に等しくすることができ、その結果、長期使用による特性劣化に対しても、半導体記憶装置１のメモリセルＭＣの電源電圧を、制度良く制御することができる。
　　＜第６実施形態＞
　続いて、本発明の第６実施形態に係る半導体集積回路装置について説明する。
　製造プロセスの微細化に伴うプロセスばらつきの増大により、半導体記憶装置においては、メモリセルを構成するトランジスタ特性のばらつきが増大し、回路動作マージンが低下し、設計が困難になるという課題が顕在化している。
そこで、回路動作マージンを拡大して安定した動作を実現するために、メモリセルを構成するトランジスタのしきい値の仕上がりに応じて、書き込み特性を改善するライトアシスト回路や読み出し特性を改善するリードアシスト回路などのアシスト回路が搭載される。詳細な原理はここでは述べないが、これらアシスト回路は、メモリセルアレイ電源に、半導体集積回路装置の動作電圧とは異なる補助電圧を供給することで半導体記憶装置の動作マージンを拡大するものであり、トランジスタのしきい値電圧のばらつき増大に対して、半導体記憶装置の動作マージンを確保するためには、アシスト回路の搭載は不可欠である。製造プロセスの微細化に伴うプロセスばらつきの増大に対して、半導体集積回路装置外部の試験装置により、メモリセルを構成するトランジスタのしきい値電圧の仕上がりをモニタして、当該モニタ結果に応じて、同じく半導体集積回路装置外部の試験装置により、アシスト条件の設定をプログラムする手法は公知となっている。
　本実施形態が第１実施形態と異なる点は、半導体記憶装置の書き込み動作時において半導体記憶装置のメモリセルアレイ１０の電源電圧をモニタ回路の出力に応じて変化させ、半導体記憶装置の読み出し動作時において半導体記憶装置のメモリセルアレイ１０のワード線電圧をモニタ回路の出力に応じて変化させるように構成されていることである。図１２は、本発明の第６実施形態に係る半導体集積回路を示す概略回路図である。
　本実施形態における電圧出力回路も、第１実施形態と同様に、第１及び第２電圧出力回路４ａ，４ｂを含み、切替回路５によって半導体記憶装置１に選択的に接続されるように構成されている。第２電圧出力回路４ｂは、第１実施形態と同様に、モニタ回路２の出力に応じて出力電圧を変化させるように構成されている。一方、本実施形態の第１電圧出力回路４ａは、通常電圧を出力するが、当該出力電圧は以下で説明する書込み支援回路を介して、半導体記憶装置１のメモリセルアレイ１０の電源に供給される。また、第２電圧出力回路４ｂの出力および書込み支援回路を介した第１電圧出力回路４ａの出力は、切替回路５によって選択的に切り替えてメモリセルアレイ１０に供給される。
　本実施形態における半導体集積回路装置３００は、半導体記憶装置１のメモリセルアレイ１０が書き込み動作モードの際、検知回路３の出力に応じて第１電圧出力回路４ａから供給される電源電圧を調整する書込み支援回路ＷＡと、半導体記憶装置１のメモリセルアレイ１０が読み出し動作モードの際、検知回路３の出力に応じて半導体記憶装置１のワード線電圧を調整する読出し支援回路ＲＡとを有するアシスト回路部１０４ａを備えている。
　アシスト回路部１０４ａの書込み支援回路ＷＡは、入力端子が第１電圧出力回路４ａの出力端子に接続され、出力端子が切替回路５の入力端子に接続され、切替回路５を介して、メモリセルアレイ１０の電源線ＶＤＤＭに接続される。書込み支援回路ＷＡは、出力電圧調整用端子ＴＷを備えており、当該出力電圧調整用端子ＴＷに検知回路３の出力が入力される。さらに、書込み支援回路ＷＡは、半導体記憶装置１の入力信号に基づいて生成される、書込み支援回路ＷＡから調整した電圧を出力するための書込み支援回路活性化信号ＷＡＳが入力されるように構成されている。即ち、書込み支援回路ＷＡには、半導体記憶装置１のチップイネーブル信号ＣＥと、書き込みイネーブル信号ＷＥと、図示しない電子機器の主制御装置等から送られる列アドレスの指定情報に基づいた列アドレス信号ＣＡＤとが入力される３入力ＡＮＤ回路ＡＮＤ１の出力が書込み支援回路活性化信号ＷＡＳとして入力される。
　書込み支援回路ＷＡは、書込み支援回路活性化信号ＷＡＳがＬｏｗレベルの場合には、第１電圧出力回路４ａから供給される電源電圧をそのまま出力し、書込み支援回路活性化信号ＷＡＳがＨｉｇｈレベルの場合には、第１電圧出力回路４ａから供給される電源電圧よりも低い補助電圧を出力する。この補助電圧は、検知回路３の出力に応じて、制御される。
　また、アシスト回路部１０４ａの読出し支援回路ＲＡは、出力端子が半導体記憶装置１のワード線ＷＬを駆動するワード線ドライバＷＤの電源端子に接続されている。読出し支援回路ＲＡは、出力電圧調整用端子ＴＲを備えており、当該出力電圧調整用端子ＴＲに検知回路３の出力が入力される。さらに、読出し支援回路ＲＡは、半導体記憶装置１の入力信号に基づいて生成される、読出し支援回路ＲＡから調整した電圧を出力するための読出し支援回路活性化信号ＲＡＳが入力されるように構成されている。即ち、読出し支援回路ＲＡには、半導体記憶装置１のチップイネーブル信号ＣＥと、書き込みイネーブル信号ＷＥの反転出力と、図示しない電子機器の主制御装置等から送られる行アドレスの指定情報に基づいた行アドレス信号ＲＡＤとが入力される３入力ＡＮＤ回路ＡＮＤ２の出力が入力される。ＡＮＤ回路ＡＮＤ２の入力の１つには、書き込みイネーブル信号ＷＥの反転出力を生成するインバータＩＮＶ１７が接続されている。
　ワード線ドライバＷＤは、相補的に配置されたＰ型ＭＯＳトランジスタＱＰ３及びＮ型ＭＯＳトランジスタＱＮ５を有しており、ＣＭＯＳ回路を形成している。Ｐ型ＭＯＳトランジスタＱＰ３及びＮ型ＭＯＳトランジスタＱＮ５のドレイン端子同士は互いに接続されている。Ｐ型ＭＯＳトランジスタＱＰ３のソース端子には読出し支援回路ＲＡの出力端子が接続され、Ｎ型ＭＯＳトランジスタＱＮ５のソース端子は接地されている。Ｐ型ＭＯＳトランジスタＱＰ３及びＮ型ＭＯＳトランジスタＱＮ５のゲート端子には、行アドレス信号ＲＡＤが入力される。
　読出し支援回路ＲＡは、読出し支援回路活性化信号ＲＡＳがＬｏｗレベルの場合には、読出し支援回路ＲＡの内部又は外部に設けられた電源電圧（図示せず）をそのまま出力し、読出し支援回路活性化信号ＲＡＳがＨｉｇｈレベルの場合には、読出し支援回路ＲＡの電源電圧よりも低い補助電圧を出力する。この補助電圧は、検知回路３の出力に応じて、制御される。なお、読出し支援回路ＲＡの電源は、第１電圧出力回路４ａから供給される電源であってもよいし、それとは別の電源であってもよい。
　ここで、本実施形態の半導体集積回路装置３００において半導体記憶装置１が通常動作モードであるときの動作についてより詳しく説明する。半導体記憶装置１が通常動作モードである場合、半導体記憶装置１のメモリセルアレイ１０の電源ＶＤＤＭには、書込み支援回路ＷＡを介して第１電圧出力回路４ａが接続されて電源供給が行われる。
　書き込み動作時においては、第４実施形態で説明したように、チップイネーブル信号ＣＥ及び書き込みイネーブル信号ＷＥがＨｉｇｈレベルとなる。さらに、データを書き込むべき列アドレスのメモリセルＭＣが選択されると対応する列アドレス信号ＣＡＤがＨｉｇｈレベルとなり、３入力ＡＮＤ回路ＡＮＤ１の出力である書込み支援回路活性化信号ＷＡＳもＨｉｇｈレベル（書き込み可能状態）となる。これにより、書込み支援回路ＷＡは、第１電圧出力回路４ａの出力電圧より低い補助電圧を出力し、メモリセルＭＣに電源電圧を供給する。このとき、書込み支援回路ＷＡの出力電圧調整用端子ＴＷには、検知回路３の出力が入力されており、書込み支援回路ＷＡは、この検知回路３の出力に応じて調整された電圧を補助電圧として出力している。これにより、製造ばらつきに応じた半導体記憶装置の書き込み容易化が図れる。なお、補助電圧の電圧降下量や調整範囲は、想定されるメモリセルＭＣのトランジスタのしきい値電圧のばらつきに伴って生じるメモリセルＭＣの書き込み動作マージンの低下に対して、確実に書き込み動作可能な補助電圧となるように予め設定され得る。
　また、書き込み動作時においては、書き込みイネーブル信号ＷＥの反転信号がＬｏｗレベルとなるため、３入力ＡＮＤ回路ＡＮＤ２の出力である読出し支援回路活性化信号ＲＡＳはＬｏｗレベルとなる。これにより、読出し支援回路ＲＡは、読出し支援回路ＲＡの内部又は外部に設けられた電源電圧をワード線ドライバＷＤの電源端子にそのまま出力する。従って、半導体記憶装置１のワード線ＷＬは、読出し支援回路ＲＡの電源電圧にて駆動される。
　一方、読み出し動作時においては、チップイネーブル信号ＣＥ及び書き込みイネーブル信号ＷＥの反転信号がＨｉｇｈレベルとなる。さらに、データを読み出すべき行アドレスのメモリセルＭＣが選択されると対応する行アドレス信号ＲＡＤがＨｉｇｈレベルとなり、３入力ＡＮＤ回路ＡＮＤ２の出力である読出し支援回路活性化信号ＲＡＳもＨｉｇｈレベル（読み出し可能状態）となる。これにより、読出し支援回路ＲＡは、電源電圧より低い補助電圧を出力し、ワード線ドライバＷＤの電源端子に電圧供給する。このとき、読出し支援回路ＲＡの出力電圧調整用端子ＴＲには、検知回路３の出力が入力されており、読出し支援回路ＲＡは、この検知回路３の出力に応じて調整された電圧を補助電圧として出力している。これにより、製造ばらつきに応じた半導体記憶装置の読み出し容易化が図れる。なお、補助電圧の電圧降下量や調整範囲は、想定されるメモリセルＭＣのトランジスタのしきい値電圧のばらつきに伴って生じるメモリセルＭＣの読み出し動作マージンの低下に対して、確実に書き込み動作可能な補助電圧となるように予め設定され得る。
　また、読み出し動作時においては、書き込みイネーブル信号ＷＥがＬｏｗレベルとなるため、３入力ＡＮＤ回路ＡＮＤ１の出力である書込み支援回路活性化信号ＷＡＳはＬｏｗレベルとなる。これにより、書込み支援回路ＷＡは、第１電圧出力回路４ａから供給される電源電圧をそのまま出力する。従って、半導体記憶装置１のメモリセルアレイ１０の電源線ＶＤＤＭには、第１電圧出力回路４ａの出力電圧が供給される。
　前述したように、メモリセルＭＣを構成するトランジスタのしきい値電圧のばらつきが増大すると、半導体記憶装置の通常動作モード時において、メモリセルＭＣの書き込み動作や読み出し動作についての動作マージンが確保できなくなる。従来においても製造時において、半導体集積回路装置外部の試験装置により、メモリセルアレイ１０のトランジスタのしきい値電圧の仕上がりを検出する検査工程を設け、検出されたトランジスタのしきい値電圧に応じて、同じく半導体集積回路装置外部の試験装置により、アシスト回路が出力する電圧を設定していたが、このような検査工程を別途設けることは検査コストの増大を招く。また、経年変化によりメモリセルアレイ１０のトランジスタの特性が変化することもあるため、製造直後の検査工程において得られたトランジスタの特性に基づいて電圧を設定するだけでは、通常動作モードにおける適切な動作マージンが得られる電圧をメモリセルに供給することは困難である。
　これに対し、本実施形態の半導体集積回路装置３００においては、半導体記憶装置１の書き込み動作時及び読み出し動作時において半導体記憶装置１のメモリセルアレイ１０に供給される電源電圧及びワード線電圧を、半導体集積回路内部で検知されるモニタ回路２の出力に応じて変化させることにより、メモリセルアレイ１０のトランジスタのしきい値電圧のばらつきに応じて、検査コストを増大させることなく、長期の使用に対しても通常動作モードにおける適切な動作マージンが得られる電圧をメモリセルに供給することができる。
　なお、本実施形態においては、半導体記憶装置１がスタンバイモードである場合に、第１実施形態と同様に、半導体記憶装置１のメモリセルアレイ１０の電源線ＶＤＤＭに接続される電圧出力回路が第２電圧出力回路４ｂに切り替えられ、検知回路３の出力に応じて第２電圧出力回路４ｂから半導体記憶装置１へ供給されるメモリセルアレイ１０の電源電圧ＶＤＤＭを変化させている。この場合、スタンバイモードにおいて第２電圧出力回路４ｂが供給するメモリセルアレイ１０の電源電圧ＶＤＤＭをメモリセルＭＣのトランジスタのしきい値電圧の仕上がりに応じて変化させることができるため、リーク電流特性及びデータ保持特性を十分に満足する電源電圧を供給することができる。
　したがって、通常動作モードにおけるメモリセル１０の動作マージンを確保するとともに、スタンバイモードにおけるリーク電流特性及びデータ保持特性を十分に満足する電源電圧を供給することができることから、動作安定性と低消費電力性とを両立することができる。しかも、書き込み動作時及び読み込み動作時における電圧供給を変化させる基準とスタンバイモードにおける電圧供給を変化させる基準とが共通のモニタ回路の出力となるため、動作安定性と低消費電力性とを両立しつつ、モニタ回路の付加による大型化を抑制することもできる。ただし、本発明はこれに限られず、半導体記憶装置１が通常動作モードである場合のみ検知回路３の出力に応じて半導体記憶装置１へ供給される電圧を変化させることとしてもよい。この際、電圧出力回路は１つであってもよい。
　また、本実施形態においては、アシスト回路部１０４ａを半導体記憶装置１及び第１電圧出力回路４ａの外部に配置した構成について説明したが、例えば、アシスト回路部１０４ａを半導体記憶装置１又は第１電圧出力回路４ａの内部回路として構成してもよい。
　＜第７実施形態＞
　次に、本発明の第７実施形態に係る電子機器について説明する。図１３は本発明の第７実施形態に係る電子機器の概略構成を示すブロック図である。本実施形態の電子機器４５０は、第１実施形態と同様の構成を有する半導体集積回路装置４００が実装されており、半導体集積回路装置４００を制御するクロック周波数を規定するクロック信号ＣＬＫを生成するクロック生成回路ＣＧと、モニタ回路２の出力に応じてクロック生成回路ＣＧで生成されるクロック信号ＣＬＫのクロック周波数を変化させるコントローラＣＴＬ１とを具備している。本実施形態の電子機器４５０は、例えばマイクロコンピュータを備えており、コントローラＣＴＬ１には、当該マイクロコンピュータのＣＰＵが用いられてもよい。このようなコントローラＣＴＬ１は、電子機器４５０の動作制御を行う主制御装置であってもよいし、別途専用に設けられた制御装置であってもよい。
　前述したように、半導体集積回路装置においてはメモリセルアレイ１０の微細化に伴い、製造されるトランジスタごとにしきい値電圧のばらつきが生じる。製造されたトランジスタのしきい値電圧が設計値より低い値となると、動作速度が速くなり、設計値より高い値となると、動作速度が遅くなる。このため、半導体集積回路を動作させるクロック周波数は、トランジスタにおけるしきい値電圧のばらつきに応じて最適化することが好ましい。
　本実施形態の電子機器４５０によれば、モニタ回路２によりモニタされたメモリセルＭＣのトランジスタのしきい値電圧の仕上がりに応じて、コントローラＣＴＬ１がクロック発生回路ＣＧを制御し、クロック信号ＣＬＫのクロック周波数を変化させることにより、別途調整機器を用いることなく電子機器内部で、半導体記憶装置１のメモリセルＭＣを最適なクロック周波数ＣＬＫで動作するように調整することができる。
　したがって、本実施形態の半導体集積回路装置によれば、半導体記憶装置１のメモリセルアレイ１０のメモリセルＭＣに対して、トランジスタのしきい値電圧の製造ばらつきや長期の使用による経年劣化に対しても、検査コストを増大させることなく、半導体記憶装置１を最適なクロック周波数ＣＬＫで動作させることが可能となり、ばらつきを考慮したタイミングマージンを削減することができるため、電子機器の動作をより高速化することができる。
　＜第８実施形態＞
　続いて、本発明の第８実施形態に係る電子回路について説明する。図１４は本発明の第８実施形態に係る電子機器の概略構成を示すブロック図である。本実施形態の電子機器５５０は、第１実施形態と同様の構成を有する半導体記憶装置１、モニタ回路２及び検知回路３を備えた半導体集積回路装置５００と、半導体記憶装置１に接続され、半導体記憶装置１への電源供給を行う電圧出力回路と、モニタ回路２の出力に応じて電圧出力回路の出力電圧を変化させるコントローラＣＴＬ２とを具備している。本実施形態の電圧出力回路においては、第１実施形態の半導体集積回路装置１００に内装されているのと同様の第１及び第２電圧出力回路４ａ，４ｂが半導体記憶装置４００の外部に設けられている。切替回路５についても同様に半導体記憶装置４００の外部に設けられている。
　上記構成を備えた電子機器５５０によれば、例えば、電子機器５５０の電源立ち上げ時等において、検知回路３により検知されたモニタ回路２の出力（リーク電流による電圧値）がコントローラＣＴＬ２へ入力される。コントローラＣＴＬ２は、モニタ回路２の出力に応じて、半導体記憶装置１のスタンバイモード時に第２電圧出力回路４ｂから出力される電圧を変化させる制御信号を生成する。半導体記憶装置１がスタンバイモードに移行すると、モード選択信号ＭＳＥＬが反転するため、切替回路５は、第２電圧出力回路４ｂと半導体記憶装置１とを接続する。このとき、第２電圧出力回路４ｂは、コントローラＣＴＬ２から出力される制御信号に応じて出力電圧を変化させ、半導体記憶装置１に出力する。
　このように、モニタ回路２によりモニタされたメモリセルＭＣのトランジスタのしきい値電圧の仕上がりに応じて、コントローラＣＴＬ２が電圧出力回路４ｂから半導体記憶装置１へ供給する電圧を変化させるため、半導体記憶装置１のメモリセルアレイ１０のメモリセルＭＣに対して、トランジスタのしきい値電圧の製造ばらつきや長期の使用による経年劣化に対しても、検査コストを増大させることなく、リーク電流特性及びデータ保持特性を満足し得る電源電圧をメモリセルアレイ１０に供給することができる。
　上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
例えば、上記複数の実施形態のうち、２以上の実施形態を組み合わせた構成としてもよい。また、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。
　本発明の半導体集積回路装置及び電子機器は、ＳＲＡＭ等の半導体記憶装置を備えた半導体集積回路装置及び電子機器に有用であり、特に、製造プロセスの微細化により、半導体記憶装置のメモリセルを構成するトランジスタのしきい値電圧のばらつきが大きくなっている半導体集積回路装置及び電子機器に有用である。
１　　半導体記憶装置
２，３０２　　モニタ回路
３，１０３　　検知回路
４ａ　　第１電圧出力回路
４ｂ　　第２電圧出力回路
５　　切替回路
６　　メモリセルアレイ部
７　　基準電圧発生回路
８　　差動増幅器
９　　出力トランジスタ
１０　　メモリセルアレイ
１１　　遅延バッファ
１２　　同期信号生成回路
１００，２００，３００，４００，５００　　半導体集積回路装置
１０２　　モニタ回路制御部
１０４ａ　　アシスト回路部
１０５　　電源供給切替手段
４５０，５５０　　電子機器
ＡＮＤ１，ＡＮＤ２　　ＡＮＤ回路
ＢＬ，／ＢＬ　　相補ビット線対
ＣＡｎ，ＣＢｎ　　比較器
ＣＧ　　クロック生成回路
ＣＴＬ１，ＣＴＬ２　コントローラ
Ｇ１　　第１スイッチ部
Ｇ２　　第２スイッチ部
ＩＮＶ１～ＩＮＶ１７　　インバータ
Ｌ１，Ｌ２　　論理回路部
ＬＡｎ　　保持回路
ＬＢ１　　第１保持回路部
ＬＢ２　　第２保持回路部
ＭＢＬｎ，／ＭＢＬｎ　　モニタ回路用相補ビット線対
ＭＣ　　メモリセル
ＭＭＣ　　モニタ回路用メモリセル
ＭＳＥＬ　　モード選択信号
ＭＶＬ　　モニタ回路用電源線
ＭＷＬ　　モニタ回路用ワード線
Ｎ１，Ｎ２　　記憶ノード
Ｎ３　　分岐ノード
ＮＡ１，ＮＡ２　　ＮＡＮＤ回路
Ｐ１　ループ回路部
ＱＰ１～ＱＰ３　　Ｐ型ＭＯＳトランジスタ
ＱＮ１～ＱＮ５　　Ｎ型ＭＯＳトランジスタ
ＳＷａ，ＳＷｂ，ＳＷｃ　　スイッチ素子
ＴＲ，ＴＷ　　出力電圧調整用端子
Ｒ１　　抵抗素子（抵抗部）
Ｒ２　　可変抵抗
ＲＡ　　読出し支援回路
ＶＤＤ　　外部電源
ＶＤＤＭ　　電源線
ＶＯ　　第２電力出力回路の出力端子
ＷＡ　　書込み支援回路
ＷＬ　　ワード線
 

Claims (18)

  1. 　複数のメモリセルを有するメモリセルアレイを備えた半導体記憶装置と、
    　前記メモリセルの特性をモニタするモニタ回路と、
    　前記半導体記憶装置に接続され、前記半導体記憶装置への電源供給を行う電圧出力回路とを具備し、
    　前記電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されている半導体集積回路装置。
  2. 　前記電圧出力回路は、第１及び第２電圧出力回路を含み、前記第１及び第２電圧出力回路は、前記半導体記憶装置に選択的に接続されるように構成されており、前記第２電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されている請求項１に記載の半導体集積回路装置。
  3. 　前記第２電圧出力回路は、前記モニタ回路の出力に応じて印加される電圧を分圧する可変抵抗を有し、前記可変抵抗の分圧比率に応じて出力電圧を変化させるように構成されている請求項２に記載の半導体集積回路装置。
  4. 　前記第１及び第２電圧出力回路のうち、前記半導体記憶装置に接続される電圧出力回路を切り替える電源供給切替手段を具備し、
    　前記電源供給切替手段は、前記第１電圧出力回路と前記半導体記憶装置とを接続する第１モードにおいて、前記第１電圧出力回路への電源供給を許容し且つ前記第２電圧出力回路への電源供給を阻止し、前記第２電圧出力回路と前記半導体記憶装置とを接続する第２モードにおいて、前記第２電圧出力回路への電源供給を許容し且つ前記第１電圧出力回路への電源供給を阻止するように構成されている請求項２に記載の半導体集積回路装置。
  5. 　前記第２電圧出力回路の出力電圧は、前記第１電圧出力回路よりも低いように構成されている請求項２に記載の半導体集積回路装置。
  6. 　前記モニタ回路は、前記半導体記憶装置の前記メモリセルアレイに含まれるメモリセルと同一の構成のメモリセルを少なくとも１つ以上有するメモリセルアレイ部と、一端部が外部電源に接続され且つ他端部が前記メモリセルアレイ部の電源線に接続されている抵抗部とを有し、前記抵抗部の他端側における電圧値を前記メモリセルの特性として出力するように構成されている請求項１に記載の半導体集積回路装置。
  7. 　前記モニタ回路の出力をデジタル化する検知回路を具備し、
    　前記検知回路は、前記モニタ回路の出力電圧と１以上の基準電圧との比較を行う１以上の比較器を有している請求項６に記載の半導体集積回路装置。
  8. 　前記検知回路は、前記１以上の比較器の出力データを保持する１以上の保持回路を有し、
    　前記比較器は、所定の第１信号によって出力を開始するように構成され、
    　前記保持回路は、前記第１信号より所定時間経過後に送られる第２信号によってそのときの前記比較器からの出力データを取り込み、保持するように構成されている請求項７に記載の半導体集積回路装置。
  9. 　前記第２信号は、前記第１信号から生成された信号であり、前記検知回路は、前記第１信号が前記比較器に到達してから所定時間遅れて前記第２信号が前記保持回路に到達するように構成されている請求項８に記載の半導体集積回路装置。
  10. 　前記第１の信号は、前記半導体記憶装置に入力される請求項８に記載の半導体集積回路装置。
  11. 　前記モニタ回路の前記メモリセルアレイ部を構成するメモリセルの状態をＬｏｗ又はＨｉｇｈレベルに切り替えるモニタ回路制御部を有している請求項６に記載の半導体集積回路装置。
  12. 　前記モニタ回路制御部は、前記半導体記憶装置と共通の入力信号に基づいて前記モニタ回路の前記メモリセルアレイ部を構成するメモリセルの状態をＬｏｗ又はＨｉｇｈレベルに切り替えるように構成されている請求項１１に記載の半導体集積回路装置。
  13. 　前記半導体記憶装置と共通の入力信号は、前記半導体記憶装置を制御するクロック周波数を規定するクロック信号と、前記半導体記憶装置の前記メモリセルの動作モードを切り替えるチップイネーブル信号とを含み、
    　前記モニタ回路制御部は、前記クロック信号に同期して前記チップイネーブル信号に応じて前記メモリセルアレイ部のメモリセルの状態をＬｏｗ又はＨｉｇｈレベルに切り替えるように構成されている請求項１２に記載の半導体集積回路装置。
  14. 　前記電圧出力回路は、第１及び第２電圧出力回路を含み、前記第１及び第２電圧出力回路は、前記半導体記憶装置に選択的に接続されるように構成され、前記第２電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されており、
    　前記モニタ回路は、前記抵抗部に並列接続されたスイッチ素子を有し、
    　前記スイッチ素子は、前記半導体記憶装置と前記第１電圧出力回路とが接続された場合にオンし、前記半導体記憶装置と前記第２電圧出力回路とが接続された場合にオフするように構成されている請求項６に記載の半導体集積回路装置。
  15. 　前記半導体記憶装置の書き込み動作時において前記半導体記憶装置の前記メモリセルアレイの電源電圧を前記モニタ回路の出力に応じて変化させ、前記半導体記憶装置の読み出し動作時において前記半導体記憶装置の前記メモリセルアレイのワード線電圧を前記モニタ回路の出力に応じて変化させるように構成されている請求項１から１４の何れかに記載の半導体集積回路装置。
  16. 　前記半導体記憶装置の書き込み時において、前記モニタ回路の出力に応じて、前記半導体記憶装置の前記メモリセルアレイの電源電圧を変化させる書込み支援回路と、
    　前記半導体記憶装置の読み出し時において、前記モニタ回路の出力に応じて、前記半導体記憶装置の前記メモリセルアレイのワード線電圧を駆動するワード線ドライバの電源電圧を変化させる読出し支援回路を備える請求項１５に記載の半導体集積回路装置。
  17. 　請求項１から１６の何れかに記載の半導体集積回路装置と、
    　前記半導体集積回路装置を制御するクロック周波数を規定するクロック信号を生成するクロック生成回路と、
    　前記モニタ回路の出力に応じて前記クロック生成回路で生成されるクロック信号のクロック周波数を変化させるコントローラとを具備する電子機器。
  18. 　複数のメモリセルを有するメモリセルアレイを備えた半導体記憶装置及び前記メモリセルの特性をモニタするモニタ回路を備えた半導体集積回路装置と、
    　前記半導体記憶装置に接続され、前記半導体記憶装置への電源供給を行う電圧出力回路と、
    　前記モニタ回路の出力に応じて前記電圧出力回路の出力電圧を変化させるコントローラとを具備する電子機器。
     
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