JP4969105B2

JP4969105B2 - マルチパワーで動作するチップ及びそれを有するシステム

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Publication number: JP4969105B2
Application number: JP2006000084A
Authority: JP
Inventors: 泓柱朴
Original assignee: MagnaChip Semiconductor Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 2005-02-18
Filing date: 2006-01-04
Publication date: 2012-07-04
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Description

本発明は、マルチパワー（Multi-power）にともなう選択機能付き比較器を有するチップに関し、特に、オートオフ（Auto-off）機能により低電力消費が可能なマルチパワー選択用比較部を有するチップとそれを有するシステムに関する。

イメージセンサチップなどを携帯電話などに装備する場合、イメージセンサチップとのインタフェース機能のある携帯電話内部のチップで使用する電源電圧とイメージセンサチップのインタフェース部の電源電圧とが異なる場合、インタフェース機能に問題が生じるので、両チップのインタフェース部では、同じ電源電圧を使用するように調整する必要がある。

図１は、従来の技術に係るマルチパワー選択機能付きチップを備えたシステムを概略的に示すブロック図である。

図１に示されているように、従来のシステムは、システム内部に備えたベースバンド（Base band）チップ１０と、ベースバンドチップ１０とインタフェースし且つ所定の動作をするチップ、例えば、イメージセンサチップ１１と、ベースバンドチップ１０及びイメージセンサチップ１１とベースバンドチップ１０にマルチパワー、即ち複数の電圧を供給するパワー供給部１２とを備える。

イメージセンサチップ１１は、基準電圧Ｖｒｅｆを発生させる基準電圧発生部１１２と、基準電圧Ｖｒｅｆ及びパワー供給部１２から提供される電源電圧を比較し、その比較結果に応じて、インタフェース及びイメージセンサチップ１１で使用する電源電圧を決定する比較部１１１と、比較部１１１の比較結果に応じて決定された電源電圧を使用し、ベースバンドチップ１０とのインタフェース機能を担う入出力部１１０とを備えて構成される。

イメージセンサチップ１１は、上記した構成の他に画像信号生成のためのセンシング部を備えているが、図面の簡略化のために省略する。

図１に示されたシステムにおいて、イメージセンサチップ１１はマルチ入出力機能を有しており、比較部１１１の動作のために、チップパワーダウン信号ｐｗｄｎをそのまま使用する。すなわち、比較部１１１と基準電圧発生部１１２とは両方ともチップパワーダウン信号ｐｗｄｎに応答して動作する。

したがって、チップが動作する間、比較部１１１が常にオン状態になっており、パワーが消費される。比較部１１１の電流消費は、約５０μＡとなるので、チップが動作する間、比較部１１１によりこれだけの電流消費が続くと考えられる。

比較部１１１は、比較動作以後にはオフになっても問題ないので、比較部１１１の動作後、これを自動にオフさせることにより、パワー消費を低減し得ることが望ましい。

そこで、本発明は、上記の従来の技術の問題点を解決するためになされたものであって、その目的は、オートオフ機能付き比較部と基準電圧発生部とを備えて、比較部のパワー消費を低減できる、マルチパワーで動作するチップ及びそれを有するシステムを提供することにある。

上記の目的を達成するために、本発明のマルチパワーで動作するためのチップは、チップパワーダウン信号を利用して、所定の時間の間のみ活性化されるイネーブル信号を生成するイネーブル信号生成手段と、活性化されている前記イネーブル信号に応答して、所定の基準電圧を生成する基準電圧発生手段と、前記イネーブル信号を一定時間の間保持し、前記イネーブル信号が活性化されている時間の間、活性化されている前記イネーブル信号に応答して、前記基準電圧及び外部の電源電圧を比較して、チップの動作時に必要な電圧を決定し、前記イネーブル信号が非活性化されると自動的に動作がオフされる比較手段と、該比較手段の比較結果に応じて設定された、チップの動作時に必要な前記電圧を利用してインタフェース機能を実行する入出力手段とを備えることを特徴としている。

また、上記の目的を達成するため、本発明のシステムは、マルチパワーを供給するパワー供給手段と、該パワー供給手段から供給されるパワーを利用して動作する第１チップと、前記パワー供給手段から提供されるパワーを内部の基準電圧と比較し、これにより決定された電圧を利用して、前記第１チップとインタフェースしながら動作する第２チップとを備え、前記第２チップが、チップパワーダウン信号を利用して、所定の時間の間のみ活性化されるイネーブル信号を生成するイネーブル信号生成手段と、活性化されている前記イネーブル信号に応答して、所定の基準電圧を静生成する基準電圧発生手段と、前記イネーブル信号を一定時間の間保持し、前記イネーブル信号が活性化されている時間の間、活性化されている前記イネーブル信号に応答して、前記基準電圧及び外部の電源電圧を比較して、チップの動作時に必要な電圧を決定し、前記イネーブル信号が非活性化されると自動的に動作がオフされる比較手段と、該比較手段の比較結果に応じて設定された、チップの動作時に必要な前記電圧を利用してインタフェース機能を実行する入出力手段とを備えることを特徴としている。

従来のマルチパワーで動作するチップでは、チップパワーダウン信号を比較部及び基準電圧発生部の制御用に使用したが、本発明では、チップパワーダウン信号を利用してイネーブル信号を生成し、これにより比較部及び基準電圧発生部を制御することによって、チップパワーダウン信号による直接的な制御から比較部及び基準電圧発生部を自由にする。

また、ラッチ構造を有するように比較部を構成し、チップパワーダウン信号がディセーブルされても、比較部がイネーブル信号を一定時間のみ保持しているため、比較部の動作後に自動的に比較部の動作を中止させることによって、動作期間以外の間に比較部のパワー消費を低減することができる。

即ち、本発明によれば、マルチパワーで動作するチップ及びそれを有するシステムでのパワー消費を低減できるという効果を奏する。

以下、本発明の最も好ましい実施の形態を添付する図面を参照して説明する。

図２は、本発明の第１の実施の形態に係るマルチパワーで動作するチップの構成を概略的に示すブロック図である。

尚、本明細書では、イメージセンサチップをシステムに装備されるチップの一例として挙げて説明する。

図２に示されているように、マルチパワーで動作するチップは、チップパワーダウン信号ｐｗｄｎを利用してイネーブル信号ｅｎａｂｌｅを生成するイネーブル信号生成部２０と、イネーブル信号ｅｎａｂｌｅに応答して基準電圧Ｖｒｅｆを生成する基準電圧発生部２１と、イネーブル信号ｅｎａｂｌｅを一定時間の間保持し、イネーブル信号ｅｎａｂｌｅが保持されている間、イネーブル信号ｅｎａｂｌｅに応答して、基準電圧Ｖｒｅｆ及び外部の電源電圧ｐｗｒを比較することにより、チップの動作時に必要な電圧Ｏｕｔを決定し、イネーブル信号ｅｎａｂｌｅが保持された時間の後に自動的にオフされる比較部２２と、比較部２２の比較結果に応じて設定された電圧Ｏｕｔを利用して、インタフェース機能を実行する入出力部２３とを備えて構成される。

イメージセンサチップは、上記した構成の他に、画像信号生成のためのセンシング部を備えているが、図面の簡略化のために省略する。

本発明の実施の形態に係るマルチパワーで動作するチップでは、従来技術の短所であるパワー消費を低減するために、イネーブル信号生成部２０を追加している。

図３Ａ〜図３Ｃは、イネーブル信号生成部２０の内部構成を示す回路図、及び動作を示すタイミングチャートである。

図３Ａは、チップパワーダウン信号ｐｗｄｎを遅延させた遅延信号ｐｗｄｎ＿ｄを生成する、４つのインバータＩＮＶ１〜ＩＮＶ４を備える遅延ブロックを示す回路図である。ここでは、４つのインバータＩＮＶ１〜ＩＮＶ４を利用する場合を一例に示したが、この他にも偶数のインバータを利用して、所望の時間だけ遅延させた同じ位相の遅延信号ｐｗｄｎ＿ｄを生成できる。

図３Ｃは、イネーブル信号ｅｎａｂｌｅのタイミングを示すタイミングチャートである。イネーブル信号生成部２０は、チップパワーダウン信号ｐｗｄｎと、チップパワーダウン信号ｐｗｄｎが所定時間遅延され、同じ位相を有する遅延信号ｐｗｄｎ＿ｄとの演算により、遅延された時間ｄの間「ターンオンレベル」を維持するイネーブル信号ｅｎａｂｌｅを出力する。

すなわち、イネーブル信号ｅｎａｂｌｅは、チップパワーダウン信号ｐｗｄｎと無関係に、一定時間の後には消える（ローレベルになる）ので、この信号を比較部２２と基準電圧発生部２１との制御信号として使用すれば、動作できない不要な区間で比較部２２と基準電圧発生部２１とをオフさせることにより、パワー消費を低減できる。

図３Ｂは、図３Ａの遅延ブロックと共にイネーブル信号生成部２０を実際に具現する一例を示す回路図である。

イネーブル信号生成部２０は、チップパワーダウン信号ｐｗｄｎが所定時間遅延された信号ｐｗｄｎ＿ｄを反転させて出力するインバータＩＮＶ５と、チップパワーダウン信号ｐｗｄｎを一方の入力とし、信号ｐｗｄｎ＿ｄが反転された信号/ｐｗｄｎ＿ｄを他方の入力とするＡＮＤゲートＡＮＤとを備えている。

本発明の実施の形態に係るマルチパワーで動作するチップでは、パワー消費が少ない比較部２２を構成するために、メモリ機能付きラッチを使用する。

図４は、比較部２２の一例を詳細に示す回路図である。

図４に示されているように、比較部２２は、電源電圧ＶＤＤと第１ノードｎｏｄｅ１との間に接続され、イネーブル信号ｅｎａｂｌｅ＿ｄ（実際にはイネーブル信号が遅延された信号ｅｎａｂｌｅ＿ｄを使用するが、説明の便宜上、イネーブル信号と記す）によりゲートが制御されるＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ１と並列接続され、第２ノードｎｏｄｅ２にゲートが接続されたＰＭＯＳトランジスタＰ２と、電源電圧ＶＤＤ及び第２ノードｎｏｄｅ２の間に接続され、イネーブル信号ｅｎａｂｌｅ＿ｄによりゲートが制御されるＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ４と並列接続され、第１ノードｎｏｄｅ１にゲートが接続されたＰＭＯＳトランジスタＰ３と、外部の電源電圧Ｖｉｎ（図２のｐｗｒ）をゲート入力とし、第１ノードｎｏｄｅ１及び第３ノードｎｏｄｅ３の間に接続されたＮＭＯＳトランジスタＮ１と、基準電圧Ｖｒｅｆをゲート入力とし、第２ノードｎｏｄｅ２及び第３ノードｎｏｄｅ３の間に接続されたＮＭＯＳトランジスタＮ２と、第３ノードｎｏｄｅ３及び接地電圧ＶＳＳの間に接続され、イネーブル信号ｅｎａｂｌｅ＿ｄによりゲートが制御されるＮＭＯＳトランジスタＮ４と、第１ノードｎｏｄｅの信号（電圧レベル）を反転させるインバータＩＮＶとを備える。

インバータＩＮＶは、第１ノードｎｏｄｅ１の信号を各々ゲート入力とし、電源電圧ＶＤＤ及び接地電圧ＶＳＳの間に直列接続されたＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ３とを備える。

ＮＭＯＳトランジスタＮ４は、比較部２２の動作の際、低電力駆動のために使用され、パワーダウンのために、ＰＭＯＳトランジスタＰ１及びＰ２を使用している。

上記した構造を有する比較部２２は、ラッチ構造をなし、その出力値Ｖｏｕｔ（図２のＯｕｔ）を保持することができ、最初に比較する時に、電力消費が多いのに対して、その後には電力消費が少なく、いずれの基準電圧Ｖｒｅｆに対しても応答速度が速いという長所がある。

ＮＭＯＳトランジスタＮ４の「Ｗ／Ｌ」サイズを調節することにより、比較部２２に流れる電流の量を調節し、低電力を具現できると共に、ＮＭＯＳトランジスタＮ４のゲートにイネーブル信号ｅｎａｂｌｅ＿ｄが入力されて、比較部２２をオフさせる役割を果たす。

ＰＭＯＳトランジスタＰ１及びＰ４は、パワーオフと同時にターンオンされて、比較部２２をリセットさせる役割を果たす。すなわち、ＰＭＯＳトランジスタＰ１及びＰ４がターンオンされている場合には、第１ノードｎｏｄｅ１及び第２ノードｎｏｄｅの２つのノードがほぼ電源電圧ＶＤＤを維持するので、ＰＭＯＳトランジスタＰ２及びＰ３はターンオフされて比較部２２はオフされ、これによってパワーが消費されない。この場合には、イネーブル信号ｅｎａｂｌｅ＿ｄが「ロジックロー」（「ロジックハイ」はイネーブルの場合）である。

イネーブル信号ｅｎａｂｌｅ＿ｄが「ロジックハイ」になれば、ＰＭＯＳトランジスタＰ１及びＰ４はターンオフされ、ＰＭＯＳトランジスタＰ２及びＰ３はターンオンされ、ＮＭＯＳトランジスタＮ４もまたターンオンされる。

外部からの電源電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも大きい場合、ＮＭＯＳトランジスタＮ１がＮＭＯＳトランジスタＮ２のターンオンされる程度よりも大きいので、第１ノードｎｏｄｅ１の電圧レベルが第２ノードｎｏｄｅ２の電圧レベルよりも小さくなり、これにより、ＰＭＯＳトランジスタＰ３のターンオンの程度がＰＭＯＳトランジスタＰ２のターンオンの程度よりも大きくなる。したがって、第１ノードｎｏｄｅ１は、「０」のレベルに対応する電圧を有するようになり、Ｖｏｕｔは、その反転された「１」のレベルに対応する電圧の出力値を有するようになる。

基準電圧Ｖｒｅｆが外部の電源電圧Ｖｉｎよりも大きい場合、ＮＭＯＳトランジスタＮ２がＮＭＯＳトランジスタＮ１のターンオンされる程度よりも大きいので、第２ノードｎｏｄｅ２の電圧レベルが第１ノードｎｏｄｅ１の電圧レベルよりも小さくなり、これによりＰＭＯＳトランジスタＰ２のターンオンの程度がＰＭＯＳトランジスタＰ３のターンオンの程度よりも大きくなる。したがって、第１ノードｎｏｄｅ１は、「１」のレベルに対応する電圧を有するようになり、Ｖｏｕｔは、その反転された「０」のレベルに対応する電圧の出力値を有するようになる。

上記した構造を有する比較部２２は、２つのインバータが直列接続されたのと同様のラッチ構造をなしているので、一定時間ラッチした後、自動にオフされる。

従来の場合には、イネーブル信号ｅｎａｂｌｅ＿ｄが入力された３つのトランジスタＰ１、Ｐ４及びＮ４に直接チップパワーダウン信号ｐｗｄｎが入力されて、比較動作後にも続けてターンオンされたが、本発明では、所定のターンオン期間のみを有するイネーブル信号ｅｎａｂｌｅ＿ｄを使用するので、比較動作後に自動的にオフされ、これによりパワー消費を低減することができる。

図７は、従来の技術と本発明の実施の形態におけるパワー消費を比較して示すグラフである。

図７に示されているように、Ａで示す従来の技術の場合、比較器の実際の動作（イネーブル期間に該当する）後にも、約５０μＡの電流消費が継続されるのが分かるが、Ｂで示す本発明の場合、イネーブル時には従来の技術と同じ電流消費を示すが、ディセーブル期間では、電流消費がほぼゼロになることが分かる。

図５は、基準電圧生成部２１の内部構成の一例を詳細に示す回路図である。

図５に示されているように、基準電圧生成部２１は、イネーブル信号ｅｎａｂｌｅ＿ｄによりゲートが制御され、電源電圧ＶＤＤ及び第１ノードｎ５１の間に接続されたＰＭＯＳトランジスタＰ１２と、電源電圧ＶＤＤ及び第１ノードｎ５１の間に接続され、ゲートが第１ノードｎ５１に接続されたＰＭＯＳトランジスタＰ１１と、第１ノードｎ５１及び第２ノードｎ５２の間に接続され、ゲートが第１ノードｎ５１に接続されたＮＭＯＳトランジスタＮ１１と、イネーブル信号ｅｎａｂｌｅ＿ｄによりゲートが制御され、第２ノードｎ５２及び接地電圧ＶＳＳの間に接続されたＮＭＯＳトランジスタＮ１２と、第１ノードｎ５１にゲートが接続され、電源電圧ＶＤＤ及び基準電圧Ｖｒｅｆが出力される第３ノードｎ５３の間に接続されたＰＭＯＳトランジスタＰ１３と、第３ノードｎ５３及び第４ノードｎ５４の間に接続され、ゲートが第３ノードｎ５３に接続されたＮＭＯＳトランジスタＮ１３と、第４ノードｎ５４及び接地電圧ＶＳＳの間に接続され、ゲートが第４ノードｎ５４に接続された第４ＮＭＯＳトランジスタＮ１４とを備えて構成される。

抵抗を使用する場合、サイズが大きくなり過ぎ、ダイオードを使用する場合、「電源電圧ＶＤＤ−しきい電圧Ｖｔ」以下の電圧のみを使用せざるをえないという短所がある。

低電力で動作し、かつ小さなレイアウトサイズを満たすために、本発明では、ＰＭＯＳトランジスタＰ１１及びＰ１３が電流ミラーに類似する構成をなすように接続することによって、各トランジスタの「Ｗ／Ｌ」サイズを調節すれば、容易に所望の電圧レベル、例えば、２．３Ｖを作ることができるようにした。

以下に、上記した構造を有する基準電圧生成部２１の動作を説明する。

ＰＭＯＳトランジスタＰ１２は、ディセーブル期間には、ターンオンされている。すなわち、イネーブル信号ｅｎａｂｌｅ＿ｄが「ロジックロー」であるので、ターンオン状態を維持する。したがって、第１ノードｎ５１は、ほぼ電源電圧ＶＤＤと同じ電圧レベルを有し、ＮＭＯＳトランジスタＮ１１がターンオンされるが、イネーブル信号ｅｎａｂｌｅ＿ｄが「ロジックロー」であるから、ＮＭＯＳトランジスタＮ１２はオフされているので、基準電圧Ｖｒｅｆは出力されない。

イネーブル信号ｅｎａｂｌｅ＿ｄが「ロジックハイ」になれば、ＰＭＯＳトランジスタＰ１２はターンオフされ、ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１２がターンオンされ、電源電圧ＶＤＤから、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１及びＮ１２を経由して、接地電圧ＶＳＳに一定の電流が流れることになる。ＰＭＯＳトランジスタＰ１３は、ＰＭＯＳトランジスタＰ１１とゲートが共通接続された電流ミラーをなしているので、ＰＭＯＳトランジスタＰ１３を経由する一定の電流が流れるようになり、第３ノードｎ５３は、ダイオード接続されたＮＭＯＳトランジスタＮ１３及びＮ１４による電圧降下に相当する電圧レベルになり、これが基準電圧Ｖｒｅｆとなる。

図６は、本発明の第２の実施の形態に係るマルチパワーで動作するチップを備えたシステムを概略的に示すブロック図である。

図６に示されているように、本実施の形態に係るシステムは、マルチパワーを供給するパワー供給部６２と、パワー供給部６２から供給されるパワーを利用して動作する第１チップすなわち、ベースバンドチップ６０と、パワー供給部６２から供給されるパワーを内部の基準電圧Ｖｒｅｆと比較し、これにより決定された電圧を利用して、ベースバンドチップ６０とインタフェースしながら動作する第２チップ、例えば、イメージセンサチップ６１とを備える。

ここで、イメージセンサチップ６１は、図２と同じ構成をしており（図２と符号だけが異なる）、その細部構成は、図３〜図５に示したように構成されているので、それらの具体的な構成及び動作説明を省略する。

図６の構成が携帯電話の内部構成である場合、パワー供給部６２は、携帯電話のボーダー（border）に属する部分であって、マルチ電圧を提供する。マルチ電圧は、ベースバンドチップ６０に供給され、比較部６１１の１入力Ｖｉｎともなり、このマルチ電圧Ｖｉｎは基準電圧Ｖｒｅｆと比較され、デジタル出力Ｏｕｔが「１」又は「０」で出力される。出力された「１」又は「０」は、入出力部６１０に入力されて、例えば、出力Ｏｕｔが「１」である時、入出力部６１０の電圧が２．５Ｖになるようにスイッチに供給され、駆動電流が決定される。

これに対し、出力Ｏｕｔが「０」である時には、入出力部６１０の電圧が１．８Ｖになるようにスイッチに供給され、駆動電流がこれに応じて決定される。

図８は、入力が１．８Ｖである場合に、システム全体のシミュレーション結果を示すタイミングチャートである。

横軸は時間（μＳ）、縦軸は電圧（Ｖ）を表す。比較部６１１に入力される電圧Ｖｉｎは、「Ｃ」で示したように変化し、比較部６１１のデジタル出力Ｏｕｔは、「Ｄ」で示したように「０」になる。尚、イネーブル期間は、イネーブル信号ｅｎａｂｌｅ＿ｄが「ロジックハイ」である期間を表す。

図９は、入力が２．８Ｖである場合に、システム全体のシミュレーション結果を示すタイミングチャートである。

横軸は時間（μＳ）、縦軸は電圧（Ｖ）を表す。比較部６１１に入力される電圧Ｖｉｎは、「Ｅ」で示したように変化し、比較部６１１のデジタル出力Ｏｕｔは、「Ｆ」で示したように「１」に対応する電圧に変化する。尚、イネーブル期間は、イネーブル信号ｅｎａｂｌｅ＿ｄが「ロジックハイ」である期間を表す。

上述したようになされる本発明では、比較部がラッチ構造を有するように構成され、イネーブル信号を使用することによって、比較部がイネーブル信号を一定時間のみ保持し、比較部が動作した後に、自動的に比較部の動作を止めるようにしているので、比較部が動作する以外の期間の間、比較部のパワー消費を低減できることが、上記した実施の形態から理解できるであろう。

なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

例えば、上述した実施の形態では、イメージセンサチップとベースバンドチップとをその一例として説明したが、マルチパワーを使用する全てのチップ及びそれを用いるシステムに本発明を適用可能である。

従来の技術に係るマルチパワー選択機能付きチップを備えたシステムを概略的に示すブロック図である。本発明の第１の実施の形態に係るマルチパワーで動作するチップを概略的に示すブロック図である。イネーブル信号生成部の内部構成の一部を示す回路図である。イネーブル信号生成部の内部構成の一部を示す回路図である。イネーブル信号生成部の動作を示すタイミングチャートである。比較部の一例を詳細に示す回路図である。基準電圧生成部の内部構成の一例を詳細に示す回路図である。本発明の第２の実施の形態に係るマルチパワーで動作するチップを備えたシステムを概略的に示すブロック図である。従来の技術と本発明の実施の形態におけるパワー消費を比較して示すグラフである。入力が１．８Ｖである場合に、システム全体のシミュレーション結果を示すタイミングチャートである。入力が２．８Ｖである場合に、システム全体のシミュレーション結果を示すタイミングチャートである。

符号の説明

２０イネーブル信号生成部
２１基準電圧発生部
２２比較部
２３入出力部

Claims

チップパワーダウン信号を利用して、所定の時間の間のみ活性化されるイネーブル信号を生成するイネーブル信号生成手段と、
活性化されている前記イネーブル信号に応答して、所定の基準電圧を生成する基準電圧発生手段と、
前記イネーブル信号を一定時間の間保持し、前記イネーブル信号が活性化されている時間の間、活性化されている前記イネーブル信号に応答して、前記基準電圧及び外部の電源電圧を比較して、チップの動作時に必要な電圧を決定し、前記イネーブル信号が非活性化されると自動的に動作がオフされる比較手段と、
該比較手段の比較結果に応じて設定された、チップの動作時に必要な前記電圧を利用してインタフェース機能を実行する入出力手段と
を備えることを特徴とするマルチパワーで動作するチップ。
前記イネーブル信号が、
前記チップパワーダウン信号と、前記チップパワーダウン信号が所定時間遅延されて同じ位相を持つ遅延信号との演算により生成され、前記遅延された時間の間、「ターンオンレベル」を維持することを特徴とする請求項１に記載のマルチパワーで動作するチップ。
前記イネーブル信号生成手段が、
前記チップパワーダウン信号を一方の入力とし、前記チップパワーダウン信号が所定時間遅延された信号が反転された信号を他方の入力とするＡＮＤゲートを備えることを特徴とする請求項１または請求項２に記載のマルチパワーで動作するチップ。
前記比較手段が、
電源電圧及び第１ノードの間に接続され、前記イネーブル信号によりゲートが制御される第１ＰＭＯＳトランジスタと、
該第１ＰＭＯＳトランジスタに並列接続され、第２ノードにゲートが接続された第２ＰＭＯＳトランジスタと、
電源電圧及び第２ノードの間に接続され、前記イネーブル信号によりゲートが制御される第３ＰＭＯＳトランジスタと、
該第３ＰＭＯＳトランジスタに並列接続され、前記第１ノードにゲートが接続された第４ＰＭＯＳトランジスタと、
前記外部の電源電圧をゲート入力とし、前記第１ノード及び第３ノードの間に接続された第１ＮＭＯＳトランジスタと、
前記基準電圧をゲート入力とし、前記第２ノード及び前記第３ノードの間に接続された第２ＮＭＯＳトランジスタと、
前記第３ノード及び接地電圧の間に接続され、前記イネーブル信号によりゲートが制御される第３ＮＭＯＳトランジスタと、
前記第１ノードの信号を反転させるインバータと
を備えることを特徴とする請求項１または請求項２に記載のマルチパワーで動作するチップ。
前記インバータが、
前記第１ノードの信号を各々ゲート入力とし、電源電圧及び接地電圧の間に直列接続された第５ＰＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを備えることを特徴とする請求項４に記載のマルチパワーで動作するチップ。
前記基準電圧発生手段が、
前記イネーブル信号によりゲートが制御され、電源電圧及び第１ノードの間に接続された第１ＰＭＯＳトランジスタと、
電源電圧及び前記第１ノードの間に接続され、ゲートが前記第１ノードに接続された第２ＰＭＯＳトランジスタと、
前記第１ノード及び第２ノードの間に接続され、ゲートが前記第１ノードに接続された第１ＮＭＯＳトランジスタと、
前記イネーブル信号によりゲートが制御され、前記第２ノード及び接地電圧の間に接続された第２ＮＭＯＳトランジスタと、
前記第１ノードにゲートが接続され、電源電圧及び基準電圧が出力される第３ノードの間に接続された第３ＰＭＯＳトランジスタと、
前記第３ノード及び第４ノードの間に接続され、ゲートが前記第３ノードに接続された第３ＮＭＯＳトランジスタと、
前記第４ノード及び接地電圧の間に接続され、ゲートが前記第４ノードに接続された第４ＮＭＯＳトランジスタと
を備えることを特徴とする請求項１または請求項２に記載のマルチパワーで動作するチップ。
マルチパワーを供給するパワー供給手段と、
該パワー供給手段から供給されるパワーを利用して動作する第１チップと、
前記パワー供給手段から供給されるパワーを内部の基準電圧と比較し、これにより決定された電圧を利用して、前記第１チップとインタフェースしながら動作する第２チップと
を備え、
前記第２チップが、
チップパワーダウン信号を利用して、所定の時間の間のみ活性化されるイネーブル信号を生成するイネーブル信号生成手段と、
活性化されている前記イネーブル信号に応答して、所定の基準電圧を生成する基準電圧発生手段と、
前記イネーブル信号を一定時間の間保持し、前記イネーブル信号が活性化されている時間の間、活性化されている前記イネーブル信号に応答して、前記基準電圧及び外部の電源電圧を比較して、チップの動作時に必要な電圧を決定し、前記イネーブル信号が非活性化されると自動的に動作がオフされる比較手段と、
該比較手段の比較結果に応じて設定された、チップの動作時に必要な前記電圧を利用してインタフェース機能を実行する入出力手段と
を備えることを特徴とするシステム。
前記イネーブル信号が、
前記チップパワーダウン信号と、前記チップパワーダウン信号が所定時間遅延されて同じ位相を持つ遅延信号との演算により生成され、前記遅延された時間の間、「ターンオンレベル」を維持することを特徴とする請求項７に記載のシステム。
前記イネーブル信号生成手段が、
前記チップパワーダウン信号を一方の入力とし、前記チップパワーダウン信号が所定時間遅延された信号が反転された信号を他方の入力とするＡＮＤゲートを備えることを特徴とする請求項７または請求項８に記載のシステム。
前記比較手段が、
電源電圧及び第１ノードの間に接続され、前記イネーブル信号によりゲートが制御される第１ＰＭＯＳトランジスタと、
該第１ＰＭＯＳトランジスタに並列接続され、第２ノードにゲートが接続された第２ＰＭＯＳトランジスタと、
電源電圧及び第２ノードの間に接続され、前記イネーブル信号によりゲートが制御される第３ＰＭＯＳトランジスタと、
該第３ＰＭＯＳトランジスタに並列接続され、前記第１ノードにゲートが接続された第４ＰＭＯＳトランジスタと、
前記外部の電源電圧をゲート入力とし、前記第１ノード及び第３ノードの間に接続された第１ＮＭＯＳトランジスタと、
前記基準電圧をゲート入力とし、前記第２ノード及び前記第３ノードの間に接続された第２ＮＭＯＳトランジスタと、
前記第３ノード及び接地電圧の間に接続され、前記イネーブル信号によりゲートが制御される第３ＮＭＯＳトランジスタと、
前記第１ノードの信号を反転させるインバータと
を備えることを特徴とする請求項７または請求項８に記載のシステム。
前記インバータが、
前記第１ノードの信号を各々ゲート入力とし、電源電圧及び接地電圧の間に直列接続された第５ＰＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを備えることを特徴とする請求項１０に記載のシステム。
前記基準電圧発生手段が、
前記イネーブル信号によりゲートが制御され、電源電圧及び第１ノードの間に接続された第１ＰＭＯＳトランジスタと、
電源電圧及び前記第１ノードの間に接続され、ゲートが前記第１ノードに接続された第２ＰＭＯＳトランジスタと、
前記第１ノード及び第２ノードの間に接続され、ゲートが前記第１ノードに接続された第１ＮＭＯＳトランジスタと、
前記イネーブル信号によりゲートが制御され、前記第２ノード及び接地電圧の間に接続された第２ＮＭＯＳトランジスタと、
前記第１ノードにゲートが接続され、電源電圧及び基準電圧が出力される第３ノードの間に接続された第３ＰＭＯＳトランジスタと、
前記第３ノード及び第４ノードの間に接続され、ゲートが前記第３ノードに接続された第３ＮＭＯＳトランジスタと、
前記第４ノード及び接地電圧の間に接続され、ゲートが前記第４ノードに接続された第４ＮＭＯＳトランジスタと
を備えることを特徴とする請求項７または請求項８に記載のシステム。