JP4322072B2 - 半導体装置 - Google Patents

Description

この発明は半導体装置に関し、特に、外部電源電圧を降圧して内部電源電圧を生成する降圧回路を備えた半導体装置に関する。

半導体装置では、回路の低消費電力化のために、１つの外部電源で動作できるように、外部電源電圧を降圧して内部回路に供給する降圧回路を備えるのが一般的である。ＤＲＡＭなどの半導体装置では、基準電圧発生回路によって基準電圧を生成し、差動増幅回路を用いて基準電圧と同じ電圧レベルの内部電源電圧を生成する降圧回路が使用されることが多い。しかし、フラッシュメモリでは、アクティブ時だけではなくスタンバイ時の消費電力を低減することが重要である。このため、スタンバイ時の降圧回路の消費電流を極めて小さくする必要がある。

従来の半導体装置では、アクティブ時用降圧回路部と、スタンバイ時用降圧回路部と、アクティブ時用降圧回路部の出力電圧が所定レベルを超えているか否かを判別するための判別回路と、判別回路の出力信号に基づいて内部回路の動作クロックを供給するか否かを制御する制御回路部とを備えたものが提案されている。この場合、適切な電源制御を行なうことより、処理全体の消費電力を削減することができる。さらに、スタンバイ時用降圧回路部の出力電圧をアクティブ時用降圧回路部の出力電圧よりも低く設定することにより、スタンバイ時の消費電力を削減することができる（たとえば、特許文献１参照）。
特開２００２−１７０９３３号公報

しかし、フラッシュメモリに降圧回路を搭載すると、外部電源投入後、降圧回路が外部電源電圧から内部電源電圧を生成する際に、タイミングによっては内部電源電圧が所望のレベルに立上がらないことがあった。また、消費電力を低減するために、消費電流が極めて小さなゼロスタンバイモードを設けた場合、ゼロスタンバイモードからスタンバイモードに移行する際、内部電源電圧が所望のレベルに立上がらないことがあった。

それゆえに、この発明の主たる目的は、動作の信頼性の高い半導体装置を提供することである。

この発明に係る半導体装置は、外部電源電圧を降圧して内部電源電圧を生成する降圧回路と、外部電源電圧が投入されてから内部電源電圧が予め定められた値になるまでの期間はリセット信号を第１のレベルにし、内部電源電圧が予め定められた値になったことに応じてリセット信号を第２のレベルにするリセット信号発生回路と、内部電源電圧によって駆動される内部回路とを備えたものである。ここで、降圧回路は、第１の電流駆動力を有し、アクティブモードにおいて活性化される第１の内部降圧回路と、第１の電流駆動力よりも小さな第２の電流駆動力を有し、アクティブモード、スタンバイモード、およびリセット信号が第１のレベルにされている期間において活性化され、ゼロスタンバイモードにおいて非活性化される第２の内部降圧回路と、第２の電流駆動力よりも小さな第３の電流駆動力を有し、ゼロスタンバイモードにおいて活性化される第３の内部降圧回路と、ゼロスタンバイモードにおいて非活性化され、アクティブモード、スタンバイモード、およびリセット信号が第１のレベルにされている期間において活性化され、基準電圧を生成する基準電圧発生回路とを含む。第１および第２の内部降圧回路は、互いに共有する入力ノードに基準電圧を受け、各々が活性化されている期間において、降圧回路の出力ノードの電圧が前記入力ノードの電圧と等しくなるように、降圧回路の出力ノードに電流を供給する。

以上のように、この発明に係る半導体装置では、外部電源電圧を降圧して内部電源電圧を生成する降圧回路と、外部電源電圧が投入されてから内部電源電圧が予め定められた値になるまでの期間はリセット信号を第１のレベルにし、内部電源電圧が予め定められた値になったことに応じてリセット信号を第２のレベルにするリセット信号発生回路と、内部電源電圧によって駆動される内部回路とが設けられる。降圧回路は、第１の電流駆動力を有し、アクティブモードにおいて活性化される第１の内部降圧回路と、第１の電流駆動力よりも小さな第２の電流駆動力を有し、アクティブモード、スタンバイモード、およびリセット信号が第１のレベルにされている期間において活性化され、ゼロスタンバイモードにおいて非活性化される第２の内部降圧回路と、第２の電流駆動力よりも小さな第３の電流駆動力を有し、ゼロスタンバイモードにおいて活性化される第３の内部降圧回路と、ゼロスタンバイモードにおいて非活性化され、アクティブモード、スタンバイモード、およびリセット信号が第１のレベルにされている期間において活性化され、基準電圧を生成する基準電圧発生回路とを含む。第１および第２の内部降圧回路は、互いに共有する入力ノードに基準電圧を受け、各々が活性化されている期間において、降圧回路の出力ノードの電圧が前記入力ノードの電圧と等しくなるように、降圧回路の出力ノードに電流を供給する。したがって、外部電源電圧が投入されると、降圧回路によって内部電源電電圧が所望の電圧レベルまで確実に立上げられる。これにより、動作の信頼性の高い半導体装置が実現できる。

実施の形態１．
図１は、この発明の実施の形態１による半導体集積回路装置の概略構成を示す回路ブロック図である。図１において、この半導体集積回路装置は、入力回路１、制御回路２、降圧回路用レベルシフタ３、出力回路用レベルシフタ４、リセット信号発生回路５，６、リセット回路７、ＡＮＤ回路８、降圧回路９、出力回路１０を備える。

入力回路１は、入力端子１１〜１４およびバッファ回路１５〜１８を含む。降圧回路用レベルシフタ３は、レベルシフタ１９〜２１を含む。出力回路用レベルシフタ４は、レベルシフタ２２，２３を含む。出力回路１０は、インバータ２４〜２６、ＰチャネルＭＯＳトランジスタ２７、ＮチャネルＭＯＳトランジスタ２８および出力端子２９を含む。

入力回路１は、外部電源電圧ＥＸＶＤＤで駆動される。バッファ回路１５は、入力端子１１からのライトイネーブル信号／ＷＥをバッファリングして制御回路２に出力する。バッファ回路１６は、入力端子１２からのチップイネーブル信号／ＣＥをバッファリングして制御回路２に出力する。バッファ回路１７は、入力端子１３からのデータ信号ＤＱをバッファリングして制御回路２に出力する。入力端子１３およびバッファ回路１７は、複数組設けられている。バッファ回路１８は、入力端子１４からのアドレス信号ＡＤＤをバッファリングして制御回路２に出力する。入力端子１４およびバッファ回路１８は、複数組設けられている。

制御回路２は、降圧回路９からの内部電源電圧ＶＤＤによって駆動され、入力回路１からのライトイネーブル信号／ＷＥ、チップイネーブル信号／ＣＥ、データ信号ＤＱおよびアドレス信号ＡＤＤに基づいて、内部データ信号Ｄ＋，Ｄ−、アクティブ信号ＡＣＴ１，ＡＣＴ２、ゼロスタンバイモード信号ＳＴＢＹＺ１およびリセット信号ＲＳＮを生成する。この制御回路２は、メモリアレイ、アレイ周辺回路などの内部回路を含む。

図２は、制御回路２のゼロスタンバイモード制御動作を説明するためのタイムチャートである。制御回路２は、ライトイネーブル信号／ＷＥ、チップイネーブル信号／ＣＥおよびデータ信号ＤＱに基づいて、ゼロスタンバイモード信号ＳＴＢＹＺ１およびリセット信号ＲＳＮを生成する。ここで、アクティブモードＡＭは内部回路が動作する状態を示し、スタンバイモードＳＭは内部回路が動作しない通常の待機状態を示し、ゼロスタンバイモードＺＳＭは消費電流が極めて小さな待機状態を示す。

時刻ｔ１において、ライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥが「Ｌ」レベルに立下げられる。時刻ｔ２において、ライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥが「Ｈ」レベルに立上げられ、データ信号ＤＱが取込まれる。なお、ライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥの論理レベルが切換えられてから所定期間アクティブモードＡＭになり、所定期間のアクティブモードＡＭの後、スタンバイモードＳＭに移行する。

時刻ｔ３において、ライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥが「Ｌ」レベルに立下げられる。時刻ｔ４において、ライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥが「Ｈ」レベルに立上げられ、データ信号ＤＱが取込まれる。時刻ｔ２、ｔ４で取込まれた２つのデータ信号ＤＱがゼロスタンバイモードＳＭＺの設定を指示していることに応じて、所定期間アクティブモードＡＭになった後、ゼロスタンバイモード信号ＳＴＢＹＺ１が「Ｈ」レベルに立上げられ、ゼロスタンバイモードＳＭＺに移行する。ゼロスタンバイモードＳＭＺにおいて、制御回路２は、ライトイネーブル信号／ＷＥが「Ｈ」レベルの期間にチップイネーブル信号／ＣＥが「Ｌ」レベルに立下げられても、ゼロスタンバイモード信号ＳＴＢＹＺ１の論理レベルを切換えない。このため、チップイネーブル信号／ＣＥが時刻ｔ５に「Ｌ」レベルに立下げられ、時刻ｔ６に「Ｈ」レベルに立上げられるが、ゼロスタンバイモード信号ＳＴＢＹＺ１は「Ｈ」レベルを保持する。

時刻ｔ７において、ライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥが「Ｌ」レベルに立下げられたことに応じて、ゼロスタンバイモード信号ＳＴＢＹＺ１は「Ｌ」レベルに立下げられ、ゼロスタンバイモードＳＭＺが解除される。また、このときリセット信号ＲＳＮが所定期間「Ｌ」レベルに立下げられる。このリセット信号ＲＳＮは、降圧回路９の動作を制御する信号である。時刻ｔ８において、ライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥが「Ｈ」レベルに立上げられ、所定期間のアクティブモードＡＭの後、スタンバイモードＳＭに移行する。

図１に戻って、バッファ回路１７，１８は、制御回路２からのゼロスタンバイモード信号ＳＴＢＹＺ１を受ける。バッファ回路１７，１８は、ゼロスタンバイモード信号ＳＴＢＹＺ１が「Ｌ」レベルのときに活性化され、ゼロスタンバイモード信号ＳＴＢＹＺ１が「Ｈ」レベルのときは非活性化される。これは、ゼロスタンバイモードＳＭＺ（ゼロスタンバイモード信号ＳＴＢＹＺ１が「Ｈ」レベルの期間）において、制御回路２はライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥのみに応答するため、データ信号ＤＱおよびアドレス信号ＡＤＤは不要だからである。このように、ゼロスタンバイモード信号ＳＴＢＹＺ１が「Ｈ」レベルの期間において、バッファ回路１７，１８を非活性化させることによって、入力回路１の消費電流が低減される。

図３は、図１に示したレベルシフタ１９の構成を示す回路図である。図３において、レベルシフタ１９は、外部電源電圧ＥＸＶＤＤで駆動され、制御回路２からのアクティブ信号ＡＣＴ１の電圧レベルを内部電源電圧ＶＤＤの電圧レベルから外部電源電圧ＥＸＶＤＤの電圧レベルに変換して、リセット回路７に出力する。

レベルシフタ１９は、インバータ３１、ＮチャネルＭＯＳトランジスタ３２，３３およびＰチャネルＭＯＳトランジスタ３４，３５を含む。インバータ３１は、内部電源電圧ＶＤＤで駆動される。ＰチャネルＭＯＳトランジスタ３４およびＮチャネルＭＯＳトランジスタ３２は、外部電源電位ＥＸＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ３５およびＮチャネルＭＯＳトランジスタ３３は、外部電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ３２のゲートは、アクティブ信号ＡＣＴ１を受ける。ＮチャネルＭＯＳトランジスタ３３のゲートは、インバータ３１を介してアクティブ信号ＡＣＴ１を受ける。ＰチャネルＭＯＳトランジスタ３４のゲートは、ＰチャネルＭＯＳトランジスタ３５とＮチャネルＭＯＳトランジスタ３３の間の出力ノードＮ２に接続される。ＰチャネルＭＯＳトランジスタ３５のゲートは、ＰチャネルＭＯＳトランジスタ３４とＮチャネルＭＯＳトランジスタ３２の間のノードＮ１に接続される。

アクティブ信号ＡＣＴ１が「Ｌ」レベルの場合、ＮチャネルＭＯＳトランジスタ３２が非導通になり、ＮチャネルＭＯＳトランジスタ３３が導通する。これに応じて、出力ノードＮ２は「Ｌ」レベルにされる。出力ノードＮ２が「Ｌ」レベルにされたことに応じて、ＰチャネルＭＯＳトランジスタ３４が導通し、ノードＮ１は「Ｈ」レベルにされる。これに応じて、ＰチャネルＭＯＳトランジスタ３５は非導通になる。

一方、アクティブ信号ＡＣＴ１が「Ｈ」レベル（内部電源電圧ＶＤＤ）の場合、ＮチャネルＭＯＳトランジスタ３２が導通し、ＮチャネルＭＯＳトランジスタ３３が非導通になる。これに応じて、ノードＮ１は「Ｌ」レベルにされる。ノードＮ１が「Ｌ」レベルにされたことに応じて、ＰチャネルＭＯＳトランジスタ３５が導通し、出力ノードＮ２は「Ｈ」レベル（外部電源電圧ＥＸＶＤＤ）にされる。これに応じて、ＰチャネルＭＯＳトランジスタ３４は非導通になる。

図１に戻って、レベルシフタ２０，２１は、図３に示したレベルシフタ１９と同じ回路構成である。レベルシフタ２０は、外部電源電圧ＥＸＶＤＤで駆動され、制御回路２からのアクティブ信号ＡＣＴ２の電圧レベルを内部電源電圧ＶＤＤの電圧レベルから外部電源電圧ＥＸＶＤＤの電圧レベルに変換して、リセット回路７に出力。レベルシフタ２１は、外部電源電圧ＥＸＶＤＤで駆動され、制御回路２からのゼロスタンバイモード信号ＳＴＢＹＺ１の電圧レベルを内部電源電圧ＶＤＤの電圧レベルから外部電源電圧ＥＸＶＤＤの電圧レベルに変換して、ＡＮＤ回路８に出力する。

図４は、図１に示したリセット信号発生回路５の構成を示す回路図である。図４において、このリセット信号発生回路５は、外部電源電圧ＥＸＶＤＤで駆動され、降圧回路９からの内部電源電圧ＶＤＤに基づいて、リセット動作を行なうためのリセット信号ＲＳＡを生成する。

リセット信号発生回路５は、ＰチャネルＭＯＳトランジスタ４１〜４４、ＮチャネルＭＯＳトランジスタ４５〜４８、コンデンサ４９，５０および抵抗素子５１，５２を含む。ＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４５は、外部電源電位ＥＸＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ４２およびＮチャネルＭＯＳトランジスタ４６は、外部電源電位ＥＸＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４５のゲートは、ＰチャネルＭＯＳトランジスタ４２とＮチャネルＭＯＳトランジスタ４６の間のノードＮ１２に共通接続される。ＰチャネルＭＯＳトランジスタ４２およびＮチャネルＭＯＳトランジスタ４６のゲートは、ＰチャネルＭＯＳトランジスタ４１とＮチャネルＭＯＳトランジスタ４５の間のノードＮ１１に共通接続される。

コンデンサ４９は、ノードＮ１１と接地電位ＧＮＤのラインとの間に接続される。コンデンサ５０は、外部電源電位ＥＸＶＤＤのラインとノードＮ１２との間に接続される。ＰチャネルＭＯＳトランジスタ４３およびＮチャネルＭＯＳトランジスタ４７は、外部電源電位ＥＸＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ４３およびＮチャネルＭＯＳトランジスタ４７のゲートは、ノードＮ１２に共通接続される。

ＰチャネルＭＯＳトランジスタ４４および抵抗素子５１，５２は、内部電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ４４のゲートは、出力ノードＮ１３に接続される。ＮチャネルＭＯＳトランジスタ４８は、ノードＮ１２と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ４８のゲートは、抵抗素子５１，５２の間のノードに接続される。

図５は、このリセット信号発生回路５の動作を説明するためのタイムチャートである。図５を参照して、時刻ｔ１０に外部電源電圧ＥＸＶＤＤが投入される。降圧回路９は、時刻ｔ１０に外部電源電圧ＥＸＶＤＤが投入されたことに応じて、時刻ｔ１１内部電源電圧ＶＤＤを立上げる。時刻ｔ１２において、内部電源電圧ＶＤＤはＶｔｈ×（Ｒ５１＋Ｒ５２）／Ｒ５２である。ここで、ＮチャネルＭＯＳトランジスタ４８のしきい値電圧をＶｔｈとし、抵抗素子５１，５２の抵抗値をＲ５１，Ｒ５２としている。

時刻ｔ１０までの期間において、外部電源電圧ＥＸＶＤＤおよび内部電源電圧ＶＤＤは「Ｌ」レベルであるため、出力ノードＮ１３からのリセット信号ＲＳＡは「Ｌ」レベルである。

時刻ｔ１０に、外部電源電圧ＥＸＶＤＤが投入されたことに応じて、ノードＮ１２が「Ｈ」レベルに立上げられる。これに応じて、ＰチャネルＭＯＳトランジスタ４１が非導通になり、ＮチャネルＭＯＳトランジスタ４５が導通する。このため、ノードＮ１１が「Ｌ」レベルにされ、ＰチャネルＭＯＳトランジスタ４２が導通し、ＮチャネルＭＯＳトランジスタ４６が非導通になる。なお、ＰチャネルＭＯＳトランジスタ４２およびＮチャネルＭＯＳトランジスタ４５のゲート幅は、ＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４６のゲート幅よりも十分に大きいものとする。さらに、安定化容量としてのコンデンサ４９，５０を設けたことによって、ノードＮ１１は安定的に「Ｌ」レベルにされ、ノードＮ１２は安定的に「Ｈ」レベルにされる。

ノードＮ１２が「Ｈ」レベルにされたことに応じて、ＰチャネルＭＯＳトランジスタ４３が非導通になり、ＮチャネルＭＯＳトランジスタ４７が導通する。このため、出力ノードＮ１３は「Ｌ」レベルを保持する。このとき、ＰチャネルＭＯＳトランジスタ４４は導通しているが、内部電源電圧ＶＤＤがＶｔｈ×（Ｒ５１＋Ｒ５２）／Ｒ５２よりも低いため、ＮチャネルＭＯＳトランジスタ４８は非導通になっている。したがって、出力ノードＮ１３からのリセット信号ＲＳＡは「Ｌ」レベルを保持する。

次に、時刻ｔ１２に内部電源電圧ＶＤＤがＶｔｈ×（Ｒ５１＋Ｒ５２）／Ｒ５２にされたことに応じて、ＮチャネルＭＯＳトランジスタ４８が導通する。このため、ノードＮ１２が「Ｌ」レベルに立下げられる。これに応じて、ＰチャネルＭＯＳトランジスタ４３が導通し、ＮチャネルＭＯＳトランジスタ４７が非導通になる。したがって、出力ノードＮ１３からのリセット信号ＲＳＡは「Ｈ」レベルに立上げられる。

図６は、図１に示したリセット回路７の構成を示す回路図である。図６において、このリセット回路７は、外部電源電圧ＥＸＶＤＤで駆動され、レベルシフタ１９，２０からのアクティブ信号ＡＣＴ１，ＡＣＴ２、およびリセット信号発生回路５からのリセット信号ＲＳＡに基づいて、アクティブ信号ＡＣＴ１１，ＡＣＴ１２を生成する。

リセット回路７は、インバータ６１およびＯＲ回路６２，６３を含む。インバータ６１は、外部電源電圧ＥＸＶＤＤで駆動され、リセット信号ＲＳＡの論理レベルを反転して出力する。ＯＲ回路６２は、その一方入力端子がアクティブ信号ＡＣＴ１を受け、その他方入力端子がインバータ６１の出力信号を受け、アクティブ信号ＡＣＴ１１を出力する。ＯＲ回路６３は、その一方入力端子がインバータ６１の出力信号を受け、その他方入力端子がアクティブ信号ＡＣＴ２を受け、アクティブ信号ＡＣＴ１２を出力する。

リセット信号ＲＳＡが「Ｌ」レベルの場合、インバータ６１の出力信号が「Ｈ」レベルにされるため、アクティブ信号ＡＣＴ１１，ＡＣＴ１２は「Ｈ」レベルに固定される。一方、リセット信号ＲＳＡが「Ｈ」レベルの場合、インバータ６１の出力信号が「Ｌ」レベルにされるため、アクティブ信号ＡＣＴ１，ＡＣＴ２はそのままアクティブ信号ＡＣＴ１１，ＡＣＴ１２として出力される。

図１に戻って、ＡＮＤ回路８は、その一方端子がレベルシフタ２１からのゼロスタンバイモード信号ＳＴＢＹＺ１を受け、その他方端子がリセット信号発生回路５からのリセット信号ＲＳＡを受け、ゼロスタンバイモード信号ＳＴＲＹＺ１１を降圧回路９に与える。

図７は、図１に示した降圧回路９の構成を示す回路図である。図７において、この降圧回路は、外部電源電圧ＥＸＶＤＤで駆動され、リセット回路７からのアクティブ信号ＡＣＴ１１，１２、ＡＮＤ回路８からのゼロスタンバイモード信号ＳＴＢＹＺ１１、および制御回路２からのリセット信号ＲＳＮに基づいて、外部電源電圧ＥＸＶＤＤを降圧した内部電源電圧ＶＤＤを生成する。

降圧回路９は、基準電圧発生回路７１、アクティブＶＤＣ７２，７３およびスタンバイＶＤＣ７４、ゼロスタンバイＶＤＣ７５を含む。基準電圧発生回路７１は、ＰチャネルＭＯＳトランジスタ８１〜８４，９０、バイポーラトランジスタ８５〜８７および抵抗素子８８，８９を含む。ＰチャネルＭＯＳトランジスタ８１は、外部電源電位ＥＸＶＤＤのラインとノードＮ２１との間に接続される。ＰチャネルＭＯＳトランジスタ８１のゲートは、ゼロスタンバーモード信号ＳＴＢＹＺ１１を受ける。ＰチャネルＭＯＳトランジスタ８２は、ノードＮ２１とノードＮ２２との間に接続される。バーポーラトランジスタ８５および抵抗素子８８は、ノードＮ２２と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ８３およびバイポーラトランジスタ８６は、ノードＮ２１と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ８２のゲートは、ノードＮ２２に接続され、ＰチャネルＭＯＳトランジスタ８２，８３のゲートは互いに接続され、ＰチャネルＭＯＳトランジスタ８２，８３はカレントミラー回路を構成している。ここで、ＰチャネルＭＯＳトランジスタ８２，８３は互いに同じ特性を持つものとする。バイポーラトランジスタ８６は、そのベースがそのコレクタに接続される。バイポーラトランジスタ８５，８６のベースは互いに接続される。ここで、バイポーラトランジスタ８５は、バイポーラトランジスタ８６のｎ倍の面積を持つものとする。ＰチャネルＭＯＳトランジスタ８２，８３およびバイポーラトランジスタ８５，８６は帰還回路を構成する。ＰチャネルＭＯＳトランジスタ８４は、ノードＮ２１と出力ノードＮ２３との間に接続される、ＰチャネルＭＯＳトランジスタ８４のゲートはノードＮ２２に接続される。抵抗素子８９およびバイポーラトランジスタ８７は、ノードＮ２３と接地電位ＧＮＤのラインとの間に直列接続される。バイポーラトランジスタ８７は、そのベースがそのコレクタに接続され、ダイオードを構成している。ＰチャネルＭＯＳトランジスタ９０は、出力ノードＮ３３と出力ノードＮ２３との間に接続される。ＰチャネルＭＯＳトランジスタ９０のゲートは、リセット信号ＲＳＮを受ける。

ゼロスタンバイモード信号ＳＴＢＹＺ１１が「Ｈ」レベルの場合、ＰチャネルＭＯＳトランジスタ８１が非導通になり、出力ノードＮ２３からの基準電圧ＶＲＥＦは「Ｌ」レベルにされる。

一方、ゼロスタンバイモード信号ＳＴＢＹＺ１１が「Ｌ」レベルの場合、ＰチャネルＭＯＳトランジスタ８１が導通し、ノードＮ２１は「Ｈ」レベルにされる。ＰチャネルＭＯＳトランジスタ８２，８３およびバイポーラトランジスタ８５，８６が形成する帰還回路によって、抵抗素子８８に流れる電流とバイポーラトランジスタ８６に流れる電流とは等しくなる。これに応じて、ＰチャネルＭＯＳトランジスタ８４に所定レベルの電流が流れる。出力ノードＮ２３からは、ＰチャネルＭＯＳトランジスタ８４、抵抗素子８９およびバイポーラトランジスタ８７によって定められた基準電圧ＶＲＥＦが出力される。このような構成により、この基準電圧発生回路７１は、温度変化の影響が少なく、安定した基準電圧ＶＲＥＦを生成する。

リセット信号ＲＳＮが「Ｈ」レベルの場合、ＰチャネルＭＯＳトランジスタ９０は非導通になり、出力ノードＮ３３とノードＮ２３は電気的に切離される。一方、リセット信号ＲＳＮが「Ｌ」レベルの場合、ＰチャネルＭＯＳトランジスタ９０が導通し、出力ノードＮ２３が出力ノードＮ３３と同じ電位にされる。

アクティブＶＤＣ７２は、ＰチャネルＭＯＳトランジスタ９１〜９４、ＮチャネルＭＯＳトランジスタ９５〜９７を含む。ＰチャネルＭＯＳトランジスタ９１は、外部電源電位ＥＸＶＤＤのラインとノードＮ３１との間に接続される。ＮチャネルＭＯＳトランジスタ９５はノードＮ３１とノードＮ３２との間に接続される。ＰチャネルＭＯＳトランジスタ９２およびＮチャネルＭＯＳトランジスタ９６は、外部電源電位ＥＸＶＤＤのラインとノードＮ３２との間に直列接続される。ＰチャネルＭＯＳトランジスタ９２は、そのゲートがそのドレインに接続される。ＰチャネルＭＯＳトランジスタ９１，９２のゲートは互いに接続され、ＰチャネルＭＯＳトランジスタ９１，９２はカレントミラー回路を構成している。ここで、ＰチャネルＭＯＳトランジスタ９１，９２は互いに同じ特性を持つものとする。ＰチャネルＭＯＳトランジスタ９６のゲートは、出力ノードＮ３３に接続される。ＰチャネルＭＯＳトランジスタ９７はノードＮ３２と接地電位ＧＮＤのラインとの間に接続される。ＰチャネルＭＯＳトランジスタ９７のゲートは、アクティブ信号ＡＣＴ１１を受ける。ＰチャネルＭＯＳトランジスタ９３は、外部電源電位ＥＸＶＤＤのラインとノードＮ３１との間に接続される。ＰチャネルＭＯＳトランジスタ９３のゲートはアクティブ信号ＡＣＴ１１を受ける。ＰチャネルＭＯＳトランジスタ９４は、外部電源電位ＥＸＶＤＤのラインと出力ノードＮ３３との間に接続される。ＰチャネルＭＯＳトランジスタ９４のゲートは、ノードＮ３１に接続される。

アクティブ信号ＡＣＴ１１が「Ｌ」レベルの場合、ＮチャネルＭＯＳトランジスタ９７が非導通になり、アクティブＶＤＣ７２は非活性化される。また、ＰチャネルＭＯＳトランジスタ９３が導通し、ノードＮ３１が「Ｈ」レベルにされる。これに応じて、ＰチャネルＭＯＳトランジスタ９４が非導通になり、出力ノードＮ３３の電圧レベルが上昇するのが抑制される。仮に、ＰチャネルＭＯＳトランジスタ９３がない場合、アクティブＶＤＣ７２は非活性化された状態において、ノードＮ３１が「Ｈ」レベルに上昇しないため、ＰチャネルＭＯＳトランジスタ９４を介してノードＮ３３にわずかながら電流が流れ続けることになり、内部電源電圧ＶＤＤを上昇させてしまうことになる。

一方、アクティブ信号ＡＣＴ１１が「Ｈ」レベルの場合、ＮチャネルＭＯＳトランジスタ９７が導通し、アクティブＶＤＣ７２は活性化される。このとき、アクティブＶＤＣ７２は、ＰチャネルＭＯＳトランジスタ９５のゲートが受ける基準電圧ＶＲＥＦと、ＰチャネルＭＯＳトランジスタ９６のゲートが受ける内部電源電圧ＶＤＤとを比較して、内部電源電圧ＶＤＤが基準電圧ＶＲＥＦよりも低い場合には、ノードＮ３１の電位を低下させるように動作する。これに応じて、ＰチャネルＭＯＳトランジスタ９４が活性化され、出力ノードＮ３３からの内部電源電圧ＶＤＤが基準電圧ＶＲＥＦと同じ電圧レベルになるように制御される。

アクティブＶＤＣ７３は、アクティブＶＤＣ７２と同じ回路構成である。アクティブＶＤＣ７３は、アクティブ信号ＡＣＴ１２が「Ｌ」レベルの場合は非活性化される。一方、アクティブ信号ＡＣＴ１２が「Ｈ」レベルの場合は活性化され、出力ノードＮ３３からの内部電源電圧ＶＤＤが基準電圧ＶＲＥＦと同じ電圧レベルになるように制御する。

スタンバイＶＤＣ７４は、アクティブＶＤＣ７２と同様の回路構成であるが、アクティブＶＤＣ７２の回路図と対比して、インバータ９８が追加されている点が異なる。ゼロスタンバイモード信号ＳＴＢＹＺ１１は、インバータ９８を介して、ＰチャネルＭＯＳトランジスタ９３およびＮチャネルＭＯＳトランジスタ９７のゲートに与えられる。スタンバイＶＤＣ７４は、ゼロスタンバイモード信号ＳＴＢＹＺ１１が「Ｈ」レベルの場合は非活性化される。一方、ゼロスタンバイモード信号ＳＴＢＹＺ１１が「Ｌ」レベルの場合は活性化され、出力ノードＮ３３からの内部電源電圧ＶＤＤが基準電圧ＶＲＥＦと同じ電圧レベルになるように制御する。

ゼロスタンバイＶＤＣ７５は、インバータ１０１、ＰチャネルＭＯＳトランジスタ１０２〜１０４、ＮチャネルＭＯＳトランジスタ１０５〜１０８およびコンデンサ１０９を含む。インバータ１０１は、外部電源電圧ＥＸＶＤＤで駆動される。インバータ１０１は、ゼロスタンバイモード信号ＳＴＢＹＺ１１の論理レベルを反転させてノードＮ４１に出力する。ＰチャネルＭＯＳトランジスタ１０２，１０３は、外部電源電位ＥＸＶＤＤのラインとノードＮ４２との間に直列接続される。ＰチャネルＭＯＳトランジスタ１０２のゲートはノードＮ４１に接続され、ＰチャネルＭＯＳトランジスタ１０３のゲートは接地電位ＧＮＤのラインに接続される。ＮチャネルＭＯＳトランジスタ１０５およびＰチャネルＭＯＳトランジスタ１０４はノードＮ４２とノードＮ４３との間に直列接続される。ＮチャネルＭＯＳトランジスタ１０５は、そのゲートがそのドレインに接続され、ダイオードを構成している。ＰチャネルＭＯＳトランジスタ１０４はそのゲートがそのドレインに接続され、ダイオードを構成している。ＮチャネルＭＯＳトランジスタ１０６は、ノードＮ４３と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ１０６は、そのゲートがそのドレインに接続され、ダイオードを構成している。ＮチャネルＭＯＳトランジスタ１０７は、ノードＮ４２と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ１０７のゲートは、ノードＮ４１に接続される。ＮチャネルＭＯＳトランジスタ１０８は、外部電源電位ＥＸＶＤＤのラインと出力ノードＮ３３との間に接続される。ＮチャネルＭＯＳトランジスタ１０８のゲートは、ノードＮ４２に接続される。コンデンサ１０９は、出力ノードＮ３３と接地電位ＧＮＤのラインとの間に接続される。

ゼロスタンバイモード信号ＳＴＢＹＺ１１が「Ｌ」レベルの場合、インバータ１０１によってノードＮ４１が「Ｈ」レベルにされる。これに応じて、ＰチャネルＭＯＳトランジスタ１０２が非導通になり、ＮチャネルＭＯＳトランジスタ１０７が導通する。このため、ノードＮ４２が「Ｌ」レベルにされ、ＮチャネルＭＯＳトランジスタ１０８が非導通になる。すなわち、ゼロスタンバイＶＤＣ７５は非活性化される。

一方、ゼロスタンバイモード信号ＳＴＢＹＺ１１が「Ｈ」レベルの場合、インバータ１０１によってノードＮ４１が「Ｌ」レベルにされる。これに応じて、ＰチャネルＭＯＳトランジスタ１０２が導通し、ＮチャネルＭＯＳトランジスタ１０７が非導通になる。このとき、ＰチャネルＭＯＳトランジスタ１０３が導通しているため、ノードＮ４２の電位は上昇し、ダイオードを構成するＮチャネルＭＯＳトランジスタ１０５、ＰチャネルＭＯＳトランジスタ１０４およびＮチャネルＭＯＳトランジスタ１０６によって、それぞれのしきい値電圧Ｖｔｈを合計した電位３Ｖｔｈとなる。したがって、出力ノードＮ３３の電位は、３ＶｔｈよりもＮチャネルＭＯＳトランジスタ１０８のしきい値電圧Ｖｔｈだけ低い電位２Ｖｔｈとなる。なお、ＰチャネルＭＯＳトランジスタ１０３のチャネル長は十分長く、ＰチャネルＭＯＳトランジスタ１０３のリーク電流は絞られている（たとえば、０．０５μＡ）。このとき、コンデンサ１０９は、出力ノードＮ３３の電位２Ｖｔｈによって充電される。

次に、降圧回路９の動作について説明する前に、まず制御回路２がアクティブ信号ＡＣＴ１，ＡＣＴ２を生成する構成および動作について説明しておく。

図８は、図１に示した制御回路２の内部のアクティブ信号ＡＣＴ１，ＡＣＴ２を生成するための構成を示す回路ブロック図である。図８において、この制御回路２は、ＢＳ信号発生回路１１１、ＡＴＤ（Address Transition Detector：アドレス変化検知回路）１１２，１１３、信号変化検知回路１１４およびＯＲ回路１１５，１１６を含む。

このフラッシュメモリは、ページアドレス（たとえば、Ａ３〜２２）を指定した後、ページ内アドレス（たとえば、Ａ０〜２）を変えながら複数のデータを高速に読出すページモードを備える。たとえば、８ワードページモードの場合、同一ページ内の８ワードが同時に読出される。

ＢＳ信号発生回路１１１は、データ消去動作やプログラム動作などの内部動作期間において、出力ビジー信号ＢＳを活性化レベルの「Ｈ」レベルにする。一方、データ消去動作やプログラム動作などの内部動作期間以外において、出力ビジー信号ＢＳを非活性化レベルの「Ｌ」レベルにする。

ＡＴＤ１１２は、ページアドレスの変化を検知し、ページアドレスが変化した場合に出力信号を所定期間活性化レベルの「Ｈ」レベルにする。ＡＴＤ１１３は、ページ内アドレスの変化を検知し、ページ内アドレスが変化した場合に出力信号を所定期間活性化レベルの「Ｈ」レベルにする。

信号変化検知回路１１４は、ライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥの電圧レベルの変化を検知し、ライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥの電圧レベルが変化した場合に、出力信号を所定期間活性化レベルの「Ｈ」レベルにする。

ＯＲ回路１１５は、ＢＳ信号発生回路１１１およびＡＴＤ１１２の出力信号を受け、アクティブ信号ＡＣＴ１を出力する。ＯＲ回路１１６は、ＡＴＤ１１２，１１３および信号変化検知回路１１４の出力信号を受け、アクティブ信号ＡＣＴ２を出力する。ＡＴＤ１１２の出力信号は、読出回路にも与えられる。

図９は、制御回路２がアクティブ信号ＡＣＴ１，２を生成する動作を説明するためのタイムチャートである。図９において、時刻ｔ２０にページアドレスが切換えられ、時刻ｔ２１，ｔ２２にページ内アドレスが切換えられる。

時刻ｔ２０において、ページアドレスが切換えられたことに応じて、ＡＴＤ１１２の出力信号が所定期間「Ｈ」レベルに立上げられる。これに応じて、アクティブ信号ＡＣＴ１，ＡＣＴ２が所定期間「Ｈ」レベルに立上げられる。時刻ｔ２１において、ページ内アドレスが切換えられたことに応じて、ＡＴＤ１１３の出力信号が所定期間「Ｈ」レベルに立上げられる。これに応じて、アクティブ信号ＡＣＴ２が所定期間「Ｈ」レベルに立上げられる。次いで、時刻ｔ２２において、ページ内アドレスが切換えられたことに応じて、ＡＴＤ１１３の出力信号が所定期間「Ｈ」レベルに立上げられる。これに応じて、アクティブ信号ＡＣＴ２が所定期間「Ｈ」レベルに立上げられる。

このようにして、ページアドレスを指定した後、ページ内アドレスを変えながら複数のデータを高速に読出す。ページアドレスが変化した場合はアクティブ信号ＡＣＴ１、ＡＣＴ２を「Ｈ」レベルにしてアクティブＶＤＣ７２，７３を活性化させ、ページ内アドレスが変化した場合はアクティブ信号ＡＣＴ２を「Ｈ」レベルにしてアクティブＶＤＣ７３のみを活性化させる。これは、ページアドレスが変化した場合の方がページ内アドレスが変化した場合よりも回路の消費電流が大きいためである。

時刻ｔ２３において、ビジー信号ＢＳが「Ｈ」レベルに立ち上げられたことに応じて、アクティブ信号ＡＣＴ１が「Ｈ」レベルに立上げられる。このため、データ消去動作やプログラム動作などの内部動作期間は、アドレス変化がなくてもアクティブＶＤＣ７２が活性化される。

降圧回路が設けられていない従来のフラッシュメモリでは、ＡＴＤ１１３が設けられず、ページアドレスの変化のみに応答して同時読出を行なっていた。しかし、降圧回路を備えたフラッシュメモリでは、ページ内アドレスが変化した場合も内部電源電圧ＶＤＤが消費されるため、ページ内アドレスの変化も検知する必要がある。そこで、この実施の形態１では、ＡＴＤ１１３を設け、ページアドレスが変化した場合は２つのアクティブＶＤＣ７２，７３を活性化させ、ページ内アドレスが変化した場合は１つのアクティブＶＤＣ７３のみを活性化させる構成にした。また、アドレスが変化してから所定期間経過後はアクティブ信号ＡＣＴ１，ＡＣＴ２を「Ｌ」レベルにし、アクティブＶＤＣ７２，７３を非活性化させてスタンバイＶＤＣ７４のみを活性化させることによって、回路の消費電流を低減している。

次に、図２および図７を用いて、降圧回路９の動作について説明する。ここでは、リセット信号発生回路５からのリセット信号ＲＳＡが「Ｈ」レベルであり、ＡＮＤ回路８はレベルシフタ２１からのゼロスタンバイモード信号ＳＴＢＹＺ１をゼロスタンバイモード信号ＳＴＢＹＺ１１としてそのまま出力する場合について考える。

ゼロスタンバイモードＳＭＺにおいて、ゼロスタンバイモード信号ＳＴＢＹ１１が「Ｈ」レベルにされる。これに応じて、基準電圧発生回路７１およびスタンバイＶＤＣ７４が非活性化され、ゼロスタンバイＶＤＣ７５が活性化される。基準電圧発生回路７１は、ゼロスタンバイモード信号ＳＴＢＹ１１が「Ｈ」レベルにされたことに応じて、出力ノードＮ２３の電位を０Ｖにする。このとき、リセット信号ＲＳＮが「Ｈ」レベルにされているので、出力ノードＮ２３の電位は０Ｖのままである。

ゼロスタンバイＶＤＣ７５は、ゼロスタンバイモード信号ＳＴＢＹ１１が「Ｈ」レベルにされたことに応じて、出力ノードＮ３３の電位を２Ｖｔｈにする。この電位２Ｖｔｈは、ＣＭＯＳ（Complimentary-MOS）回路が動作するために必要な最小の電位である。時刻ｔ７にゼロスタンバイモードＳＭＺが解除されるとき、制御回路２はゼロスタンバイモードＳＭＺを解除するコマンドを受付ける動作をする必要がある。このため、ゼロスタンバイモードＳＭＺにおいて、内部電源電圧ＶＤＤはＣＭＯＳ回路が動作するために最低限必要な電圧レベル（２Ｖｔｈ）に維持される。

時刻ｔ７において、ゼロスタンバイモード信号ＳＴＢＹ１１が「Ｌ」レベルにされ、ゼロスタンバイモードＳＭＺが解除される。これに応じて、基準電圧発生回路７１およびスタンバイＶＤＣ７４は活性化される。このとき、基準電圧ＶＲＥＦが所望の電圧レベルまで立上げられ、スタンバイＶＤＣ７４は、出力ノードＮ３３からの内部電源電位ＶＤＤを基準電圧ＶＲＥＦと同じ電圧レベルにする。また、アクティブＶＤＣ７２は、アクティブ信号ＡＣＴ１１が活性化レベルの「Ｈ」レベルにされた場合、出力ノードＮ３３からの内部電源電圧ＶＤＤを基準電圧ＶＲＥＦと同じ電圧レベルにする。アクティブＶＤＣ７３は、アクティブ信号ＡＣＴ１２が活性化レベルの「Ｈ」レベルにされた場合、出力ノードＮ３３からの内部電源電圧ＶＤＤを基準電圧ＶＲＥＦと同じ電圧レベルにする。内部電源電圧ＶＤＤによる消費電流が大きい場合は、アクティブＶＤＣ７２，７３の両方を活性化させることによって、電流消費能力を大きくすることができる。ゼロスタンバイＶＤＣ７５は、ゼロスタンバイモード信号ＳＴＢＹ１１が「Ｌ」レベルにされたことに応じて非活性化される。

なお、時刻ｔ７にゼロスタンバイモード信号ＳＴＢＹ１１が「Ｌ」レベルにされた後、基準電圧発生回路７１が基準電圧ＶＲＥＦを所望のレベルに立上げるまで時間がかかる。この期間はメモリアクセスは無効にされているが、無効なコマンドが入力されたことに応じて内部電源電圧ＶＤＤの電圧レベル（２Ｖｔｈ）が低下する恐れがある。そこで、時刻ｔ７にゼロスタンバイモード信号ＳＴＢＹ１１が「Ｌ」レベルに立下げらてから所定期間、リセット信号ＲＳＮが「Ｌ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタ９０が導通し、２Ｖｔｈに充電されたコンデンサ１０９によって、ノードＮ２３からの基準電圧ＶＲＥＦが０Ｖから２Ｖｔｈに上昇する。この構成により、ゼロスタンバイモードＳＭＺの解除後、アクティブＶＤＣ７２，７３およびスタンバイＶＤＣ７４の動作を高速に再開させることができる。このため、内部電源電圧ＶＤＤの電圧レベルが２Ｖｔｈよりも低くなってＣＭＯＳ回路が動作できなくなるのが防止される。

次に、図５および図７を用いて、この半導体装置のリセット動作について説明する。図５を参照して、時刻ｔ１０から時刻ｔ１２までの期間、リセット信号発生回路５からのリセット信号ＲＳＡは「Ｌ」レベルにされる。これに応じて、リセット回路７からのアクティブ信号ＡＣＴ１１，ＡＣＴ１２は「Ｈ」レベルにされる。また、ＡＮＤ回路８からのゼロスタンバイモード信号ＳＴＢＹＺ１１は「Ｌ」レベルにされる。このとき、降圧回路９の基準電圧発生回路７１、アクティブＶＤＣ７２，７３およびスタンバイＶＤＣ７４は活性化され、ゼロスタンバイＶＤＣ７５は非活性化される。

時刻ｔ１０から時刻ｔ１２までの期間、内部電源電圧ＶＤＤは所望の電圧レベルに到達していない。このため、レベルシフタ１９〜２１からのアクティブ信号ＡＣＴ１，ＡＣＴ２およびゼロスタンバイモード信号ＳＴＢＹ１の電圧レベルは「Ｌ」レベルから「Ｈ」レベルまでの予測できない値となる。したがって、リセット動作をしない場合、仮にゼロスタンバイモード信号ＳＴＢＹ１が「Ｈ」レベルにされると、基準電圧発生回路７１およびスタンバイＶＤＣ７４が活性化されず、内部電源電圧ＶＤＤが立上げられないことになる。また、仮にゼロスタンバイモード信号ＳＴＢＹ１が「Ｌ」レベルでも、アクティブ信号ＡＣＴ１，２が「Ｌ」レベルにされると、アクティブＶＤＣ７２，７３が活性化されないため、内部電源電圧が所望の電圧レベルに立上がるまで時間がかかる。

しかし、この実施の形態１では、リセット信号発生回路５、ＡＮＤ回路８を設けてリセット動作をすることによって、時刻ｔ１０から時刻ｔ１２までの期間、基準電圧発生回路７１およびスタンバイＶＤＣ７４を確実に活性化させることができる。このため、内部電源電電圧ＶＤＤが確実に立上げられる。さらに、リセット回路７を設けたことによって、時刻ｔ１０から時刻ｔ１２までの期間、アクティブＶＤＣ７２，７３を確実に活性化させることができる。したがって、内部電源電圧ＶＤＤが所望の電圧レベルまで確実かつ高速に立上げられる。

次に、時刻ｔ１２に内部電源電圧ＶＤＤがＶｔｈ×（Ｒ５１＋Ｒ５２）／Ｒ５２にされたことに応じて、リセット信号発生回路５からのリセット信号ＲＳＡは「Ｈ」レベルに立上げられる。この場合、リセット回路７は、レベルシフタ１９，２０からのアクティブ信号ＡＣＴ１，ＡＣＴ２を、アクティブ信号ＡＣＴ１１，ＡＣＴ１２として降圧回路９に伝達する。ＡＮＤ回路８は、レベルシフタ２１からのゼロスタンバイモード信号ＳＴＢＹＺ１を、ゼロスタンバイモード信号ＳＴＢＹＺ１１として降圧回路９に伝達する。

次に、この半導体装置のデータ信号処理の構成および動作について説明する。図１を参照して、制御回路２は、互いに相補な内部データ信号Ｄ＋，Ｄ−をレベルシフタ２２，２３に与える。レベルシフタ２２，２３は、外部電源電圧ＥＸＶＤＤで駆動され、内部データ信号Ｄ＋，Ｄ−の電圧レベルを内部電源電圧ＶＤＤの電圧レベルから外部電源電圧ＥＸＶＤＤの電圧レベルに変換して、出力回路１０に出力する。リセット信号発生回路６は、図４に示したリセット回路５と同じ回路構成である。リセット信号発生回路６は、外部電源電圧ＥＸＶＤＤで駆動され、降圧回路９からの内部電源電圧ＶＤＤに基づいて、リセット動作を行なうためのリセット信号ＲＳＢを生成する。

図１０は、図１に示したレベルシフタ２２の構成を示す回路図である。図１０において、このレベルシフタ２２は、インバータ１２１、ＮチャネルＭＯＳトランジスタ１２２〜１２４およびＰチャネルＭＯＳトランジスタ１２５〜１２９を含む。

インバータ１２１は、内部電源電圧ＶＤＤで駆動される。ＮチャネルＭＯＳトランジスタ１２２は、ノードＮ５１と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ１２２のゲートは、リセット信号ＲＳＢを受ける。ＰチャネルＭＯＳトランジスタ１２５，１２７は、外部電源電位ＥＸＶＤＤのラインとノードＮ５２との間に直列接続される。ＮチャネルＭＯＳトランジスタ１２３は、ノードＮ５２とノードＮ５１との間に接続される。ＰチャネルＭＯＳトランジスタ１２５およびＮチャネルＭＯＳトランジスタ１２３のゲートは、ともに内部データ信号Ｄ＋を受ける。ＰチャネルＭＯＳトランジスタ１２７のゲートは、出力ノードＮ５３に接続される。ＰチャネルＭＯＳトランジスタ１２６，１２８は、外部電源電位ＥＸＶＤＤのラインとノードＮ５３との間に直列接続される。ＮチャネルＭＯＳトランジスタ１２４は、ノードＮ５３とノードＮ５１との間に接続される。ＰチャネルＭＯＳトランジスタ１２６およびＮチャネルＭＯＳトランジスタ１２４のゲートは、ともにインバータ１２１を介して内部データ信号Ｄ＋を受ける。ＰチャネルＭＯＳトランジスタ１２８のゲートは、ノードＮ５２に接続される。ＰチャネルＭＯＳトランジスタ１２９は、外部電源電位ＥＸＶＤＤのラインと出力ノードＮ５３との間に接続される。ＰチャネルＭＯＳトランジスタ１２９のゲートは、リセット信号ＲＳＢを受ける。

リセット信号ＲＳＢが「Ｌ」レベルの場合、ＮチャネルＭＯＳトランジスタ１２２が非導通になり、ＰチャネルＭＯＳトランジスタ１２９が導通し、レベルシフタ２２が非活性化される。このとき、出力ノードＮ５３の電位は「Ｈ」レベル（ＥＸＶＤＤ）にされる。

一方、リセット信号ＲＳＢが「Ｈ」レベルの場合、ＮチャネルＭＯＳトランジスタ１２２が導通し、ＰチャネルＭＯＳトランジスタ１２９が非導通になり、レベルシフタ２２が活性化される。このとき、内部データ信号Ｄ＋が「Ｌ」レベルの場合、ＰチャネルＭＯＳトランジスタ１２５は導通し、ＮチャネルＭＯＳトランジスタ１２３は非導通になる。また、ＰチャネルＭＯＳトランジスタ１２６は非導通になり、ＮチャネルＭＯＳトランジスタ１２４は導通する。これに応じて、ＰチャネルＭＯＳトランジスタ１２７は導通し、ＰチャネルＭＯＳトランジスタ１２８は非導通になる。このため、出力ノードＮ５３の電位は「Ｌ」レベルにされる。一方、内部データ信号Ｄ＋が「Ｈ」レベルの場合、ＰチャネルＭＯＳトランジスタ１２５は非導通になり、ＮチャネルＭＯＳトランジスタ１２３は導通する。また、ＰチャネルＭＯＳトランジスタ１２６は導通し、ＮチャネルＭＯＳトランジスタ１２４は非導通になる。これに応じて、ＰチャネルＭＯＳトランジスタ１２８は導通し、ＰチャネルＭＯＳトランジスタ１２７は非導通になる。このため、出力ノードＮ５３の電位は「Ｈ」レベル（ＥＸＶＤＤ）にされる。このように、レベルシフタ２２は、制御回路２からの内部データ信号Ｄ＋の電圧レベルを内部電源電圧ＶＤＤの電圧レベルから外部電源電圧ＥＸＶＤＤの電圧レベルに変換して、出力回路１０に与える。

図１に戻って、レベルシフタ２３は、図１０に示したレベルシフタ２２と同じ回路構成である。レベルシフタ２３は、制御回路２からの内部データ信号Ｄ−の電圧レベルを内部電源電圧ＶＤＤの電圧レベルから外部電源電圧ＥＸＶＤＤの電圧レベルに変換して、出力回路１０に与える。

出力回路１０は、インバータ２４〜２６、ＰチャネルＭＯＳトランジスタ２７、ＮチャネルＭＯＳトランジスタ２８および出力端子２９を含む。ＰチャネルＭＯＳトランジスタ２７およびＮチャネルＭＯＳトランジスタ２８は、外部電源電圧ＥＸＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ２７のゲートは、直列接続されたインバータ２４，２５を介してレベルシフタ２２からの内部データ信号Ｄ＋を受ける。ＮチャネルＭＯＳトランジスタ２８のゲートは、インバータ２６を介してレベルシフタ２３からの内部データ信号Ｄ−を受ける。ＰチャネルＭＯＳトランジスタ２７とＮチャネルＭＯＳトランジスタ２８の間のノードは出力端子２９に接続される。

内部データ信号Ｄ＋が「Ｈ」レベル、内部データ信号Ｄ−が「Ｌ」レベルの場合、ＰチャネルＭＯＳトランジスタ２７は非導通になり、ＰチャネルＭＯＳトランジスタ２８は導通する。このため、出力端子２９からは「Ｌ」レベルのデータ信号が出力される。一方、内部データ信号Ｄ＋が「Ｌ」レベル、内部データ信号Ｄ−が「Ｈ」レベルの場合、ＰチャネルＭＯＳトランジスタ２７は導通し、ＰチャネルＭＯＳトランジスタ２８は非導通になる。このため、出力端子２９からは「Ｈ」レベルのデータ信号が出力される。

なお、リセット信号発生回路６の動作を示すタイムチャートは図５に示したリセット信号発生回路５の動作を示すタイムチャートと同様である。図５を参照して、時刻ｔ１０から時刻ｔ１２までの期間において、リセット信号発生回路６からのリセット信号ＲＳＢは「Ｌ」レベルにされる。このため、レベルシフタ２２，２３からの内部データ信号Ｄ＋，Ｄ−は外部電源電圧ＥＸＶＤＤの電圧レベルにされる。したがって、外部電源電位ＥＸＶＤＤが立上げられると、ＰチャネルＭＯＳトランジスタ２７およびＮチャネルＭＯＳトランジスタ２８は、ともに非導通になる。

次に、時刻ｔ１２に内部電源電圧ＶＤＤがＶｔｈ×（Ｒ５１＋Ｒ５２）／Ｒ５２にされたことに応じて、リセット信号発生回路６からのリセット信号ＲＳＢは「Ｈ」レベルに立上げられる。このため、レベルシフタ２２，２３は制御回路２からの内部データ信号Ｄ＋，Ｄ−の電圧レベルを内部電源電圧ＶＤＤの電圧レベルから外部電源電圧ＥＸＶＤＤの電圧レベルに変換し、出力回路１０はレベルシフタ２２，２３からの内部データ信号Ｄ＋，Ｄ−に基づいたデータ信号を出力端子２９から外部に出力する。

なお、リセット動作をしない場合、図５を参照して、時刻ｔ１０から時刻ｔ１２までの期間、内部電源電圧ＶＤＤは所望の電圧レベルに到達していないため、レベルシフタ２２，２３からの内部データ信号Ｄ＋，Ｄ−の電圧レベルは「Ｌ」レベルから「Ｈ」レベルまでの予測できない値となる。したがって、仮にレベルシフタ２２，２３の出力信号がともに「Ｌ」レベルされると、出力回路１０のＰチャネルＭＯＳトランジスタ２７およびＮチャネルＭＯＳトランジスタ２８がともに導通するため、出力回路１０に貫通電流がながれてしまうことになる。

しかし、この実施の形態１では、レベルシフタ２２，２３にＮチャネルＭＯＳトランジスタ１２２およびＰチャネルＭＯＳトランジスタ１２９を設けてリセット動作を行なうことによって、レベルシフタ２２，２３からの内部データ信号Ｄ＋，Ｄ−がともに「Ｈ」レベルにされ、出力回路１０に貫通電流が流れるのが防止される。

実施の形態１の変更例．
図１１は、この発明の実施の形態１の変更例による半導体集積回路装置の概略構成を示す回路ブロック図であって、図１と対比される図である。図１１の半導体集積回路装置を参照して、図１の半導体集積回路装置と異なる点は、入力回路１、制御回路２、降圧回路用レベルシフタ３、出力回路用レベルシフタ４、リセット信号発生回路５，６、リセット回路７、ＡＮＤ回路８および出力回路１０の電源電圧が外部電源電圧ＥＸＶＤＤに代わって外部電源電圧ＥＸＶＤＤＱで置換され、リセット信号発生回路６がリセット信号発生回路１３１で置換されている点である。

図１１において、入力回路１、制御回路２、降圧回路用レベルシフタ３、出力回路用レベルシフタ４、リセット信号発生回路５，６、リセット回路７、ＡＮＤ回路８および出力回路１０は外部電源電圧ＥＸＶＤＤＱによって駆動され、降圧回路９は外部電源電圧ＥＸＶＤＤによって駆動される。

図１２は、リセット信号発生回路１３１の構成を示す回路図であって、図４と対比される図である。図１２のリセット信号発生回路１３１を参照して、図４のリセット信号発生回路５と異なる点は、ＰチャネルＭＯＳトランジスタ１３２，１３３およびＮチャネルＭＯＳトランジスタ１３４，１３５が追加され、外部電源電圧ＥＸＶＤＤが外部電源電圧ＥＸＶＤＤＱで置換されている点である。

図１２において、ＰチャネルＭＯＳトランジスタ１３２，１３３は、外部電源電位ＥＸＶＤＤＱのラインとノードＮ６１との間に直列接続される。ＰチャネルＭＯＳトランジスタ１３２のゲートは、外部からのイネーブル信号／ＥＮを受ける。ＰチャネルＭＯＳトランジスタ１３３のゲートは、接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ１３３のチャネル長が十分長く、ＰチャネルＭＯＳトランジスタ１３３のリーク電流は絞られている。ＮチャネルＭＯＳトランジスタ１３４は、ノードＮ１１と接地電位のラインとの間に接続される。ＮチャネルＭＯＳトランジスタ１３４のゲートは、ノードＮ６１に接続される。ＮチャネルＭＯＳトランジスタ１３５は、ノードＮ６１と接地電位のラインとの間に接続される。ＮチャネルＭＯＳトランジスタ１３５のゲートは内部電源電位ＶＤＤのラインに接続される。

図１３は、このリセット信号発生回路１３１の動作を説明するためのタイムチャートである。図１３において、イネーブル信号／ＥＮは、ゼロスタンバイモード時に「Ｈ」レベルにされ、ゼロスタンバイモード時以外には「Ｌ」レベルにされる信号である。

図１を参照して、降圧回路９は、外部電源電圧ＥＸＶＤＤによって駆動されるため、降圧回路９によって生成される内部電源電圧ＶＤＤと外部電源電圧ＥＸＶＤＤＱは、立上がり時間および立下り時間が任意に設定される。たとえば、図１３に示したように、内部電源電圧ＶＤＤが外部電源電圧ＥＸＶＤＤＱよりも遅く立上げられ、内部電源電圧ＶＤＤが外部電源電圧ＥＸＶＤＤＱよりも早く立下げられる場合がある。

図１３を参照して、時刻ｔ３０に外部電源電圧ＥＸＶＤＤＱが「Ｈ」レベルに立上げられ、時刻ｔ３１に内部電源電圧ＶＤＤが「Ｈ」レベルに立上げられる。時刻ｔ３０から時刻ｔ３１までの期間において、ＰチャネルＭＯＳトランジスタ１３２は、「Ｌ」レベルのイネーブル信号／ＥＮに応答して導通している。ＮチャネルＭＯＳトランジスタ１３５は、「Ｌ」レベルの内部電源電圧ＶＤＤに応答して非導通になっているので、ノードＮ６１は「Ｈ」レベルにされる。このため、ＮチャネルＭＯＳトランジスタ１３４は導通し、ノードＮ１１は「Ｌ」レベルに固定される。したがって、図５に示した場合と同様に、内部電源電圧ＶＤＤが所望の電圧レベルに立上げられるまでの期間、リセット信号ＲＳＣは「Ｌ」レベルを保持する。

時刻ｔ３１において、内部電源電圧ＶＤＤが「Ｈ」レベルに立上げられる。このとき、ＮチャネルＭＯＳトランジスタ１３５は導通し、ノードＮ６１は「Ｌ」レベルにされる。これに応じて、ＮチャネルＭＯＳトランジスタ１３４が非導通になり、リセット信号発生回路１３１は、リセット信号発生回路５と同様の動作をする。すなわち、リセット信号ＲＳＣは「Ｈ」レベルに立上げられる。

時刻ｔ３２において、内部電源電圧ＶＤＤが「Ｌ」レベルに立下げられる。このとき、ＮチャネルＭＯＳトランジスタ１３５は、「Ｌ」レベルの内部電源電圧ＶＤＤに応答して非導通になり、ノードＮ６１は「Ｈ」レベルにされる。このため、ＮチャネルＭＯＳトランジスタ１３４は導通し、ノードＮ１１が「Ｌ」レベルに立下げられる。したがって、リセット信号ＲＳＣは「Ｌ」レベルに立下げられる。時刻ｔ３３において、外部電源電圧ＥＸＶＤＤＱが「Ｌ」レベルに立下げられる。リセット信号ＲＥＥＳＴ２は、時刻ｔ３２以降は「Ｌ」レベルを保持する。

ここで、図４に示したリセット信号発生回路５のように、ＰチャネルＭＯＳトランジスタ１３２，１３３およびＮチャネルＭＯＳトランジスタ１３４，１３５が設けられない場合について考える。この場合、時刻ｔ３２において、内部電源電圧ＶＤＤが「Ｌ」レベルに立下げられても、ＰチャネルＭＯＳトランジスタ４４が非導通なので、リセット信号ＲＳＣは「Ｈ」レベルを保持する。次に、時刻ｔ３３において外部電源電圧ＥＸＶＤＤＱが「Ｌ」レベルに立下げられると、リセット信号ＲＳＣは「Ｌ」レベルに立下げられる。このように、時刻ｔ３２から時刻ｔ３３までの期間リセット信号ＲＳＣが「Ｈ」レベルの場合、リセット動作が行なわれないため、レベルシフタ２２，２３からの内部データ信号Ｄ＋，Ｄ−の電圧レベルは「Ｌ」レベルから「Ｈ」レベルまでの予測できない値となる。したがって、仮にレベルシフタ２２，２３の出力信号がともに「Ｌ」レベルされると、出力回路１０のＰチャネルＭＯＳトランジスタ２７およびＮチャネルＭＯＳトランジスタ２８がともに導通するため、出力回路１０に貫通電流がながれてしまうことになる。

しかし、この実施の形態１の変更例では、ＮチャネルＭＯＳトランジスタ１２２およびＰチャネルＭＯＳトランジスタ１２９を設けてリセット動作を行なうことによって、時刻ｔ３２から時刻ｔ３３までの期間においてリセット信号ＲＳＣは「Ｌ」レベルにされる。このため、レベルシフタ２２，２３からの内部データ信号Ｄ＋，Ｄ−がともに「Ｈ」レベルにされ、出力回路１０に貫通電流が流れるのが防止される。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による半導体集積回路装置の概略構成を示す回路ブロック図である。 図１に示した制御回路２のゼロスタンバイモード制御動作を説明するためのタイムチャートである。 図１に示したレベルシフタ１９の構成を示す回路図である。 図１に示したリセット信号発生回路５の構成を示す回路図である。 図４に示したリセット信号発生回路の動作を説明するためのタイムチャートである。 図１に示したリセット回路の構成を示す回路図である。 図１に示した降圧回路の構成を示す回路図である。 図１に示した制御回路の内部のアクティブ信号ＡＣＴ１，ＡＣＴ２を生成するための構成を示す回路ブロック図である。 図１に示した制御回路がアクティブ信号ＡＣＴ１，２を生成する動作を説明するためのタイムチャートである。 図１に示したレベルシフタ２２の構成を示す回路図である。 この発明の実施の形態１の変更例による半導体集積回路装置の概略構成を示す回路ブロック図である。 図１１に示したリセット信号発生回路１３１の構成を示す回路図である。 図１２に示したリセット信号発生回路の動作を説明するためのタイムチャートである。

符号の説明

１ 入力回路、２ 制御回路、３ 降圧回路用レベルシフタ、４ 出力回路用レベルシフタ、５，６，１３１ リセット信号発生回路、７ リセット回路、８ ＡＮＤ回路、９ 降圧回路、１０ 出力回路、１１〜１４ 入力端子、１５〜１８ バッファ回路、１９〜２３ レベルシフタ、２４〜２６，３１，６１，９８，１０１，１２１ インバータ、２７，３４，３５，４１〜４４，８１〜８４，９０，９１〜９４，１０２〜１０４，１２５〜１２９，１３２，１３３ ＰチャネルＭＯＳトランジスタ、２８，３２，３３，４５〜４８，９５〜９７，１０５〜１０８，１２２〜１２４，１３４，１３５ ＮチャネルＭＯＳトランジスタ、２９ 出力端子、４９，５０，１０９ コンデンサ、５１，５２，８８，８９ 抵抗素子、６２，６３，１１５，１１６ ＯＲ回路、７１ 基準電圧発生回路、７２，７３ アクティブＶＤＣ、７４ スタンバイＶＤＣ、７５ ゼロスタンバイＶＤＣ、８５〜８７ バイポーラトランジスタ、１１１ ＢＳ信号発生回路、１１２，１１３ ＡＴＤ、１１４ 信号変化検知回路。

Claims (5)

1. 半導体装置であって、
   外部電源電圧を降圧して内部電源電圧を生成する降圧回路、
   前記外部電源電圧が投入されてから前記内部電源電圧が予め定められた値になるまでの期間はリセット信号を第１のレベルにし、前記内部電源電圧が前記予め定められた値になったことに応じて前記リセット信号を第２のレベルにするリセット信号発生回路、および
   前記内部電源電圧によって駆動される内部回路を備え、
   前記降圧回路は、
   第１の電流駆動力を有し、アクティブモードにおいて活性化される第１の内部降圧回路、
   前記第１の電流駆動力よりも小さな第２の電流駆動力を有し、前記アクティブモード、スタンバイモード、および前記リセット信号が前記第１のレベルにされている期間において活性化され、ゼロスタンバイモードにおいて非活性化される第２の内部降圧回路、
   前記第２の電流駆動力よりも小さな第３の電流駆動力を有し、前記ゼロスタンバイモードにおいて活性化される第３の内部降圧回路、および
   前記ゼロスタンバイモードにおいて非活性化され、前記アクティブモード、前記スタンバイモード、および前記リセット信号が前記第１のレベルにされている期間において活性化され、基準電圧を生成する基準電圧発生回路を含み、
   前記第１および第２の内部降圧回路は、互いに共有する入力ノードに前記基準電圧を受け、各々が活性化されている期間において、前記降圧回路の出力ノードの電圧が前記入力ノードの電圧と等しくなるように、前記降圧回路の出力ノードに電流を供給する、半導体装置。
2. さらに、前記リセット信号が前記第１のレベルにされている期間において前記第１の内部降圧回路を活性化させるリセット回路を備える、請求項１に記載の半導体装置。
3. 前記第３の内部降圧回路は、活性化されている期間において、前記降圧回路の出力ノードの電圧が前記基準電圧よりも低い予め定められた電圧になるように、前記降圧回路の出力ノードに電流を供給する、請求項１または請求項２に記載の半導体装置。
4. 前記降圧回路は、前記ゼロスタンバイモードが解除されてから予め定められた時間だけ、前記降圧回路の出力ノードと前記入力ノードとを接続するスイッチング素子をさらに含む、請求項１から請求項３までのいずれかに記載の半導体装置。
5. 前記第１の内部降圧回路は、
   ページアドレスが変化した場合に、予め定められた第１の時間だけ活性化される第１の副降圧回路、および
   前記ページアドレスが変化した場合、およびページ内アドレスが変化した場合に、予め定められた第２の時間だけ活性化される第２の副降圧回路を含む、請求項１から請求項４までのいずれかに記載の半導体装置。

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