JP2010160700A

JP2010160700A - 半導体装置

Info

Publication number: JP2010160700A
Application number: JP2009002736A
Authority: JP
Inventors: Yoshiki Hosoe; 由樹細江
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2009-01-08
Filing date: 2009-01-08
Publication date: 2010-07-22

Abstract

【課題】基準電圧発生回路を有する半導体装置において、電源投入の際に速やかに基準電圧値に到達する半導体装置を提供する。
【解決手段】半導体装置１００は、基準電圧発生回路であるバンドギャップ基準回路１０１と、バンドギャップ基準回路１０１の出力端子に接続された電源電流供給回路２０１とを有する。電源電流供給回路２０１は、バンドギャップ基準回路１０１の出力端子の電圧レベルが基準電圧に到達するまでの間、出力端子の電圧レベルに対応して、電源電圧の上昇に応じ電源電流をバンドギャップ基準回路１０１の出力端子へ供給することを特徴とする。
【選択図】図１

Description

本発明は、基準電圧発生回路を有する半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置においては、電源電圧降圧回路を有し、センスアンプ等の内部回路を降圧された電圧により動作させることが一般的に行われている。
かかる電源電圧降圧回路には、基準電圧が必要であり、この基準電圧を発生させる回路が基準電圧発生回路である。
基準電圧発生回路は、バンドギャップ基準（Bandgap Reference）回路が広く用いられており、電源電圧依存や温度依存を持たない基準電圧を発生する。
また、安定した基準電圧供給のためには、電源電圧（ＶＤＤ）の立ち上がりに合わせて、基準電圧も速やかに立ち上がる必要がある。
しかしながら、バンドギャップ基準回路は、定常状態における消費電流を下げるために、回路を構成する増幅器及び出力トランジスタの駆動能力を低くしているため、基準電圧の立ち上がりが遅いという問題があった。
また、バンドギャップ基準回路は、電源電圧が上昇し、所定の電源電圧に達した場合においても、基準電圧が０Ｖで安定してしまうという、いわゆる起動不良の問題もあった。
これらの問題を解決するための技術として、例えば、特許文献１において開示されている技術がある。

特開２００５−２０４０６９号公報

特許文献１で開示されている基準電圧発生回路は、負帰還回路を有しており、この負帰還回路の出力信号により制御された基準電圧を発生する回路である。
しかし、負帰還回路は、かかる回路を構成するトランジスタが多く、レイアウト面積が増大するという問題があった。また、いわゆるパワーオンリセット信号を必要とするため、基準電圧発生回路以外の回路動作の影響を受け、電源電圧昇圧時の制御が困難であるという問題もあった。

本発明は、基準電圧発生回路と、基準電圧発生回路の出力端子に接続された電源電流供給回路とを有し、電源電流供給回路は、出力端子の電圧レベルに対応して、出力端子へ電源電流を供給することを特徴とする半導体装置である。

この発明によれば、電源電流供給回路は、基準電圧発生回路の出力端子の電圧レベルに対応して、基準電圧が所定のレベルに到達するまでの間電流を供給することとした。
そのため、パワーオンリセット信号のような基準電圧発生回路以外の回路から入力信号が入力されず、電源電圧昇圧時の制御が容易になる。
また、負帰還回路のような多数のトランジスタを必要とせず、レイアウト面積の小さい半導体装置を提供できる。

本発明の一実施形態に係る半導体装置の回路構成図である。本発明の一実施形態に係る半導体装置のタイミングチャートである。本発明の一実施形態に係る半導体装置の回路構成図である。本発明の一実施形態に係る半導体装置の回路構成図である。本発明の一実施形態に係る半導体装置の回路構成図である。

（第１実施形態）
図１は、本発明の実施形態に係る半導体装置の回路構成図である。
図１において、半導体装置１００は、バンドギャップ基準回路１０１と電源電流供給回路２０１から構成されている。
バンドギャップ基準回路１０１は、差動増幅器１０２、Ｐチャネル型ＭＯＳトランジスタ１０３（P Channel Metal Oxide Semiconductor Transistor）、抵抗素子Ｒ１〜Ｒ３、ダイオード素子Ｄ１及びｎ個並列接続されたダイオード素子Ｄ２から構成されている。
基準電圧ＶＲＥＦが発生される出力端子と接地端子の間に、抵抗素子Ｒ１とダイオード素子Ｄ１が直列接続され、両者の共通ノードが差動増幅器１０２の負電圧入力端子に接続される。
また、抵抗素子Ｒ２、抵抗素子Ｒ３及びダイオード素子Ｄ２が、この順に出力端子と接地端子の間に直列接続され、抵抗素子Ｒ２と抵抗素子Ｒ３の共通ノードが、差動増幅器１０２の正電圧入力端子に接続される。
差動増幅器１０２の出力信号は、Ｐチャネル型ＭＯＳトランジスタ１０３のゲート端子へ入力される。また、Ｐチャネル型ＭＯＳトランジスタ１０３のソース端子は電源電圧ＶＤＤが供給される電源端子へ、ドレイン端子はバンドギャップ基準回路１０１の出力端子へと接続される。
バンドギャップ基準回路１０１は、このような構成により、シリコンのバンドギャップ値１．２０５Ｖとほぼ等しい電圧を発生する回路である。

また、図１において、電源電流供給回路２０１は、Ｐチャネル型ＭＯＳトランジスタ２０２により構成される。
Ｐチャネル型ＭＯＳトランジスタ２０２のソース端子は電源電圧ＶＤＤが供給される電源端子へ、ゲート端子及びドレイン端子はバンドギャップ基準回路１０１の出力端子へ接続される。

次に、半導体装置１００の電源電圧投入時における基準電圧ＶＲＥＦの時間依存について、図２の模式図を用いて説明する。
説明においては、Ｐチャネル型ＭＯＳトランジスタ２０２の閾値電圧の絶対値をＶＴとし、電源電圧ＶＤＤは電源投入後電圧Ｖ１に到達するまで上昇し、基準電圧ＶＲＥＦは電圧Ｖ２に到達し、ＶＴ≧Ｖ１−Ｖ２であると仮定する。
なお、Ｖ２は、バンドギャップ基準回路１０１により決まる電圧値である。

図２は、ＶＤＤは電源電圧ＶＤＤの時間依存を、ＶＲＥＦは基準電圧ＶＲＥＦの時間依存を、それぞれ模式的に示している。
また、後に行う比較のため、上述の電源電流供給回路２０１がない場合のバンドギャップ基準回路１０１の出力電圧の時間依存を、バンドギャップ基準回路出力電圧ＶＢＧＲとして示している。

まず、時刻ｔ０において、電源が投入されると、電源電圧ＶＤＤが上昇し始める。
次に、時刻ｔ１において、電源電圧ＶＤＤと基準電圧ＶＲＥＦの電圧差がＰチャネル型ＭＯＳトランジスタ２０２のＶＴを超えると、Ｐチャネル型ＭＯＳトランジスタ２０２はオンする。
これにより、基準電圧ＶＲＥＦも、電源電圧ＶＤＤからＶＴだけ低い関係を保ちながら、上昇する。
基準電圧ＶＲＥＦの電圧上昇の際の時間依存（図２における基準電圧ＶＲＥＦの傾き）は、Ｐチャネル型ＭＯＳトランジスタ２０２のソース，ドレイン間電圧が徐々に小さくなることによりＶＴが大きくなるため、電源電圧ＶＤＤの時間依存と比較して小さい。
なお、時刻ｔ１においては、バンドギャップ基準回路出力電圧ＶＢＧＲは、差動増幅器１０２等の動作が開始しないため、０Ｖである。

バンドギャップ基準回路出力電圧ＶＢＧＲは、時刻ｔ１より遅れた時刻ｔ２から上昇し始める。
ここで、バンドギャップ基準回路１０１は、定常状態における消費電流を下げるために、差動増幅器１０２及びＰチャネル型ＭＯＳトランジスタ１０３の駆動能力を低くしている。
従って、バンドギャップ基準回路出力電圧ＶＢＧＲの時間依存は、基準電圧ＶＲＥＦの時間依存に比べて小さい。

その後、時刻ｔ３において電源電圧ＶＤＤが所定の電圧値Ｖ１に到達するが、バンドギャップ基準回路１０１の出力端子は電源電流供給回路２０１及びバンドギャップ基準回路１０１の両方から電流を供給されるので、基準電圧ＶＲＥＦは上昇を続ける。
なお、時刻ｔ２以降において、基準電圧ＶＲＥＦの電圧上昇は、電源電流供給回路２０１、すなわちＰチャネル型ＭＯＳトランジスタ２０２に拠るところが大きい。

時刻ｔ４において、基準電圧ＶＲＥＦが、予め設定した電圧、すなわち電源電圧ＶＤＤの値Ｖ１からＶＴだけ低い電圧（Ｖ１−ＶＴ）となる。
時刻ｔ４以降において、Ｐチャネル型ＭＯＳトランジスタ２０２は、ゲートとソースの間の電圧がＶＴ以下となりオフする。これにより、Ｐチャネル型ＭＯＳトランジスタ２０２は、出力端子へと微小な電流を供給する。
すなわち、時刻ｔ４以降において、基準電圧ＶＲＥＦの電圧レベルは、主にバンドギャップ基準回路１０１により上昇される。

時刻ｔ５において、基準電圧ＶＲＥＦは所定の電圧Ｖ２に到達する。
なお、時刻ｔ４とｔ５の間における基準電圧ＶＲＥＦの時間依存は、バンドギャップ基準回路出力電圧ＶＢＧＲの時間依存とほぼ同じである。
一方、電源電流供給回路２０１がない場合のバンドギャップ基準回路出力電圧ＶＢＧＲは、時刻ｔ５より後の時刻ｔ６にようやくＶ２へ到達する。

このように、本実施形態による半導体装置（半導体装置１００）は、基準電圧発生回路（バンドギャップ基準回路１０１）と、基準電圧発生回路（バンドギャップ基準回路１０１）の出力端子に接続された電源電流供給回路（電源電流供給回路２０１）とを有し、電源電流供給回路（電源電流供給回路２０１）は、出力端子の電圧レベル（基準電圧ＶＲＥＦ）に対応して、出力端子へ電源電流を供給することを特徴とする半導体装置（半導体装置１００）である。

これにより、電源電流供給回路（電源電流供給回路２０１）は、基準電圧発生回路（バンドギャップ基準回路１０１）の出力端子の電圧レベルに対応して電源電流を出力端子へ供給するので、例えばパワーオンリセット信号のような基準電圧発生回路以外の回路から入力信号を必要とせず、電源投入時の制御が容易になる。
また、電源電流供給回路（電源電流供給回路２０１）は、負帰還回路のような多数のトランジスタを必要とせず、例えばＰチャネル型ＭＯＳトランジスタ２０２のみにより構成できるので、レイアウト面積の小さい半導体装置を提供できる。

また、電源電流供給回路２０１は、Ｎチャネル型ＭＯＳトランジスタのみよっても構成できる。
かかる場合において、Ｎチャネル型ＭＯＳトランジスタのゲート端子及びドレイン端子を電源端子へ接続し、ソース端子をバンドギャップ基準回路１０１の出力端子へ接続することにより、Ｎチャネル型ＭＯＳトランジスタのみによって構成される電源電流供給回路２０１を実現できる。

すなわち、Ｎチャネル型ＭＯＳトランジスタの閾値電圧を、上述のＰチャネル型ＭＯＳトランジスタの閾値電圧と同じくＶＴとした場合、電圧レベルが所定の電圧（Ｖ１−ＶＴ）に到達するまで（図２における時刻ｔ４まで）は、基準電圧ＶＲＥＦの電圧レベルは、主にＮチャネル型ＭＯＳトランジスタにより上昇される。
その後、Ｎチャネル型ＭＯＳトランジスタは、ゲート・ソース間電圧がＶＴ以下となりオフするので、Ｎチャネル型ＭＯＳトランジスタが出力端子へと供給する電流は微小な電流となる。
すなわち、Ｎチャネル型ＭＯＳトランジスタがオフした後、基準電圧ＶＲＥＦの電圧レベルは、主にバンドギャップ基準回路１０１により上昇され、予め設定された基準電圧ＶＲＥＦ（図２におけるＶ２）へ到達する。

（第２実施形態）
次に、本発明の第２実施形態について説明する。
図３は、本発明の実施形態に係る半導体装置１００の回路構成図である。
なお、図３においては、図１と同様な構成については同一の符号を付している。
図１における半導体装置１００と相違する点は、電源電流供給回路２０１を構成する素子を、上述のＰチャネル型ＭＯＳトランジスタ２０２からダイオード素子２０３へと変えた点である。
図３において、ダイオード素子２０３のアノード端子は電源端子へ、カソード端子はバンドギャップ基準回路の出力端子へ接続される。
ダイオード素子２０３は、一般には、半導体装置の製造においてバンドギャップ基準回路におけるダイオード素子Ｄ１、Ｄ２と同時に形成される素子であり、特別な製造工程を必要とするものではない。すなわち、半導体装置の製造工程においてシリコンウエハー上に形成されるＰ型拡散層とＮ型拡散層を接合させて形成される素子である。

ダイオード素子２０３の順方向オン電圧（拡散電圧）をＶＦとすれば、上述の第１実施形態におけるＶＴをＶＦとした説明が、そのまま本実施形態に係る半導体装置についてもあてはまる。
すなわち、基準電圧ＶＲＥＦの電圧レベルが（Ｖ１−ＶＦ）に到達するまで（図２における時刻ｔ４まで）は、基準電圧ＶＲＥＦの電圧レベルは、主にダイオード素子２０３により上昇される。
その後、ダイオード素子２０３は、アノード・カソード間電圧がＶＦ以下となりオフするので、ダイオード素子２０３が出力端子へと供給する電流は微小な電流となる。
すなわち、基準電圧ＶＲＥＦの電圧レベルは、主にバンドギャップ基準回路１０１により上昇され、バンドギャップ基準回路で決まる基準電圧ＶＲＥＦへ到達する。

本実施形態によれば、電源電流供給回路２０１をダイオード素子２０３で構成したため、トランジスタで構成するのに比べて、ゲート長ばらつきやＶＴ調整用チャネル注入工程における不純物ばらつきなどの製造工程起因の特性ばらつきの影響を受けにくくなる。
すなわち、本発明の実施形態に係る半導体装置によれば、上述の説明における（Ｖ１−ＶＦ）の値がほぼ一定となり、基準電圧ＶＲＥＦがＶ２に到達する時刻ｔ５もほぼ一定になる。
従って、本実施形態によれば、第１の実施形態の効果を維持しつつ、更に基準電圧ＶＲＥＦがＶ２に到達するまでの時間が半導体装置の製造工程に起因する素子ばらつきの影響を受けにくくなるという効果を奏する。

なお、上述の説明においては、電源電流供給回路２０１をＭＯＳトランジスタまたはダイオード素子それぞれ１素子により構成することとしたが、これらを適宜組み合わせて構成してもよい。
例えば、これらの素子を電源電圧ＶＤＤが供給される電源端子とバンドギャップ基準回路１０１の間に並列に複数接続する構成をとってもよい。
また、各素子のＶＴまたはＶＦ、及び電源電圧ＶＤＤの電圧レベルによっては、各素子を電源電圧ＶＤＤが供給される電源端子とバンドギャップ基準回路１０１の間に直列に複数接続する構成としてもよい。

（第３実施形態）
次に、本発明の第３実施形態について説明する。
図４は、上述の基準電圧発生回路（バンドギャップ基準回路１０１）及び電源電流供給回路２０１を備えた半導体装置３００の回路構成図である。
なお、図４においては、図３と同様な構成については同一の符号を付している。
図４における半導体装置３００は、バンドギャップ基準回路１０１、電源電流供給回路２０１、電源電圧降圧回路３０１から構成される。
電源電圧降圧回路３０１は、差動増幅器３０２、Ｐチャネル型ＭＯＳトランジスタ３０３、抵抗素子Ｒ４及び抵抗素子Ｒ５から構成される。
降圧電圧ＶＩＮＴが発生される出力端子と接地端子の間に、抵抗素子Ｒ４と抵抗素子Ｒ５が直列接続され、両者の共通ノードが差動増幅器３０２の正電圧入力端子に接続され、共通ノードの電圧Ｖａが入力される。
また、バンドギャップ基準回路１０１の出力端子が、差動増幅器３０２の負電圧入力端子に接続され、基準電圧ＶＲＥＦが入力される。なお、バンドギャップ基準回路１０１の出力端子には、電源電流供給回路２０１が接続される。
差動増幅器３０２の出力信号は、Ｐチャネル型ＭＯＳトランジスタ３０３のゲート端子へ入力される。
また、Ｐチャネル型ＭＯＳトランジスタ３０３のソース端子は電源電圧ＶＤＤが供給される電源端子へ、ドレイン端子は電源電圧降圧回路３０１の出力端子へと接続される。

電源電圧降圧回路３０１は、このような帰還ループ構成により、電源電圧ＶＤＤに依存しない降圧電圧ＶＩＮＴを発生し、負荷回路Ｌ１へ電流を供給し降圧電圧ＶＩＮＴまで充電する回路である。
なお、図４においては、Ｐチャネル型ＭＯＳトランジスタ３０３のソース端子が接続される電源端子に供給される電圧を、基準電圧発生回路及び電源電流供給回路と同じ電源電圧ＶＤＤとしたが、必ずしも同一である必要はなく、異なる電源電圧であってもよい。

このように、本実施形態による半導体装置（半導体装置３００）は、基準電圧発生回路（バンドギャップ基準回路１０１）と、基準電圧発生回路（バンドギャップ基準回路１０１）の出力端子に接続された電源電流供給回路（電源電流供給回路２０１）と、基準電圧（基準電圧ＶＲＥＦ）に応じて電源電圧（電源電圧ＶＤＤ）を降圧して内部電源電圧（降圧電圧ＶＩＮＴ）を発生する電源電圧降圧回路（電源電圧降圧回路３０１）を有し、電源電流供給回路（電源電流供給回路２０１）は、出力端子の電圧レベル（基準電圧ＶＲＥＦ）に対応して、出力端子へ電源電流を供給することを特徴とする半導体装置である。

これにより、電源投入時において、電源電圧降圧回路３０１に入力される基準電圧ＶＲＥＦが、従来に比較して短い時間で所定の電圧（Ｖ２）に到達する。
従って、電源電圧降圧回路３０１は、上述の負荷回路Ｌ１を、従来に比較して急速に降圧電圧ＶＩＮＴまで充電することができる。

（第４実施形態）
次に、本発明の第４実施形態について説明する。
図５は、上述の基準電圧発生回路、電源電流供給回路及び電源電圧降圧回路を備えた半導体装置の回路構成図である。
図５においては、上述の負荷回路Ｌ１として、半導体装置４００におけるＤＲＡＭの内部回路を示している。
図５においては、負荷回路として、メモリセルアレイ４０１、Ｘデコーダ＆ワードドライバ回路４０２、Ｙデコーダ＆Ｙスイッチ回路４０３、センスアンプ＆ＩＯ回路４０４、制御信号発生回路４０５、コマンド入力ラッチ＆デコード回路４０６、コントロールロジック回路４０７、アドレス入力ラッチ＆デコード回路４０８及びデータ入出力回路４０９を示している。

なお、図５におけるメモリセルアレイ４０１は、複数のワード線（Ｗ１〜Ｗｍ）、複数のビット線（ＢＬ１Ｔ〜ＢＬｎＴ，ＢＬ１Ｂ〜ＢＬｎＢ）並びにこれらワード線及びビット線の交点に配置された複数のメモリセル（ｍ×ｎ個のメモリセル）からなる。
また、複数のセンスアンプ（Ｓ１〜Ｓｎ）が、センスアンプ＆ＩＯ回路４０４内に設けられ、それぞれビット線対（ＢＬ１Ｔ、ＢＬ１Ｂ）〜（ＢＬｎＴ、ＢＬｎＢ）の差電圧を増幅する。

そして、電源電圧降圧回路３０１は、上述の回路を負荷回路として、降圧電圧ＶＩＮＴを供給する。
なお、図５においては、バンドギャップ基準回路１０１、電源電流供給回路２０１及び電源電圧降圧回路３０１は、外部電源電圧端子ＶＤＤＰと接続され電源電圧ＶＤＤが供給されるように示されている。

上述の各回路の動作を簡潔に説明する。
ＣＬＫ入力端子ＣＬＫＰから入力される外部クロック信号ＣＬＫに基づいて、制御信号発生回路４０５で内部クロック信号４１１を発生させ、コマンド信号ＣＭＤ及び外部アドレス信号ＡＤＤを、それぞれコマンド入力端子ＣＭＤＰ及び外部アドレス入力端子ＡＤＤＰから、コマンド入力ラッチ＆デコード回路４０６及びアドレス入力ラッチ＆デコード回路４０８に取り込む。
コマンド信号ＣＭＤは、コマンド入力ラッチ＆デコード回路４０６でデコードされた後、コントロールロジック回路４０７に入力される。
コントロールロジック回路４０７は、入力されたコマンドに応じてＸアドレス系コントロール信号４１２、Ｙアドレス系コントロール信号４１４等を発生する。また、Ｘアドレス信号４１３及びＹアドレス信号４１５を出力するアドレス入力ラッチ＆デコード回路４０８、Ｘデコーダ＆ワードドライバ回路４０２及びＹデコーダ＆Ｙスイッチ回路４０３等を制御してメモリセルアレイ中のメモリセルへ書き込み、読み出し等の所望の動作を行う。
メモリセルへのデータ書き込みまたは読み出し動作は、データ入出力回路４０９、データバス４１６及びセンスアンプ＆ＩＯ回路４０４を介して、データ入出力端子ＤＱＰに入出力されるデータ入出力信号ＤＱの論理レベルに従って行われる。

上述の各回路は、電源投入の際はＤＲＡＭの動作開始に備えるため、速やかに降圧電圧ＶＩＮＴへ充電される必要がある。

このように、本実施形態による半導体装置（半導体装置４００）は、基準電圧発生回路（バンドギャップ基準回路１０１）と、基準電圧発生回路（バンドギャップ基準回路１０１）の出力端子に接続された電源電流供給回路（電源電流供給回路２０１）と、基準電圧（基準電圧ＶＲＥＦ）に応じて電源電圧（電源電圧ＶＤＤ）を降圧して内部電源電圧（降圧電圧ＶＩＮＴ）を発生する電源電圧降圧回路（電源電圧降圧回路３０１）と、複数のビット線（ＢＬ１Ｔ〜ＢＬｎＴ，ＢＬ１Ｂ〜ＢＬｎＢ）と、ビット線と交差して配置された複数のワード線（Ｗ１〜Ｗｍ）と、ビット線とワード線の各交点に配置された複数のメモリセル（ｍ×ｎ個のメモリセル）とを含むメモリセルアレイ（メモリセルアレイ４０１）と、ワード線を駆動するワードドライバ（Ｘデコーダ＆ワードドライバ回路４０２）と、ビット線の電位変化を検知するセンスアンプ（センスアンプ＆ＩＯ回路４０４内のＳ１〜Ｓｎ）と、ワードドライバ及びセンスアンプを制御する制御回路（制御信号発生回路４０５等）を有し、電源電圧降圧回路（電源電圧降圧回路３０１）は、これらの回路の少なくとも一つを負荷回路として動作電圧（降圧電圧ＶＩＮＴ）を供給し、電源電流供給回路（電源電流供給回路２０１）は、出力端子の電圧レベル（基準電圧ＶＲＥＦ）に対応して、出力端子へ電源電流を供給することを特徴とする半導体装置である。

これにより、電源投入時において、電源電圧降圧回路３０１に入力される基準電圧ＶＲＥＦが、従来に比較して短い時間で所定の電圧（Ｖ２）に到達する。
従って、電源電圧降圧回路３０１は、上述の負荷回路を、従来に比較して急速に降圧電圧ＶＩＮＴまで充電し、ＤＲＡＭの動作開始に備えることができる。

なお、上述の説明においては、一台の電源電圧降圧回路３０１により、全ての内部回路へ同一の降圧電圧ＶＩＮＴが供給されるものとして説明したが、一部の回路のみに降圧電圧ＶＩＮＴが供給される構成としてもよい。
また、内部回路によって異なる降圧電圧が供給されるように、複数の電源電圧降圧回路を設ける構成としてもよい。
例えば、異なる出力電圧を持つ電源電圧降圧回路を設けて、制御信号発生回路４０５とセンスアンプ＆ＩＯ回路４０４に供給される降圧電圧が異なる構成としてもよい。

１００，３００，４００…半導体装置、１０１…バンドギャップ基準回路、
２０１…電源電流供給回路、
１０３，２０２，３０３…Ｐチャネル型ＭＯＳトランジスタ、
１０２，３０２…差動増幅器、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５…抵抗素子、
３０１…電源電圧降圧回路、
Ｄ１，Ｄ２，２０３…ダイオード素子、Ｌ１…負荷回路、
ＶＲＥＦ…基準電圧、ＶＤＤ…電源電圧、
ＶＢＧＲ…バンドギャップ基準回路出力電圧、
ＶＩＮＴ……降圧電圧、
ＣＬＫＰ…ＣＬＫ入力端子、ＣＬＫ…外部クロック信号、
ＣＭＤＰ…コマンド入力端子、ＣＭＤ…コマンド信号、
ＡＤＤＰ…アドレス入力端子、ＡＤＤ…外部アドレス信号、
ＤＱＰ…データ入出力端子、ＤＱ…データ入出力信号、ＶＤＤＰ…外部電源電圧端子、
４０１…メモリセルアレイ、４０２…Ｘデコーダ＆ワードドライバ回路、
４０３…Ｙデコーダ＆Ｙスイッチ回路、
４０４…センスアンプ＆ＩＯ回路、４０５…制御信号発生回路、
４０６…コマンド入力ラッチ＆デコード回路、４０７…コントロールロジック回路、
４０８…アドレス入力ラッチ＆デコード回路、４０９…データ入出力回路、
４１１…内部クロック信号、４１２…Ｘアドレス系コントロール信号、
４１３…Ｘアドレス信号、４１４…Ｙアドレス系コントロール信号、
４１５…Ｙアドレス信号、４１６…データバス

Claims

基準電圧発生回路と、
前記基準電圧発生回路の出力端子に接続された電源電流供給回路とを有し、
前記電源電流供給回路は、前記出力端子の電圧レベルに対応して、前記出力端子へ電源電流を供給することを特徴とする半導体装置。
前記電源電流供給回路は、
前記出力端子の電圧レベルが前記基準電圧に到達した後は、前記電源電流の供給を停止することを特徴とする請求項１記載の半導体装置。
前記電源電流供給回路は、ＭＯＳトランジスタにより構成されることを特徴とする請求項１または２記載の半導体装置。
前記ＭＯＳトランジスタは、Ｐチャネル型ＭＯＳトランジスタであって、ソース端子が電源端子へ、ゲート端子及びドレイン端子が前記出力端子へ接続されていることを特徴とする請求項３記載の半導体装置。
前記ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタであって、ドレイン端子及びゲート端子が電源端子へ、ソース端子が前記出力端子へ接続されていることを特徴とする請求項３記載の半導体装置。
前記ＭＯＳトランジスタの閾値電圧は、電源電圧と前記基準電圧の差以上であることを特徴とする請求項４または５記載の半導体装置。
前記電源電流供給回路は、ダイオードにより構成されることを特徴とする請求項１または２記載の半導体装置。
前記ダイオードは、アノード端子が電源端子へ、カソード端子が前記出力端子へ接続されていることを特徴とする請求項７記載の半導体装置。
前記ダイオードの拡散電圧は、電源電圧と前記基準電圧の差以上であることを特徴とする請求項７または８記載の半導体装置。
前記基準電圧に応じて、電源電圧を降圧して内部電源電圧を発生する電源電圧降圧回路を更に有する請求項１〜９記載の半導体装置。
複数のビット線と、前記ビット線と交差して配置された複数のワード線と、前記ビット線と前記ワード線の各交点に配置された複数のメモリセルとを含むメモリセルアレイと、前記ワード線を駆動するワードドライバと、前記ビット線の電位変化を検知するセンスアンプと、前記ワードドライバ及び前記センスアンプを制御する制御回路を更に有し、前記電源電圧降圧回路は、これらの回路の少なくとも一つを負荷回路として動作電圧を供給することを特徴とする請求項１０記載の半導体装置。