KR100596840B1 - 내부전원전위 발생장치 - Google Patents

내부전원전위 발생장치 Download PDF

Info

Publication number
KR100596840B1
KR100596840B1 KR1019990012365A KR19990012365A KR100596840B1 KR 100596840 B1 KR100596840 B1 KR 100596840B1 KR 1019990012365 A KR1019990012365 A KR 1019990012365A KR 19990012365 A KR19990012365 A KR 19990012365A KR 100596840 B1 KR100596840 B1 KR 100596840B1
Authority
KR
South Korea
Prior art keywords
potential
internal power
cell refresh
node
amplification
Prior art date
Application number
KR1019990012365A
Other languages
English (en)
Other versions
KR20000065737A (ko
Inventor
이재진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990012365A priority Critical patent/KR100596840B1/ko
Publication of KR20000065737A publication Critical patent/KR20000065737A/ko
Application granted granted Critical
Publication of KR100596840B1 publication Critical patent/KR100596840B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 소자의 내부전원전위 발생장치에 관한 것으로, 특히 정상동작 및 셀프리프레쉬 동작시 사용되는 내부전원전위를 달리하여 셀프리프레쉬 동작시 소비되는 전력을 최소화한 것으로, 셀프리프레쉬 동작에 사용되는 기준전위의 전위레벨을 제어하는 수단과, 레벨 쉬프터 출력전위를 제어하는 수단을 기준전위 발생부와 레벨 쉬프터에 구비하여, 시스템 동작시 전력소모를 방지하는 효과를 갖는다.

Description

내부전원전위 발생장치{A device for generating an Intermal voltage}
도 1은 종래기술에 따른 내부 전원전위 발생회로.
도 2는 본 발명의 제1 실시예에 따른 내부 전원전위 발생회로.
도 3은 본 발명의 제2 실시예에 따른 내부 전원전위 발생회로.
도 4는 도 1의 내부 전원전위 발생회로의 신호파형도.
도 5는 도 2와 도 3의 내부 전원전위 발생회로의 신호파형도.
<도면의 주요부분에 대한 부호의 설명>
1, 10 : 기준전위 발생부 3, 13 : 레벨 쉬프터
5, 15 : 내부전원전위 구동부 13-1 : 내부구동전위 제어부
10-1 : 기준전위 제어부
본 발명은 반도체 메모리 소자의 내부전원전위 발생장치에 관한 것으로, 보다 상세하게는 셀프리프레쉬 동작시 사용되는 내부전원전위의 전위레벨을 정상동작시보다 작게하여 셀프리프레쉬 동작시 소비되는 전력을 최소화한 내부전원전위 발생장치에 관한 것이다.
일반적으로, 셀프리프레쉬 동작은 외부 커맨드 어드레스를 입력받아 메모리 소자 내부에서 주기적으로 리프레쉬 신호를 발생하여 리프레쉬 동작을 수행한다.
디램(DRAM)의 경우, CBR(CAS Before RAS) 상태가 일정시간(200㎲) 지속되면 셀프리프레쉬 모드로 들어가고, 라스(RAS) 신호가 로직하이로 천이하면 빠져나온다.
싱크로너스 디램(SDRAM)의 경우, 외부에서 셀프리프레쉬 명령어가 들어오면 셀프리프레쉬 모드로 진입하는데, 외부에서 입력되는 클럭신호의 라이징 에지(Rising Edge)에서 클럭인에이블 신호(CKE), 칩선택신호(/CS), 로오 어드레스 스트로우브 신호(/RAS), 칼럼 어드레스 스트로우브 신호(/CAS)가 모두 로직로우이고, 라이트 인에이블신호(/WE)가 로직하이인 경우 셀프리프레쉬 모드임을 인식하며, 클럭신호가 로직하이로 천이되면 빠져나온다.
결국, 셀프리프레쉬는 내부에서 주기적인 신호를 발생시키고, 순차적으로 어드레스 신호를 발생시켜 워드선의 활성화 및 센싱동작을 통하여 외부의 명령없이 이루어진다.
셀프리프레쉬 동작시 소모되는 전류는 대기시(Stand By)의 전류로, 전체 시스템의 전력소모를 방지하는데 매우 중요한 부분이다.
내부전원전위(Vint)는 트랜지스터들의 크기가 작아짐에 따라 핫 캐리어(hot carrier)나 산화막(oxide)과 같은 안전성 문제를 해결하기 위해 외부전위(VEXT)로부터 발생되며, 내부회로에 공급된다.
예를들어, 외부에서 3.3V의 전압이 공급되면 내부회로에서는 2.5V를 공급받 아 사용한다.
다음, 셀프리프레쉬 동작과 관련하여 종래의 문제점을 살펴보면 다음과 같다.
도 1은 종래기술에 따른 내부 전원전위 발생회로로, 약 0.8V 정도의 기준전위(VR1)를 출력하는 기준전위 발생부(1)와; 상기 기준전위(VR1)를 이용하여 일정비율의 내부동작전위(VR25)를 출력하는 레벨 쉬프터(3)와; 상기 내부동작전위(VR25)에 구동되어 외부전위(VEXT)로부터 내부전원전위(Vint)를 공급하는 내부전원전위 구동부(5)로 구성된다.
상기한 도 1은 도 4에 도시된 바와같이 3.3V의 외부전위(VEXT)를 이용하여 2.5V의 내부전원전위(Vint)를 출력한다.
도 1에서 기준전위 발생부(1)는 0.8V의 기준전위(VR1)를 만들며, 상기 기준전위(VR1)는 레벨 쉬프터(3)로 입력되어 제3, 제5, 제6 엔모스형 트랜지스터(MN3, MN5, MN6)를 턴온시킨다.
레벨 쉬프터(3)의 동작은 제5 엔모스형 트랜지스터(MN5)의 턴온사이즈와 제6 엔모스형 트랜지스터(MN6)의 턴온사이즈가 동일하므로 이를 통해 흐르는 전하량은 동일하다.
한편, 제3 엔모스형 트랜지스터(MN3)의 게이트전위가 제4 엔모스형 트랜지스터(MN4)의 게이트전위보다 높기 때문에 상대적으로 제4 엔모스형 트랜지스터(MN4)보다 제3 엔모스형 트랜지스터(MN3)를 통해 흐르는 전하량이 많다.
따라서, 제5 피모스형 트랜지스터(MP5)가 턴온되어 출력단에는 기준전위(VR1)의 일정비율을 갖는 내부동작전위(VR25)를 발생시킨다.
내부전원전위 구동부(5)의 동작은 레벨 쉬프터(3)의 출력전위인 내부동작전위(VR25)로부터 제7 엔모스형 트랜지스터(MN7)가 턴온되고, 이로부터 전달된 로직로우에 의해 제10 피모스형 트랜지스터(MP10)가 턴온되며, 최종적으로 외부전위(VEXT)로부터 내부전원전위(Vint)가 발생된다.
여기서는 도 4에 도시된 바와같이 3.3V의 외부전위(VEXT)로부터 2.5V의 내부전원전위(Vint)가 발생되도록 설계되어 있으며, 만약 내부전원전위(Vint)가 2.5V를 초과하게 되면 제8 엔모스형 트랜지스터(MN8)가 턴온되어 제8 피모스형 트랜지스터(MP8)와 제9 피모스형 트랜지스터(MP9)를 턴온시킨다.
이에따라 제8 피모스형 트랜지스터(MP8)의 출력단으로 외부전위(VEXT)가 공급되어 상기 제10 피모스형 트랜지스터(MP10)의 턴온사이즈를 제어하여 내부전원전위(Vint)가 목표치 이상으로 상승하는 것을 방지한다.
도 4는 도 1의 내부 전원전위 발생회로의 신호파형도로, (a)는 외부전위(VEXT)를, (b)는 내부전위를, (c)는 셀프리프레쉬 동작을 나타낸다.
(b)와 (c)에서 알 수 있듯이, 종래에는 셀프리프레쉬 동작시 정상모드시 사용되는 전압과 동일한 내부전원전위(Vint)를 사용하므로 소비전력이 증가하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 셀프리프레쉬 동작시 출력되는 기준전위의 전압레벨을 제어하는 수단과 레벨 쉬프터 의 내부동작전위를 제어하는 수단을 구비하여 내부전원전위 구동부를 동작시켜 셀프리프레쉬 동작시 소모전류를 최소화하기 위한 내부전원전위 발생장치를 제공함에 그 목적이 있다.
상기한 목적 달성을 위한 본 발명의 제1 실시예에 따른 내부전원전위 발생장치는, 소정의 일정전위를 출력하는 기준전위 발생수단과; 일정전위에 응답하여 정상동작시 일정비율의 증폭전위를 출력하고, 셀프리프레쉬 동작시 셀프리프레쉬 신호에 제어되는 제어수단에 의해 일정비율의 증폭전위보다 낮은 레벨의 증폭전위를 출력하는 레벨 쉬프터와; 증폭전위에 구동되어 정상동작시 소정의 내부전원전위를 출력하고, 셀프리프레쉬 동작시 소정의 내부전원전위보다 낮은 레벨의 내부전원전위를 출력하는 내부전원전위 구동수단을 구비함을 특징으로 한다.
상기한 목적 달성을 위한 본 발명의 제2 실시예에 따른 내부전원전위 발생장치는, 셀프리프레쉬 신호에 의해 정상동작시 턴온되고, 셀프리프레쉬 동작시 턴오프되어 출력되는 일정전위의 전위레벨을 제어하는 기준전위 제어부를 구비하여 소정의 일정전위를 출력하는 기준전위 발생수단과; 일정전위에 응답하여 정상동작시 일정비율의 증폭전위를 출력하고, 셀프리프레쉬 동작시 셀프리프레쉬 신호에 제어되는 내부동작전위 제어부에 의해 일정비율의 증폭전위보다 낮은 레벨의 증폭전위를 출력하는 레벨 쉬프터와; 증폭전위에 구동하여 정상동작시 소정의 내부전원전위를 출력하고, 셀프리프레쉬 동작시 소정의 내부전원전위보다 낮은 레벨의 내부전원전위를 출력하는 내부전원전위 구동수단을 구비함을 특징으로 한다.
삭제
삭제
삭제
삭제
삭제
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 제1, 제2 실시예를 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 내부 전원전위 발생회로로, 외부전위(VEXT)에 동작하여 0.8V의 기준전위(VR1)를 출력하는 기준전위 발생부(10)와; 상기 기준전위(VR1)에 동작하여 정상동작시 0.8V의 기준전위(VR1)를 증폭하여 2.5V의 내부동작전위(VR25)를 출력하고, 셀프리프레쉬 동작시 셀프리프레쉬 신호(/sref)에 의해 턴온되는 내부동작전위 제어부(13-1)에 의해 0.8V의 기준전위(VR1)를 증폭하여 2.2V의 내부동작전위(VR25)를 출력하는 레벨 쉬프터(13)와; 상기 내부동작전위(VR25)에 구동하여 외부전위(VEXT)로부터 정상동작시 2.5V의 내부전원전위(Vint)를 출력하고, 셀프리프레쉬 동작시 2.2V의 내부전원전위(Vint)를 출력하는 내부전원전위 구동부(15)를 구비한다.
상기 기준전위 발생부(10)는 게이트가 제1 노드(N1)에 접속되고 외부전위(VEXT) 인가단과 상기 제1 노드(N1) 사이에 연결되는 제1 피모스형 트랜지스터(MP1)와; 게이트가 상기 제1 노드(N1)에 접속되고 외부전위(VEXT) 인가단과 출력단 사이에 연결되는 제2 피모스형 트랜지스터(MP2)와; 게이트가 출력단에 접속되고 상기 제1 노드(N1)와 제2 노드(N2) 사이에 연결되는 제1 엔모스형 트랜지스터(MN1)와; 상기 제2 노드(N2)와 접지전위단 사이에 연결되는 저항과; 게 이트가 출력단에 접속되고 상기 출력단과 접지전위단 사이에 연결되는 제2 엔모스형 트랜지스터(MN2)로 구성된다.
상기 레벨 쉬프터(13)는 외부전위(VEXT) 인가단과 제3 노드(N3) 사이에 연결되며 게이트가 제4 노드(N4)에 접속되는 제3 피모스형 트랜지스터(MP3)와; 게이트가 상기 제4 노드(N4)에 접속되고 외부전위(VEXT) 인가단과 제4 노드(N4) 사이에 연결되는 제4 피모스형 트랜지스터(MP4)와; 게이트가 상기 기준전위 발생부(10) 출력단에 접속되고 상기 제3 노드(N3)와 제5 노드(N5) 사이에 연결되는 제3 엔모스형 트랜지스터(MN3)와; 게이트가 상기 기준전위 발생부(10) 출력단에 접속되고 상기 제5 노드(N5)와 접지전위단 사이에 연결되는 제5 엔모스형 트랜지스터(MN5)와; 게이트가 제6 노드(N6)에 접속되고 상기 제4 노드(N4)와 상기 제5 노드(N5) 사이에 연결되는 제4 엔모스형 트랜지스터(MN4)와; 게이트가 상기 제3 노드(N3)에 접속되고 외부전위(VEXT) 인가단과 출력단 사이에 연결되는 제5 피모스형 트랜지스터(MP5)와; 게이트가 제7 노드(N7)에 접속되고 출력단과 상기 제7 노드(N7) 사이에 연결되는 제6 피모스형 트랜지스터(MP6)와; 게이트가 상기 제6 노드(N6)에 접속되고 상기 제7 노드(N7)와 상기 제6 노드(N6) 사이에 연결되는 제8 피모스형 트랜지스터(MP8)와; 게이트로 셀프리프레쉬 신호(/sref)가 인가되고 상기 제7 노드(N7)와 상기 제6 노드(N6) 사이에 접속되는 제7 피모스형 트랜지스터(MP7)로 이루어지는 내부동작전위 제어부(13-1)와; 게이트가 기준전위 발생부(10) 출력단에 접속되고 상기 제6 노드(N6)와 접지전위단 사이에 연결되는 제6 엔모스형 트랜지스터(MN6)로 구성된다.
상기 내부전원전위 구동부(15)는 게이트가 제9 노드(N9)에 접속되고 외부전위(VEXT) 인가단과 제8 노드(N8) 사이에 연결되는 제9 피모스형 트랜지스터(MP9)와; 게이트가 상기 제9 노드(N9)에 접속되고 외부전위(VEXT) 인가단과 상기 제9 노드(N9) 사이에 연결되는 제10 피모스형 트랜지스터(MP10)와; 게이트가 상기 레벨 쉬프터(13) 출력단에 접속되고 상기 제8 노드(N8)와 제10 노드(N10) 사이에 연결되는 제7 엔모스형 트랜지스터(MN7)와; 게이트가 외부전위(VEXT) 인가단에 접속되고 상기 제10 노드(N10)와 접지전위단 사이에 연결되는 제9 엔모스형 트랜지스터(MN9)와; 게이트가 출력단에 접속되고 상기 제9 노드(N9)와 상기 제10 노드(N10) 사이에 연결되는 제8 엔모스형 트랜지스터(MN8)와; 게이트가 상기 제8 노드(N8)에 접속되고 외부전위(VEXT) 인가단과 출력단 사이에 연결되는 제11 피모스형 트랜지스터(MP11)로 구성된다.
먼저, 기준전위 발생부(10)에서는 0.8V의 기준전위(VR1)가 발생된다. 이 전위는 정상모드시 레벨 쉬프터(13) 제3, 제5, 제6 엔모스형 트랜지스터(MN3, MN5, MN6)의 게이트로 인가되어 상기 트랜지스터들을 턴온시킨다.
이때 제5 엔모스형 트랜지스터(MN5)와 제6 엔모스형 트랜지스터(MN6)의 턴온사이즈가 동일하므로, 이들을 통해 흐르는 전하량은 동일하다.
따라서, 제5 노드(N5)와 제6 노드(N6)의 전위레벨은 동일하며, 상기 제4 엔모스형 트랜지스터(MN4)의 게이트로는 제6 노드(N6)상의 전위가 인가된다.
한편, 기준전위 발생부(10)의 출력전위와 제6 노드(N6)상의 전위를 상호 비교하면, 기준전위 발생부(10)의 출력전위가 상대적으로 크므로, 비록 상기 두 트랜 지스터의 턴온사이즈가 동일하지만 제3 노드(N3)상의 전위레벨이 제4 노드(N4)상의 전위레벨에 비해 로직로우로 인식된다.
이어, 제5 피모스형 트랜지스터(MP5)는 상기 제3 노드(N3)상의 전위에 의해 턴온되어 출력단으로 일정레벨의 내부동작전위(VR25)를 발생시킨다.
이때 발생되는 출력전위는 2.5V의 전위레벨을 갖는다.
한편, 정상모드시 셀프리프레쉬 신호(/sref)는 도 5의 (c)에 도시된 바와같이 로직하이이므로 제7 피모스형 트랜지스터(MP7)로 구성되는 내부동작전위 제어부(13-1)는 턴오프되어 출력단의 전위레벨을 제어할 수가 없다.
다음, 내부전원전위 구동부(15)에서는 상기 2.5V의 내부동작전위(VR25)에 의해 구동되어 2.5V의 내부전원전위(Vint)를 발생시킨다.
즉, 제7 엔모스형 트랜지스터(MN7)가 제8 엔모스형 트랜지스터(MN8)보다 상대적으로 많이 턴온되어 제8 노드(N8)는 로직로우로 인식된다.
이에따라 제11 피모스형 트랜지스터(MP11)가 턴온되고 이를 통해 외부전위(VEXT)로부터 내부전원전위(Vint)가 출력된다.
한편, 외부상황에 의해 상기 내부전원전위(Vint)의 전위레벨이 목표치보다 상승하게되면 제8 엔모스형 트랜지스터(MN8)가 턴온되어 제9 노드(N9)를 로직로우로 만들어준다.
이는 제9 피모스형 트랜지스터(MP9)와 제10 피모스형 트랜지스터(MP10)를 턴온시켜 제8 노드(N8)로 외부의 전원전위를 공급한다.
이에따라 제8 노드(N8)상의 전위는 로직하이로 천이되어 제11 피모스형 트랜 지스터(MP11)를 제어한다.
다음, 셀프리프레쉬 동작시는 셀프리프레쉬 신호(/sref)가 도 5의 (c)에 도시된 바와같이 로직하이에서 로직로우로 천이된다.
이에따라 내부동작전위 제어부(13-1)를 구성하는 제7 피모스형 트랜지스터(MP7)가 턴온되어 레벨 쉬프터(13)의 출력전위를 제어한다.
물론, 이때 제6 엔모스형 트랜지스터(MN6)는 기준전위 발생부(10)의 출력전위에 의해 턴온된 상태로 존재한다.
따라서, 제7 노드(N7)는 로직로우로 인식되고, 이 로직로우에 의해 제6 피모스형 트랜지스터(MP6)가 턴온되어 정상동작시 2.5V였던 출력전위를 이보다 낮은 전위로 만든다.
즉, 제6 피모스형 트랜지스터(MP6)와 내부동작전위 제어부(13-1)와 제6 엔모스형 트랜지스터(MN6)로 구성되는 커런트 패스가 형성되어 셀프리프레쉬 동작시 이를 통해 레벨 쉬프터(13)의 출력전위는 일정전위만큼 강하된다.
즉, 셀프리프레쉬 동작에서 2.2V의 내부동작전위(VR25)가 발생된다.
다음, 상기 2.2V의 내부동작전위(VR25)는 내부전원전위 구동부(15)에 인가되어 제7 엔모스형 트랜지스터(MN7)를 턴온시킨다.
이때 제7 엔모스형 트랜지스터(MN7)는 정상동작시보다 턴온되는 사이즈가 작아 제8 노드(N8)에서 접지전위단으로 흐르는 전하량 또한 작아진다.
즉, 제8 노드(N8)상의 전위레벨은 정상동작시에 비해 상대적으로 로직하이이다.
따라서, 제11 피모스형 트랜지스터(MP11)는 작게 턴온되어 출력되는 내부전원전위(Vint)가 작아진다.
즉, 정상동작시 출력되는 2.5V보다 작은 2.2V가 출력되어 셀프리프레쉬 동작시 이용된다.
결국, 정상동작시보다 작은 내부전원전위(Vint)를 이용하여 셀프리프레쉬 동작을 수행할 수가 있어 전력소모를 최소화할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 내부 전원전위 발생회로로, 기준전위 발생부(10)만을 도시하고 있으나, 본 발명의 제1 실시예에서 설명했던 레벨 쉬프터(13)와 내부전원전위 구동부(15)를 그대로 이용한다.
즉, 본 발명의 제1 실시예와 비교하여 기준전위 발생부(10)만 구성상의 차이가 있을뿐 나머지 부분은 동일한 구성을 갖는다.
따라서, 본 발명의 제2 실시예에서는 도 3에 대한 구성 및 동작만을 살펴본다.
제2 실시예는 게이트가 제1 노드(N1)에 접속되고 외부전위(VEXT)와 상기 제1 노드(N1) 사이에 연결되는 제1 피모스형 트랜지스터(MP1)와; 게이트가 상기 제1 노드(N1)에 접속되고 외부전위(VEXT)와 출력단 사이에 연결되는 제2 피모스형 트랜지스터(MP2)와; 게이트가 출력단에 접속되고 상기 제1 노드(N1)와 제2 노드(N2) 사이에 연결되는 제1 엔모스형 트랜지스터(MN1)와 게이트가 출력단에 접속되고 상기 출력단과 접지전위단 사이에 연결되는 제2 엔모스형 트랜지스터(MN2)와; 상기 제2 노드(N2)와 제3 노드(N3) 사이에 연결되는 제1 저항(R1)과, 상기 제3 노드(N3)와 접 지전위단 사이에 연결되는 제2 저항(R2)과; 게이트로 셀프리프레쉬 신호(/sref)가 인가되고 상기 제3 노드(N3)와 접지전위단 사이에 연결되는 제3 엔모스형 트랜지스터(MN3)로 이루어지는 기준전위 제어부(10-1)로 구성된다.
첫째로, 정상모드시 셀프리프레쉬 신호(/sref)가 로직하이이므로 기준전위 제어부(10-1)를 구성하는 제3 엔모스형 트랜지스터(MN3)는 턴온된다.
이에따라 제3 노드(N3)의 전위는 제3 엔모스형 트랜지스터(MN3)를 통해 접지전위단으로 흐르게 되어 상대적으로 제2 저항(R2)을 통해 커런트 패스가 형성되는 경우보다 제1 노드(N1)상의 전위레벨은 로직로우를 인식한다.
이는 제2 피모스형 트랜지스터(MP2)의 턴온사이즈를 크게하여 출력되는 기준전위(VR1)의 값을 보다 크게 만든다.
한편, 셀프리프레쉬 동작시는 셀프리프레쉬 신호(/sref)가 로직로우가 된다.
이에따라 기준전위 제어부(10-1)를 구성하는 제3 엔모스형 트랜지스터(MN3)가 턴오프되어 제1 노드(N1)상의 전위는 제1 엔모스형 트랜지스터(MN1)와 제1 저항(R1) 그리고 제2 저항(R2)을 통해 접지단으로 흐른다.
즉, 제1 노드(N1)상의 전위레벨은 정상동작시보다 상대적으로 로직하이로 인식되고, 이 전위가 제2 피모스형 트랜지스터(MP2)를 턴온시켜 기준전위(VR1)를 출력하는데, 이때 제2 피모스형 트랜지스터(MP2)의 턴온사이즈가 작으므로 0.8V보다 작은 0.7V의 기준전위(VR1)를 출력하여 레벨 쉬프터(13)에 공급한다.
결국, 도 5에 도시된 바와같이 정상동작시는 2.5V의 내부전원전위(Vint)를 발생시키고, 셀프리프레쉬 동작시는 2.2V의 내부전원전위(Vint)를 출력하여 내부회 로에 공급하여 셀프리프레쉬 동작시 전력소모를 최소화한다.
이상에서 살펴본 바와 같이, 본 발명은 정상동작시와 셀프리프레쉬 동작시 내부전원전위를 달리하여 셀프리프레쉬 상태에서 발생되는 전력소모를 최소화할 수 있어, 시스템의 전체적인 전력소모를 방지하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 소정의 일정전위를 출력하는 기준전위 발생수단과;
    상기 일정전위에 응답하여 정상동작시 일정비율의 증폭전위를 출력하고, 셀프리프레쉬 동작시 셀프리프레쉬 신호에 제어되는 제어수단에 의해 상기 일정비율의 증폭전위보다 낮은 레벨의 증폭전위를 출력하는 레벨 쉬프터와;
    상기 증폭전위에 구동하여 정상동작시 소정의 내부전원전위를 출력하고, 셀프리프레쉬 동작시 상기 소정의 내부전원전위보다 낮은 레벨의 내부전원전위를 출력하는 내부전원전위 구동수단을 구비함을 특징으로 하는 내부전원전위 발생장치.
  2. 제 1 항에 있어서,
    상기 레벨 쉬프터는 셀프리프레쉬 신호에 의해 정상동작시 턴오프되고, 셀프리프레쉬 동작시 턴온되어 출력단의 전위를 제어하는 제어수단을 출력단과 접지전위단 사이에 연결되는 모스 트랜지스터에 병렬로 접속되는 것을 특징으로 하는 내부전원전위 발생장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제어수단은 모스 트랜지스터를 구비함을 특징으로 하는 내부전원전위 발생장치.
  4. 셀프리프레쉬 신호에 의해 정상동작시 턴온되고, 셀프리프레쉬 동작시 턴오프되어 출력되는 일정전위의 전위레벨을 제어하는 기준전위 제어부를 구비하여 소정의 일정전위를 출력하는 기준전위 발생수단과;
    상기 일정전위에 응답하여 정상동작시 일정비율의 증폭전위를 출력하고, 셀프리프레쉬 동작시 셀프리프레쉬 신호에 제어되는 내부동작전위 제어부에 의해 상기 일정비율의 증폭전위보다 낮은 레벨의 증폭전위를 출력하는 레벨 쉬프터와;
    상기 증폭전위에 구동하여 정상동작시 소정의 내부전원전위를 출력하고, 셀프리프레쉬 동작시 상기 소정의 내부전원전위보다 낮은 레벨의 내부전원전위를 출력하는 내부전원전위 구동수단을 구비함을 특징으로 하는 내부전원전위 발생장치.
  5. 제 4 항에 있어서,
    상기 기준전위 제어부는 모스 트랜지스터를 접지전위단에 연결되는 저항에 병렬로 접속하는 것을 특징으로 하는 내부전원전위 발생장치.
KR1019990012365A 1999-04-08 1999-04-08 내부전원전위 발생장치 KR100596840B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990012365A KR100596840B1 (ko) 1999-04-08 1999-04-08 내부전원전위 발생장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990012365A KR100596840B1 (ko) 1999-04-08 1999-04-08 내부전원전위 발생장치

Publications (2)

Publication Number Publication Date
KR20000065737A KR20000065737A (ko) 2000-11-15
KR100596840B1 true KR100596840B1 (ko) 2006-07-04

Family

ID=19579147

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990012365A KR100596840B1 (ko) 1999-04-08 1999-04-08 내부전원전위 발생장치

Country Status (1)

Country Link
KR (1) KR100596840B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702124B1 (ko) * 2005-04-01 2007-03-30 주식회사 하이닉스반도체 내부전압 공급회로

Also Published As

Publication number Publication date
KR20000065737A (ko) 2000-11-15

Similar Documents

Publication Publication Date Title
KR100753048B1 (ko) 반도체 메모리 장치의 주변영역 전압 발생 장치
JPH1064261A (ja) 半導体集積回路
JP2007213637A (ja) 内部電源生成回路及びこれらを備えた半導体装置
KR100956776B1 (ko) 네거티브 전압 생성 장치
JPH10199244A (ja) 複合モード型基板電圧発生回路
KR19990029200A (ko) 데이터 유지 상태의 소비 전력을 저감하고, 또한 안정된 동작을 실현하는 반도체 기억 장치
US10516384B2 (en) Circuit for generating voltage
KR19980082461A (ko) 반도체 메모리 소자의 전압 조정회로
US8194476B2 (en) Semiconductor memory device and method for operating the same
US20060104144A1 (en) Semiconductor memory device
KR20080001127A (ko) 반도체 메모리 장치
JP2009193666A (ja) 半導体装置
US5774405A (en) Dynamic random access memory having an internal circuit using a boosted potential
US20050225379A1 (en) Internal voltage generation circuit of semiconductor memory device
US9136844B2 (en) Semiconductor device having level shifter
JP3735698B2 (ja) 内部電圧発生回路
JP4166014B2 (ja) 高電圧感知器
JP2001126477A (ja) 半導体集積回路
KR100596840B1 (ko) 내부전원전위 발생장치
KR20000009108A (ko) 대기전류를 감소시킨 반도체 메모리용 고전원 발생장치
US7599240B2 (en) Internal voltage generator of semiconductor memory device
JP3633996B2 (ja) 半導体装置
KR100418578B1 (ko) 반도체 메모리 장치의 비트라인 감지증폭기 제어회로
US7978536B2 (en) Semiconductor memory device and method of operating the same
KR101143396B1 (ko) 반도체 메모리 장치의 내부전압 발생기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee