JP4166014B2 - 高電圧感知器 - Google Patents
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Description
【発明が属する技術分野】
本発明は、高電圧の変化を感知する高電圧感知器に関し、特に、高電圧を必要とする集積回路に供給される電源電圧が低くなっても正常に動作可能な高電圧感知回路に関する。
【0002】
【従来の技術】
一般に、高電圧は、集積回路を駆動する内部電圧より所定レベル以上高い電圧をいい、高電圧感知器は、高電圧が一定レベル以下に低くなれば、これを検出する回路をいう。
例えば、DRAM(Dymamic Random Access Memory)の場合、DRAMを構成する各々のセルは、一つのNMOSトランジスタと一つのキャパシタとから構成され、DRAMセルのワードラインに加えられる電圧は、NMOSトランジスタが有するしきい電圧による損失を考慮して高い電圧を使用することになるが、このような電圧を高電圧といい、高電圧はNMOSに連結されたキャパシタの電位レベルよりは高くなければならない。
【0003】
図1は、従来の技術に係るメモリの高電圧感知回路を示すものである。
図1を参照すると、電流ミラーから構成され、電流ミラーの電圧として高電圧とメモリのコア電圧を印加されてこの二つを比較して、所定電位レベルを出力する高電圧検出部10、及び前記高電圧検出部10から出力される電位レベルを論理ハイと論理ローの信号形態にして出力する信号出力部20を含んでなる。
【0004】
以下、図1を参照しながら上記した構成を有する従来の高電圧感知回路の動作を説明する。
まず、PMOS(T1)のソース端とPMOS(T2)のソース端に各々高電圧Vppとメモリのコア電圧CVddが印加されれば、高電圧検出部10が電流ミラーから構成されるので、PMOS(T1)とNMOS(T3)を貫通して流れる電流と、PMOS(T2)とNMOS(T4)を貫通して流れる電流が同一になる。
この場合、高電圧Vppが低くなる場合、PMOS(T1)とNMOS(T3)を貫通して流れる電流量が減少することになるので、PMOS(T2)とNMOS(T4)を貫通して流れる電流量も減少することになる。
【0005】
次いで、PMOSのT1、T2のゲート端は、接地電圧に連結されているので、ソース端とドレイン端との間の抵抗が非常に少なくなるので、NMOS(T4)のドレイン端の電位レベルが上昇することになり、電位レベルが一定レベル以上上昇すれば、インバータ21がハイレバルが入力されたことと判断して、ローレベルを出力し、これをまたインバータ22で反転してハイレバルのポンピング信号Vppenを出力することになる。
一方、上述した高電圧感知回路は、電流ミラーを利用して高電圧Vppとメモリのコア電圧CVddとを単純比較するように構成されるが、もしメモリに印加される電源電圧が低くなる場合、高電圧Vppとメモリのコア電圧CVddが共に低くなってしまうとこれを感知できない。
【0006】
例えば、3.3Vの電源電圧が2.5V以下に低くなれば、高電圧Vppとメモリのコア電圧CVddが一定の割合で共に低くなるので、高電圧Vppをポンピング(pumping)させるポンピング信号Vppenがイネーブルされない。
すなわち、従来の高電圧感知回路は、電源電圧変動の際、高電圧感知動作を正しく行なえないという問題点があった。
【0007】
【発明が解決しようとする課題】
そこで、本発明は上記従来の高電圧感知器における問題点に鑑みてなされたものであって、本発明の目的は、外部から印加される電源電圧が変わっても安定的に高電圧を感知する高電圧感知回路を提供することにある。
【0008】
【課題を達成するための手段】
上記目的を達成するためになされた本発明による高電圧感知器は、メモリのコア電圧を昇圧させた高電圧を生成する高電圧生成部を備えるDRAMにおける前記高電圧が、一定電圧以下である時、これを上昇させるポンピング制御信号を生成する高電圧感知器において、基準電圧を供給する基準電圧供給部と、前記基準電圧と前記メモリのコア電圧とを比較して前記メモリのコア電圧が所定レベル以下である時イネーブルされるハイレベルの低電圧検出信号を生成する低電圧検出部と、第1ノードと、第2ノードと、前記ハイレベルの低電圧検出信号によって、前記第1ノードと第2ノードにかかる抵抗値が増加するパスゲート部と、前記高電圧と前記メモリのコア電圧を電源電圧とする電流ミラーから構成される出力電圧生成部とを含んでなる制御信号出力部とを備え、前記パスゲート部は、ゲートは、前記低電圧検出信号が印加され、一側は、前記第1ノードに連結され、他側は、前記第2ノードに連結される第1PMOSと、一側と他側は、前記第1PMOSの一側と他側に各々連結され、ゲートは接地される第2PMOSとを含んでなることを特徴とする。
(メモリのコア電圧は以下内部電圧と称す。)
【0009】
【発明の実施の形態】
次に、本発明にかかる高電圧感知器の実施の形態の具体例を図面を参照しながら説明する。
図2は、本発明の好ましい実施例に係る半導体メモリ装置で用いられる高電圧感知器を示す。
図2を参照すると、内部電圧CVddを昇圧させた高電圧Vppを生成する高電圧生成部(図示せず)を備える集積回路における高電圧Vppが一定電圧以下である場合、これを上昇させるポンピング制御信号Vppenを生成する高電圧感知器において、基準電圧VREFを供給する基準電圧供給部100と、基準電圧VREFと内部電圧CVddとを比較して、内部電圧CVddが所定レベル以下である場合、イネーブルされる低電圧検出信号LowDを生成する低電圧検出部200と、高電圧Vppと内部電圧CVddを電源電圧とする電流ミラーから構成され、低電圧検出信号LowDにより電流ミラーに流れる電流量を制御して、ハイまたはローレベルを有するポンピング制御信号Vppenを出力する制御信号出力部300とを備える。
【0010】
具体的に、基準電圧供給部100は、一側は高電圧Vppに連結され、ゲートは接地されるPMOS(T23)と、PMOS(T23)の他側と接地電圧との間にダイオード接続されて直列に連結されるNMOS(T20、T21、T22)を含んで構成、実施される。
低電圧検出部200は、各々の一側は電源電圧に連結され、ゲートは共同に連結されるPMOS(T24、T25)と、一側は、PMOS(T24)の他側に連結され、ゲートは基準電圧VREFが印加され、他側は接地されるNMOS(T26)と、一側は、PMOS(T25)の他側に連結され、他側は接地電圧に連結され、ゲートは内部電圧CVddが印加されるNMOS(T27)と、高電圧Vppによりイネーブルされ、PMOS(T25)の他側とNMOS(T27)の一側とが連結されるノードの電圧が印加されて反転するインバータI1、及び高電圧Vppによりイネーブルされ、インバータI1の出力を反転してハイまたはローレベルの低電圧検出信号LowDを出力するインバータI2を含んで構成、実施される。
【0011】
制御信号出力部300は、ノードN2、N3と、低電圧検出信号LowDによって、ノードN2、N3間にかかる抵抗値が変わるパスゲート部310、及び高電圧Vppと内部電圧CVddにより駆動される電流ミラーから構成され、パスゲート部310の抵抗値によってハイまたはローレベルを有するポンピング制御信号Vppenを出力する出力電圧生成部320を含んで構成、実施されるが、パスゲート部310は、ゲートは低電圧検出信号LowDを印加され、一側はノードN2に連結され、他側はノードN3に連結されるPMOS(T28)と、一側と他側はPMOS(T28)の一側と他側に各々連結され、ゲートは接地されるPMOS(T29)を含んで構成、実施される。
【0012】
出力電圧生成部320は、一側は高電圧Vppに連結され、ゲートは接地され、他側はノードN2に連結されるPMOS(T30)と、一側とゲートはノードN3に連結され、他側は接地されるNMOS(T31)と、一側は、内部電圧CVddに連結され、ゲートは接地されるPMOS(T32)と、一側は、PMOS(T32)の他側に連結され、ゲートはNMOS(T31)のゲートと共同に連結され、他側は接地されるNMOS(T33)と、PMOS(T32)の他側とNMOS(T33)の一側とが連結されるノードN4の電圧を反転させるインバータI3、及びインバータI3の出力を反転させるインバータI4を含んで構成、実施される。
【0013】
以下、図2を参照しながら上述した本発明の一実施例による高電圧感知器の動作を詳細に説明する。
まず、高電圧Vppを印加されるPMOS(T23)は、ゲートが接地されているので、基準電圧供給部100にダイオード接続されたNMOS(T20、T21、T22)によってNMOS(T22)のドレイン端子には各々のNMOS(T20、T21、T22)が有するしきい電圧を合わせた電圧が基準電圧VREFとしてかかることになる。
ここで、NMOS(T22)のドレイン端子にかかる基準電圧VREFは、各々のNMOS(T20、T21、T22)が持っているしきい電圧によるものであるので、PMOS(T23)のソース端に印加される高電圧Vppの変動にほとんど影響を受けない。この場合、基準電圧VREFを生成するためのNMOSの個数は、印加される電源電圧に応じてその個数を異にすることができる。
次いで、低電圧検出部200では、基準電圧VREFとメモリ内部を動作させる内部電圧CVddとを比較して、ハイまたはローレベルを有する低電圧検出信号LowDを出力する。
【0014】
以下でこの過程をより詳細に説明する。
高電圧Vppと内部電圧CVddが一定の電位レベルを維持する場合には、低電圧検出部200が電流ミラーから構成されるので、高電圧Vppと接地電圧との間に連結されたPMOS(T24、T25)とNMOS(T26、T27)のソースとドレインとの間に流れる電流は一定である。
一方、電源電圧(図示せず)が低くなっても基準電圧VREFの電位レベルがほとんど変動しないのに対し、同期式半導体メモリ装置の外部から印加される電源電圧が低くなる場合に、同期式半導体メモリ装置の内部ロジック(図示せず)を駆動する内部電圧CVddは低くなる。
【0015】
したがって、NMOS(T27)のソースとドレインとの間の抵抗が大きくなって、インバータI1の入力端に印加される電圧が上昇することになって、上昇された電圧が一定レベル以上になれば、インバータI1は、ローレベルを出力し、この出力がまたインバータI2に印加されて最終的にハイレバルの低電圧検出信号LowDを出力する。
ここで、インバータI1、I2は、高電圧Vppによって動作が制御されるが、これは低電圧検出信号LowDが高電圧Vppが印加される場合のみ生成されるようにするためのものである。
次いで、制御信号出力部300は、低電圧検出信号LowDに応答して電流ミラーから構成された出力電圧生成部320の各々のNMOS(T31、T32)とPMOS(T30、T32)のソースとドレインとの間に流れる電流を加減してハイまたはローレベルを有するポンピング制御信号Vppenを生成して、同期式半導体メモリ装置に供給される電源電圧が低くなる場合に、高電圧Vppを上昇させるようにする。
【0016】
以下、この過程をより詳細に説明する。
PMOS(T28)は、同期式半導体メモリ装置を製作する工程過程においてPMOS(T29)に比べて抵抗が小さくなるようにサイジング(sizing)して、パスゲート部310に低電圧検出信号LowDがローレベルである場合は、PMOS(T30)のソースから出力される電流の大部分がPMOS(T28)を経由して流れるようにする。
すなわち、低電圧検出信号LowDがローレベルである場合は、電流ミラーから構成された出力電圧生成部320のNMOS(T31、T33)のソースとドレインとの間には、同じ電流が流れることになり、この場合インバータI3の入力端にはローレベルが印加される。
【0017】
一方、同期式半導体メモリ装置に印加される電源電圧が低くなって内部電圧CVddが低くなる場合、前述したように、低電圧検出信号LowDがハイレバルにイネーブルされ、この場合には、PMOS(T28)のゲートにハイレバルが印加されるので、PMOS(T28)はターンオフされPMOS(T29)のみイネーブルされる。PMOS(T29)は、PMOS(T28)に比べてソース−ドレイン間の抵抗値が大きいので、高電圧Vppと接地電圧との間に連結されるPMOS(T30、T29)と、NMOS(T31)を貫通する電流の量が減少することになる。
【0018】
したがって、ゲートが接地電圧に連結されたPMOS(T32)のソース−ドレイン間の抵抗がほとんどないのに比べて、NMOS(T31)と共に電流ミラーを構成するNMOS(T33)のソース−ドレイン間の電流が減少するので、NMOS(T33)のソース−ドレイン間抵抗値が増加することになる。
したがって、インバータI3の入力端の電位レベルが上昇することになり、一定レベル以上上昇する場合、インバータI3ではローレベルを出力することになり、これをインバータI4でまた反転してハイレバルのポンピング制御信号Vppenを生成することになる。
【0019】
本発明は前記同期式半導体メモリ装置を例に挙げて説明したが、本発明の高電圧感知器は、前述した実施例及び添付する図面により限定されず、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【0020】
【発明の効果】
上述したように、本発明によれば、同期式半導体メモリ装置のように、内部に高電圧を必要とする集積回路に印加される電源電圧が規定値以下に低くなっても、高電圧感知回路が正常に作動して一定の電位レベルを維持するようにし、本発明の実施例にかかる高電圧以外にも他の電圧に対しても一定のレベルを維持できるようにする効果がある。
【図面の簡単な説明】
【図1】従来の技術にかかる高電圧感知回路の詳細回路図である。
【図2】本発明にかかる高電圧感知器の一実施例の詳細回路図である。
【符号の説明】
100 基準電圧供給部
200 低電圧検出部
300 制御信号出力部
310 パスゲート部
320 出力電圧生成部
Claims (4)
- メモリのコア電圧を昇圧させた高電圧を生成する高電圧生成部を備えるDRAMにおける前記高電圧が、一定電圧以下である時、これを上昇させるポンピング制御信号を生成する高電圧感知器において、
基準電圧を供給する基準電圧供給部と、前記基準電圧と前記メモリのコア電圧とを比較して前記メモリのコア電圧が所定レベル以下である時イネーブルされるハイレベルの低電圧検出信号を生成する低電圧検出部と、
第1ノードと、第2ノードと、前記ハイレベルの低電圧検出信号によって、前記第1ノードと第2ノードにかかる抵抗値が増加するパスゲート部と、前記高電圧と前記メモリのコア電圧により駆動される電流ミラーから構成される出力電圧生成部とを含んでなる制御信号出力部とを備え、
前記パスゲート部は、ゲートは、前記低電圧検出信号が印加され、一側は、前記第1ノードに連結され、他側は、前記第2ノードに連結される第1PMOSと、一側と他側は、前記第1PMOSの一側と他側に各々連結され、ゲートは接地される第2PMOSとを含んでなることを特徴とする高電圧感知器。 - 前記出力電圧生成部は、一側は、前記高電圧に連結され、ゲートは、接地され、他側は、前記第1ノードに連結される第3PMOSと、一側とゲートは、前記第2ノードに連結され、他側は接地される第1NMOSと、一側は、前記内部電圧に連結され、ゲートは接地される第4PMOSと、一側は、前記第4PMOSの他側に連結され、ゲートは前記第1NMOSのゲートと共同に連結され、他側は接地される第2NMOSと、前記第4PMOSの他側と第2NMOSの一側が連結されるノードの電圧を反転させる第1インバータと、前記第1インバータの出力を反転させる第2インバータとを含んでなることを特徴とする請求項1に記載の高電圧感知器。
- 前記基準電圧供給部は、一側は、電源電圧に連結され、ゲートは接地される第5PMOSと、前記第5PMOSの他側と接地電圧との間に連結され、少なくとも一つのダイオード接続されるNMOSとを含んでなることを特徴とする請求項1に記載の高電圧感知器。
- 前記低電圧検出部は、各々の一側は、電源電圧に連結され、ゲートは共同に連結される第6PMOSと第7PMOSと、一側は、前記第6PMOSの他側に連結され、ゲートは前記基準電圧が印加され、他側は接地される第3NMOSと、一側は、前記第7PMOSの他側に連結され、他側は接地電圧に連結され、ゲートは前記メモリのコア電圧が印加される第4NMOSと、前記高電圧によりイネーブルされ、前記第7PMOSの他側と第4NMOSの一側とが連結されるノードの電圧が印加されて反転する第3インバータと、前記高電圧によりイネーブルされ、前記第3インバータの出力を反転して第1または第2電位レベルの低電圧検出信号を出力する第4インバータとを含んでなることを特徴とする請求項1に記載の高電圧感知器。
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US8850232B2 (en) * | 2008-03-19 | 2014-09-30 | Freescale Semiconductor, Inc. | Method for protecting a cryptographic module and a device having cryptographic module protection capabilities |
US9046570B2 (en) | 2012-08-03 | 2015-06-02 | Freescale Semiconductor, Inc. | Method and apparatus for limiting access to an integrated circuit (IC) |
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Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5063304A (en) * | 1990-04-27 | 1991-11-05 | Texas Instruments Incorporated | Integrated circuit with improved on-chip power supply control |
JPH04289476A (ja) | 1991-03-18 | 1992-10-14 | Fujitsu Ltd | 高電圧検出回路 |
KR950008453B1 (ko) * | 1992-03-31 | 1995-07-31 | 삼성전자주식회사 | 내부전원전압 발생회로 |
JPH0612878A (ja) | 1992-06-25 | 1994-01-21 | Mitsubishi Electric Corp | 半導体メモリ装置 |
JPH0696593A (ja) | 1992-09-14 | 1994-04-08 | Toshiba Corp | 半導体記憶装置 |
WO1995009483A1 (en) * | 1993-09-30 | 1995-04-06 | Macronix International Co., Ltd. | Improved supply voltage detection circuit |
US5420798A (en) | 1993-09-30 | 1995-05-30 | Macronix International Co., Ltd. | Supply voltage detection circuit |
JPH07229932A (ja) * | 1994-02-17 | 1995-08-29 | Toshiba Corp | 電位検知回路 |
JPH08129886A (ja) | 1994-10-31 | 1996-05-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
KR0179551B1 (ko) | 1995-11-01 | 1999-04-15 | 김주용 | 고전위 발생기 |
GB2308453B (en) * | 1995-12-22 | 2000-08-09 | Motorola Inc | Voltage detector |
KR100273208B1 (ko) | 1997-04-02 | 2000-12-15 | 김영환 | 반도체메모리장치의고효율전하펌프회로 |
JP3676904B2 (ja) * | 1997-04-11 | 2005-07-27 | 株式会社ルネサステクノロジ | 半導体集積回路 |
US6163175A (en) * | 1998-03-27 | 2000-12-19 | Vantis Corporation | High voltage detector to control a power supply voltage pump for a 2.5 volt semiconductor process device |
KR100378690B1 (ko) * | 1998-07-21 | 2003-06-12 | 주식회사 하이닉스반도체 | 대기전류를감소시킨반도체메모리용고전원발생장치 |
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