KR100550637B1

KR100550637B1 - 저전압 감지기를 내장한 고전압 검출기

Info

Publication number: KR100550637B1
Application number: KR1020000087590A
Authority: KR
Inventors: 김용기
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-30
Filing date: 2000-12-30
Publication date: 2006-02-10
Also published as: KR20020057286A; US6661218B2; JP2002319283A; GB2373865A; JP4166014B2; US20020105318A1; GB0131047D0; GB2373865B

Abstract

본 발명은 고전압을 감지하는 회로에 대한 것으로 이를 위한 본 발명의 고전압 감지회로는 제1전압 공급부; 제2전압 공급부; 제1전압을 분배하여 일정한 레벨을 갖는 기준전압을 만드는 기준전압 발생부; 제1 NMOS를 구비하여, 상기 기준전압에 응답하여 전류미러로 구성된 회로내에 일정한 전류가 흐르도록 하고, 상기 기준전압에 응답하여 상기 제어된 전류미러 회로의 전류가 제2전원에 응답된 제2 NMOS의 소스단에 전위를 생성하는 저전압 검출부; 상기 저전압 검출부의 출력이 하이 일때 저전압 검출을 알리는 제1출력부; 상기 제1출력부의 제1제어신호에 응답하여 제1전압 검출부에 흐르는 전류를 제어하는 저전압 제어신호 입력부; 상기 제1제어신호의 제어를 받아 전류미러로 구성된 회로내에 일정한 전류가 흐르도록 하고, 상기 일정한 전류가 상기 제2전압에 응답한 제3 NMOS가 발생시킬수 있는 전류와 비교하여 제3 NMOS의 소스단에 전위를 생성하는 제1전압 검출부; 및 상기 제3 NMOS소스단의 전위에 따라 제1전압 펌핑동작을 결정하는 제2출력부로 이루어진 것을 특징으로 한다.

고전압 감지회로, 저전압 검출회로, 전류미러, 펌핑

Description

저전압 감지기를 내장한 고전압 검출기{High voltage detector with low power detector}

도 1은 종래기술에 따른 고전압 감지회로를 나타낸 도면.

도 2는 본 발명에 따른 저전압 감지기를 내장한 고전압 검출기를 나타낸 도면.

도 3은 본 발명의 고전압 검출기가 응용되는 메모리 장치의 주변회로를 보여주는 도면.

본 발명은 고전압을 감지하는 회로에 대한 것으로, 특히 메모리에서 구동전압이 낮을 경우에도 감지회로가 효과적으로 동작할수 있도록 하는 회로에 관한 것이다.

일반적으로 DRAM 셀은 하나의 NMOS와 하나의 캐패시터로 구성되어 있으며, 상기 DRAM 셀의 워드라인에 가해지는 전압은 상기 NMOS의 문턱전압에 의한 손실을 고려하여 높은 전압을 사용하게 되는데, 이러한 전압을 고전압이라 하며, 고전압(VPP)은 NMOS 셀에 연결된 코어전압(CVDD) 레벨보다는 높아야 한다.

메모리에 있어서 고전압 감지회로는, 워드라인에 가해지는 고전압(VPP)을 감지하고 워드라인의 전위가 일정레벨을 넘을 경우 VPP의 전위 레벨을 낮추는 회로를 말한다.

종래에는 DRAM 코어에서 사용하는 코어전압(CVDD)과 고전압(VPP)을 단순비교하였으며, 고전압(VPP)을 코어전압(CVDD)에 비례하여 동작하도록 하였다.

따라서 메모리를 구동하는 외부전압이 극단적으로 낮아지는 경우 고전압(VPP)감지전압도 같이 낮아지는 문제점이 있었다.

상기한 종래의 고전압 감지기의 문제점을 도 1을 참조하여 자세히 설명하도록 한다.

도 1은 종래의 고전압 감지기의 회로를 나타낸 도면으로서, 고전압이 인가되는 고전압 공급부와, 메모리 코어전압이 인가되는 코어전압 공급부와, 전류미러로 구성되어 고전압 레벨을 검출하는 고전압 레벨 검출부, 및 상기 고전압 레벨 검출부의 결과에 따라 고전압 전위 레벨을 제어하는 신호를 출력하는 출력부로 구성된다.

고전압(VPP)공급부는 활성화 되어있는 제1 PMOS를 써서 고전압(VPP)을 제1 PMOS(T1)에 공급하며, 코어전압 공급부 또한 활성화 되어있는 제2 PMOS(T2)에 공급한다.

고전압 레벨 검출부는 제1 NMOS(T3)와 제2 NMOS(T4)를 구비하여, 전류미러(current mirror)의 형태로 구성되며, 각각의 NMOS 드레인 단자는 접지준위로 연결되고, 출력부는 제2 NMOS의 드레인 단자에 직렬 연결된 두개의 인버터(I1, I2)로 이루어진다.

도 1을 통해 상기 종래기술의 동작을 살펴보면,

활성화된 제1 PMOS(T1)와 제2 PMOS(T2)에 의해 각각 VPP와 CVDD가 고전압(VPP)레벨 검출부로 인가된다.

제1 NMOS(T3)와 제2 NMOS(T4)는 전류미러의 형태로 구성되어 있으므로, 만약 고전압(VPP) 의 전위 레벨이 낮을경우 제1 NMOS(T3)와 제2 NMOS(T4)의 전류량이 감소한다.

제2 NMOS(T4)의 전류가 감소하면 출력부(40)에 있는 인버터의 입력전압이 올라가게 되므로, 출력부(40)상의 두개의 인버터를 거치면서 고전압 펌핑제어신호(vppen)를 활성화시키게 되어 VPP전위 레벨을 올리게 된다.

그러나 상기의 동작은 DRAM에 공급되는 전압이 일정 레벨을 유지할때는 상기 동작에 아무런 문제가 없으나, 외부공급전압이 규정치 이하로 감소할경우 고전압과 CVDD전압이 동시에 영향을 받아 감소하게 된다.

상기 회로는 고전압과 CVDD전압을 서로 비교하여 동작하는 방식이므로, 외부에서 공급되는 전압이 낮아지면 고전압과 CVDD가 동시에 전압이 낮아지게 되어 고전압(VPP) 레벨이 규정이하로 감소하여도 이를 감지하여 고전압 펌핑제어신호(vppen)를 활성화시키기 어렵게 된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 외부공급 전압의 변동이 있는 경우에도 고전압 레벨을 효과적으로 검출하여 고전압 전위 레벨을 유지하는 고전압 검출기를 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 고전압을 공급하기 위한 제1전압 공급부; 코어전압을 공급하기 위한 제2전압 공급부; 상기 고전압을 분배하여 일정한 레벨을 갖는 기준전압을 만드는 기준전압 발생부; 상기 기준전압에 응답하여 전류미러로 구성된 회로내에 일정한 전류가 흐르도록 하고, 상기 기준전압에 응답하여 상기 제어된 전류미러 회로의 전류가 상기 코어전압에 응답된 제1 NMOS의 소스단에 전위를 생성하는 저전압 검출부; 상기 저전압 검출부의 출력신호를 받아 저전압 검출을 알리는 제1제어신호를 출력하기 위한 제1출력부; 상기 제1제어신호에 응답하여 하기 제1전압검출부에 흐르는 전류를 제어하는 저전압 제어신호 입력부; 상기 제1제어신호에 응답하여 전류미러로 구성된 회로내에 일정한 전류가 흐르도록 하고, 상기 일정한 전류가 상기 코어전압에 응답한 제2 NMOS가 발생시킬 수 있는 전류와 비교하여 상기 제2 NMOS의 소스단에 전위를 생성하는 제1전압검출부; 및 상기 제2 NMOS의 소스단의 전위에 따라 상기 고전압에 대한 펌핑동작을 결정하는 펌핑제어신호를 출력하기 위한 제2출력부를 구비하는 고전압 검출기가 제공된다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 바람직한 실시예에 따른 저전압 감지기를 내장한 고전압 검출기를 나타낸 도면이다.

도 2를 참조하면, 본 발명의 고전압 감지회로는 VPP 전압을 공급하기 위한 제1전압 공급부(100)와, CVDD 전압을 공급하기 위한 제2전압 공급부(200)와, VPP 전압을 분배하여 일정한 레벨을 갖는 기준전압을 만드는 기준전압 발생부(300)와, NMOS(T26)를 구비하여, 상기 기준전압에 응답하여 전류미러로 구성된 회로내에 일정한 전류가 흐르도록 하고, 상기 기준전압에 응답하여 제어된 전류미러 회로의 전류가 CVDD 전압에 응답된 NMOS(T27)의 소스단에 전위를 생성하는 저전압 검출부(400)와, 상기 저전압 검출부(400)의 출력이 하이 레벨일때 저전압 검출을 알리는 제1출력부(500)와, 상기 제1출력부(500)의 출력신호인 제1제어신호(dual_up)에 응답하여 제1전압 검출부(700)에 흐르는 전류를 제어하는 저전압 제어신호 입력부(600)와, 상기 제1제어신호(dual_up)의 제어를 받아 전류미러로 구성된 회로내에 일정한 전류가 흐르도록 하고, 상기 일정한 전류가 상기 제2전압에 응답한 NMOS(T10)가 발생시킬수 있는 전류와 비교하여 NMOS(T10)의 소스단에 전위를 생성하는 상기 제1전압 검출부(700)와, 상기 NMOS(T10) 소스단의 전위에 따라 제1전압 펌핑동작을 결정하는 vppen 신호를 출력하기 위한 제2출력부(800)로 실시 구성되어 있다.

구체적으로, 제1전압 공급부(100)는 활성화되어 있는 PMOS T5, T23과, T24와 T25의 소스단자에 연결되며, 제1출력부상의 두개의 인버터(I20, I21)를 활성화하는 단자에 연결되어 있다.

제2전압 공급부(200)는 CVDD 전압을 소오스단으로 인가받고 그 게이트로 접지전압이 인가되는 PMOS(T8)를 구비한다.

기준전압 발생부(300)는, 다수의 다이오드 접속된 NMOS(T20, T21, T22)가 PMOS(T23)와 접지준위(VSS) 사이에 직렬로 연결되고 상기 NMOS(T22)의 소스단자가 상기 저전압 검출부(400)의 NMOS(T26)의 게이트에 연결되도록 실시 구성되어 있다.

저전압 검출부(400)는, 다이오드 접속된 PMOS(T24)가 PMOS(T25)와 전류미러로 구성되고, 기준전압에 응답하여 상기 전류미러로 구성된 회로의 전류를 제어하는 NMOS(T26)가 상기 PMOS(T24)의 드레인 단자와 연결되며, 제2전압에 응답하여 제어전압을 발생시키는 NMOS(T27)가 상기 PMOS(T25)의 드레인 단자와 연결되도록 실시 구성되어 있다.

제1출력부(500)는, 제1전압에 응답하여 작동하는 두개의 인버터(I20, I21)가 상기 저전압 검출부(400)에 있는 NMOS(T27)의 소스단자에 연결되도록 실시구성되어 있다.

저전압 제어신호 입력부(600)는, 제어신호(dual_up)에 응답하는 PMOS(T5)의 소스와 드레인 단자를, 활성화 되어있는 PMOS(T6)의 소스와 드레인 단자에 각각 연결되도록 실시 구성되어 있다.

저전압 검출부(700)는, 전류미러로 구성된 두개의 NMOS(T9, T10)로 실시 구성된다.

제2출력부(800)는, 상기 저전압 검출부(700)상에 있는 NMOS(T10)의 소스단자에 연결되어 실시구성된다.

도 2를 통해 본 발명의 동작을 상세히 살펴보기로 한다.

먼저 VPP 전압이 PMOS(T23)에 인가되면, 기준전압 발생부에 있는 3개의 NMOS(T20, T21, T22)에 의해 기준전압이 발생하게 된다.

상기 NMOS(T20, T21, T22)는 다이오드로 동작하도록 게이트와 소스단자가 각각 연결되어 있으므로 상기 NMOS를 동작하는데 필요한 문턱전압 ×3 만큼의 전압이 노드1에 걸리게 된다.

여기서, 노드1에 걸리는 기준전압은 제1전원공급부(100)로부터 파생되는 전압이지만, 상기 제1전원이 상당한 수준으로 낮아지는 경우에도 각각의 NMOS에는 단지 문턱전압 만큼만 걸리게 되므로 기준전압은 잘 변하지 않게 된다.

상기 기준전압 발생부(300)에 의해 발생한 기준전압에 응답하는 NMOS(T26)에 의해 전류미러 차동증폭기로 구성된 저전압 검출부(400)의 전류가 제어된다.

상기 저전압 검출부(400)에 있는 두개의 PMOS(T24, T25)는 NMOS(T26)의 전류제한에 의해 흐를수 있는 전류가 제한되어 저항성분으로서 작동하게 된다.

이때 제2전압에 응답하는 NMOS(T27)이 변하게 될때를 생각해보자.

제2전압이 감소하여 NMOS(T27)에 흐르는 전류가 감소하게 되면, 노드2의 전위가 올라가게 되며, 따라서 제1출력부(500)상에 있는 제1전압에 응답하여 작동하는 두개의 인버터(I20, I21)에 하이레벨의 전압이 가해지게 된다.

따라서 상기 제1출력부(500)에서 저전압 검출신호(dual_up)가 하이레벨로 셋팅되게 된다.

다음으로 상기 저전압 검출신호(dual_up)가 활성화 되었을때(high level)의 동작을 살펴보면 다음과 같다.

상기 저전압 검출신호(dual_up)가 활성화 되면, 마주보는 두개의 PMOS T6와 T7중에서 T6이 오프되어 제1전원이 T6을 통해 흐르게 되는데 이때 노드3을 통해 흐르는 전류는 제어신호(dual_up)가 비활성화 될때에 비해서 감소하게 된다.

한편 NMOS(T9, T10)은 전류미러로 구성되어 있으므로 노드3에 흐르는 전류와 노드4에 흐르는 전류값이 같아지게 되어 노드 4에 흐르는 전류도 감소하게 된다.

따라서 노드4에 전위가 상승하게 되며 제2출력부상에 있는 두개의 인버터(I3, I4)에 하이 레벨의 전위가 인가되어 제1전압을 펌핑(pumpping)하는 제어신호(VPPen)를 발생시키게 된다.

도 3은 Vpp전압이 워드라인 드라이버에 적용되는 것을 보여준다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

본 발명은 종래에 외부전압이 규정치 이하로 인가되는 경우 고전압 검출이 어렵던 것을 저전압 검출기를 써서 규정이하의 저전압에서도 고전압 감지회로가 정상작동 하도록 하였으며, 특히 메모리 워드라인에 인가되는 고전압 뿐만이 아니라 메모리 내에 존재하는 다른 전압들에 대해서도 저전압이 인가된 상태에서 상기와 같이 일정레벨의 전압을 유지할수 있도록 응용할수 있다.

Claims

삭제
삭제
고전압을 공급하기 위한 제1전압 공급부;

코어전압을 공급하기 위한 제2전압 공급부;

상기 고전압을 분배하여 일정한 레벨을 갖는 기준전압을 만드는 기준전압 발생부;

상기 기준전압에 응답하여 전류미러로 구성된 회로내에 일정한 전류가 흐르도록 하고, 상기 기준전압에 응답하여 상기 제어된 전류미러 회로의 전류가 상기 코어전압에 응답된 제1 NMOS의 소스단에 전위를 생성하는 저전압 검출부;

상기 저전압 검출부의 출력신호를 받아 저전압 검출을 알리는 제1제어신호를 출력하기 위한 제1출력부;

상기 제1제어신호에 응답하여 하기 제1전압검출부에 흐르는 전류를 제어하는 저전압 제어신호 입력부;

상기 제1제어신호에 응답하여 전류미러로 구성된 회로내에 일정한 전류가 흐르도록 하고, 상기 일정한 전류가 상기 코어전압에 응답한 제2 NMOS가 발생시킬 수 있는 전류와 비교하여 상기 제2 NMOS의 소스단에 전위를 생성하는 제1전압검출부; 및

상기 제2 NMOS의 소스단의 전위에 따라 상기 고전압에 대한 펌핑동작을 결정하는 펌핑제어신호를 출력하기 위한 제2출력부

를 구비하는 고전압 검출기.
제3항에 있어서,

상기 기준전압 발생부는,

다수의 다이오드 접속된 NMOS - 직렬 연결됨 - 를 구비하는 것을 특징으로 하는 고전압 검출기.
제3항에 있어서,

상기 저전압 제어신호 입력부는,

상기 제1제어신호를 게이트 입력으로 하는 제1 PMOS와,

접지전압을 게이트 입력으로 하는 제2 PMOS - 상기 제1 PMOS와 소오스 및 드레인이 맞물려 연결됨 - 를 구비하는 것을 특징으로 하는 고전압 검출기.