KR100744133B1 - 안정적인 전압레벨을 제공하는 승압전압 발생회로 - Google Patents

안정적인 전압레벨을 제공하는 승압전압 발생회로 Download PDF

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Abstract

반도체 장치로 안정적인 전압을 제공하기 위한 승압전압 발생회로가 개시된다. 상기 승압전압 발생회로는, 피드백된 승압전압을 분압한 전압인 입력전압과 소정의 기준전압을 비교하여, 전압 비교 결과에 따른 제어신호를 발생하는 전압 비교부와, 상기 제어신호에 응답하여 상기 승압전압을 발생하는 전압 발생부와, 일단이 상기 승압전압에 연결되고 타단이 상기 전압 비교부에 연결된 제1 저항과, 상기 제1 저항 및 상기 전압 비교부 사이의 노드에 연결되는 복수의 전류 미러(current mirror)들을 포함하고, 프로그램할 메모리 셀의 수에 따라 서로 다른 레벨을 갖는 전류를 상기 제1 저항을 경유하여 내부 경로를 통해 전달하는 승압전압 제어부를 구비하며, 프로그램할 메모리 셀의 수에 따라 서로 다른 레벨을 갖는 전류를 상기 제1 저항을 경유하여 내부 경로를 통해 전달하는 승압전압 제어부를 구비하며, 안정화되는 상기 승압전압의 레벨은 상기 제1 저항에 인가되는 전압레벨에 대응하여 가변하는 것을 특징으로 한다.

Description

안정적인 전압레벨을 제공하는 승압전압 발생회로{Boosting voltage generating circuit providing a stable voltage level}
도 1a,b는 종래의 반도체 메모리로 승압전압을 제공하는 승압전압 발생회로를 나타내는 블록도이다.
도 2는 도 1의 승압전압 발생회로가 반도체 메모리 장치로 제공하는 승압전압의 레벨을 나타내는 그래프이다.
도 3은 종래의 승압전압 발생회로의 다른 예를 나타내는 회로도이다.
도 4는 도 3의 승압전압 발생회로가 반도체 메모리 장치로 제공하는 승압전압의 레벨을 나타내는 그래프이다.
도 5는 본 발명의 일실시예에 따른 승압전압 발생회로를 나타내는 블록도이다.
도 6은 도 5의 전압 비교부 및 승압전압 제어부를 나타내는 회로도이다.
도 7은 도 6의 승압전압 제어부를 상세히 나타내는 회로도이다.
도 8은 도 5의 승압전압 발생회로가 반도체 메모리 장치로 제공하는 승압전압의 레벨을 나타내는 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 승압전압 발생회로에 적용되는 승압전압 제어부를 나타내는 회로도이다.
도 10은 본 발명의 다른 실시예에 따른 승압전압 발생회로가 반도체 메모리 장치로 제공하는 승압전압의 레벨을 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 승압전압 발생회로 110: 전압 비교부
120: 전압 발생부 121: 발진기
122: 펌핑회로 130: 승압 전압 제어부
본 발명은 승압전압 발생회로에 관한 것으로, 특히 반도체 메모리 장치로 안정적인 레벨을 갖는 승압전압을 제공할 수 있는 승압전압 발생회로에 관한 것이다.
반도체 메모리 장치, 특히 플래쉬 메모리 장치에서의 동작은, 독출동작, 프로그램 동작, 및 소거동작으로 구분될 수 있다. 이 3가지 동작을 수행하는 과정에서 플래쉬 메모리셀에 인가되는 바이어스 조건은 서로 다르다.
도 1a는 종래의 반도체 메모리로 승압전압을 제공하는 승압전압 발생회로를 나타내는 블록도이다. 도시된 바와 같이 상기 종래의 승압전압 발생회로(10)는, 전압 비교부(11), 발진기(12) 및 펌핑회로(13)를 구비한다. 또한 도 1b는 도 1의 전압 비교부(11)를 자세히 나타내는 회로도이며, 승압전압(VPP)을 분배하기 위한 저항(Rt,Rb)을 구비한다. 또한 분배된 전압(Vdet) 및 소정의 기준전압(Vref)를 비교하기 위한 비교기를 구비한다.
전압 비교부(11)는 펌핑회로(13)에서 생성된 승압전압(VPP)을 피드백받아 이를 분배하고, 분배된 전압을 소정의 기준전압(Vref)와 비교한다. 전압 비교부(11)는, 비교 결과에 따른 제어신호(OSCEN)를 출력하며, 발진기(12)는 상기 제어신호(OSCEN)에 응답하여 발진 신호를 발생한다. 펌핑 회로(13)는 발진 신호에 응답하여 승압전압(VPP)을 발생한다.
승압전압(VPP)의 레벨이 소정의 원하는 레벨 이상으로 높아진 경우에는, 전압 비교부(11)는 디스에이블된 제어신호(OSCEN)를 출력하며, 펌핑 회로(13)가 생성하는 승압전압(VPP)은 더 이상 승압동작을 하지 않고 안정한 레벨을 유지하게 된다.
상기 승압전압 발생회로(10)가 플래쉬 메모리 장치에 적용되는 경우에 있어서, 승압전압(VPP) 및 기타 다른 레벨을 갖는 전압(미도시)은 스위치부(20)로 제공된다. 스위치부(20)는 메모리 장치의 동작 모드(예를 들면, 플래쉬 메모리 장치에서의 독출동작, 프로그램 동작 및 소거동작)에 따라 특정 전압을 메모리 셀로 제공한다.
한편, 플래쉬 메모리 장치의 프로그램 동작에 있어서, 프로그램 동작이 소오스 사이드 핫 캐리어 인젝션(Source Side Hot Carrier Injection) 방식이 적용된 경우, 스위치부(20)에서 메모리 셀 방향으로 흐르는 전류를 요구로 한다. 특히 하나의 워드라인(WL)에 의해 제어되는 n 개의 메모리 셀들로 소정의 데이터 신호(D0 내지 Dn-1)가 입력되고, 데이터 신호 "0"이 입력되는 메모리 셀들을 경유하여 전류가 흐르게 된다.
스위치부(20)는 스위칭 소자로서 MOS 트랜지스터가 적용될 수 있으며, 상기 MOS 트랜지스터가 턴온 되는 경우 소정의 저항성분을 갖게 된다. 따라서, 상기 메모리 셀들중 데이터 신호 "0"이 입력되어 스위치부(20)로부터 메모리 셀들을 경유하는 전류의 크기가 증가하는 경우, 스위치부(20)의 MOS 트랜지스터에 의해 상기 승압전압(VPP)이 강하하게 된다. 즉, 실제 메모리 셀들로 인가되는 소스라인 전압(VSL)의 전압은, 승압전압 발생회로(10)가 제공하는 승압전압(VPP)에 비해 작은 값을 갖게 된다.
도 2는 도 1의 승압전압 발생회로가 반도체 메모리 장치로 제공하는 승압전압의 레벨을 나타내는 그래프이다. 도시된 바와 같이 하나의 워드라인(WL)에 의해 제어되는 플래쉬 메모리 장치의 메모리 셀들을 프로그램 동작함에 있어서, 일정한 승압전압(VPP)를 제공할 때 "0"의 데이터를 프로그램할 메모리 셀의 수가 증가할수록 실제 소스라인으로 인가되는 전압(VSL)의 전압 강하량(ΔV)이 증가하는 것을 볼 수 있다.
도 3은 종래의 승압전압 발생회로의 다른 예를 나타내는 회로도이다. 도시된 바와 같이 상기 승압전압 발생회로는 "0"의 데이터가 프로그램 될 메모리 셀의 수에 따라 서로 다른 승압전압(VPP)을 발생하기 위한 블록(40)을 더 구비하며, 상기 블록(40)은 피드백되는 승압전압(VPP)과 전압 비교부(11) 사이에 연결된다.
승압전압(VPP)을 조절하기 위한 블록(40)은, 하나의 워드라인(WL)에 연결되는 메모리 셀의 수가 32개 인 경우, 각각의 데이터 신호(Data<31:0>)에 의해 게이팅되며 서로 병렬로 연결되는 32개의 MOS 트랜지스터를 포함하는 트랜지스터부(41) 를 구비한다. 데이터 신호(Data<31:0>) 중 "0"의 데이터 신호가 증가하면 트랜지스터부(41)의 등가저항 값이 작아지므로 직렬로 연결된 복수의 저항(Rw,Rx,Ry,Rz)로 흐르는 전류의 값은 증가하게 된다.
전류의 값이 증가하게 되면 상기 저항(Rw,Rx,Ry,Rz) 각각에 의한 전압 강하가 증가하므로, 복수의 비교기(일예로서 3 개의 비교기)를 구비하는 비교부(43)의 + 단자로 입력되는 전압의 레벨은 감소한다. 이에 따라 비교부(43)의 출력 신호에 의해 승압전압(VPP)과 전압 비교부(11) 사이에 연결된 저항부(44)의 등가 저항이 작아진다. 또한 저항부(44) 및 전압 비교부(11)를 경유하여 흐르는 전류가 증가함에 따라 전압 비교부(11)의 + 단자로 입력되는 전압신호(Vdet)의 값이 작아지게 된다. 소정의 피드백된 승압전압(VPP)에 대해 상기 전압신호(Vdet)의 레벨이 작아지면, 최종적으로 생성되는 승압전압(VPP)의 레벨은 증가하게 된다.
그러나 도시된 바와 같은 승압전압 발생회로의 구성은, 프로그램 하고자 하는 메모리 셀에서 "0"의 데이터 신호를 8 개의 단위로 하여 전압신호(Vdet)의 레벨이 변동된다. 즉, 저항부(44)에 구비되는 MOS 트랜지스터(P1 내지 P3)의 턴온을 조절함에 있어서, 32개의 데이터 신호중 "0"의 데이터 신호가 8개 이하인 경우, 16개 이하인 경우, 24개 이하인 경우 등 8 개 단위로 조절된다.
도 4는 도 3의 승압전압 발생회로가 반도체 메모리 장치로 제공하는 승압전압의 레벨을 나타내는 그래프이다. 도시된 바와 같이, 발생되는 승압전압(VPP)의 레벨이 "0"의 데이터 신호가 증가함에 따라 선형적으로 증가하지 않으므로, 실제 소스라인으로 제공되는 전압(VSL)의 레벨은 감소하게 된다. 이를 방지하기 위해서 는 저항의 개수, 비교기의 개수 등을 증가시켜야 하나 이에 따른 구현 비용 및 구현에 따르는 면적이 증가하게 되는 문제점이 발생한다. 또한, 트랜지스터부(41)에 구비되는 NMOS 트랜지스터의 턴온 전류는 공정이나 온도 변화에 따라 일정하지 않으므로, 메모리 셀의 프로그램 동작에 따라 승압전압(VPP)의 레벨을 적절하게 증가시킬 수 없는 문제점이 발생한다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로서, 플래쉬 메모리 장치의 메모리 셀로 인가되는 실제 소스라인 전압을 일정한 레벨이 되도록 승압전압을 발생하는 승압전압 발생회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 승압전압 발생회로는, 피드백된 승압전압을 분압한 전압인 입력전압과 소정의 기준전압을 비교하여, 전압 비교 결과에 따른 제어신호를 발생하는 전압 비교부와, 상기 제어신호에 응답하여 상기 승압전압을 발생하는 전압 발생부와, 일단이 상기 승압전압에 연결되고 타단이 상기 전압 비교부에 연결된 제1 저항과, 상기 제1 저항 및 상기 전압 비교부 사이의 노드에 연결되는 복수의 전류 미러(current mirror)들을 포함하고, 프로그램할 메모리 셀의 수에 따라 서로 다른 레벨을 갖는 전류를 상기 제1 저항을 경유하여 내부 경로를 통해 전달하는 승압전압 제어부를 구비하며, 프로그램할 메모리 셀의 수에 따라 서로 다른 레벨을 갖는 전류를 상기 제1 저항을 경유하여 내부 경로를 통해 전달하는 승압전압 제어부를 구비하며, 안정화되는 상기 승압전압의 레벨은 상기 제1 저항에 인가되는 전압레벨에 대응하여 가변하는 것을 특징으로 한다.
또한, 프로그램할 메모리 셀의 수가 증가하는 경우, 상기 제1 저항을 경유하 는 전류의 값이 증가하고, 이에 따라 상기 제1 저항에 인가되는 전압 레벨이 증가하는 것이 바람직하다.
또한, 안정화되는 상기 승압전압의 레벨은 상기 제1 저항에 인가되는 전압 레벨의 증가분에 대응하여 증가하는 것이 바람직하다.
상기 승압전압 제어부는, 상기 제1 저항과 상기 전압 비교부 사이의 노드에 연결되는 복수의 전류 미러(current mirror)들 및 상기 복수의 전류 미러 각각에 연결되며, 복수의 메모리 셀로 각각 입력되는 데이터 신호에 의해 상기 복수의 전류 미러들을 제어하는 복수의 전류 미러 제어부를 더 구비할 수 있다.
또한, 상기 제1 저항을 경유하여 전달되는 전류를 분배하도록, 상기 복수의 전류 미러들은 병렬로 연결되도록 하는 것이 바람직하다.
또한, 상기 복수의 전류 미러 제어부들 각각은, 입력되는 데이터 신호가 '0'의 데이터를 갖는 경우 전류 미러를 인에이블시키며, 입력되는 데이터 신호가 '1'의 데이터를 갖는 경우 전류 미러를 디스에이블시키는 것이 바람직하다.
또한, 상기 전류 미러들 각각은 제1 트랜지스터 및 제2 트랜지스터를 구비하며, 상기 전류 미러 제어부들 각각은, 상기 제1 트랜지스터와 제2 트랜지스터 사이에 연결되는 제3 트랜지스터와, 상기 제2 트랜지스터와 접지전압 사이에 연결되는 제4 트랜지스터 및 상기 제3 트랜지스터의 게이트에 연결되는 인버터를 구비할 수 있다.
한편, 상기와 같은 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 승압전압 발생회로는, 피드백된 승압전압을 분압한 전압인 입력전압과 소정의 기 준전압을 비교하여, 전압 비교 결과에 따른 제어신호를 발생하는 전압 비교부와, 상기 제어신호에 응답하여 상기 승압전압을 발생하는 전압 발생부 및 일단이 상기 승압전압에 연결되고 타단이 상기 전압 비교부에 연결된 제1 저항을 구비하며, 각 그룹당 M 개의 메모리 셀을 구비하는 N 개의 셀 그룹에 대하여 프로그램할 메모리 셀을 적어도 하나 이상 갖는 셀 그룹의 수에 따라 서로 다른 레벨을 갖는 전류를 상기 제1 저항을 경유하여 내부 경로를 통해 전달하는 승압전압 제어부를 구비하며, 안정화되는 상기 승압전압의 레벨은 상기 제1 저항에 인가되는 전압레벨에 대응하여 가변하는 것을 특징으로 한다.
상기 승압전압 제어부는, 상기 제1 저항과 상기 전압 비교부 사이의 노드에 연결되는 N 개의 전류 미러(current mirror)와, 상기 N 개의 전류 미러 각각에 연결되며, 각 전류 미러에 대응하는 셀 그룹의 메모리 셀로 입력되는 데이터 신호들에 대해 AND 연산을 수행하는 N 개의 AND 연산기 및 상기 N 개의 AND 연산기 각각에 연결되며, 상기 AND 연산기로부의 출력 신호에 응답하여 전류 미러의 인에이블을 제어하는 N 개의 전류 미러 제어부를 더 구비할 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 일실시예에 따른 승압전압 발생회로를 나타내는 블록도이다. 도시된 바와 같이 상기 승압전압 발생회로(100)는, 전압 비교부(110), 전압 발생부(120) 및 승압전압 제어부(130)를 구비할 수 있으며, 상기 전압 발생부(120)는 발진기(121) 및 펌핑회로(122)를 구비할 수 있다.
전압 비교부(110)는 피드백된 승압전압(VPP)을 분압한 전압인 입력전압과 소정의 기준전압(Vref)을 비교하여, 전압 비교 결과에 따른 제어신호(OSCEN)를 발생한다. 전압 발생부(120)는 전압 비교부(110)로부터 제어신호(OSCEN)를 입력받아, 이에 응답하여 승압전압(VPP)을 발생한다. 전압 발생부(120)에 구비되는 발진기(121)는 상기 제어신호(OSCEN)에 응답하여 발진 신호를 발생하며, 펌핑회로(122)는 발진 신호에 응답하여 승압전압(VPP)을 발생한다.
상기 승압전압(VPP)이 플래쉬 메모리 장치의 프로그램 동작시 소스라인 전압으로 사용되는 경우, 상술하였던 바와 같이 "0"의 데이터가 프로그램될 메모리 셀의 수가 증가하면, 실제 소스라인으로 전달되는 전압이 낮아지게 된다. 상기 승압전압 제어부(130)는 "0"의 데이터가 프로그램될 메모리 셀의 수에 따라 승압전압 발생회로(100)가 서로 다른 레벨의 승압전압(VPP)을 발생하도록 제어한다.
승압전압 제어부(130)는, 일단이 피드백되는 승압전압(VPP)에 연결되고 타단이 전압 비교부(110)에 연결된 제1 저항을 구비한다. 또한 "0"의 데이터가 프로그램될 메모리 셀의 수에 따라 서로 다른 레벨을 갖는 전류가 제1 저항을 통해 흐르도록 한다. 이에 따라 승압전압(VPP)이 특정 레벨을 갖더라도, "0"의 데이터가 프로그램될 메모리 셀의 수에 따라 승압전압 제어부(130)는 서로 다른 레벨을 갖는 전압(Va)을 전압 비교부(110)로 제공한다. 또한 승압전압 발생회로(100)에 의해 발생하는 안정화된 승압전압(VPP)의 레벨은 제1 저항에 인가되는 전압레벨에 대응하여 가변한다.
도 6은 도 5의 전압 비교부(110) 및 승압전압 제어부(130)를 나타내는 회로도이다. 도시된 바와 같이 승압전압 제어부(130)는 복수의 전류 미러(current mirror)들(131) 및 복수의 전류 미러 제어부(132)를 구비한다. 복수의 전류 미러들(131)은 노드 A에 연결되고, 노드 A는 제1 저항(RTa)과 전압 비교부(110) 사이의 노드이다.
도 6에 도시된 승압전압 제어부(130)는, 하나의 워드라인(WL)에 의해 제어되는 플래쉬 메모리 장치의 메모리 셀이 32 개로 이루어지는 경우에 적용되는 것이 바람직하며, 복수의 전류 미러들(131)은 서로 병렬로 연결된다. 이에 따라 제1 저항(RTa)을 경유하여 흐르는 전류(Ia)중 일부는 인에이블된 복수의 전류 미러들 각각으로 분배되어 흐르게 된다. 도시된 전류 전원(Is) 및 NMOS 트랜지스터(N1,N2)가 전류 미러의 구성을 나타낸다.
복수의 전류 미러 제어부(132) 각각은 전류 미러에 연결되어 상기 전류 미러의 인에이블을 제어한다. 즉, 복수의 전류 미러 제어부(132) 각각은 데이터 신호(D<31:0>)를 입력받아, 상기 데이터 신호(D<31:0>)의 레벨에 따라 전류 미러의 인에이블 또는 디스에이블을 제어한다. 도시된 NMOS 트랜지스터(N3,N4) 및 인버터(Inv1)가 전류 미러 제어부의 구성을 나타낸다.
한편, 승압전압 제어부(130)는 제1 저항(RTa)과 복수의 전류 미러들(131) 사 이에 연결되는 고전압 트랜지스터(N5)를 더 구비할 수 있으며, 일예로서 고전압 트랜지스터(N5)가 전원전압(VDD)에 의해 제어되는 NMOS 트랜지스터로 이루어지는 것을 도시한다.
고전압 트랜지스터(N5)는 노드 A의 전압을 문턱전압(threshold voltage)만큼 강하하여 전류 미러로 제공한다. 이에 따라 전류 미러에 구비되는 트랜지스터(예를 들면 N2)로 직접 높은 레벨을 갖는 전압이 인가되어 유발될 수 있는 신뢰성이 저하되는 문제를 방지할 수 있다. 물론, 상기 고전압 트랜지스터(N5)를 적용하지 않는 경우에는, 전류 미러들(131) 각각에 구비되는 트랜지스터들 중 제1 저항(RTa)과 연결되는 트랜지스터(예를 들면 N2)를 고전압 트랜지스터로 구현할 수 있다.
복수의 전류 미러들(131) 및 전류 미러 제어부(132)의 연결상태는 도 7에 도시된 바와 같다. 도 7은 도 6의 승압전압 제어부(130)를 상세히 나타내는 회로도이다.
도시된 바와 같이 복수의 전류 미러들(131) 각각은 병렬로 연결된다. 일예로서 복수의 전류 미러들(131)은 전류 전원(Is)과 하나의 NMOS 트랜지스터(N1)을 공유하는 형태로 연결된다. 하나의 워드라인에 연결된 메모리 셀의 수가 32개인 경우, 32 개의 전류 미러들(131)이 병렬로 연결된다. 복수의 전류 미러들(131)은, 제1 전류 미러를 구성하는 트랜지스터(N1, N2a), 제2 전류 미러를 구성하는 트랜지스터(N1, N2b) 및 제32 전류 미러를 구성하는 트랜지스터(N1, N2n)로 이루어질 수 있다.
또한 복수의 전류 미러 제어부(132) 각각은 상기 제1 전류 미러 내지 제32 전류 미러 각각에 연결된다. 도시된 바와 같이 제1 전류 미러에 연결되는 제1 전류 미러 제어부(132a)는 데이터 신호 D0을 입력받아 제1 전류 미러를 제어하며, 두 개의 트랜지스터(N3a,N4a)와 하나의 인버터(Inva)를 구비할 수 있다. 또한 제2 전류 미러 제어부(132b)는 두 개의 트랜지스터(N3b,N4b) 및 하나의 인버터(Invb)를 구비할 수 있으며, 데이터 신호 D1을 입력받아 제2 전류 미러를 제어한다. 또한 제32 전류 미러 제어부(132n)는 두 개의 트랜지스터(N3n,N4n) 및 하나의 인버터(Invn)를 구비할 수 있으며, 데이터 신호 D31을 입력받아 제32 전류 미러를 제어한다.
상기와 같이 구성되는 승압전압 발생회로(100)의 동작을 도 5 내지 도 7을 참조하여 설명하면 다음과 같다.
먼저, 플래쉬 메모리 장치의 프로그램 동작시 소스라인으로 전압을 인가받는 32 개의 메모리 셀들 중 하나의 메모리 셀로 입력되는 데이터 신호(D0)가 "0"이고, 나머지 데이터 신호(D1 내지 D32)가 "1"의 데이터인 경우, 제1 전류미러가 인에이블되고 나머지 제2 전류미러 내지 제32 전류미러는 디스에이블된다.
즉, 제1 전류 미러 제어부(132a)에 구비되는 트랜지스터들 중 트랜지스터 N3a가 턴온되고, 트랜지스터 N4a가 턴오프된다. 이에 따라 제1 전류미러를 구성하는 트랜지스터들(N1,N2a)이 서로 연결된다.
반면에, 제2 전류 미러 제어부(132b)에 구비되는 트랜지스터들 중 트랜지스터 N3b가 턴오프되고, 트랜지스터 N4b가 턴온된다. 이에 따라 제2 전류미러를 구성하는 트랜지스터들 N2b는 상기 트랜지스터 N4b를 통해 접지단에 연결된다. 기타 "1"의 데이터를 갖는 데이터 신호가 입력된 전류 미러 제어부 또한 상기와 같은 방 법을 통해 각각에 연결된 전류미러를 디스에이블 시킨다.
32 개의 전류미러들 중 하나의 전류미러가 인에이블된 경우, 제1 저항(RTa) 및 고전압 트랜지스터(N5)를 통해, 인에이블된 전류미러로 전류전원(Is)에 대응하는 전류가 흐른다. 즉, 하나의 전류미러가 인에이블되었으므로, 상기 제1 저항(RTa)을 통해 전압 비교부(110)로 흐르는 전류 외에 전류미러 방향으로 전류전원(Is)에 대응하는 전류가 흐른다.
반면, 플래쉬 메모리 장치의 프로그램 동작시 상기 32 개의 메모리 셀들로 입력되는 데이터 신호(D0 내지 D32)가 모두 "0"의 데이터인 경우, 제1 전류미러 내지 제32 전류미러가 모두 인에이블된다. 이 경우 인에이블된 각 전류미러로 전류 전원(Is)에 대응하는 전류가 흐른다. 즉, 32 개의 전류미러가 인에이블되었으므로, 상기 제1 저항(RTa)을 통해 전압 비교부(110)로 흐르는 전류 외에 전류미러 방향으로 전류전원(Is)의 32배에 대응하는 전류가 흐른다. 이에 따라 제1 저항(RTa)에 의해 강하되는 전압레벨은, 프로그램될 메모리 셀의 수가 증가할수록 그 값이 커지게 된다.
즉, 동일한 승압전압(VPP)에 대해, "0"의 데이터를 프로그램할 메모리 셀들의 수가 적으면 노드 A에는 큰 레벨의 전압이 인가되며, "0"의 데이터를 프로그램할 메모리 셀들의 수가 많으면 노드 A에는 작은 레벨의 전압이 인가된다. 노드 A에 인가되는 전압레벨이 작아지면 전압 비교부(110)의 비교기의 + 단자로 입력되는 전압(Vdet)이 작아지므로, 승압전압 발생회로(100)에서 생성되는 안정화된 승압전압(VPP)의 레벨은 증가한다.
최종 생성되는 상기 안정화된 승압전압(VPP)의 레벨은 수학식 1에 해당하는 값이 된다.
VPP = Vref*((RTa+Rt+Rb)/Rb) + n*Is*RTa
(RTa: 제1 저항, Rt, Rb: 전압 비교부에 구비되는 저항, n: 프로그램될 메모리 셀의 수, Is: 전류전원)
상기 수학식 1에 나타난 바와 같이, 프로그램될 메모리 셀의 수("0"의 데이터가 입력되는 메모리 셀의 수)가 증가하면, 상기 승압전압(VPP)이 n에 비례하는 증가분에 따라 커지게 된다. 즉, 종래의 경우와는 달리, 비교기를 사용하지 않고 전류 미러를 이용하므로 회로 구현에 필요한 면적을 감소시킬 수 있다. 또한, 전류 미러를 최대 프로그램될 메모리 셀의 수 만큼 구성함에 따라, 플래쉬 메모리 장치의 소스라인으로 더욱 안정화된 승압전압(VPP)을 제공할 수 있다.
도 8은 도 5의 승압전압 발생회로가 반도체 메모리 장치로 제공하는 승압전압의 레벨을 나타내는 그래프이다. 도시된 바와 같이 승압전압 발생회로(100)는, "0"의 데이터로 프로그램될 메모리 셀의 수가 증가함에 따라 전압 레벨이 증가하는 승압전압(VPP)을 발생한다. 일예로서, "0"의 데이터로 프로그램될 메모리 셀의 수가 0 인 경우, Vref*((RTa+Rt+Rb)/Rb)의 레벨을 갖는 승압전압(VPP)을 발생하며, "0"의 데이터로 프로그램될 메모리 셀의 수가 n 개인 경우 n*Is*RTa 만큼 레벨이 증가한 승압전압(VPP)을 발생한다.
도 9는 본 발명의 다른 실시예에 따른 승압전압 발생회로에 적용되는 승압전 압 제어부를 나타내는 회로도이다. 본 발명의 일실시예에서와 동일한 구성은 앞서 설명되었던 바와 동일하게 동작하므로, 이에 대한 자세한 설명은 생략한다.
승압전압 제어부(230)는, 일단이 피드백되는 승압전압(VPP)에 연결되고 타단이 전압 비교부(미도시)에 연결된 제1 저항(RTa)을 구비한다. 또한, 각 그룹당 M 개의 메모리 셀을 구비하는 N 개의 셀 그룹에 대하여, 프로그램할 메모리 셀을 적어도 하나 이상 갖는 셀 그룹의 수에 따라 서로 다른 레벨을 갖는 전류가 상기 제1 저항(RTa)을 통해 흐르도록 한다. 자세하게는, N 개의 셀 그룹들 중 프로그램할 메모리 셀을 적어도 하나 이상 갖는 셀 그룹의 수가 증가하면 상기 제1 저항(RTa)을 통해 흐르는 전류가 증가하도록 한다.
승압전압 제어부(230)는 N 개의 전류 미러들 및 복수의 전류 미러 제어부를 구비한다. N 개의 전류 미러들은 상기 제1 저항(RTa)의 타단에 연결된다. 도시된 전류 미러는 제1 전류 미러(231)를 나타내며, 상기 제1 전류 미러(231)는 두 개의 트랜지스터(N1,N2) 및 전류전원(Is)으로 이루어진다. 도시되지는 않았으나, 상기 N 개의 전류 미러들은 서로 병렬로 연결된다.
한편, 승압전압 제어부(230)는, N 개의 전류 미러 제어부를 구비한다. 또한 N 개의 전류 미러 제어부 각각은, 대응하는 복수의 전류미러 각각에 연결된다. 도시된 전류 미러 제어부(232)는 제1 전류 미러 제어부이며, 두 개의 트랜지스터(N3,N4), 인버터(Inv1) 및 AND 게이트(AND)를 구비한다.
특히, 도 9의 승압전압 제어부(230)에서는, 최대 프로그램될 메모리 셀의 수가 32개이고, M 이 2 인 경우, N 이 16인 경우를 일예로서 도시하고 있으나 반드시 이에 국한되는 것은 아니다. 또한 도시된 NMOS 트랜지스터(N5)는 고전압 트랜지스터로서, 전류미러(231)를 구성하는 트랜지스터 N2로 고전압이 직접 인가되는 것을 방지한다.
상기와 같은 구성에 따른 동작은 다음과 같다. 하나의 그룹의 데이터 신호, 예를 들면 두 개의 메모리 셀을 구비하는 하나의 셀 그룹으로 입력되는 데이터 신호 D0 및 D1이 AND 게이트(AND)로 입력된다. 상기 두 개의 데이터 신호 D0 및 D1 중 적어도 하나가 "0"의 데이터인 경우, AND 게이트(AND)는 논리 로우의 신호를 출력한다. 이에 따라 전류 미러 제어부(232)의 트랜지스터 N3은 턴온되고, 트랜지스터 N4는 턴오프된다. 트랜지스터 N3이 턴온됨에 따라 전류미러(231)는 인에이블되며, 제1 저항(RTa) 및 고전압 트랜지스터(N5)를 통해, 인에이블된 전류미러(231)로 전류전원(Is)에 대응하는 전류가 흐른다.
기타 나머지 15 개의 전류미러 및 전류미러 제어부 또한 상기와 같은 방식으로 동작한다. 일예로서, 제2 전류미러 제어부의 AND 게이트로 데이터 신호 D2 및 D3 이 입력되며, 상기 데이터 신호 D2 및 D3에 따라 제2 전류미러가 인에이블되거나 디스에이블된다. 또한 제16 전류미러 제어부로 데이터 신호 D30 및 D31 이 입력되며, 상기 데이터 신호 D30 및 D31에 따라 제16 전류미러가 인에이블되거나 디스에이블된다.
즉, 16 개의 셀 그룹에 대하여, "0"의 데이터를 프로그램할 메모리 셀을 적어도 하나 이상 갖는 셀 그룹의 수가 증가하면, 제1 저항(RTa)을 통해 흐르는 전류가 증가한다. 피드백된 승압전압(VPP)의 특정 레벨에 대해 제1 저항(RTa)에 의해 강하되는 전압 레벨이 증가하게 되면, 상술하였던 바와 같이 최종적으로 생성되는 승압전압(VPP)의 레벨이 증가하게 된다.
도 10은 본 발명의 다른 실시예에 따른 승압전압 발생회로가 반도체 메모리 장치로 제공하는 승압전압의 레벨을 나타내는 그래프이다. 이는 도 9의 승압전압 제어부(230)에 의해 발생할 수 있는 승압전압의 레벨의 일예를 도시한 것으로서, 데이터 신호(D0 내지 D31)에 따라 다른 형태의 그래프가 도출될 수 있다.
도시된 바와 같이 두 개의 데이터 신호를 하나의 단위로 하여 제1 저항(RTa)을 통해 흐르는 전류의 레벨을 조절하므로, 종래의 경우에 비해서 소스라인으로 인가하는 승압전압(VPP)의 레벨을 더욱 안정화할 수 있다. 또한, 앞서 언급되었던 본 발명의 일실시예에 비해 승압전압 발생회로의 면적을 전체적으로 감소시킬 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 승압전압 발생회로는, 프로그램될 메모리 셀의 수에 따라 서로 다른 레벨을 갖는 승압전압을 발생하므로, 메모리 장치의 메모리 셀로 인가되는 실제 소스라인 전압을 일정하게 유지하여, 프로그램시 페일 동 작의 발생을 방지할 수 있는 효과가 있다.

Claims (28)

  1. 피드백된 승압전압을 분압한 전압인 입력전압과 소정의 기준전압을 비교하여, 전압 비교 결과에 따른 제어신호를 발생하는 전압 비교부;
    상기 제어신호에 응답하여 상기 승압전압을 발생하는 전압 발생부; 및
    일단이 상기 승압전압에 연결되고 타단이 상기 전압 비교부에 연결된 제1 저항과, 상기 제1 저항 및 상기 전압 비교부 사이의 노드에 연결되는 복수의 전류 미러(current mirror)들을 포함하고, 프로그램할 메모리 셀의 수에 따라 서로 다른 레벨을 갖는 전류를 상기 제1 저항을 경유하여 내부 경로를 통해 전달하는 승압전압 제어부를 구비하며,
    안정화되는 상기 승압전압의 레벨은 상기 제1 저항에 인가되는 전압레벨에 대응하여 가변하는 것을 특징으로 하는 승압전압 발생회로.
  2. 제 1항에 있어서,
    프로그램할 메모리 셀의 수가 증가하는 경우, 상기 제1 저항을 경유하는 전류의 값이 증가하는 것을 특징으로 하는 승압전압 발생회로.
  3. 제 2항에 있어서,
    안정화되는 상기 승압전압의 레벨은 상기 제1 저항에 인가되는 전압 레벨의 증가분에 대응하여 증가하는 것을 특징으로 하는 승압전압 발생회로.
  4. 제 1항에 있어서, 상기 승압전압 제어부는,
    상기 복수의 전류 미러 각각에 연결되며, 복수의 메모리 셀로 각각 입력되는 데이터 신호에 의해 상기 복수의 전류 미러들을 제어하는 복수의 전류 미러 제어부를 더 구비하는 것을 특징으로 하는 승압전압 발생회로.
  5. 제 4항에 있어서,
    상기 제1 저항을 경유하여 전달되는 전류를 분배하도록, 상기 복수의 전류 미러들은 병렬로 연결되는 것을 특징으로 하는 승압전압 발생회로.
  6. 제 5항에 있어서, 상기 복수의 전류 미러 제어부들 각각은,
    입력되는 데이터 신호가 '0'의 데이터를 갖는 경우 전류 미러를 인에이블시키며,
    입력되는 데이터 신호가 '1'의 데이터를 갖는 경우 전류 미러를 디스에이블시키는 것을 특징으로 하는 승압전압 발생회로.
  7. 제 6항에 있어서,
    상기 전류 미러들 각각은 제1 트랜지스터 및 제2 트랜지스터를 구비하며,
    상기 전류 미러 제어부들 각각은, 상기 제1 트랜지스터와 제2 트랜지스터 사 이에 연결되는 제3 트랜지스터; 상기 제2 트랜지스터와 접지전압 사이에 연결되는 제4 트랜지스터; 및 상기 제3 트랜지스터의 게이트에 연결되는 인버터를 구비하는 것을 특징으로 하는 승압전압 발생회로.
  8. 제 7항에 있어서,
    상기 제3 트랜지스터 및 제4 트랜지스터는 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 승압전압 발생회로.
  9. 제 8항에 있어서, 상기 데이터 신호는,
    상기 제4 트랜지스터의 게이트 및 상기 인버터의 입력단으로 입력되는 것을 특징으로 하는 승압전압 발생회로.
  10. 제 4항에 있어서, 상기 승압전압 제어부는,
    상기 제1 저항과 상기 전류 미러 사이에 연결되는 고전압 트랜지스터를 더 구비하는 것을 특징으로 하는 승압전압 발생회로.
  11. 제 4항에 있어서, 상기 복수의 전류 미러들 각각은,
    상기 제1 저항과 연결되는 트랜지스터가 고전압 트랜지스터로 구현되는 것을 특징으로 하는 승압전압 발생회로.
  12. 제 1항에 있어서, 상기 전압 비교부는,
    상기 제1 저항과 직렬 연결되는 제2 저항 및 제3 저항을 구비하며, 상기 입력전압은 상기 제2 저항과 상기 제3 저항 사이의 노드전압인 것을 특징으로 하는 승압전압 발생회로.
  13. 제 1항에 있어서, 상기 전압 발생부는,
    상기 제어신호에 의해 인에이블되는 발진기; 및
    상기 발진기에서 출력되는 발진신호에 응답하여 펌핑동작을 수행하여 상기 승압전압을 발생하는 펌핑회로를 구비하는 것을 특징으로 하는 승압전압 발생회로.
  14. 제 1항에 있어서,
    상기 승압전압은 플래쉬 메모리(flash memory) 장치용인 것을 특징으로 하는 승압전압 발생회로.
  15. 피드백된 승압전압을 분압한 전압인 입력전압과 소정의 기준전압을 비교하여, 전압 비교 결과에 따른 제어신호를 발생하는 전압 비교부;
    상기 제어신호에 응답하여 상기 승압전압을 발생하는 전압 발생부; 및
    일단이 상기 승압전압에 연결되고 타단이 상기 전압 비교부에 연결된 제1 저항을 구비하며, 각 그룹당 M 개의 메모리 셀을 구비하는 N 개의 셀 그룹에 대하여, 프로그램할 메모리 셀을 적어도 하나 이상 갖는 셀 그룹의 수에 따라 서로 다른 레 벨을 갖는 전류를 상기 제1 저항을 경유하여 내부 경로를 통해 전달하는 승압전압 제어부를 구비하며,
    안정화되는 상기 승압전압의 레벨은 상기 제1 저항에 인가되는 전압레벨에 대응하여 가변하는 것을 특징으로 하는 승압전압 발생회로.
  16. 제 15항에 있어서,
    프로그램할 메모리 셀을 적어도 하나 이상 갖는 셀 그룹의 수가 증가하는 경우, 상기 제1 저항을 경유하는 전류의 값이 증가하는 것을 특징으로 하는 승압전압 발생회로.
  17. 제 16항에 있어서,
    안정화되는 상기 승압전압의 레벨은 상기 제1 저항에 인가되는 전압 레벨의 증가분에 대응하여 증가하는 것을 특징으로 하는 승압전압 발생회로.
  18. 제 15항에 있어서, 상기 승압전압 제어부는,
    상기 제1 저항과 상기 전압 비교부 사이의 노드에 연결되는 N 개의 전류 미러(current mirror);
    상기 N 개의 전류 미러 각각에 연결되며, 각 전류 미러에 대응하는 셀 그룹의 메모리 셀로 입력되는 데이터 신호들에 대해 AND 연산을 수행하는 N 개의 AND 연산기; 및
    상기 N 개의 AND 연산기 각각에 연결되며, 상기 AND 연산기로부의 출력 신호에 응답하여 전류 미러의 인에이블을 제어하는 N 개의 전류 미러 제어부를 더 구비하는 것을 특징으로 하는 승압전압 발생회로.
  19. 제 18항에 있어서,
    상기 제1 저항을 경유하여 전달되는 전류를 분배하도록, 상기 N 개의 전류 미러들은 병렬로 연결되는 것을 특징으로 하는 승압전압 발생회로.
  20. 제 19항에 있어서, 상기 N 개의 전류 미러 제어부 각각은,
    상기 AND 연산기의 출력신호가 '0'의 데이터를 갖는 경우 전류 미러를 인에이블시키며,
    상기 AND 연산기의 출력신호가 '1'의 데이터를 갖는 경우 전류 미러를 디스에이블시키는 것을 특징으로 하는 승압전압 발생회로.
  21. 제 20항에 있어서,
    상기 각각의 전류 미러는 제1 트랜지스터 및 제2 트랜지스터를 구비하며,
    상기 각각의 전류 미러 제어부는, 상기 제1 트랜지스터와 제2 트랜지스터 사이에 연결되는 제3 트랜지스터; 상기 제2 트랜지스터와 접지전압 사이에 연결되는 제4 트랜지스터; 및 상기 제3 트랜지스터의 게이트에 연결되는 인버터를 구비하는 것을 특징으로 하는 승압전압 발생회로.
  22. 제 21항에 있어서,
    상기 제3 트랜지스터 및 제4 트랜지스터는 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 승압전압 발생회로.
  23. 제 22항에 있어서,
    상기 AND 연산기의 출력신호는 상기 제4 트랜지스터의 게이트 및 상기 인버터의 입력단으로 입력되는 것을 특징으로 하는 승압전압 발생회로.
  24. 제 18항에 있어서, 상기 승압전압 제어부는,
    상기 제1 저항과 상기 전류 미러 사이에 연결되는 고전압 트랜지스터를 더 구비하는 것을 특징으로 하는 승압전압 발생회로.
  25. 제 18항에 있어서, 상기 복수의 전류 미러들 각각은,
    상기 제1 저항과 연결되는 트랜지스터가 고전압 트랜지스터로 구현되는 것을 특징으로 하는 승압전압 발생회로.
  26. 제 15항에 있어서, 상기 전압 비교부는,
    상기 제1 저항과 직렬 연결되는 제2 저항 및 제3 저항을 구비하며, 상기 입력전압은 상기 제2 저항과 상기 제3 저항 사이의 노드전압인 것을 특징으로 하는 승압전압 발생회로.
  27. 제 15항에 있어서, 상기 전압 발생부는,
    상기 제어신호에 의해 인에이블되는 발진기; 및
    상기 발진기에서 출력되는 발진신호에 응답하여 펌핑동작을 수행하여 상기 승압전압을 발생하는 펌핑회로를 구비하는 것을 특징으로 하는 승압전압 발생회로.
  28. 제 15항에 있어서,
    상기 승압전압은 플래쉬 메모리(flash memory) 장치용인 것을 특징으로 하는 승압전압 발생회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130102396A (ko) * 2012-03-07 2013-09-17 삼성전자주식회사 반도체 메모리의 불량 스크린 장치
US9395775B2 (en) * 2013-06-25 2016-07-19 Apple Inc. Control scheme to temporarily raise supply voltage in response to sudden change in current demand
JP2016157505A (ja) * 2015-02-26 2016-09-01 ルネサスエレクトロニクス株式会社 半導体装置
CN106205718B (zh) * 2016-08-04 2019-09-27 上海华虹宏力半导体制造有限公司 编程电压补偿电路及闪存
TWI603336B (zh) * 2017-01-25 2017-10-21 新唐科技股份有限公司 電源電路及其記憶體裝置
KR102618534B1 (ko) * 2019-05-14 2023-12-28 에스케이하이닉스 주식회사 레귤레이터 및 이를 포함하는 메모리 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049314A (ja) 1998-07-29 2000-02-18 Sony Corp 不揮発性半導体記憶装置
KR20000027295A (ko) * 1998-10-27 2000-05-15 김영환 드레인 전압 펌핑 회로
KR20040005478A (ko) * 2002-07-10 2004-01-16 주식회사 하이닉스반도체 차지 펌프 회로
KR20040079464A (ko) * 2003-03-07 2004-09-16 주식회사 하이닉스반도체 플래시 메모리용 드레인 펌프
KR20060007651A (ko) * 2004-07-20 2006-01-26 삼성전자주식회사 멀티 레벨 고전압 레귤레이터

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950003391B1 (ko) 1992-12-14 1995-04-12 현대전자산업 주식회사 링 발진기와 고전압 전위검출회로를 가진 고전압 발생회로
KR100248866B1 (ko) 1996-12-17 2000-03-15 윤종용 불휘발성 반도체 메모리 장치의 고전압 발생회로
JP2001126477A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体集積回路
KR100550637B1 (ko) * 2000-12-30 2006-02-10 주식회사 하이닉스반도체 저전압 감지기를 내장한 고전압 검출기
US7114084B2 (en) * 2002-03-06 2006-09-26 Micron Technology, Inc. Data controlled programmable power supply
US7301375B2 (en) * 2003-03-07 2007-11-27 Hynix Semiconductor Inc. Off-chip driver circuit and data output circuit using the same
KR100542708B1 (ko) 2003-05-28 2006-01-11 주식회사 하이닉스반도체 고전압 발생기
KR100699824B1 (ko) * 2004-05-14 2007-03-27 삼성전자주식회사 프로그램 효율을 향상시키고 메모리셀 스트레스를감소시키는 플래쉬 메모리장치의 승압전압 발생회로 및 방법
US7154785B2 (en) * 2004-06-25 2006-12-26 Micron Technology, Inc. Charge pump circuitry having adjustable current outputs
KR100714485B1 (ko) * 2005-08-23 2007-05-07 삼성전자주식회사 비휘발성 반도체 메모리 장치
KR101333503B1 (ko) * 2006-02-03 2013-11-28 삼성전자주식회사 프로그램 셀의 수에 따라 프로그램 전압을 조절하는 반도체메모리 장치 및 그것의 프로그램 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049314A (ja) 1998-07-29 2000-02-18 Sony Corp 不揮発性半導体記憶装置
KR20000027295A (ko) * 1998-10-27 2000-05-15 김영환 드레인 전압 펌핑 회로
KR20040005478A (ko) * 2002-07-10 2004-01-16 주식회사 하이닉스반도체 차지 펌프 회로
KR20040079464A (ko) * 2003-03-07 2004-09-16 주식회사 하이닉스반도체 플래시 메모리용 드레인 펌프
KR20060007651A (ko) * 2004-07-20 2006-01-26 삼성전자주식회사 멀티 레벨 고전압 레귤레이터

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