KR100574992B1

KR100574992B1 - 전압 변동이 없는 전압 레귤레이터 회로

Info

Publication number: KR100574992B1
Application number: KR1020040094268A
Authority: KR
Inventors: 정규범
Original assignee: 삼성전자주식회사
Priority date: 2004-11-17
Filing date: 2004-11-17
Publication date: 2006-05-02

Abstract

전압 레귤레이터 회로가 개시된다. 본 발명에 따른 전압 레귤레이터 회로는 비트 스캔 입력 신호를 입력받고, 비트 스캔 입력 신호에 응답하여 스위칭되는 제1 그룹의 PMOS 트랜지스터들, 제1 그룹의 PMOS 트랜지스터들 각각과 출력 전압 사이에 각각 직렬로 연결되는 제2 그룹의 PMOS 트랜지스터들, 제2 그룹의 PMOS 트랜지스터와 전류 미러를 형성하는 제3 PMOS 트랜지스터, 및 제3 PMOS 트랜지스터와 직렬로 연결되고, 일정한 량의 소정 전류를 생성하여 공급하기 위한 정전류원을 포함하고, 제2 그룹의 트랜지스터들 중 제3 PMOS 트랜지스터와 전류 미러를 형성하는 트랜지스터들은 프로그램 셀 전류에 따라 상기 출력 전압이 전압 강하되는 양만큼 전류 량을 상기 출력 전압에 공급하여 상기 출력 전압의 레벨을 일정하게 유지한다.

플래시 메모리, 전압 레귤레이터

Description

전압 변동이 없는 전압 레귤레이터 회로{Voltage regulator circuit without voltage variations}

도 1은 종래의 전압 레귤레이터 회로를 나타낸다.

도 2는 본 발명에 따른 전압 레귤레이터 회로의 구성을 나타낸 블록도이다.

도 3은 도 2에 도시된 전압 레귤레이터 회로의 일 예를 나타낸 회로도이다.

본 발명은 반도체 장치에 관한 것으로, 구체적으로는 전압 레귤레이터 회로 및 그것을 포함하는 반도체 메모리 장치에 관한 것이다.

전압 레귤레이터 회로는 기준 전압을 입력으로 하여 정류된 출력 전압을 얻는 회로이다. 반도체 메모리 장치 특히 Nor 플래시 메모리 등의 비휘발성 반도체 메모리 장치는 메모리 셀을 프로그램하기 위해 다양한 레벨의 전압을 필요로 한다. 전압 레귤레이터 회로는 정류된 출력 전압을 저항을 통해 비교기로 피드백하는 구조를 가지며, 가변되는 저항을 통해 전압 레벨을 다양화할 수 있다.

도 1은 종래의 전압 레귤레이터 회로를 나타낸다.

도 1을 참조하면, 종래 기술에 따른 전압 레귤레이터 회로(10)는 비교기 (11), 드라이버(driver)로 사용되는 PMOS 트랜지스터(12), 분압기(15)로 구성된다. 한편, 분압기(15)는 다수의 저항(13, 14)로 구성된다. 전압 펌프 회로(PUMP)에서 출력된 전압은 전압 레귤레이터 회로(10)에서 원하는 전압 레벨로 조절되어 출력된다. 출력된 정류 전압(Vpb)은 반도체 메모리 셀의 비트 라인에 입력된다.

하지만, 도 1에 도시된 종래의 Nor 플래시 메모리에 사용되는 전압 레귤레이터 회로(10)는 비트 스캔(bit scan) 적용 시 프로그램 셀 수가 일정하지 않기 때문에, 프로그램 셀 전류(program cell current)의 배리에이션(variation)을 가지고, 정류 전압(Vpb) 레벨이 프로그램 셀 전류에 따라 떨어져서 전압 레벨의 배리에이션을 가져온다. 예를 들어, 1개의 메모리 셀을 프로그램 할 때보다 N 개의 메모리 셀을 프로그램 할 때는 정류 전압(Vpb)의 전압 레벨이 그 만큼 떨어져서 프로그램 셀의 개수에 따라 정류 전압(Vpb)의 전압 레벨이 달라진다. 이는 결국, 프로그램 셀의 산포가 넓어지는 문제가 발생되고, 메모리 장치의 오동작을 유발할 수 있다.

따라서, 프로그램 셀 전류에 따른 정류 전압의 배리에이션을 최소화하여 프로그램 산포를 줄일 수 있는 전압 레귤레이터 회로가 필요하게 되었다.

본 발명이 이루고자 하는 기술적 과제는, 비휘발성 반도체 메모리 장치의 프로그램 셀 전류에 따른 정류 전압의 배리에이션을 최소화하여 프로그램 산포를 줄일 수 있는 전압 레귤레이터 회로를 제공하는 것이다.

상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 일 실시예 의 하면, 입력 전압을 조정하여 출력 전압을 출력하는 전압 레귤레이터 회로는, 상기 출력 전압을 분배하여 분배 전압을 출력하는 분압기, 상기 분배 전압과 기준 전압을 입력받고, 상기 분배 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기, 상기 입력 전압과 상기 출력 전압 사이에 연결되며, 상기 비교기의 판별 결과에 응답하여 동작하는 구동기, 및 비트 스캔 입력 신호를 입력받고, 상기 비트 스캔 입력 신호에 따라 대응되는 전류 량을 상기 출력 전압으로 공급하기 위한 비트 스캔 제어부를 포함하고, 상기 비트 스캔 제어부는 상기 출력 전압의 전압 강하되는 양만큼 전류 량을 공급하여 상기 출력 전압의 레벨을 일정하게 유지시킨다.

바람직하게는, 상기 전압 레귤레이터 회로는, 일정한 량의 소정 전류를 생성하여 공급하기 위한 정전류부를 더 포함하고, 상기 정전류부는 상기 출력 전압이 강하되는 양에 대응하는 수의 전류 미러를 형성한다.

본 발명의 다른 실시예에 의하면, 입력 전압을 조정하여 출력 전압을 출력하는 전압 레귤레이터 회로는, 상기 출력 전압을 분배하여 분배 전압을 출력하는 분압기, 상기 분배 전압과 기준 전압을 입력받고, 상기 분배 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기, 상기 입력 전압과 상기 출력 전압 사이에 연결되며, 상기 비교기의 판별 결과에 응답하여 동작하는 구동기, 및 비트 스캔 입력 신호를 입력받고, 상기 비트 스캔 입력 신호에 응답하여 스위칭되는 제1 그룹의 PMOS 트랜지스터들, 상기 제1 그룹의 PMOS 트랜지스터들 각각과 상기 출력 전압 사이에 각각 직렬로 연결되는 제2 그룹의 PMOS 트랜지스터들, 상기 제2 그룹의 PMOS 트랜지스터와 전류 미러를 형성하는 제3 PMOS 트랜지스터, 및 상기 제3 PMOS 트랜 지스터와 직렬로 연결되고, 일정한 량의 소정 전류를 생성하여 공급하기 위한 정전류원을 포함한다.

바람직하게는, 상기 제2 그룹의 트랜지스터들 중 상기 제3 PMOS 트랜지스터와 전류 미러를 형성하는 트랜지스터들은 상기 출력 전압이 전압 강하되는 양만큼 전류 량을 상기 출력 전압에 공급하여 상기 출력 전압의 레벨을 일정하게 유지시킨다.

본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

플래시 메모리 장치는 플로팅 게이트 전극을 갖는 많은 메모리 셀 어레이를 포함한다. 플로팅 게이트 전극은 다른 전극들이나 메모리 셀에 연결된 회로에 비하여 높은 DC 임피던스를 갖는다. 이러한 셀 단자들에 특정 전압 값을 인가함으로써, 플로팅 게이트 상에 전재하는 전하량은 F-N 터널링(Fowler-Nordheim's Tunneling) 및/또는 채널 핫 일렉트론 인젝션(Channel Hot Injection)과 같은 현상에 의해 변화될 수 있다. 그 결과 메모리 셀 트랜지스터는 높은 문턱 전압을 갖는 오프 상태와 낮은 문턱 전압을 갖는 온 상태 중 어느 한 상태가 되어 데이터를 저장할 수 있게 된다.

하지만, 많은 메모리 셀에 존재하는 각 플로팅 게이트는 각각 그 특성이 상이하게 때문에, 메모리 셀을 프로그램하는 경우에는 프로그램 산포를 최소화하도록 하여 에러 발생을 방지해야 한다. 만일, 비트 라인에 인가되는 전압이 변동되는 경우 등에 의해 셀 프로그램 산포가 늘어나면 프로그램 되지 않거나 오버 프로그램되는 셀로 인해 오동작을 일으킬 수 있기 때문이다.

본 발명은 이러한 프로그램 산포를 최소화하기 위해 비트 스캔 적용시 프로그램 셀 수가 늘어나도 이에 따라 전압 레귤레이터의 출력 전압의 레벨이 떨어지지 않도록 한다.

도 2를 참조하면, 본 발명에 따른 전압 레귤레이터 회로(20)는 비교기(21), 드라이버(driver)로 사용되는 PMOS 트랜지스터(22), 스위치 역할을 하는 NMOS 트랜지스터(25), 비트 스캔 제어기(26), 정전류부(27) 및 분압기(28)로 구성된다. 분압기(28)는 전압의 분압을 위한 다수개의 저항(22, 24)로 구성된다.

비교기(21)는 기준 전압(Vref)와 분압기(28)로부터의 분배 전압(Vdiv)을 입력받고, 분배 전압(Vdiv)이 기준 전압(Vref)보다 낮은 지의 여부를 판단한다. PMOS 트랜지스터(22)는 전압 펌프 회로(PUMP)에서 출력된 고전압과 정류 전압(Vpb)사이에 연결되며, 비교기(21)의 판별 결과에 따라 동작한다. NMOS 트랜지스터(25)는 프로그램 인에이블 신호(Pgm_enable)에 응답하여 전압 레귤레이터 회로(20)의 동작을 제어한다. 분압기(28)는 정류 전압(Vpb)를 분배하여 분배 전압(Vdiv)을 비교기(21)로 출력한다.

비트 스캔 제어기(26)는 비트 스캔 입력 신호(Bit<N-1:0>)를 입력받고, 입력된 신호(Bit<N-1:0>)에 따라 대응되는 전류 량을 정류 전압(Vpb)으로 흘려보내준다. 정전류부(27)는 반도체 메모리 셀의 프로그램 시 하나의 셀에 흐르는 피크 전류(peak current)를 기준으로 하는 기준 전류(Ref current)를 생성한다.

도 2를 참조하여, 본 발명에 따른 전압 레귤레이터 회로(20)의 동작 과정을 살펴보면, 비트 스캔 제어부(26)는 입력 신호(Bit<N-1:0>)에 따라 프로그램되는 셀의 개수에 대응하는 전류가 정류 전압(Vpb)으로 흐르도록 제어한다. 예를 들어, 하나의 셀이 프로그램되도록 하는 입력 신호(Bit<N-1:0>)가 입력되면, 하나의 셀에 해당하는 전류가 정류 전압(Vpb)으로 공급되고, N 개의 셀이 프로그램되도록 하는 입력 신호(Bit<N-1:0>)가 입력되면, N 개의 셀에 해당하는 전류가 정류 전압(Vpb)으로 공급된다. 이러한 전류를 공급하는 기능은 도 2의 정전류부(27)를 통해 이루어진다.

즉, 본 발명에 따른 전압 레귤레이터(20)는 프로그램 셀 전류에 따라 정류 전압(Vpb)의 전압 레벨이 떨어지는 만큼, 비트 스캔 제어부(26)가 정전류부(27)에서 출력되는 전류를 이용하여 보충해줄 수 있다. 따라서, 프로그램 셀 전류에 따라 정류 전압(Vpb)의 전압 레벨이 떨어지는 것을 방지할 수 있다. 그 결과, 정류 전압(Vpb)의 배리에이션(variation)을 방지하여 프로그램 셀의 산포를 좁게 형성할 수 있다.

도 3을 참조하면, 도 2의 비트 스캔 제어부(26)는 비트 스캔 신호(Bit<N- 1:0>)를 입력받아 스위칭하기 위한 다수개의 PMOS 트랜지스터들(31)과 전류 미러(current mirror)를 형성하기 위한 다수개의 PMOS 트랜지스터들(32)로 구성된다. 또한, 정전류부(27)는 전류 미러(current mirror)를 형성하기 위한 PMOS 트랜지스터(33)와 정전류원(34)으로 구성된다.

비트 스캔 제어부(26)의 상부 PMOS 트랜지스터들(31)은 비트 스캔 신호(Bit<N-1:0>)에 응답하여 상기 입력 신호에 대응되는 PMOS 트랜지스터들만 턴 온되고 나머지 PMOS 트랜지스터들은 턴 오프 상태를 유지한다.

비트 스캔 제어부(26)의 하부 PMOS 트랜지스터들(32)과 정전류부(27)의 PMOS 트랜지스터(33)는 전류 미러(current mirror)를 형성한다. 비트 스캔 입력부(26)의 하부 PMOS 트랜지스터들(32)은 상부 PMOS 트랜지스터들(31)의 턴 온 또는 턴 오프의 상태에 따라 일부만 동작한다.

예를 들어, 3개의 메모리 셀을 프로그램하는 비트 스캔 신호가 입력되면 대응되는 3개의 PMOS 트랜지스터(32)가 턴 온되고, 하부 PMOS 트랜지스터들(32) 중 3개만이 PMOS트랜지스터(33)과 전류 미러를 형성한다. 따라서, 프로그램되는 셀의 개수에 따라 전류 미러를 형성하는 트랜지스터들의 개수가 달라지고, 이에 따라 정류 전압(Vpb)에 공급되는 전류의 량도 달라진다. 이때, 정전류부(27)의 PMOS 트랜지스터(33)는 정전류원(34)에 흐르는 전류가 비트 스캔 제어부(26)의 하부 PMOS 트랜지스터들(32) 중 전류 미러를 형성하는 트랜지스터들에 동일한 전류가 흐르도록 전류의 량을 유지시키는 기능을 한다.

도 3의 참조하여 전압 레귤레이터 회로(20)의 동작을 살펴보면, 입력신호 (Bit<N-1:0>)에 따라 정전류원(34)에서 전류 미러를 형성하는 트랜지스터의 개수를 결정한다. 예를 들어, 1개의 셀을 프로그램할 경우, bit0의 입력을 받는 PMOS 트랜지스터(31)만 턴 온 되어, 정전류원(34)로부터 전류 미러된 1 개의 셀에 해당하는 전류가 정류 전압(Vpb)으로 공급된다. 또한, 3개의 메모리 셀을 프로그램 할 경우, 상기 상부 PMOS 트랜지스터(31)들 중 bit0, bit1, bit22의 입력을 받는 3 개의 트랜지스터들만이 턴 온 되어, 3개의 전류 미러가 형성된다. 이로 인해, 1개의 셀을 프로그램 할 때보다 3배의 전류가 정류 전압(Vpb)로 공급될 수 있다. 또한, N 개의 셀을 프로그램할 경우, bit0 ~ bit(N-1) 까지 모든 PMOS 트랜지스터(31)가 턴 온 되어, 정전류원(34)로부터 전류 미러된 N 개의 셀에 해당하는 전류가 정류 전압(Vpb)으로 공급된다.

결국, 프로그램 셀의 전류(program cell current)에 따라 정류 전압(Vpb)의 전압 레벨에 떨어지는 만큼, 비트 스캔 제어부(26)가 프로그램 되는 셀의 개수에 대응되는 전류를 정류 전압(Vpb)에 공급하여, 전압의 변동을 방지한다. 그 결과 프로그램되는 셀의 개수가 일정하지 않더라도 메모리 셀의 비트 라인에 공급되는 정류 전압(Vpb)의 전압 레벨을 일정하게 유지시켜 프로그램 산포를 좁게 형성시킬 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것 이다.

본 발명에 따른 전압 레귤레이터 회로에 따르면, 프로그램되는 셀의 개수가 일정하지 않더라도 전압 레귤레이터의 출력 전압의 전압 레벨을 일정하게 유지시키고, 이로 인해 프로그램 산포를 좁게 형성할 수 있다.

Claims

입력 전압을 조정하여 출력 전압을 출력하는 전압 레귤레이터 회로에 있어서,

상기 출력 전압을 분배하여 분배 전압을 출력하는 분압기;

상기 분배 전압과 기준 전압을 입력받고, 상기 분배 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기;

상기 입력 전압과 상기 출력 전압 사이에 연결되며, 상기 비교기의 판별 결과에 응답하여 동작하는 구동기; 및

비트 스캔 입력 신호를 입력받고, 상기 비트 스캔 입력 신호에 따라 대응되는 전류 량을 상기 출력 전압으로 공급하기 위한 비트 스캔 제어부를 포함하고,

상기 비트 스캔 제어부는 상기 출력 전압의 전압 강하되는 양만큼 전류 량을 공급하여 상기 출력 전압의 레벨을 일정하게 유지시키는 것을 특징으로 하는 전압 레귤레이터 회로.
제 1 항에 있어서,

상기 전압 레귤레이터 회로는, 일정한 량의 소정 전류를 생성하여 공급하기 위한 정전류부를 더 포함하고,

상기 정전류부는 상기 출력 전압이 강하되는 양에 대응하는 수의 전류 미러를 형성하는 것을 특징으로 하는 전압 레귤레이터 회로.
입력 전압을 조정하여 출력 전압을 출력하는 전압 레귤레이터 회로에 있어서,

상기 출력 전압을 분배하여 분배 전압을 출력하는 분압기;

상기 분배 전압과 기준 전압을 입력받고, 상기 분배 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기;

상기 입력 전압과 상기 출력 전압 사이에 연결되며, 상기 비교기의 판별 결과에 응답하여 동작하는 구동기; 및

비트 스캔 입력 신호를 입력받고, 상기 비트 스캔 입력 신호에 응답하여 스위칭되는 제1 그룹의 PMOS 트랜지스터들;

상기 제1 그룹의 PMOS 트랜지스터들 각각과 상기 출력 전압 사이에 각각 직렬로 연결되는 제2 그룹의 PMOS 트랜지스터들;

상기 제2 그룹의 PMOS 트랜지스터와 전류 미러를 형성하는 제3 PMOS 트랜지스터; 및

상기 제3 PMOS 트랜지스터와 직렬로 연결되고, 일정한 량의 소정 전류를 생 성하여 공급하기 위한 정전류원을 포함하는 것을 특징으로 하는 전압 레귤레이터 회로.
제 3 항에 있어서,

상기 제2 그룹의 트랜지스터들 중 상기 제3 PMOS 트랜지스터와 전류 미러를 형성하는 트랜지스터들은 상기 출력 전압이 전압 강하되는 양만큼 전류 량을 상기 출력 전압에 공급하여 상기 출력 전압의 레벨을 일정하게 유지시키는 것을 특징으로 하는 전압 레귤레이터 회로.
입력 전압을 조정하여 출력 전압을 출력하는 전압 레귤레이터 회로를 포함하는 반도체 메모리 장치 있어서,

상기 전압 레귤레이터 회로는,

상기 출력 전압을 분배하여 분배 전압을 출력하는 분압기;

상기 분배 전압과 기준 전압을 입력받고, 상기 분배 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기;

상기 입력 전압과 상기 출력 전압 사이에 연결되며, 상기 비교기의 판별 결과에 응답하여 동작하는 구동기; 및

비트 스캔 입력 신호를 입력받고, 상기 비트 스캔 입력 신호에 따라 대응되는 전류 량을 상기 출력 전압으로 공급하기 위한 비트 스캔 제어부를 포함하고,

상기 비트 스캔 제어부는 상기 출력 전압의 전압 강하되는 양만큼 전류 량을 공급하여 상기 출력 전압의 레벨을 일정하게 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 전압 레귤레이터 회로는, 일정한 량의 소정 전류를 생성하여 공급하기 위한 정전류부를 더 포함하고,

상기 정전류부는 상기 비트 스캔 제어부와 상기 프로그램되는 셀의 개수에 대응하는 수의 전류 미러를 형성하는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 반도체 메모리 장치는 플래시 메모리이며,

상기 비트 스캔 제어부는 프로그램 셀 전류에 따라 상기 출력 전압의 전압 강하되는 양 만큼 전류 량을 공급하여 상기 출력 전압의 레벨을 일정하게 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
입력 전압을 조정하여 출력 전압을 출력하는 전압 레귤레이터 회로를 포함하는 반도체 메모리 장치에 있어서,

상기 전압 레귤레이터 회로는,

상기 출력 전압을 분배하여 분배 전압을 출력하는 분압기;

상기 분배 전압과 기준 전압을 입력받고, 상기 분배 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기;

상기 입력 전압과 상기 출력 전압 사이에 연결되며, 상기 비교기의 판별 결과에 응답하여 동작하는 구동기; 및

비트 스캔 입력 신호를 입력받고, 상기 비트 스캔 입력 신호에 응답하여 스위칭되는 제1 그룹의 PMOS 트랜지스터들;

상기 제1 그룹의 PMOS 트랜지스터들 각각과 상기 출력 전압 사이에 각각 직렬로 연결되는 제2 그룹의 PMOS 트랜지스터들;

상기 제2 그룹의 PMOS 트랜지스터와 전류 미러를 형성하는 제3 PMOS 트랜지스터; 및

상기 제3 PMOS 트랜지스터와 직렬로 연결되고, 일정한 량의 소정 전류를 생성하여 공급하기 위한 정전류원을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 8 항에 있어서,

상기 반도체 메모리는 플래시 메모리이며,

상기 제2 그룹의 트랜지스터들 중 상기 제3 PMOS 트랜지스터와 전류 미러를 형성하는 트랜지스터들은 프로그램 셀 전류에 따라 상기 출력 전압이 전압 강하되는 양만큼 전류 량을 상기 출력 전압에 공급하여 상기 출력 전압의 레벨을 일정하게 유지시키는 것을 특징으로 하는 전압 레귤레이터 회로.