KR20150050880A - 전압 레귤레이터 및 바이어스 전류 조절 장치 - Google Patents

전압 레귤레이터 및 바이어스 전류 조절 장치 Download PDF

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KR20150050880A KR1020130132090A KR20130132090A KR20150050880A KR 20150050880 A KR20150050880 A KR 20150050880A KR 1020130132090 A KR1020130132090 A KR 1020130132090A KR 20130132090 A KR20130132090 A KR 20130132090A KR 20150050880 A KR20150050880 A KR 20150050880A
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Abstract

본 발명의 실시예에 따른 전압 레귤레이터는 기준 전압과 피드백 전압을 비교하여 인에이블 신호를 출력하며, 바이어스 전류원에 의해 공급되는 바이어스 전류에 기초하여 동작하는 비교기, 인에이블 신호에 따라 턴-온 되어 외부 전원 전압을 출력 전압으로서 출력하는 패스 트랜지스터, 출력 전압을 분배하여 피드백 전압으로서 비교기의 입력단으로 출력하는 전압 분배 회로 및 출력 전압에 기초하여 비교기로 공급되는 바이어스 전류의 전류량을 조절하도록 구성되는 바이어스 전류 조절부를 포함한다.

Description

전압 레귤레이터 및 바이어스 전류 조절 장치 {VOLTAGE REGULATOR AND APPARATUS FOR CONTROLLING BIAS CURRENT}
본 발명은 전압 레귤레이터에 관한 것으로서, 보다 상세하게는 출력 전압에 따라 바이어스 전류를 조절하는 바이어스 전류 조절 장치 및 전압 레귤레이터에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)를 저장 매체로 사용하는 이동 정보 기기들, 특히 스마트폰 및 태블릿 피씨 등의 사용이 증가함에 따라서 반도체 메모리 장치에 대한 관심과 중요성이 더욱 커지고 있다. 고속의 프로세서나 멀티코어를 이용한 병렬화 뿐 아니라 다양한 애플리케이션들의 등장으로 인해 반도체 메모리 장치에 대한 요구 수준은 성능뿐 아니라 신뢰성 측면에서도 계속 높아지고 있다.
반도체 메모리 장치는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
반도체 메모리 장치는 여러 기능 블록들을 포함한다. 각 기능 블록들에 전원을 공급하기 위하여 정전압 발생 장치가 사용될 수 있다. 전압 레귤레이터는 외부의 전원 전압을 안정한 전원 전압으로 변환하여, 여러 기능 블록, 즉 구동 회로들에 안정적으로 전원 전압을 공급하는 기능을 한다.
본 발명의 실시예는 부하 전류의 변화로 인한 출력 전압 변동시 신속하게 출력 전압을 회복할 수 있는 전압 레귤레이터를 제공한다.
본 발명의 실시예에 따른 전압 레귤레이터는 기준 전압과 피드백 전압을 비교하여 인에이블 신호를 출력하며, 바이어스 전류원에 의해 공급되는 바이어스 전류에 기초하여 동작하는 비교기; 상기 인에이블 신호에 따라 턴-온 되어 외부 전원 전압을 출력 전압으로서 출력하는 패스 트랜지스터; 상기 출력 전압을 분배하여 상기 피드백 전압으로서 상기 비교기의 입력단으로 출력하는 전압 분배 회로; 및 상기 출력 전압에 기초하여 상기 비교기로 공급되는 바이어스 전류의 전류량을 조절하도록 구성되는 바이어스 전류 조절부를 포함한다.
본 발명의 다른 실시예에 따른 바이어스 전류 제어 장치는 전압 레귤레이터의 출력단에 연결되어 상기 출력단의 전압 변화에 응답하여 전류 제어 신호를 생성하는 전압 감지 수단; 및 상기 전압 레귤레이터의 바이어스 전류 입력단과 연결되고, 상기 전압 감지 수단으로부터 출력되는 상기 전류 제어 신호에 응답하여 상기 바이어스 전류 입력단으로 흘러들어가는 전류를 제어하는 전류 제어 수단을 포함한다.
본 발명의 실시예에 따르면, 부하 전류의 변화로 인한 출력 전압의 변동시 신속하고 안정적으로 출력 전압을 회복할 수 있는 전압 레귤레이터가 제공된다.
본 발명의 다른 실시예에 따르면, 전압 레귤레이터에 연결되어 출력 전압의 변동시 신속하게 전압 레귤레이터의 출력 전압을 회복할 수 있는 바이어스 전류 제어 장치가 제공된다.
도 1은 반도체 메모리 장치와, 반도체 메모리 장치에 전원 전압을 제공하는 전압 레귤레이터를 보여주는 블록도이다.
도 2는 출력 전류 변화에 따른 전압 레귤레이터의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 전압 레귤레이터를 보여주는 블록도이다.
도 4는 본 발명의 실시예에 따른 전압 레귤레이터를 보다 상세히 보여주는 블록도이다.
도 5는 본 발명의 실시예에 따른 바이어스 전류 조절부를 보다 상세히 보여주는 회로도이다.
도 6은 본 발명의 실시예에 따른 전압 레귤레이터의 동작 특성을 설명하기 위한 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치와, 반도체 메모리 장치에 전원 전압을 제공하는 전압 레귤레이터를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(120), 주변 회로(130) 및 레귤레이터(110)를 포함한다.
메모리 셀 어레이(120)는 워드 라인들(WL)을 통해 어드레스 디코더(131)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(132)에 연결된다. 메모리 셀 어레이(120)는 복수의 메모리 블록들(미도시)을 포함한다. 복수의 메모리 블록들은 복수의 메모리 셀들을 포함한다. 행 방향으로 배치된 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배치된 메모리 셀들은 비트 라인들(BL)에 연결된다. 복수의 메모리 셀들 각각은 싱글 레벨 셀(Single Level Cell, SLC) 또는 멀티 레벨 셀(Multi Level Cell, MLC)로서 동작할 수 있다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
어드레스 디코더(131)는 워드 라인들(WL)을 통해 메모리 셀 어레이(120)에 연결된다. 어드레스 디코더(131)는 제어 로직(134)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(131)는 외부로부터의 어드레스(ADDR)를 수신한다.
어드레스 디코더(131)는 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(131)는 디코딩된 블록 어드레스에 따라 메모리 셀 어레이(120)의 복수의 메모리 블록들 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(131)는 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(131)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 워드 라인들 중 하나를 선택한다.
어드레스 디코더(131)는 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(132)는 비트 라인들(BL)을 통해 메모리 셀 어레이(120)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(133)에 연결된다. 읽기 및 쓰기 회로(132)는 제어 로직(134)의 제어에 응답하여 동작한다.
프로그램 시에, 읽기 및 쓰기 회로(132)는 데이터 입출력 회로(133)로부터 프로그램 데이터(DATA)를 수신하고, 프로그램 데이터(DATA)를 비트 라인들(BL)에 전달한다. 전달된 데이터는 선택된 워드 라인에 연결된 메모리 셀들에 프로그램된다.
읽기 동작 시에, 읽기 및 쓰기 회로(222)는 비트 라인들(BL)을 통해 선택된 워드 라인에 연결된 메모리 셀들의 데이터를 읽고, 읽어진 데이터(DATA)를 데이터 라인들(DL)을 통해 데이터 입출력 회로(133)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(132)는 비트 라인들(BL)을 플로팅시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(132)는 페이지 버퍼들 및 열 선택 회로 등을 포함할 수 있다.
데이터 입출력 회로(133)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(132)와 연결된다. 데이터 입출력 회로(133)는 제어 로직(134)의 제어에 응답하여 동작한다.
데이터 입출력 회로(133)는 외부와 데이터(DATA)를 통신한다. 프로그램 동작 시에, 데이터 입출력 회로(133)는 외부로부터 프로그램 데이터(DATA)를 수신하고 프로그램 데이터(DATA)를 읽기 및 쓰기 회로(132)에 전송한다. 읽기 동작 시에, 데이터 입출력 회로(133)는 읽기 및 쓰기 회로(132)로부터 읽혀진 데이터(DATA)를 수신하고 읽혀진 데이터(DATA)를 외부로 출력한다.
제어 로직(134)은 외부로부터의 제어 신호(CTRL)를 수신한다. 제어 로직(134)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(134)은 칩 인에이블 신호(CE)를 더 수신한다. 칩 인에이블 신호(CE)는 외부로부터 수신되며, 반도체 메모리 장치(100)를 선택하기 위한 신호이다.
제어 로직(134)은 칩 인에이블 신호(CE)에 기반하여 반도체 메모리 장치(100)의 동작 모드를 판별한다. 칩 인에이블 신호(CE)가 인에이블될 때, 반도체 메모리 장치(100)는 활성화 모드로 동작할 수 있다. 즉, 칩 인에이블 신호(CE)가 인에이블될 때, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 또는 소거 동작을 수행할 것이다.
칩 인에이블 신호(CE)가 디스에이블될 때, 반도체 메모리 장치(100)는 대기 모드로 동작할 수 있다.
전압 레귤레이터(110)는 주변 회로(130)의 각 구성 요소에 일정한 전압을 공급할 수 있다. 도 1에는 전압 레귤레이터(110)가 주변 회로(130)에 출력 전압(VO)을 공급하는 것으로 도시되어 있으나, 전압 레귤레이터(110)는 주변 회로(130) 내의 어드레스 디코더(131), 읽기 및 쓰기 회로(132), 데이터 입출력 회로(133) 및 제어 로직(134)에 각각 필요한 전압을 공급할 수 있다.
반도체 메모리 장치(100)의 동작 중에, 전압 레귤레이터(110)의 출력단에 연결된 구성요소의 동작에 따라 출력 전압(VO)이 일시적으로 변화할 수 있다. 예를 들어, 전압 레귤레이터(110)의 출력단에서 흘러나가는 전류가 일시적으로 증가하는 경우, 전압 레귤레이터(110)의 출력단 전압이 일시적으로 낮아질 수 있다. 통상적인 전압 레귤레이터(110)는 출력단의 전압 강하를 감지하여 외부 전압과 연결된 패스 트랜지스터를 턴-온하여 출력 전압을 회복하게 된다. 반도체 메모리 장치(100)의 안정적인 동작을 위하여는 전압 강하시 신속하게 출력 전압을 회복할 것이 요구된다.
도 2는 출력 전류 변화에 따른 전압 레귤레이터의 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 전압 레귤레이터(110)는 비교기(111), 패스 트랜지스터(TSR) 및 전압 분배 회로(113)를 포함한다. 비교기(111)는 기준 전압(VREF)과 피드백 전압(VFB)을 비교하여 인에이블 신호(CVO)를 출력하며, 제 1 바이어스 전류원(115)에 의해 공급되는 제 1 바이어스 전류(IB1)에 기초하여 동작한다.
즉, 비교기(111)는 제 1 바이어스 전류원(115)에 의해 제 1 바이어스 전류(IB1)를 공급받고, 외부 전원 전압(VE)에 의해 바이어스 전압을 제공 받는다. 비교기(111)는 입력단에서 기준 전압(VREF) 및 피드백 전압(VFB)을 입력받는다. 비교기(111)의 출력단은 패스 트랜지스터(TSR)의 게이트와 연결된다. 비교기(111)는 패스 트랜지스터(TSR)에 인에이블 신호(CVO)를 제공한다.
패스 트랜지스터(TSR)는 인에이블 신호(CVO)에 따라 턴-온 되어 외부 전원 전압(VE)을 출력 전압(VO)으로서 출력단(N1)에 출력한다. 일 실시예에서, 패스 트랜지스터(TSR)는 피모스 트랜지스터(PMOS TRANSISTOR)일 수 있다. 패스 트랜지스터(TSR)의 소스는 외부 전원 전압(VE)에 연결되고, 드레인은 출력단(N1)과 연결된다.
전압 분배 회로(113)는 출력단(N1)과 접지 사이에 연결되며, 직렬 연결된 제 1 저항(R1) 및 제 2 저항(R2)으로 구성된다. 전압 분배 회로(113)는 출력 전압(VO)을 분배하여 피드백 전압(VFB)으로서 비교기(111)의 입력단으로 출력한다. 구체적으로, 제 1 저항(R1)과 제 2 저항(R2)이 연결되는 분배 노드(N2)를 통해 출력 전압(VO)을 분배하여 피드백 전압(VFB)으로서 비교기(111)의 입력단에 제공한다.
전압 레귤레이터(110)의 출력단에는 부하 커패시턴스(C1)가 연결될 수 있으며, 부하단을 통해 부하 전류(IL)가 흐를 수 있다. 출력 전압(VO)의 변경시, 전압 분배 회로(113)를 통해 생성되는 피드백 전압(VFB) 또한 그에 비례하여 변경된다. 비교기(111)는 기준 전압(VREF)과 피드백 전압(VFB)을 비교하여, 이에 따른 인에이블 신호(CVO)를 생성할 수 있다. 생성된 인에이블 신호(CVO)에 따라, 패스 트랜지스터(TSR)가 선택적으로 턴-온되어 출력단(N1)의 출력 전압(VO)을 제어할 수 있다.
예를 들어, 부하 전류(IL)의 일시적인 증가로 인해 출력 전압(VO)이 하강하는 경우, 피드백 전압(VFB) 또한 하강하므로 비교기(111)는 하강한 피드백 전압(VFB)과 기준 전압(VREF)을 비교하여 대응하는 인에이블 신호(CVO)를 생성할 수 있다. 일 실시예에서, 피드백 전압(VFB)이 기준 전압(VREF)보다 낮은 경우, 인에이블 신호(CVO)는 로직-로우 값을 가질 수 있다. 이 경우, 피모스 트랜지스터로 구성되는 패스 트랜지스터(TSR)의 게이트로 입력되는 인에이블 신호(CVO)가 로직-로우 값이므로, 패스 트랜지스터(TSR)가 턴-온되어 패스 트랜지스터(TSR)의 소스와 드레인 사이에 전류가 흐르게 된다. 따라서, 출력단(N1)의 전압이 상승하여 출력 전압(VO)이 회복될 수 있다.
전압 레귤레이터(110)의 출력단(N1)의 전압, 즉 출력 전압(VO)이 신속하게 회복되기 위해서는 부하 커패시턴스(C1)가 작아야 한다. 그러나 설계상 부하 커패시턴스(C1)는 임의적으로 조정 가능하지 않다. 다른 방법으로, 출력 전압(VO)이 일시적으로 하락한 경우 전압 레귤레이터의(110)의 패스 트랜지스터(TSR)가 신속하게 턴-온되면 출력 전압(VO)이 보다 신속하게 회복될 수 있다. 패스 트랜지스터(TSR)가 신속하게 턴-온되도록 하기 위하여는 패스 트랜지스터(TSR) 자체의 동작 특성을 조정하거나, 또는 패스 트랜지스터(TSR)의 게이트로 입력되는 인에이블 신호(CVO)가 신속하게 로직-로우 값으로 변경되도록 하여야 한다. 인에이블 신호(CVO)가 신속하게 변화하도록 하기 위하여, 비교기(111)의 동작 특성을 개선할 필요가 있다. 본 발명의 실시예에 따른 전압 레귤레이터에 의하면, 출력 전압(VO)의 강하시 비교기(111)로 입력되는 바이어스 전류를 증가시키도록 구성되므로, 비교기(111)의 동작 속도가 향상되어 출력 전압을 보다 신속히 회복할 수 있다.
도 3은 본 발명의 실시예에 따른 전압 레귤레이터를 보여주는 블록도이다. 도 3의 구성 중에서 도 2의 구성과 중복되는 요소의 설명은 생략한다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 전압 레귤레이터(200)는 비교기(211), 패스 트랜지스터(TSR), 전압 분배 회로(213) 및 바이어스 전류 조절부(217)를 포함한다. 비교기(211)는 기준 전압(VREF)과 피드백 전압(VFB)을 비교하여 인에이블 신호(CVO)를 출력하며, 제 1 바이어스 전류원(215) 및 바이어스 전류 조절부(217)에 의해 각각 공급되는 제 1 바이어스 전류(IB1) 및 제 2 바이어스 전류(IB2)에 기초하여 동작한다.
즉, 비교기(211)는 제 1 바이어스 전류원(215) 및 바이어스 전류 조절부(217)에 의해 각각 제 1 바이어스 전류(IB1) 및 제 2 바이어스 전류(IB2)를 공급받고, 외부 전원 전압(VE)에 의해 바이어스 전압을 제공 받는다. 비교기(211)는 입력단에서 기준 전압(VREF) 및 피드백 전압(VFB)을 입력받는다. 비교기(211)의 출력단은 패스 트랜지스터(TSR)의 게이트와 연결된다. 비교기(111)는 패스 트랜지스터(TSR)에 인에이블 신호(CVO)를 제공한다.
패스 트랜지스터(TSR)는 인에이블 신호(CVO)에 따라 턴-온되어 외부 전원 전압(VE)을 출력 전압(VO)으로서 출력단(N1)에 출력한다. 일 실시예에서, 패스 트랜지스터(TSR)는 피모스 트랜지스터(PMOS TRANSISTOR)일 수 있다. 패스 트랜지스터(TSR)의 소스는 외부 전원 전압(VE)에 연결되고, 드레인은 출력단(N1)과 연결된다.
전압 분배 회로(213)는 출력단(N1)과 접지 사이에 연결되며, 직렬 연결된 제 1 저항(R1) 및 제 2 저항(R2)으로 구성된다. 전압 분배 회로(213)는 출력 전압(VO)을 분배하여 피드백 전압(VFB)으로서 비교기(211)의 입력단으로 출력한다.
바이어스 전류 조절부(217)는 출력 전압(VO)에 기초하여 비교기(211)로 공급되는 제 2 바이어스 전류(IB2)의 전류량을 조절하도록 구성된다. 구체적으로, 바이어스 전류 조절부(217)는 출력 전압(VO)이 일시적으로 하락하는 경우, 출력 전압(VO)의 하락을 감지하여 제 2 바이어스 전류(IB2)의 전류량을 증가시키도록 구성된다. 따라서, 제 1 및 제 2 바이어스 전류(IB1, IB2)로 구성되는, 비교기(211)의 바이어스 전류가 증가하므로, 비교기(211)의 동작 속도가 증가하게 된다. 이에 따라, 비교기(211)가 출력하는 인에이블 신호(CVO)가 보다 빠르게 로직-로우로 변경되고, 패스 트랜지스터(TSR)가 턴-온 되므로 출력 전압(VO)이 보다 신속하게 회복된다. 상기 바이어스 전류 조절부는, 바이어스 전류 제어 장치로서 통상의 전압 레귤레이터에 연결될 수 있다. 상기 바이어스 전류 조절부(217)의 보다 상세한 구성 및 동작에 대하여는 도 4 내지 도 6을 참조하여 후술한다.
도 4는 본 발명의 실시예에 따른 전압 레귤레이터를 보다 상세히 보여주는 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 전압 레귤레이터(200)는 비교기(211), 패스 트랜지스터(TSR), 전압 분배 회로(213) 및 바이어스 전류 조절부(217)를 포함한다. 비교기(211)는 외부 전원 전압(VE)에 의해 바이어스 전압을 공급받고, 제 1 바이어스 전류원(215) 및 바이어스 전류 조절부(217)에 의해 제 1 바이어스 전류(IB1) 및 제 2 바이어스 전류(IB2)를 공급받는다. 도 4의 구성 중에서, 도 2 또는 도 3과 중복되는 요소에 대한 상세한 설명은 생략한다.
본 발명의 일 실시예에 따른 전압 레귤레이터(200)의 바이어스 전류 조절부(217)는 전압 감지부(218) 및 전류 제어부(219)를 포함한다. 바이어스 전류 조절부(217)는 출력 전압(VO)의 변화를 감지하여 전류 제어 신호를 생성한다. 상기 전류 제어 신호는 전류 제어부(219)로 제공된다. 전류 제어부(219)는 상기 전류 제어 신호에 기초하여 비교기(211)로 공급되는 제 2 바이어스 전류(IB2)의 양을 제어한다.
일 실시예에서, 전압 감지부(218)는 출력 전압(VO)에 응답하여 변화하는 신호를 생성하는 임의의 회로를 포함할 수 있다. 예를 들어, 전압 감지부(218)는 단순한 버퍼 회로로 구성될 수도 있다. 본 발명의 범위는 전압 감지부(218)의 구체적 구성에 의해 한정되지 아니하며, 출력 전압(VO)을 감지하여 대응하는 신호를 생성하는 임의의 장치를 지칭하는 것으로 이해될 수 있다.
일 실시예에서, 전류 제어부(219)는 입력 신호의 변화에 따라 전류량을 변화시키는 임의의 회로를 포함할 수 있다. 예를 들어, 전류 제어부(219)는 종속 전류원(dependent current source)로 구성될 수 있으며, 실시예에 따라 전류 제어 전류원(current controlled current source; CCCS) 또는 전압 제어 전류원(voltage controlled current source; VCCS)을 포함하여 구성될 수 있다. 본 발명의 범위는 전류 제어부(219)의 구체적인 구성에 의해 한정되지 아니하며, 입력 신호의 변화에 따라 비교기(211)로 입력되는 바이어스 전류의 전류량을 변화시키는 임의의 장치를 지칭하는 것으로 이해될 수 있다.
도 5는 본 발명의 일 실시예에 따른 바이어스 전류 조절부를 보다 상세히 보여주는 회로도이다.
도 5를 참조하면, 바이어스 전류 조절부(217)는 전압 감지부(218) 및 전류 제어부(219)를 포함한다. 전압 감지부(218)는 내부 전류원(IO), 제 1 피모스 트랜지스터(MP1), 제 2 피모스 트랜지스터(MP2), 제 3 저항(R3), 커패시터(C2)를 포함한다. 제 1 피모스 트랜지스터(MP1)의 드레인은 내부 전류원(IO)에 연결되고, 소스는 외부 전원 전압(VE)에 연결된다. 또한, 제 1 피모스 트랜지스터(MP1)의 게이트와 드레인은 서로 연결된다. 제 3 저항(R3)의 일단은 제 1 피모스 트랜지스터(MP1)의 게이트에 연결되고, 타단은 제 2 피모스 트랜지스터(MP2)의 게이트 및 커패시터(C2)와 연결된다. 커패시터(C2)의 타단은 출력단과 연결되며, 출력 전압(VO)을 인가받는다. 제 2 피모스 트랜지스터(MP2)의 게이트는 커패시터(C2) 및 저항(R3)에 연결되고, 소스는 외부 전원 전압(VE)에 연결되며, 드레인은 전류 제어부(219)에 연결된다.
출력 전압(VO)이 하강하는 경우, 커패시터(C2)의 전압 특성에 따라 제 2 피모스 트랜지스터(MP2)의 게이트-소스 전압(VGS2)이 하강하게 된다. 따라서, 제 2 피모스 트랜지스터(MP2)가 턴-온되어 소스-드레인 전류가 증가한다. 제 2 피모스 트랜지스터(MP2)의 드레인 전류(I2)는 전류 제어 신호로서 전류 제어부(219)에 인가된다.
따라서, 본 발명의 일 실시예에 따른 전압 감지부(218)는 출력 전압(VO)의 변화에 응답하여 출력되는 전류를 조절할 수 있다. 전압 감지부(218)의 제 2 피모스 트랜지스터(MP2)의 드레인 전류는 전류 제어 신호로서 전류 제어부에 인가될 수 있다.
전류 제어부(219)는 상기 전압 감지부(218)의 제 2 피모스 트랜지스터(MP2)의 드레인에 연결되는 미러 회로를 포함할 수 있다. 일 실시예에서, 전류 제어부(219)는 제 1 엔모스 트랜지스터(MN1) 및 제 2 엔모스 트랜지스터(MN2)를 포함할 수 있다. 제 1 엔모스 트랜지스터(MN1)의 드레인은 전압 감지부(218)의 제 2 피모스 트랜지스터(MP2)의 드레인에 연결되고, 소스는 접지에 연결되며, 게이트는 제 2 엔모스 트랜지스터(MN2)의 게이트에 연결된다. 또한, 제 1 엔모스 트랜지스터(MN1)의 드레인과 게이트는 서로 여녈된다. 도 5에 도시된 전류 제어부(219)가 미러 회로로 구성되므로, 제 2 엔모스 트랜지스터(MN2)에 흐르는 드레인-소스 전류의 크기는 제 1 엔모스 트랜지스터(MN1)에 흐르는 드레인-소스 전류의 크기와 동일하며, 제 2 바이어스 전류(IB2)가 된다.
전류 제어부(219)의 제 2 엔모스 트랜지스터(MN2)의 드레인은 비교기(211)의 바이어스 입력단으로 연결된다. 따라서, 비교기(211)의 바이어스 전류는 제 1 바이어스 전류원(215)에 흐르는 제1 바이어스 전류(IB1)와 제 2 바이어스 전류(IB2)의 합으로 이루어진다. 결과적으로, 바이어스 전류 조절부(217)에 의해 비교기(211)의 바이어스 전류가 조절되며, 출력 전압(VO)의 하락에 반응하여 비교기(211)로 입력되는 바이어스 전류가 증가하므로, 비교기(211)의 동작 속도가 빨라지므로 출력 전압(VO)이 신속하게 회복될 수 있다. 즉, 본 발명의 일 실시예에 따른 전압 레귤레이터(200)는 출력 전압(VO)의 하락시 이를 신속하게 회복할 수 있으므로, 반도체 메모리 장치의 안정성이 향상된다.
도 6은 본 발명의 실시예에 따른 전압 레귤레이터의 동작 특성을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 출력단에서의 부하 전류(IL)의 시간(t)에 따른 변화를 도시한 타이밍도가 하단에 도시되어 있고, 부하 전류(IL)의 변화에 따른 출력 전압(VO)의 시간(t)에 따른 변화를 도시한 타이밍도가 상단에 도시되어 있다.
먼저 하단의 타이밍도를 참조하면, 가로 방향으로 시간(t)을 나타내는 축이 도시되어 있고, 세로 방향으로 부하 전류(IL)의 전류량을 나타내는 축이 도시되어 있다. 시간(t)의 단위는 마이크로초(㎲)이고, 전류의 단위는 밀리암페어(㎃)이다. 시간(t)축은 대략 19.96㎲에서 20.14㎲까지의 범위가 도시되어 있고, 전류량의 범위는 0㎃에서 200㎃까지이다. 도 6에 도시된 타이밍도에서는 부하 전류(IL)의 전류량이 20㎲ 내지 20.02㎲ 사이의 범위에서, 0㎃에서 200㎃까지 상승하는 경우가 도시되어 있다. 출력단(N1)에서의 부하 전류(IL)가 상승하므로, 출력 전압(VO)이 일시적으로 하락하게 됨을 알 수 있다.
상단의 타이밍도를 참조하면, 가로 방향으로 시간(t)을 나타내는 축이 도시되어 있고, 세로 방향으로 출력 전압(VO)을 나타내는 축이 도시되어 있다. 도 6 상단의 타이밍도에는, 본 발명의 일 실시예에 따른 바이어스 전류 조절부를 포함하는 전압 레귤레이터(200)에 의한 출력 전압(VO1) 및 통상의 전압 레귤레이터(110)에 의한 출력 전압(VO2)이 함께 도시되어 있다.
하단의 타이밍도와 함께 상단의 타이밍도를 참조하면, 부하 전류(IL)의 증가에 따라 출력 전압(VO1, VO2)이 하강하게 된다. 즉, 전압 강하 이전의 정상 상태의 전압인 약 2.3V에서, 부하 전류(IL)의 증가시 2.0V 아래로 하강하게 된다. 한편, 본 발명의 일 실시예에 따른 바이어스 전류 조절부를 포함하는 전압 레귤레이터(200)에 의한 출력 전압(VO1)과 통상의 전압 레귤레이터(110)에 의한 출력 전압(VO2)의 변화는 차이를 나타내는데, 도 6의 도시된 바에 의하면 본 발명의 일 실시예에 따른 바이어스 전류 조절부를 포함하는 전압 레귤레이터(200)에 의한 출력 전압(VO1)이 통상의 전압 레귤레이터(110)에 의한 출력 전압(VO2)보다 빠르게 정상 수준인 약 2.3V로 회복하는 것을 알 수 있다. 또한, 출력 전압이 하락하다가 다시 상승하게 되는 최저 전압값 또한 본 발명의 일 실시예에 따른 바이어스 전류 조절부를 포함하는 전압 레귤레이터(200)에 의한 출력 전압(VO1)이 통상의 전압 레귤레이터(110)에 의한 출력 전압(VO2)보다 190 ㎷ 높음을 알 수 있다. 즉, 본 발명의 일 실시예에 따른 바이어스 전류 조절부를 포함하는 전압 레귤레이터(200)의 경우, 부하 전류(IL) 증가시 출력 전압의 하락 폭이 작으므로 반도체 메모리 장치의 안정성이 향상된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 레귤레이터
111: 비교기 113: 전압 분배 회로
115: 제 1 바이어스 전류원 120: 메모리 셀 어레이
130: 주변 회로 131: 어드레스 디코더
132: 읽기 및 쓰기 회로 133: 데이터 입출력 회로
134: 제어 로직 200: 전압 레귤레이터
211: 비교기 213: 전압 분배 회로
215: 제 1 바이어스 전류원 217: 바이어스 전류 조절부
218: 전압 감지부 219: 전류 제어부

Claims (10)

  1. 기준 전압과 피드백 전압을 비교하여 인에이블 신호를 출력하며, 바이어스 전류원에 의해 공급되는 바이어스 전류에 기초하여 동작하는 비교기;
    상기 인에이블 신호에 따라 턴-온 되어 외부 전원 전압을 출력 전압으로서 출력단에 출력하는 패스 트랜지스터;
    상기 출력 전압을 분배하여 상기 피드백 전압으로서 상기 비교기의 입력단으로 출력하는 전압 분배 회로; 및
    상기 출력 전압에 기초하여 상기 비교기로 공급되는 바이어스 전류의 전류량을 조절하도록 구성되는 바이어스 전류 조절부를 포함하는 전압 레귤레이터.
  2. 제1항에 있어서,
    상기 바이어스 전류 조절부는, 상기 출력 전압이 하락하는 경우에 상기 비교기로 공급되는 바이어스 전류의 양을 증가시키도록 구성되는 전압 레귤레이터.
  3. 제 1 항에 있어서,
    상기 바이어스 전류 조절부는,
    상기 출력 전압의 변화를 감지하여 전류 제어 신호를 생성하는 전압 감지부; 및
    상기 전류 제어 신호에 기초하여 상기 비교기로 공급되는 바이어스 전류의 양을 제어하는 전류 제어부를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  4. 제 3 항에 있어서,
    상기 전압 감지부는,
    내부 전류원;
    상기 내부 전류원에 연결된 드레인 및 외부 전원 전압에 연결된 소스를 갖고, 게이트와 드레인이 서로 연결된 제 1 피모스 트랜지스터;
    상기 제 1 피모스 트랜지스터의 게이트에 일단이 연결된 저항;
    상기 저항의 타단 및 상기 출력단 사이에 연결된 커패시터; 및
    상기 저항의 타단에 연결된 게이트, 상기 외부 전원 전압에 연결된 소스를 갖는 제 2 피모스 트랜지스터를 포함하는, 전압 레귤레이터.
  5. 제 4 항에 있어서,
    상기 전류 제어부는,
    상기 전압 감지부의 제 2 피모스 트랜지스터의 드레인에 연결되는 미러 회로를 포함하는, 전압 레귤레이터.
  6. 제 5 항에 있어서,
    상기 미러 회로는,
    상기 전압 감지부의 제 2 피모스 트랜지스터의 드레인에 연결되는 드레인 및 접지에 연결되는 소스를 갖고, 드레인과 게이트가 서로 연결된 제 1 엔모스 트랜지스터; 및
    상기 제 2 엔모스 트랜지스터의 게이트와 연결되는 게이트, 접지와 연결되는 소스 및 상기 비교기와 연결되는 드레인을 갖는 제 2 엔모스 트랜지스터를 포함하는, 전압 레귤레이터.
  7. 전압 레귤레이터의 출력단에 연결되어 상기 출력단의 전압 변화에 응답하여 전류 제어 신호를 생성하는 전압 감지 수단; 및
    상기 전압 레귤레이터의 바이어스 전류 입력단과 연결되고, 상기 전압 감지 수단으로부터 출력되는 상기 전류 제어 신호에 응답하여 상기 바이어스 전류 입력단으로 흘러들어가는 전류를 제어하는 전류 제어 수단을 포함하는 바이어스 전류 조절 장치.
  8. 제 7 항에 있어서,
    상기 전압 감지 수단은,
    내부 전류원;
    상기 내부 전류원에 연결된 드레인 및 외부 전원에 연결된 소스를 갖고, 게이트와 드레인이 서로 연결된 제 1 피모스 트랜지스터;
    상기 제 1 피모스 트랜지스터의 게이트에 일단이 연결된 저항;
    상기 저항의 타단 및 상기 출력단 사이에 연결된 커패시터; 및
    상기 저항의 타단에 연결된 게이트, 상기 외부 전원에 연결된 소스를 갖는 제 2 피모스 트랜지스터를 포함하는, 바이어스 전류 조절 장치.
  9. 제 8 항에 있어서,
    상기 제 2 피모스 트랜지스터는 상기 출력 전압의 하강에 기초하여 턴-온되어 드레인 전류를 증가시키는, 바이어스 전류 조절 장치.
  10. 제 9 항에 있어서,
    상기 전류 감지 수단은 전압 감지부의 제 2 피모스 트랜지스터의 드레인에 연결되는 미러 회로를 포함하고,
    상기 미러 회로는 상기 제 2 피모스 트랜지스터의 드레인 전류의 증가에 기초하여 상기 전압 레귤레이터의 바이어스 전류를 증가시키는, 바이어스 전류 조절 장치.
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