KR20180018916A - 반도체 메모리 장치 - Google Patents

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리드 신호 및 라이트 신호에 응답하여 리드 전압 또는 라이트 전압에 따라 바이어스 전압을 생성하는 바이어스 전압 생성 회로; 데이터 및 상기 라이트 신호에 응답하여 셋 인에이블 신호 및 리셋 인에이블 신호를 생성하는 데이터 판별 회로; 상기 리드 신호, 상기 셋 인에이블 신호, 및 상기 리셋 인에이블 신호에 응답하여 제 1 전류를 생성하는 전류 선택 회로; 상기 제 1 전류를 입력 받고 상기 바이어스 전압의 전압 레벨에 응답하여 제 2 전류를 생성하는 드라이버; 및 상기 리드 신호 및 상기 라이트 신호에 응답하여 상기 제 2 전류를 메모리 셀에 제공하는 제 1 스위치를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 입력 받아 저장하고, 저장된 데이터를 출력하도록 구성된다.
이때, 반도체 메모리 장치는 반도체 메모리 장치에 전원 전압이 인가되었을 경우에만 데이터를 저장하는 휘발성 반도체 메모리 장치와 전원 전압의 인가가 중지된 경우에도 데이터를 저장하는 비휘발성 반도체 메모리 장치로 구분될 수 있다.
본 발명은 면적 효율을 높일 수 있는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리드 신호 및 라이트 신호에 응답하여 리드 전압 또는 라이트 전압에 따라 바이어스 전압을 생성하는 바이어스 전압 생성 회로; 데이터 및 상기 라이트 신호에 응답하여 셋 인에이블 신호 및 리셋 인에이블 신호를 생성하는 데이터 판별 회로; 상기 리드 신호, 상기 셋 인에이블 신호, 및 상기 리셋 인에이블 신호에 응답하여 제 1 전류를 생성하는 전류 선택 회로; 상기 제 1 전류를 입력 받고 상기 바이어스 전압의 전압 레벨에 응답하여 제 2 전류를 생성하는 드라이버; 및 상기 리드 신호 및 상기 라이트 신호에 응답하여 상기 제 2 전류를 메모리 셀에 제공하는 제 1 스위치를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 바이어스 전압의 전압 레벨에 대응되는 전류를 생성하여 메모리 셀에 제공하는 드라이버; 리드 신호 및 라이트 신호에 응답하여 리드 전압 및 라이트 전압 중 하나를 기준 전압으로서 출력하는 기준 전압 선택 회로; 상기 기준 전압과 피드백 전압의 전압 레벨을 비교하여 바이어스 전압을 생성하는 비교 회로; 및 상기 리드 신호에 응답하여 상기 바이어스 전압을 상기 피드백 전압으로서 출력하거나 상기 드라이버와 상기 메모리 셀 사이에 형성된 전압을 상기 피드백 전압으로서 출력하는 선택 회로를 포함한다.
본 발명에 따른 반도체 메모리 장치는 면적 효율을 향상시킬 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 데이터 판별 회로의 실시예에 따른 구성도,
도 3은 도 1의 기준 전압 선택 회로의 실시예에 따른 구성도,
도 4는 도 1의 전류 선택 회로의 실시예에 따른 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 데이터 판별 회로(100), 바이어스 전압 생성 회로(200), 전류 선택 회로(300), 드라이버(400), 제 1 스위치(500), 메모리 셀(600), 및 전류 싱크 회로(700)를 포함할 수 있다.
상기 데이터 판별 회로(100)는 라이트 신호(WRITE) 및 데이터(DATA)에 응답하여 셋 인에이블 신호(SETEN) 및 리셋 인에이블 신호(RESETEN)를 생성할 수 있다. 예를 들어, 상기 데이터 판별 회로(100)는 상기 라이트 신호(WRITE)가 인에이블되면 상기 데이터(DATA)의 레벨에 응답하여 상기 셋 인에이블 신호(SETEN) 및 상기 리셋 인에이블 신호(RESETEN) 중 하나를 인에이블시킬 수 있다. 더욱 상세히 설명하면 상기 데이터 판별 회로(100)는 상기 라이트 신호(WRITE)가 인에이블되고 상기 데이터(DATA)가 제 1 레벨일 경우 상기 셋 인에이블 신호(SETEN)를 인에이블시킨다. 상기 데이터 판별 회로(100)는 상기 라이트 신호(WRITE)가 인에이블되고 상기 데이터(DATA)가 제 2 레벨일 경우 상기 리셋 인에이블 신호(RESETEN)를 인에이블시킨다.
상기 바이어스 전압 생성 회로(200)는 리드 신호(READ), 상기 라이트 신호(WRITE), 라이트용 전압(V_wt), 리드용 전압(V_rd), 및 상기 드라이버(400)의 출력 전압에 응답하여 바이어스 전압(V_b)을 생성할 수 있다. 예를 들어, 상기 바이어스 전압 생성 회로(200)는 상기 리드 신호(READ)가 인에이블되면 상기 리드용 전압(V_rd)의 전압 레벨에 대응하는 상기 바이어스 전압(V_b)을 생성할 수 있다. 상기 바이어스 전압 생성 회로(200)는 상기 라이트 신호(WRITE)가 인에이블되면 상기 라이트용 전압(V_wt)의 전압 레벨에 대응하는 상기 바이어스 전압(V_b)을 생성할 수 있다.
상기 바이어스 전압 생성 회로(200)는 기준 전압 선택 회로(210), 비교 회로(220), 및 선택 회로(230)를 포함할 수 있다.
상기 기준 전압 선택 회로(210)는 상기 리드 신호(READ), 상기 라이트 신호(WRITE), 상기 라이트용 전압(V_wt) 및 상기 리드용 전압(V_rd)에 응답하여 기준 전압(V_ref)을 생성할 수 있다. 예를 들어, 상기 기준 전압 선택 회로(210)는 상기 리드 신호(READ) 및 상기 라이트 신호(WRITE)에 응답하여 상기 라이트용 전압(V_wt) 및 상기 리드용 전압(V_rd) 중 하나를 상기 기준 전압(V_reF)으로서 출력할 수 있다. 더욱 상세히 설명하면, 상기 기준 전압 선택 회로(210)는 상기 리드 신호(READ)가 인에이블되면 상기 리드용 전압(V_rd)을 상기 기준 전압(V_ref)으로서 출력하고, 상기 라이트 신호(WRITE)가 인에이블되면 상기 라이트용 전압(V_wt)을 상기 기준 전압(V_ref)으로서 출력할 수 있다.
상기 비교 회로(220)는 상기 기준 전압(V_ref)과 피드백 전압(V_fb)에 응답하여 상기 바이어스 전압(V_b)을 생성할 수 있다. 예를 들어, 상기 비교 회로(220)는 상기 기준 전압(V_ref)과 상기 피드백 전압(V_fb)의 전압 레벨을 비교하여 상기 바이어스 전압(V_b)을 생성할 수 있다.
상기 선택 회로(230)는 상기 리드 신호(READ)에 응답하여 상기 바이어스 전압(V_b) 및 상기 드라이버(400)의 출력 전압 중 하나를 상기 피드백 전압(V_fb)으로서 출력할 수 있다. 예를 들어, 상기 선택 회로(230)는 상기 리드 신호(READ)가 인에이블되면 상기 바이어스 전압(V_b)을 상기 피드백 전압(V_fb)으로서 출력한다. 상기 선택 회로(230)는 상기 리드 신호(READ)가 디스에이블되면 상기 드라이버(400)의 출력 전압을 상기 피드백 전압(V_fb)으로서 출력할 수 있다. 상기 선택 회로(230)는 멀티 플렉서 또는 스위칭 소자들로 구성될 수 있다.
상기 전류 선택 회로(300)는 상기 리드 신호(READ), 상기 셋 인에이블 신호(SETEN) 및 상기 리셋 인에이블 신호(RESETEN)에 응답하여 제 1 전류(I1)를 생성할 수 있다. 예를 들어, 상기 전류 선택 회로(300)는 상기 리드 신호(READ), 상기 셋 인에이블 신호(SETEN) 및 상기 리셋 인에이블 신호(RESETEN) 각각에 대응되는 전류량을 갖는 상기 제 1 전류(I1)를 생성할 수 있다.
상기 드라이버(400)는 상기 제 1 전류(I1)를 입력 받고, 상기 바이어스 전압(V_b)에 응답하여 제 2 전류(I2)를 출력할 수 있다. 예를 들어, 상기 드라이버(400)는 상기 바이어스 전압(V_b)의 전압 레벨에 응답하여 상기 제 1 전류(I1)의 전체 또는 일부를 상기 제 2 전류(I2)로서 출력할 수 있다.
상기 드라이버(400)는 제 1 트랜지스터(P1)를 포함할 수 있다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 바이어스 전압(V_b)을 인가 받고 소오스에 상기 제 1 전류(I1)를 입력 받으며 드레인에서 상기 제 2 전류(I2)를 출력한다.
상기 제 1 스위치(500)는 상기 리드 신호(READ) 및 상기 라이트 신호(WRITE)에 응답하여 상기 제 2 전류(I2)를 상기 메모리 셀(600)에 제공할 수 있다. 예를 들어, 상기 제 1 스위치(500)는 상기 리드 신호(READ) 및 상기 라이트 신호(WRITE) 중 하나라도 인에이블되면 상기 제 2 전류(I2)를 상기 메모리 셀(600)에 제공할 수 있다.
상기 전류 싱크 회로(700)는 상기 메모리 셀(600)로부터 제 1접지단(VBB)으로 설정된 전류의 전류량이 흐르도록 구성될 수 있다. 이때, 상기 제 1 접지단(VBB)의 전압 레벨은 음 전압일 수 있다.
상기 데이터 판별 회로(100)는 도 2에 도시된 바와 같이, 제 1 내지 제 3 인버터(IV1, IV2, IV3) 및 제 1 및 제 2 낸드 게이트(ND1, ND2)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 데이터(DATA)를 입력 받는다. 상기 제 1 낸드 게이트(ND1)는 상기 데이터(DATA) 및 상기 라이트 신호(WRITE)를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 1인버터(IV1)의 출력 신호 및 상기 라이트 신호(WRITE)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 1 낸드 게이트(ND1)의 출력 신호를 입력 받아 상기 셋 인에이블 신호(SETEN)를 출력한다. 상기 제 3 인버터(IV3)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받아 상기 리셋 인에이블 신호(RESETEN)를 출력한다.
이와 같이 구성된 실시예에 따른 데이터 판별 회로(100)는 상기 라이트 신호(WRITE)가 하이 레벨로 인에이블되고 상기 데이터(DATA)가 하이 레벨이면 상기 셋 인에이블 신호(SETEN)를 하이 레벨로 인에이블시킨다. 상기 데이터 판별 회로(100)는 상기 라이트 신호(WRITE)가 하이 레벨로 인에이블되고 상기 데이터(DATA)가 로우 레벨이면 상기 리셋 인에이블 신호(RESETREN)를 하이 레벨로 인에이블시킨다. 상기 데이터 판별 회로(100)는 상기 라이트 신호(WRITE)가 로우 레벨로 디스에이블되면 상기 데이터(DATA)와는 무관하게 상기 셋 인에이블 신호(SETEN) 및 상기 리셋 인에이블 신호(RESETEN)를 로우 레벨로 디스에이블시킨다.
상기 기준 전압 선택 회로(210)는 도 3에 도시된 바와 같이, 제 2 및 제 3 스위치(211, 212)를 포함할 수 있다. 상기 제 2 스위치(211)는 상기 라이트 신호(WRITE)가 인에이블되면 상기 라이트용 전압(V_wt)을 상기 기준 전압(V_ref)으로서 출력한다. 상기 제 2 스위칭(212)는 상기 리드 신호(READ)가 인에이블되면 상기 리드용 전압(V_rd)을 상기 기준 전압(V_ref)으로서 출력한다.
상기 전류 선택 회로(300)는 도 4에 도시된 바와 같이, 전류 미러 회로(310), 리드 전류 회로(320), 셋 전류 회로(330), 및 리셋 전류 회로(340)를 포함할 수 있다.
상기 전류 미러 회로(310)는 노드(Node_A)로부터 흘러나가는 전류량에 대응되는 전류량을 갖는 상기 제 1 전류(I1)를 출력하도록 구성될 수 있다.
상기 전류 미러 회로(310)는 제 2 및 제 3 트랜지스터(P2, P3)를 포함할 수 있다. 상기 제 2 트랜지스터(P2)는 게이트에 상기 노드(Node_A)가 연결되고 소오스에 고 전압(VPP)을 인가 받으며 드레인에서 상기 제 1 전류(I1)를 출력한다. 상기 제 3 트랜지스터(P3)는 게이트에 상기 노드(Node_A)가 연결되고 소오스에 상기 고 전압(VPP)을 인가 받으며 드레인에 상기 노드(Node_A)가 연결된다.
상기 리드 전류 회로(320)는 상기 리드 신호(READ)에 응답하여 제 1 설정된 전류량을 갖는 리드 전류(I_rd)가 상기 노드(Node_A)로부터 제 2 접지단(VSS)으로 흐르도록 구성될 수 있다. 상기 제 2 접지단(VSS)의 전압 레벨은 그라운드 전압(ground voltage)일 수 있다.
상기 리드 전류 회로(320)는 제 4 스위치(321) 및 제 1 전류원(322)을 포함할 수 있다.
상기 제 4 스위치(321)는 상기 리드 신호(READ)에 응답하여 상기 노드(Node_A)와 상기 제 1 전류원(322)을 연결시키거나 분리시킬 수 있다. 예를 들어, 상기 제 4 스위치(321)는 상기 리드 신호(READ)가 인에이블되면 상기 노드(Node_A)를 상기 제 1 전류원(322)에 연결시키고 상기 리드 신호(READ)가 디스에이블되면 상기 노드(Node_A)를 상기 제 1 전류원(322)으로부터 분리시킨다.
상기 제 1 전류원(322)는 상기 제 4 스위치(321)를 통해 상기 노드(Node_A)에 연결되면 상기 리드 전류(I_rd)가 상기 노드(Node_A)로부터 상기 제 2 접지단(VSS)으로 흐르게 한다.
상기 셋 전류 회로(330)는 상기 셋 인에이블 신호(SETEN)에 응답하여 제 2 설정된 전류량을 갖는 셋 전류(I_set)가 상기 노드(Node_A)로부터 상기 제 2 접지단(VSS)으로 흐르도록 구성될 수 있다.
상기 셋 전류 회로(330)는 제 5스위치(331) 및 제 2 전류원(332)을 포함할 수 있다.
상기 제 5 스위치(331)는 상기 셋 인에이블 신호(SETEN)에 응답하여 상기 노드(Node_A)와 상기 제 2 전류원(332)을 연결시키거나 분리시킬 수 있다. 예를 들어, 상기 제 5 스위치(331)는 상기 셋 인에이블 신호(SETEN)가 인에이블되면 상기 노드(Node_A)를 상기 제 2 전류원(332)에 연결시키고 상기 셋 인에이블 신호(SETEN)가 디스에이블되면 상기 노드(Node_A)를 상기 제 2 전류원(332)으로부터 분리시킨다.
상기 제 2 전류원(332)는 상기 제 5 스위치(331)를 통해 상기 노드(Node_A)에 연결되면 상기 셋 전류(I_set)가 상기 노드(Node_A)로부터 상기 제 2 접지단(VSS)으로 흐르게 한다.
상기 리셋 전류 회로(340)는 상기 리셋 인에이블 신호(RESETEN)에 응답하여 제 3 설정된 전류량을 갖는 리셋 전류(I_reset)가 상기 노드(Node_A)로부터 상기 제 2 접지단(VSS)으로 흐르도록 구성될 수 있다.
상기 리셋 전류 회로(340)는 제 6스위치(341) 및 제 3 전류원(342)을 포함할 수 있다.
상기 제 6 스위치(341)는 상기 리셋 인에이블 신호(RESETEN)에 응답하여 상기 노드(Node_A)와 상기 제 3 전류원(342)을 연결시키거나 분리시킬 수 있다. 예를 들어, 상기 제 6 스위치(341)는 상기 리셋 인에이블 신호(RESETEN)가 인에이블되면 상기 노드(Node_A)를 상기 제 3 전류원(342)에 연결시키고 상기 리셋 인에이블 신호(RESETEN)가 디스에이블되면 상기 노드(Node_A)를 상기 제 3 전류원(342)으로부터 분리시킨다.
상기 제 3 전류원(342)는 상기 제 6 스위치(341)를 통해 상기 노드(Node_A)에 연결되면 상기 리셋 전류(I_reset)가 상기 노드(Node_A)로부터 상기 제 2 접지단(VSS)으로 흐르게 한다.
이와 같이 구성된 전류 선택 회로(300)는 다음과 같이 동작한다.
상기 리드 신호(READ)가 인에이블되어 상기 노드(Node_A)로부터 상기 제 2 접지단(VSS)에 상기 리드 전류(I_rd)가 흐르게 되면, 상기 전류 선택 회로(300)는 상기 리드 전류(I_rd)에 대응되는 전류량을 갖는 상기 제 1 전류(I1)를 출력한다.
상기 셋 인에이블 신호(SETEN)가 인에이블되어 상기 노드(Node_A)로부터 상기 제 2 접지단(VSS)에 상기 셋 전류(I_set)가 흐르게 되면, 상기 전류 선택 회로(300)는 상기 셋 전류(I_set)에 대응되는 전류량을 갖는 상기 제 1 전류(I1)를 출력한다.
상기 리셋 인에이블 신호(RESETEN)가 인에이블되어 상기 노드(Node_A)로부터 상기 제 2 접지단(VSS)에 상기 리셋 전류(I_reset)가 흐르게 되면, 상기 전류 선택 회로(300)는 상기 리셋 전류(I_reset)에 대응되는 전류량을 갖는 상기 제 1 전류(I1)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
리드 동작시 메모리 셀(600)에 전류가 인가되는 동작을 설명하면 다음과 같다.
데이터 판별 회로(100)는 리드 동작시 디스에이블된 라이트 신호(WRITE)에 응답하여 셋 인에이블 신호(SETEN)와 리셋 인에이블 신호(RESETEN)를 모두 디스에이블시킨다.
기준 전압 선택 회로(210)는 인에이블된 리드 신호(READ)에 응답하여 리드 전압(V_rd)을 기준 전압(V_ref)으로서 출력한다.
비교 회로(220)는 상기 기준 전압(V_ref)과 피드백 전압(V_fb)의 전압 레벨을 비교하여 바이어스 전압(V_b)을 생성한다.
선택 회로(230)는 인에이블된 상기 리드 신호(READ)에 응답하여 상기 바이어스 전압(V_b)을 상기 피드백 전압(V_fb)으로서 출력한다.
그러므로, 상기 기준 전압 선택 회로(210), 상기 비교 회로(220), 및 상기 선택 회로(230)를 포함하는 바이어스 전압 생성 회로(200)는 리드 동작시 인에이블된 상기 리드 신호(READ)에 응답하여 상기 리드 전압(V_rd)의 전압 레벨에 대응되는 전압 레벨을 갖는 상기 바이어스 전압(V_b)을 생성한다.
전류 선택 회로(300)는 인에이블된 상기 리드 신호(READ)에 대응되는 전류량 즉 리드 전류(I_rd)의 전류량에 대응되는 전류량을 갖는 제 1 전류(I1)를 출력한다.
드라이버(400)는 상기 제 1 전류(I1)를 입력 받고, 상기 바이어스 전압(V_b)의 전압 레벨에 응답하여 상기 제 1 전류(I1)의 전체 또는 일부를 제 2 전류(I2)로서 출력한다.
제 1 스위치(500)는 인에이블된 상기 리드 신호(READ)에 응답하여 턴온되어, 상기 제 2 전류(I2)를 메모리 셀(600)에 제공한다.
상기 전류 싱크 회로(700)는 상기 메모리 셀(600)로부터 제 1 접지단(VBB)에 상기 제 2 전류(I2)를 흘린다.
그러므로, 상기 메모리 셀(600)에는 상기 리드 전압(V_rd) 및 상기 리드 전류(I_rd)에 대응되는 전류량을 갖는 상기 제 2 전류(I2)가 흐르게 된다.
라이트 동작시 상기 메모리 셀(600)에 전류가 인가되는 동작을 설명하면 다음과 같다.
라이트 동작시 상기 데이터(DATA)가 하이 레벨일 경우를 먼저 설명한다.
상기 데이터 판별 회로(100)는 라이트 동작시 라이트 신호(WRITE)가 인에이블되면 상기 데이터(DATA)에 응답하여 상기 셋 인에이블 신호(SETEN) 및 상기 리셋 인에이블 신호(RESETEN) 중 하나를 인에이블시킨다. 상기 데이터 판별 회로(100)는 상기 라이트 신호(WRITE)가 인에이블되고 상기 데이터(DATA)가 하이 레벨이면 상기 셋 인에이블 신호(SETEN)를 인에이블시킨다.
상기 기준 전압 선택 회로(210)는 인에이블된 라이트 신호(WRITE)에 응답하여 라이트 전압(V_wt)을 상기 기준 전압(V_ref)으로서 출력한다.
상기 비교 회로(220)는 상기 기준 전압(V_ref)과 상기 피드백 전압(V_fb)의 전압 레벨을 비교하여 상기 바이어스 전압(V_b)을 생성한다.
상기 선택 회로(230)는 디스에이블된 상기 리드 신호(READ)에 응답하여 상기 드라이버(400)와 상기 제 1 스위치(500)사이에 형성된 전압 즉, 상기 드라이버(400)로부터 출력된 상기 제 2 전류(I2)에 대응되는 전압 레벨을 갖는 전압을 상기 피드백 전압(V_fb)으로서 출력한다.
그러므로, 상기 기준 전압 선택 회로(210), 상기 비교 회로(220), 및 상기 선택 회로(230)를 포함하는 상기 바이어스 전압 생성 회로(200)는 라이트 동작시 인에이블된 상기 라이트 신호(WRITE)에 응답하여 상기 라이트 전압(V_wt)의 전압 레벨에 대응되는 전압 레벨을 갖는 전압이 상기 드라이버(400)와 상기 제 1 스위치(500) 사이에 형성될 수 있도록 상기 바이어스 전압(V_b)을 생성한다.
상기 전류 선택 회로(300)는 인에이블된 상기 셋 인에이블 신호(SETEN)에 대응되는 전류량 즉 셋 전류(I_set)의 전류량에 대응되는 전류량을 갖는 상기 제 1 전류(I1)를 출력한다.
상기 드라이버(400)는 상기 제 1 전류(I1)를 입력 받고, 상기 바이어스 전압(V_b)의 전압 레벨에 응답하여 상기 제 1 전류(I1)의 전체 또는 일부를 상기 제 2 전류(I2)로서 출력한다. 이때, 상기 제 2 전류(I2)는 상기 드라이버(400)와 상기 제 1 스위치(500) 사이에 형성된 전압이 상기 라이트 전압(V_wt)에 대응되는 전압 레벨이 되도록 하는 전류량을 갖는다.
상기 제 1 스위치(500)는 인에이블된 상기 라이트 신호(WRITE)에 응답하여 턴온되어, 상기 제 2 전류(I2)를 상기 메모리 셀(600)에 제공한다.
상기 전류 싱크 회로(700)는 상기 메모리 셀(600)로부터 제 1 접지단(VBB)에 상기 제 2 전류(I2)를 흘린다.
그러므로, 상기 메모리 셀(600)에는 상기 라이트 전압(V_wt) 및 상기 셋 전류(I_set)에 대응되는 전류량을 갖는 상기 제 2 전류(I2)가 흐르게 된다.
라이트 동작시 상기 데이터(DATA)가 로우 레벨일 경우를 설명한다.
상기 데이터 판별 회로(100)는 라이트 동작시 상기 라이트 신호(WRITE)가 인에이블되면 상기 데이터(DATA)에 응답하여 상기 셋 인에이블 신호(SETEN) 및 상기 리셋 인에이블 신호(RESETEN) 중 하나를 인에이블시킨다. 상기 데이터 판별 회로(100)는 상기 라이트 신호(WRITE)가 인에이블되고 상기 데이터(DATA)가 로우 레벨이면 상기 리셋 인에이블 신호(RESETEN)를 인에이블시킨다.
상기 기준 전압 선택 회로(210)는 인에이블된 상기 라이트 신호(WRITE)에 응답하여 라이트 전압(V_wt)을 상기 기준 전압(V_ref)으로서 출력한다.
상기 비교 회로(220)는 상기 기준 전압(V_ref)과 상기 피드백 전압(V_fb)의 전압 레벨을 비교하여 상기 바이어스 전압(V_b)을 생성한다.
상기 선택 회로(230)는 디스에이블된 상기 리드 신호(READ)에 응답하여 상기 드라이버(400)와 상기 제 1 스위치(500)사이에 형성된 전압 즉, 상기 드라이버(400)로부터 출력된 상기 제 2 전류(I2)에 대응되는 전압 레벨을 갖는 전압을 상기 피드백 전압(V_fb)으로서 출력한다.
그러므로, 상기 기준 전압 선택 회로(210), 상기 비교 회로(220), 및 상기 선택 회로(230)를 포함하는 상기 바이어스 전압 생성 회로(200)는 라이트 동작시 인에이블된 상기 라이트 신호(WRITE)에 응답하여 상기 라이트 전압(V_wt)의 전압 레벨에 대응되는 전압 레벨을 갖는 전압이 상기 드라이버(400)와 상기 제 1 스위치(500) 사이에 형성될 수 있도록 상기 바이어스 전압(V_b)을 생성한다.
상기 전류 선택 회로(300)는 인에이블된 상기 리셋 인에이블 신호(RESETEN)에 대응되는 전류량 즉 리셋 전류(I_reset)의 전류량에 대응되는 전류량을 갖는 상기 제 1 전류(I1)를 출력한다.
상기 드라이버(400)는 상기 제 1 전류(I1)를 입력 받고, 상기 바이어스 전압(V_b)의 전압 레벨에 응답하여 상기 제 1 전류(I1)의 전체 또는 일부를 상기 제 2 전류(I2)로서 출력한다. 이때, 상기 제 2 전류(I2)는 상기 드라이버(400)와 상기 제 1 스위치(500) 사이에 형성된 전압이 상기 라이트 전압(V_wt)에 대응되는 전압 레벨이 되도록 하는 전류량을 갖는다.
상기 제 1 스위치(500)는 인에이블된 상기 라이트 신호(WRITE)에 응답하여 턴온되어, 상기 제 2 전류(I2)를 상기 메모리 셀(600)에 제공한다.
상기 전류 싱크 회로(700)는 상기 메모리 셀(600)로부터 제 1 접지단(VBB)에 상기 제 2 전류(I2)를 흘린다.
그러므로, 상기 메모리 셀(600)에는 상기 라이트 전압(V_wt) 및 상기 리셋 전류(I_reset)에 대응되는 전류량을 갖는 상기 제 2 전류(I2)가 흐르게 된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리드 동작시 또는 라이트 동작시 메모리 셀에 제공하는 전류를 동일한 드라이버를 통해 제공하므로, 면적 효율을 높일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 리드 신호 및 라이트 신호에 응답하여 리드 전압 또는 라이트 전압에 따라 바이어스 전압을 생성하는 바이어스 전압 생성 회로;
    데이터 및 상기 라이트 신호에 응답하여 셋 인에이블 신호 및 리셋 인에이블 신호를 생성하는 데이터 판별 회로;
    상기 리드 신호, 상기 셋 인에이블 신호, 및 상기 리셋 인에이블 신호에 응답하여 제 1 전류를 생성하는 전류 선택 회로;
    상기 제 1 전류를 입력 받고 상기 바이어스 전압의 전압 레벨에 응답하여 제 2 전류를 생성하는 드라이버; 및
    상기 리드 신호 및 상기 라이트 신호에 응답하여 상기 제 2 전류를 메모리 셀에 제공하는 제 1 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 바이어스 전압 생성 회로는
    상기 리드 신호가 인에이블되면 상기 리드 전압의 전압 레벨에 응답하여 상기 바이어스 전압을 생성하고,
    상기 라이트 신호가 인에이블되면 상기 드라이버와 상기 제 1 스위치 사이에 형성된 전압이 상기 라이트 전압의 전압 레벨에 대응되도록 상기 바이어스 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 바이어스 전압 생성 회로는
    상기 리드 신호 및 상기 라이트 신호에 응답하여 상기 리드 전압 및 상기 라이트 전압 중 하나를 기준 전압으로서 출력하는 기준 전압 선택 회로,
    상기 기준 전압과 피드백 전압의 전압 레벨을 비교하여 상기 바이어스 전압을 생성하는 비교 회로, 및
    상기 리드 신호에 응답하여 상기 바이어스 전압을 상기 피드백 전압으로서 출력하거나 상기 드라이버와 상기 제 1 스위치 사이에 형성된 전압을 상기 피드백 전압으로서 출력하는 선택 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 기준 전압 선택 회로는
    상기 리드 신호가 인에이블되면 상기 리드 전압을 상기 기준 전압으로서 출력하는 제 2 스위치, 및
    상기 라이트 신호가 인에이블되면 상기 라이트 전압을 상기 기준 전압으로서 출력하는 제 3 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 데이터 판별 회로는
    상기 라이트 신호가 인에이블되면 상기 데이터의 레벨에 따라 상기 셋 인에이블 신호 및 상기 리셋 인에이블 신호 중 하나를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 데이터 판별 회로는
    상기 라이트 신호가 디스에이블되면 상기 데이터와는 무관하게 상기 셋 인에이블 신호 및 상기 리셋 인에이블 신호를 모두 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 전류 선택 회로는
    상기 리드 신호가 인에이블되면 리드 전류에 대응되는 전류량을 갖는 상기 제 1 전류를 출력하고,
    상기 셋 인에이블 신호가 인에이블되면 셋 전류에 대응하는 전류량을 갖는 상기 제 1 전류를 출력하고,
    상기 리셋 인에이블 신호가 인에이블되면 리셋 전류에 대응하는 전류량을 갖는 상기 제 1 전류를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 전류 선택 회로는
    노드로부터 흘러나가는 전류량에 대응되는 전류량을 갖는 상기 제 1 전류를 출력하는 전류 미러 회로,
    상기 리드 신호가 인에이블되면 상기 노드로부터 접지단에 상기 리드 전류가 흐르도록 하는 리드 전류 회로,
    상기 셋 인에이블 신호가 인에이블되면 상기 노드로부터 접지단에 상기 셋 전류가 흐르도록 하는 셋 전류 회로, 및
    상기 리셋 인에이블 신호가 인에이블되면 상기 노드로부터 접지단에 상기 리셋 전류가 흐르도록 하는 리셋 전류 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 스위치는
    상기 리드 신호 및 상기 라이트 신호 중 어느 하나라도 인에이블되면 턴온되어 상기 제 2 전류를 상기 메모리 셀에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 바이어스 전압의 전압 레벨에 대응되는 전류를 생성하여 메모리 셀에 제공하는 드라이버;
    리드 신호 및 라이트 신호에 응답하여 리드 전압 및 라이트 전압 중 하나를 기준 전압으로서 출력하는 기준 전압 선택 회로;
    상기 기준 전압과 피드백 전압의 전압 레벨을 비교하여 바이어스 전압을 생성하는 비교 회로; 및
    상기 리드 신호에 응답하여 상기 바이어스 전압을 상기 피드백 전압으로서 출력하거나 상기 드라이버와 상기 메모리 셀 사이에 형성된 전압을 상기 피드백 전압으로서 출력하는 선택 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 기준 전압 선택 회로는
    상기 리드 신호가 인에이블되면 상기 리드 전압을 상기 기준 전압으로서 출력하고,
    상기 라이트 신호가 인에이블되면 상기 라이트 전압을 상기 기준 전압으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 선택 회로는
    상기 리드 신호가 인에이블되면 상기 바이어스 전압을 상기 피드백 전압으로서 출력하고,
    상기 리드 신호가 디스에이블되면 상기 드라이버와 상기 메모리 셀 사이에 형성된 전압을 상기 피드백 전압으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 라이트 신호 및 데이터에 응답하여 셋 인에이블 신호 및 리셋 인에이블 신호를 생성하는 데이터 판별 회로; 및
    상기 리드 신호, 상기 셋 인에이블 신호, 및 상기 리셋 인에이블 신호 각각에 대응되는 전류량을 갖는 전류를 상기 드라이버에 제공하는 전류 선택 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 데이터 판별 회로는
    상기 라이트 신호가 인에이블되면 상기 데이터의 레벨에 응답하여 상기 셋 인에이블 신호 및 상기 리셋 인에이블 신호 중 하나를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 전류 선택 회로는
    상기 리드 신호가 인에이블되면 리드 전류에 대응되는 전류량을 갖는 전류를 생성하고,
    상기 셋 인에이블 신호가 인에이블되면 셋 전류에 대응되는 전류량을 갖는 전류를 생성하며,
    상기 리셋 인에이블 신호가 인에이블되면 리셋 전류에 대응되는 전류량을 갖는 전류를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
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