KR20180057811A - 센스 앰프 구동 장치 - Google Patents
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Abstract
발명의 실시예에 따른 센스 앰프 구동 장치는 셀 어레이; 상기 셀 어레이와 비트 라인을 통해 연결되는 바이어스 전류 생성부; 상기 셀 어레이와 상기 비트 라인을 통해 연결되며, 상기 비트 라인의 전압을 검출하여 증폭시키는 센스 앰프; 및 읽기 동작에서 상기 센스 앰프를 통해 검출된 전압을 출력 신호로 출력 시키는 래치부를 포함하고, 상기 센스 앰프는 상기 비트 라인을 동작전압으로 프리차지 시켜주며 프로그램 시에만 동작하는 프리차지 트랜지스터를 포함하며, 상기 비트 라인과 연결되며 리드 동작 시에만 동작하는 리드전압 전달부 및 상기 비트 라인의 전압에 따라 출력 전압을 출력하는 센싱부를 포함한다.
Description
본 발명은 센스 앰프 구동 장치에 관한 것으로, 보다 자세하게는 OTP 셀에서 논리 임계전압을 증가시킴으로써, 센싱 이득(Sensing margin)을 개선한 센스 앰프 구동 장치에 관한 것이다.
반도체 장치, 특히 메모리는 메모리 셀 및 다수의 데이터 입출력 라인을 구비하여 데이터의 입출력 동작을 수행한다. 데이터가 이동하는 상기 데이터 입출력 라인에는 비트 라인, 로컬 입출력 라인 및 글로벌 입출력 라인 등이 존재한다. 상기 데이터 입출력 라인을 통해 데이터가 입출력되는 경로는 상당히 길고 전기적으로 연결되는 상기 데이터 입출력 라인 간의 로드(laod)가 서로 다르므로, 반도체 메모리 장치는 원활한 데이터 전송을 위해 데이터의 증폭을 위한 센스 앰프를 구비한다.
도 1의 비트 라인(BL)과 연결된 P 모스 트랜지스터 및 N 모스 트랜지스터를 이용하는 인버터를 통해서 읽기(read) 동작을 수행한다. 읽기 동작은 SAEN_b 신호가 로우(low)일 때 인에이블(enable)되어서 비트 라인의 데이터를 읽는다.
도면과 같이 인버터(Inverter)만을 이용해서 읽기 동작을 할 경우에는 온도에 따라서 인버터의 논리 임계 전압(logic threshold voltage: logic Vth)이 달라지므로 냉온(Cold temperature: 0C 이하)에서는 상온(Room temperature: 25C)보다 읽기 동작 특성이 나빠진다.
즉, 비트 라인 전압값이 인버터의 논리 임계 전압 값 근처일 경우에는 상온에서는 읽기 동작이 패스(pass)되지만, 냉온에서는 인버터의 논리 임계 전압값이 낮아져서 읽기 동작이 실패할 수 있다.
종래 기술에서는 프로그램 되지 않은 셀의 경우 P 모스 트랜지스터(MP1)를 통해 전류를 공급하고, 셀을 통해서 전류를 디스차지(discharge)시킴으로써 비트 라인 레벨을 센싱하기 위해 사용한 인버터의 논리 임계 전압보다 낮게 유지해야만 읽기 동작이 가능하다.
즉, 센싱하기 위해 사용된 인버터의 논리 임계 전압이 높을수록 읽기 동작에 대한 마진(margin)이 증가하는데, 종래 기술에서는 P 모스 트랜지스터와 N 모스 트랜지스터에 의해서만 논리 임계 전압이 결정되므로 센싱 이득을 확보하는데 어려움이 있다. 또한, 냉온에서는 P 모스 트랜지스터와 N 모스 트랜지스터의 임계전압이 상승하여 논리 임계 전압이 낮아지기 때문에 프로그램된 셀의 센싱 동작이 나빠지는 문제점이 있다.
본 발명의 목적은 상기의 문제점을 감안하여 이루어진 것으로, 센스 앰프의 센싱 마진(margin)을 개선한 센스 앰프 구동 장치를 제공함에 있다.
발명의 실시예에 따른 센스 앰프 구동 장치는 셀 어레이; 상기 셀 어레이와 비트 라인을 통해 연결되는 바이어스 전류 생성부; 상기 셀 어레이와 상기 비트 라인을 통해 연결되며, 상기 비트 라인의 전압을 검출하여 증폭시키는 센스 앰프; 및 읽기 동작에서 상기 센스 앰프를 통해 검출된 전압을 출력 신호로 출력 시키는 래치부를 포함하고, 상기 센스 앰프는 상기 비트 라인을 동작전압으로 프리차지 시켜주며 프로그램 시에만 동작하는 프리차지 트랜지스터를 포함하며, 상기 비트 라인과 연결되며 리드 동작 시에만 동작하는 리드전압 전달부 및 상기 비트 라인의 전압에 따라 출력 전압을 출력하는 센싱부를 포함한다.
또한, 프리차지 트랜지스터는 프리차지 신호 입력에 따라 온-오프되며, 프로그램 동작 시에 턴-온이 되어 비트 라인을 동작 전압으로 프리차지한다.
또한, 센싱부는 비트 라인을 입력으로 받는 인버터 및 인버터와 연결된 제3 트랜지스터로 구성되며, 인버터는 제1 도전형의 제1 트랜지스터와 제2 도전형의 제2 트랜지스터가 직렬 연결되고, 제1 트랜지스터는 동작전압과 연결되고, 제2 트랜지스터는 제3 트랜지스터와 연결된다.
또한, 제3 트랜지스터는 드레인과 게이트 단자가 공통 연결되어 다이오드 역할을 하며, 센싱부의 로직 임계 전압을 높인다.
또한, 제3 트랜지스터는 제2 트랜지스터의 소스단 및 접지 단자와 각각 연결된다.
또한, 리드 전압 전달부는 비트라인과 연결된 제1 도전형의 제4 트랜지스터 및 리드 동작시 리드 콘트롤 신호를 발생하는 모드 선택부를 포함한다.
또한, 모드 선택부로부터 출력되는 리드 콘트롤 신호에 의해 제4 트랜지스터가 제어된다.
또한, 제4 트랜지스터는 제2 트랜지스터보다 문턱 전압이 낮은 트랜지스터 특성을 가지며, 냉온에서 리드 동작시 센싱부의 제2 트랜지스터보다 먼저 턴-온된다.
또한, 리드 전압 전달부는 제1 도전형의 제5 트랜지스터를 더 포함하며, 제5 트랜지스터의 소스 단은 동작전압과 연결되고, 드레인 단은 제4 트랜지스터와 연결되고, 게이트 단자는 모드 선택부와 연결된다.
또한, 제4 트랜지스터의 게이트는 비트라인과 연결되고, 제4 트랜지스터의 드레인은 센싱부의 출력단과 연결된다.
또한, 바이어스 전류 생성부는 읽기 동작 시에 비트 라인에 바이어스 전류를 전달한다.
또한, 리드 동작시에 비트라인은 프로그램된 셀을 통해 디스차지되며, 프로그램되지 않은 셀의 경우에는 비트라인은 동작전압 레벨로 프리차지된다.
또한, 래치부는 트랜스미션 게이트를 포함하며, 트랜스미션 게이트는 리드 동작시에 인에이블 신호를 통해 센스 앰프의 센싱된 데이터를 래치하고 출력 신호를 출력시킨다.
본 발명은 OTP 읽기 회로에 N 모스 트랜지스터를 추가시켜서 센싱 이득을 개선할 수 있다. 즉, 추가된 N 모스 트랜지스터에 의해서 인버터 센스 앰프(inverter sense amp)의 논리 임계 전압 Vth를 높여서 센싱 이득을 확보할 수 있다.
또한, 정상적인 P 모스 트랜지스터보다 Vth가 0.1V 정도 낮은 트랜지스터를 추가적으로 사용함으로써, 프로그램 완료 후에 냉온에서 센싱 특성이 나빠지는 것을 보완할 수 있다.
도 1은 종래 기술에 따른 센스 앰프 구동 회로를 나타내는 도면이다.
도 2는 발명의 실시예에 따른 센스 앰프 구동 장치의 구성을 나타내는 도면이다.
도 3은 발명의 실시예에 따른 바이어스 전류 생성부 및 셀 어레이의 회로도이다.
도 4는 발명의 실시예에 따른 센스 앰프의 회로도이다.
도 5는 발명의 실시예에 따른 래치부의 회로도이다.
도 6은 발명의 실시예에 따른 시뮬레이션 결과를 나타내는 도면이다.
도 2는 발명의 실시예에 따른 센스 앰프 구동 장치의 구성을 나타내는 도면이다.
도 3은 발명의 실시예에 따른 바이어스 전류 생성부 및 셀 어레이의 회로도이다.
도 4는 발명의 실시예에 따른 센스 앰프의 회로도이다.
도 5는 발명의 실시예에 따른 래치부의 회로도이다.
도 6은 발명의 실시예에 따른 시뮬레이션 결과를 나타내는 도면이다.
본 발명에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 발명에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 발명에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 본 발명에서, "구성된다" 또는 "포함한다" 등의 용어는 발명에 기재된 여러 구성 요소들, 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
도 2는 발명의 실시예에 따른 센스 앰프 구동 장치의 구성을 나타내는 도면이다.
발명의 실시예에 따른 센스 앰프 구동 장치는 바이어스 전류 생성부(100), 셀 어레이(200), 센스 앰프(300) 및 래치부(400)를 포함한다.
바이어스 전류 생성부(100)는 셀 어레이(200)와 비트 라인을 통해 연결되고, 센스 앰프(300)는 셀 어레이와 비트 라인을 통해 연결되며, 비트 라인의 전압을 검출하여 증폭시킨다. 바이어스 전류 생성부(100)는 바이어스 전류를 생성하여 셀 어레이(200)에 공급하는 것으로 수십 nA의 전류를 생성하여 셀 어레이(200)에 공급할 수 있다. 즉, 읽기 동작 시에 비트 라인에 바이어스 전류를 전달한다.
셀 어레이(200)는 그물 모양으로 연결되어 있는 워드라인과 비트 라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
이러한 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 리드(read)하기 위한 것으로서, 다수의 비트 라인 및 다수의 워드라인, 그 비트 라인 및 워드라인을 선택하는 회로 및 다수의 센스 앰프 등의 주변 회로 등을 포함한다.
셀 어레이(200)의 단위 셀은 하나의 스위칭 소자와 하나의 커패시터를 포함할 수 있다. 여기서, 스위칭 소자는 비트 라인과 커패시터 사이에 연결되어 워드라인에 따라 선택적으로 스위칭 동작한다.
센스 앰프(Sense Amplifier: 300)는 비트 라인과 연결된 셀을 리드하는 부분으로, 리드 동작을 통해서 프로그램된 셀과 프로그램되지 않은 셀을 구별할 수 있다.
래치부(400)는 반도체 회로 중 데이터를 일정구간 동안 유지하는 회로를 의미한다. 래치부(400)는 입력된 데이터가 로우 레벨의 데이터이면 새로운 데이터가 입력되기 전까지는 로우 레벨의 데이터를 유지 및 출력하고, 입력된 데이터가 하이 레벨의 데이터이면 새로운 데이터가 입력되기 전까지 하이 레벨의 데이터를 유지 및 출력한다.
래치부(400)는 읽기 동작에서 센스 앰프(300)를 통해 검출된 전압을 출력 신호로 출력한다.
도 3은 발명의 실시예에 따른 바이어스 전류 생성부 및 셀 어레이의 회로도이다. 바이어스 전류 생성부(100)는 동작 전압 VDD와 연결되는 트랜지스터 및 접지전압(VSS)과 연결되는 트랜지스터를 포함할 수 있다.
바이어스 전류 생성부(100)는 OTP 셀의 읽기 동작에 필요한 바이어스 전류를 셀 어레이로 공급한다. 즉, 필요한 바이어스 전류를 생성하여 N 모스 트랜지스터로 공급하면, 커런트 미러 구조로 형성된 NMOS 쌍과 PMOS 쌍의 트랜지스터를 통해 동일한 전류가 셀 어레이의 비트 라인에도 공급된다.
셀 어레이(200)는 비트 라인과 연결되어 읽기 및 쓰기 동작에 필요한 신호를 수신할 수 있으며, 필요한 셀의 갯수 만큼 어레이해서 OTP 사용 비트(bit)수를 결정할 수 있다.
도 4는 발명의 실시예에 따른 센스 앰프의 회로도이다. 프로그램된 셀의 경우 셀에서 전류 패스가 생성되어 비트 라인의 전압은 접지 전압으로 디스차지되고, 프로그램되지 않은 셀의 경우, 비트 라인은 동작전압 VDD 레벨을 유지한다.
상기 센스 앰프는 프리차지 트랜지스터, 센싱부 및 리드 전압 전달부를 포함한다. 프리차지 트랜지스터는 프로그램 시에만 동작하며, 상기 비트 라인을 동작전압으로 프리차지 시켜준다. 센싱부는 상기 비트 라인의 전압에 따라 출력 전압을 출력하며, 상기 비트 라인과 연결되는 리드전압 전달부는 리드 동작 시에만 동작을 한다.
도시된 바와 같이, 프로그램시 비트 라인을 동작 전압 VDD 레벨로 유지시켜 주는 프리차지 트랜지스터 MP1 는 소스가 동작전압 VDD와 연결되고, 게이트에는 프리차지 신호인 PCG_ENB 신호가 인가되며, 드레인은 비트 라인과 연결된다. 프리차지 트랜지스터 MP1는 프리차지 신호 PCG_ENB 입력에 따라 온-오프되며, 프로그램 동작 시에 턴-온이 되어 비트 라인을 동작 전압 VDD으로 프리차지 한다.
또한, 비트 라인의 전압 레벨에 따라 출력 전압을 출력해 주는 센싱부는 다음과 같이 구성된다. 비트 라인을 입력으로 받는 인버터 및 인버터와 연결된 제3 트랜지스터로 구성되며, 인버터는 MP2 트랜지스터와 MN1 트랜지스터가 직렬 연결된 구성을 가지고, 제3 트랜지스터 MN2 가 추가로 상기 인버터의 MN1 트랜지스터와 연결된 구성을 가지게 된다.
자세하게는 상기 비트 라인은 MP2 및 MN1 트랜지스터의 게이트와 연결되고, MP2 트랜지스터의 소스는 동작 전압 VDD와 연결되고, MP2 트랜지스터의 드레인은 MN1 트랜지스터의 드레인과 직렬 연결된다.또한, MN1 트랜지스터의 소스는 제3 트랜지스터 MN2 트랜지스터의 드레인과 연결되고, MN2 트랜지스터의 드레인과 게이트는 공통 연결된다. MN2 트랜지스터의 소스는 접지전압과 연결된다. MN2 트랜지스터는 드레인과 게이트 단자가 공통 연결되어 다이오드 역할을 하며, 센싱부의 로직 임계 전압을 높일 수 있다.
그리고 리드전압 전달부는 MP3 트랜지스터, MP5 트랜지스터 및 모드 선택부로 구성된다. 자세하게는 MP3 트랜지스터의 소스는 MP5 트랜지스터의 드레인과 연결되고, MP3 트랜지스터의 드레인은 MP2 및 MN1 트랜지스터의 드레인 단자와 연결되고, MP3 트랜지스터의 게이트는 비트라인과 연결된다.
또한, MP5 트랜지스터의 소스는 동작전압 VDD와 연결되고, MP5 트랜지스터의 드레인은 MP3 트랜지스터와 연결되며, MP5 트랜지스터의 게이트는 모드 선택부와 연결된다. 상기 모드 선택부로부터 출력되는 리드 콘트롤 신호 CON_EN 에 의해 MP3 트랜지스터가 제어된다.
프리차지(Pre-chargre) 신호인 PCG_ENB 신호는 로우 상태를 유지해서 비트 라인을 동작전압 VDD 레벨로 프리차지시키고 있다가 읽기 동작이 시작되면 하이(high)로 되어 더 이상 프리차지하지 않는다.
즉, 프로그램되지 않는 셀의 경우에는 비트 라인이 프리차지 신호 PCG_ENB에 의해서 동작전압 VDD로 유지된 후, 읽기 동작이 시작되면 프리차지 신호 PCG_ENB 는 하이가 되고 바이어스 전류 생성부(100)에 있는 MP4 트랜지스터에 의해서 전류가 계속 공급되므로 비트 라인은 계속 VDD 레벨을 유지한다.
프로그램된 셀의 경우에는, 읽기 동작이 시작되면, MP4 트랜지스터를 통해서 전류가 공급된다. 이때, 프로그램된 셀을 통해서 전류가 디스차지되므로 비트 라인 레벨은 VSS를 향해서 조금씩 낮아지게 된다.
이때 MN2 트랜지스터는 게이트와 드레인이 연결된 구조이므로 AA 노드의 값은 0.3V 정도를 유지하게 되고, 인버터 센스 앰프 역할을 하는 MP2, MN1 및 MN2 트랜지스터로 구성된 인버터의 논리 임계전압 Vth가 높아지게 된다. 즉, AA 노드 값이 0.3V로 상승함에 따라서 Vgs(MN1)의 값은 감소하고, 상대적으로 Vgs(MP2)의 값은 증가하므로 센스 앰프 역할을 하는 인버터의 논리 임계 전압 Vth가 높아져서 센싱 이득을 확보할 수 있다.
한편, 본 발명에서 사용된 VDD 레벨은 정규(Normal) 임계전압 Vth를 갖는 소자들을 사용한다. 위와 같이 정규 임계전압을 갖는 P 모스 트랜지스터와 N모스 트랜지스터를 이용해서 센싱할 경우, 상온 대비 냉온에서 Vth가 상승하여 센싱 특성이 악화된다. 이를 보상하기 위해 본 발명에서는 MP3 트랜지스터를 비트 라인에 연결하여 배치한다.
MP3 트랜지스터의 경우 정규 임계전압 Vth(threshold Voltage 전압으로 동작하는 트랜지스터)보다 0.1V 정도 낮은 트랜지스터이다. 즉, 냉온에서 Vth 상승에 따라 센싱 이득이 나빠지는 것을 보완하기 위해 정규 임계 전압보다 낮은 트랜지스터를 사용한다. 즉, MP3 트랜지스터는 MP2 트랜지스터보다 임계 전압(Vth)이 낮은 특성으로 인해, 냉온에서 리드 동작시 MP2 트랜지스터보다 먼저 턴-온 상태로 된다.
그리고 모드 선택(Mode Selection)부에서는 OTP 셀에 프로그램 동작 또는 읽기 동작에 따라서 리드 콘트롤 신호 CON_EN 를 발생한다. 프로그램 동작에서는 리드 콘트롤 신호 CON_EN 를 하이(VDD 레벨)로 출력하여 MP5 트랜지스터를 오프시키고, 프로그램 완료 후에 오직 읽기 동작만 수행할 때는 리드 콘트롤 신호 CON_EN 를 로우(VSS level)로 출력하여 MP5 트랜지스터를 온시킨다. 위와 같이 리드 콘트롤 신호 CON_EN에 의해 MP3 트랜지스터를 제어할 수 있다.
프로그램은 상온에서 진행하므로, 프로그램할 때는 MP3를 오프시켜서(CON_EN 신호가 하이) 센싱 동작은 MP2, MN1 및 MN2 트랜지스터에 의해서만 이루어지고, 오직 읽기 동작만을 수행할 때는 MP2, MN1, MN2 및 MP3 트랜지스터를 동시에 사용하여 로직 인버터의 센싱 마진을 확보하여 센싱 이득을 개선할 수 있다.
또한, 프로그램 동작은 상온에서만 하고, 읽기 동작만을 수행할 때는 상온, 냉온 및 고온(예를 들어, 90C)에서 진행한다. 프로그램을 완료한 후에 읽기 동작만을 수행할 때는 MP3 트랜지스터를 추가로 사용함으로써 냉온에서 인버터 트랜지스터의 로직 임계 전압 Vth 상승을 보완하여 이득을 확보할 수 있다.
도 5는 발명의 실시예에 따른 래치부의 회로도이다. 래치부는 읽기 동작에서는 READ_EN 신호를 하이로 출력하여 전달 게이트(transmission gate)를 통해서 센싱한 읽기 데이터(read data)를 래치하고 DOUT 신호로 출력시킨다. 전달 게이트는 N 모스 트랜지스터와 P 모스 트랜지스터가 병렬 연결된 구성을 가지고 센싱 앰프를 통해 출력 신호를 래치로 전달 한다.
즉, OTP 셀이 프로그램되어 있을 경우 셀을 통해 전류가 유입되어 비트 라인이 로우 레벨이 되어 센싱 결과가 하이로 래치되고 DOUT도 하이로 된다. 셀이 프로그램되지 않은 경우에는 비트 라인이 VDD 레벨로 프리차지되어 있으므로, 센싱 결과가 로우가 되어 로우 레벨로 래치되고, DOUT도 로우 레벨이 된다.
도 6은 발명의 실시예에 따른 시뮬레이션 결과를 나타내는 도면이다. 그래프에서 가로축은 논리 임계전압을 나타내고 세로축은 센스 앰프의 출력 전압을 나타낸다. 그리고 좌측에서부터 순서대로 각각 냉온, 상온, 고온을 나타낸다. 하단의 그래프는 P 모스 대 N 모스의 크기비가 2:1일 때, 논리 임계전압이 0.79V임을 나타낸다.
상단의 그래프는 발명의 실시예에 따라 P 모스 대 N 모스의 크기비가 40:1 이상일 때, 논리 임계전압이 0.96V으로 센싱 이득이 개선되었음을 확인할 수 있다.
중단의 그래프는 발명의 실시예에 따라 P 모스 대 N 모스의 크기비를 40:1 이상으로 유지하면서 N 모스 다이오드처럼 동작하는 MN2 트랜지스터를 직렬연결하면 논리 임계전압 Vt이 1.20V까지 상승하여 센싱 이득을 크게 개선할 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다.
따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. 또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100:
바이어스 전류 생성부
200: 셀 어레이
300: 센스 앰프
400: 래치부
200: 셀 어레이
300: 센스 앰프
400: 래치부
Claims (13)
- 셀 어레이;
상기 셀 어레이와 비트 라인을 통해 연결되는 바이어스 전류 생성부;
상기 셀 어레이와 상기 비트 라인을 통해 연결되며, 상기 비트 라인의 전압을 검출하여 증폭시키는 센스 앰프; 및
읽기 동작에서 상기 센스 앰프를 통해 검출된 전압을 출력 신호로 출력 시키는 래치부를 포함하고,
상기 센스 앰프는
프로그램 시에만 동작하며, 상기 비트 라인을 동작전압으로 프리차지 시켜주는 프리차지 트랜지스터를 포함하며,
리드 동작 시에만 동작하며, 상기 비트 라인과 연결되는 리드 전압 전달부 및
상기 비트 라인의 전압에 따라 출력 전압을 출력하는 센싱부를 더 포함하는 것을 특징으로 하는 센스 앰프 구동 장치.
- 제1항에 있어서,
상기 프리차지 트랜지스터는
프리차지 신호 입력에 따라 온-오프되며, 프로그램 동작 시에 턴-온이 되어 상기 비트 라인을 동작 전압으로 프리차지하는 것을 특징으로 하는 센스 앰프 구동 장치.
- 제1항에 있어서,
상기 센싱부는
상기 비트 라인을 입력으로 받는 인버터 및 상기 인버터와 연결된 제3 트랜지스터로 구성되며,
상기 인버터는 제1 도전형의 제1 트랜지스터와 제2 도전형의 제2 트랜지스터가 직렬 연결되고, 상기 제1 트랜지스터는 동작전압과 연결되고, 상기 제2 트랜지스터는 상기 제3 트랜지스터와 연결되는 것을 특징으로 하는 센스 앰프 구동 장치.
- 제3항에 있어서,
상기 제3 트랜지스터는 드레인과 게이트 단자가 공통 연결되어 다이오드 역할을 하며, 상기 센싱부의 로직 임계 전압을 높이는 것을 특징으로 하는 센스 앰프 구동 장치.
- 제3항에 있어서,
상기 제3 트랜지스터는 상기 제2 트랜지스터의 소스단 및 접지 단자와 각각 연결된 것을 특징으로 하는 센스 앰프 구동 장치.
- 제1항에 있어서,
상기 리드 전압 전달부는 상기 비트라인과 연결된 제1 도전형의 제4 트랜지스터 및 리드 동작시 리드 콘트롤 신호를 발생하는 모드 선택부를 포함하는 것을 특징으로 하는 센스 앰프 구동 장치.
- 제6항에 있어서,
상기 모드 선택부로부터 출력되는 상기 리드 콘트롤 신호에 의해 상기 제4 트랜지스터가 제어 되는 것을 특징으로 하는 센스 앰프 구동 장치.
- 제6항에 있어서,
상기 제4 트랜지스터는 상기 제2 트랜지스터보다 문턱 전압이 낮은 트랜지스터 특성을 가지며, 냉온에서 리드 동작시 상기 센싱부의 제2 트랜지스터보다 먼저 턴-온 상태로 되는 것을 특징으로 하는 센스 앰프 구동 장치.
- 제6항에 있어서,
상기 리드 전압 전달부는 제1 도전형의 제5 트랜지스터를 더 포함하며, 상기 제5 트랜지스터의 소스 단은 동작전압과 연결되고, 드레인 단은 상기 제4 트랜지스터와 연결되고, 게이트 단자는 모드 선택부와 연결된 것을 특징으로 하는 센스 앰프 구동 장치.
- 제6항에 있어서,
상기 제4 트랜지스터의 게이트는 상기 비트라인과 연결되고, 상기 제4 트랜지스터의 드레인은 센싱부의 출력단과 연결되는 것을 특징으로 하는 센스 앰프 구동 장치.
- 제1항에 있어서,
상기 바이어스 전류 생성부는 읽기 동작 시에 상기 비트 라인에 바이어스 전류를 보내주는 것을 특징으로 하는 센스 앰프 구동 장치.
- 제1항에 있어서,
리드 동작시에 상기 비트라인은 프로그램된 셀을 통해 디스차지되며, 프로그램되지 않은 셀의 경우에는 상기 비트라인은 동작전압 레벨로 프리차지되는 것을 특징으로 하는 센스 앰프 구동 장치.
- 제1항에 있어서,
상기 래치부는 트랜스미션 게이트를 포함하며,
상기 트랜스미션 게이트는 리드 동작시에 인에이블 신호를 통해 상기 센스 앰프의 센싱된 데이터를 래치하고 출력 신호를 출력시키는 것을 특징으로 하는 센스 앰프 구동 장치.
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|---|---|---|---|---|
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| CN115565562A (zh) * | 2021-07-02 | 2023-01-03 | 长鑫存储技术有限公司 | 读出电路结构 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050099773A (ko) * | 2004-04-12 | 2005-10-17 | 주식회사 하이닉스반도체 | 내부 클럭 더블러 및 이를 포함한 반도체 메모리 장치 및그의 데이터 출력방법 |
| US20070104002A1 (en) * | 2005-11-08 | 2007-05-10 | Toshiaki Edahiro | Semiconductor memory device with MOS transistors each having floating gate and control gate and method of controlling the same |
| KR20070056667A (ko) * | 2005-11-30 | 2007-06-04 | 삼성전자주식회사 | 상 변화 메모리 장치 및 그것의 읽기 방법 |
| US20100046280A1 (en) * | 2008-08-19 | 2010-02-25 | Qualcomm Incorporated | SRAM Yield Enhancement by Read Margin Improvement |
| KR20110001073A (ko) * | 2009-06-29 | 2011-01-06 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 프로그램 방법 |
| KR20110099988A (ko) | 2010-03-03 | 2011-09-09 | 삼성전자주식회사 | 비트라인 센스 앰프의 센싱 효율을 향상시키는 반도체 메모리 장치 |
| KR20120131470A (ko) | 2011-05-25 | 2012-12-05 | 창원대학교 산학협력단 | 오티피(ｏｔｐ) 메모리의 읽기 회로 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002216483A (ja) * | 2001-01-18 | 2002-08-02 | Toshiba Corp | 半導体記憶装置 |
| US6667900B2 (en) * | 2001-12-28 | 2003-12-23 | Ovonyx, Inc. | Method and apparatus to operate a memory cell |
| KR100748459B1 (ko) * | 2006-02-27 | 2007-08-13 | 주식회사 하이닉스반도체 | 반도체 메모리의 벌크 전압 레벨 감지 장치 |
| KR101215642B1 (ko) * | 2007-02-15 | 2013-01-09 | 에스케이하이닉스 주식회사 | 내부전압 검출 회로 및 이를 이용한 내부전압 발생장치 |
| KR20090126587A (ko) * | 2008-06-04 | 2009-12-09 | 삼성전자주식회사 | 상 변화 메모리 장치 및 그것의 읽기 방법 |
| US7755948B2 (en) * | 2008-08-19 | 2010-07-13 | Agere Systems Inc. | Process and temperature tolerant non-volatile memory |
| KR102656168B1 (ko) * | 2016-07-06 | 2024-04-11 | 삼성전자주식회사 | 메모리 장치와 이를 포함하는 메모리 시스템 |
-
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-
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050099773A (ko) * | 2004-04-12 | 2005-10-17 | 주식회사 하이닉스반도체 | 내부 클럭 더블러 및 이를 포함한 반도체 메모리 장치 및그의 데이터 출력방법 |
| US20070104002A1 (en) * | 2005-11-08 | 2007-05-10 | Toshiaki Edahiro | Semiconductor memory device with MOS transistors each having floating gate and control gate and method of controlling the same |
| KR20070056667A (ko) * | 2005-11-30 | 2007-06-04 | 삼성전자주식회사 | 상 변화 메모리 장치 및 그것의 읽기 방법 |
| US20100046280A1 (en) * | 2008-08-19 | 2010-02-25 | Qualcomm Incorporated | SRAM Yield Enhancement by Read Margin Improvement |
| KR20110001073A (ko) * | 2009-06-29 | 2011-01-06 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 프로그램 방법 |
| KR20110099988A (ko) | 2010-03-03 | 2011-09-09 | 삼성전자주식회사 | 비트라인 센스 앰프의 센싱 효율을 향상시키는 반도체 메모리 장치 |
| KR20120131470A (ko) | 2011-05-25 | 2012-12-05 | 창원대학교 산학협력단 | 오티피(ｏｔｐ) 메모리의 읽기 회로 |
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