KR20160017568A - 반도체 장치 및 반도체 시스템 - Google Patents

반도체 장치 및 반도체 시스템 Download PDF

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KR20160017568A
KR20160017568A KR1020140101319A KR20140101319A KR20160017568A KR 20160017568 A KR20160017568 A KR 20160017568A KR 1020140101319 A KR1020140101319 A KR 1020140101319A KR 20140101319 A KR20140101319 A KR 20140101319A KR 20160017568 A KR20160017568 A KR 20160017568A
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황정태
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Abstract

반도체 장치는 파워업구간에서 접지레벨로 디스에이블되고, 상기 파워업구간 종료시점으로부터 모드레지스터셋팅 종료시점까지 전원전압 레벨로 인에이블되는 전원제어신호를 생성하는 제어신호생성부 및 상기 전원제어신호의 인에이블 구간 동안 부트업동작을 수행하되, 어드레스의 조합에 의해 선택되는 퓨즈의 커팅여부에 따라 퓨즈데이터를 생성하는 퓨즈어레이를 포함한다.

Description

반도체 장치 및 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 반도체 장치 및 반도체 시스템에 관한 것이다.
반도체 장치는 여러 설정정보, 리페어 정보 등 다양한 내부제어동작에 필요한 정보를 저장하기 위해 퓨즈를 사용한다. 일반적인 퓨즈는 레이저에 의해 퓨즈가 커팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장 된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스 간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
이-퓨즈의 데이터를 인식하기 위해서는 트랜지스터의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, 트랜지스터의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
최근, 이-퓨즈의 면적 상 제한을 해결하기 위해 이-퓨즈를 어레이로 구현하여 반도체 장치의 내부제어동작에 필요한 정보를 저장하는 방식이 연구되고 있다. 이-퓨즈를 어레이로 구현하는 경우 이-퓨즈의 데이터를 증폭하기 위한 증폭기를 공유할 수 있어 전체 면적을 감소시킬 수 있게 된다.
본 발명은 부트업동작 구간 동안만 퓨즈어레이에서 사용되는 내부전압을 생성하기 위한 전원제어신호를 생성함으로써 안정적인 부트업동작을 수행할 수 있는 반도체 장치를 제공한다.
또한, 본 발명은 라이트동작 및 리드동작 구간 동안만 셀어레이부에서 사용되는 내부전압을 생성하기 위한 전원제어신호를 생성함으로써 안정적인 라이트동작 및 리드동작을 수행할 수 있는 반도체 시스템을 제공한다.
이를 위해 본 발명은 파워업구간에서 접지레벨로 디스에이블되고, 상기 파워업구간 종료시점으로부터 모드레지스터셋팅 종료시점까지 전원전압 레벨로 인에이블되는 전원제어신호를 생성하는 제어신호생성부 및 상기 전원제어신호의 인에이블 구간 동안 부트업동작을 수행하되, 어드레스의 조합에 의해 선택되는 퓨즈의 커팅여부에 따라 퓨즈데이터를 생성하는 퓨즈어레이를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 파워업구간에서 접지전압 레벨로 디스에이블되고, 파워업신호에 응답하여 인에이블되며, 모드레지스터셋신호에 응답하여 디스에이블되는 동작제어신호를 생성하는 동작제어신호생성부, 상기 파워업구간에서 상기 접지전압 레벨로 디스에이블되고, 펄스신호에 응답하여 인에이블되며, 상기 동작제어신호에 응답하여 디스에이블되는 전원제어신호를 생성하는 전원제어신호생성부 및 상기 전원제어신호의 인에이블 구간 동안 부트업동작을 수행하되, 어드레스의 조합에 의해 선택되는 퓨즈의 커팅여부에 따라 생성되는 퓨즈데이터를 생성하는 퓨즈어레이를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 파워업구간에서 접지레벨로 디스에이블되고, 상기 파워업구간 종료시점으로부터 모드레지스터셋팅 종료시점까지 전원전압 레벨로 인에이블되는 전원제어신호를 생성하는 컨트롤부 및 상기 전원제어신호의 인에이블 구간 동안 라이트 및 리드동작을 수행하되, 어드레스의 조합에 의해 선택되는 메모리셀에 데이터를 저장하고, 저장된 데이터를 출력하는 셀어레이부를 포함하는 반도체 시스템을 제공한다.
본 발명에 의하면 부트업동작 구간 동안만 퓨즈어레이에서 사용되는 내부전압을 생성하기 위한 전원제어신호를 생성함으로써 안정적인 부트업동작을 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 라이트동작 및 리드동작 구간 동안만 셀어레이부에서 사용되는 내부전압을 생성하기 위한 전원제어신호를 생성함으로써 안정적인 라이트동작 및 리드동작을 수행할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체 장치에 포함된 제어신호생성부의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 반도체 장치에 포함된 퓨즈어레이의 구성을 도시한 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 시스템의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 제어신호생성부(10) 및 퓨즈어레이(20)로 구성된다.
제어신호생성부(10)는 파워업신호(PWRB) 및 모드레지스터셋팅신호(MRSP)를 입력 받아 파워업구간에서 접지전압(VSS) 레벨로 디스에이블되고, 파워업구간의 종료시점으로부터 모드레지스터셋팅 종료시점까지 전원전압(VDD) 레벨로 인에이블되는 전원제어신호(PCTR)를 생성한다. 여기서, 파워업신호(PWRB)는 전원전압(VDD)의 레벨이 접지전압(VSS) 레벨로부터 상승하여 목표전압에 도달하는 파워업구간에서 전원전압(VDD) 레벨을 갖고 목표전압에 도달하는 경우 레벨천이하는 신호이다. 그리고, 모드레지스터셋팅신호(MRSP)는 파워업구간 종료시점으로부터 기 설정된 구간 이후 인에이블되는 신호이다. 또한, 전원제어신호(PCTR)는 부트업동작 중 퓨즈어레이(20)에서 사용되는 다수의 내부전압을 생성하기 위해 인에이블되는 신호이다.
퓨즈어레이(20)는 전원제어신호(PCTR)의 인에이블 구간 동안 부트업동작을 수행하고, 어드레스(ADD<1:N>)의 조합에 의해 선택되는 퓨즈의 커팅여부에 따라 퓨즈데이터(FZD<1:N>)를 생성한다. 여기서, 부트업동작은 퓨즈의 커팅여부에 따라 프로그래밍되고, 반도체 장치의 내부동작을 제어하는 정보를 포함하는 퓨즈데이터(FZD<1:N>)를 출력하는 동작이다.
도 2를 참고하면, 제어신호생성부(10)는 펄스신호생성부(11), 동작제어신호생성부(12) 및 전원제어신호생성부(13)로 구성된다.
펄스신호생성부(11)는 파워업신호(PWRB)를 반전 버퍼링하는 인버터(IV11), 인버터(IV11)의 출력신호를 반전 지연하는 지연부(111) 및 인버터(IV11)의 출력신호와 지연부(111)의 출력신호를 부정논리곱 연산을 수행하여 펄스신호(PWRP)를 생성하는 낸드게이트(ND11)로 구성된다. 즉, 펄스신호생성부(11)는 파워업신호(PWRB)가 인에이블되는 시점으로부터 지연부(111)의 지연량만큼의 펄스폭을 갖는 펄스를 포함하는 펄스신호(PWRP)를 생성한다.
동작제어신호생성부(12)는 래치부(121) 및 논리부(122)로 구성된다.
래치부(121)는 전원전압(VDD)과 인에이블신호(EN)를 입력 받아 부정논리곱 연산을 수행하는 낸드게이트(ND12) 및 파워업신호(PWRB)와 낸드게이트(ND12)의 출력신호를 입력 받아 부정논리곱 연산을 수행하여 인에이블신호(EN)를 생성하는 낸드게이트(ND13)로 구성된다. 즉, 래치부(121)는 파워업신호(PWRB)를 입력 받아 파워업구간에서 접지전압(VSS) 레벨로 생성되고, 파워업구간 이후 전원전압(VDD) 레벨을 갖는 인에이블신호(EN)를 생성한다. 여기서, 래치부(121)는 일반적인 낸드게이트들(ND12,ND13)로 구성되는 래치회로로 구현된다.
논리부(122)는 인에이블신호(EN)와 모드레지스터셋신호(MRSP)를 입력 받아 부정논리곱 연산을 수행하는 낸드게이트(ND14) 및 낸드게이트(ND14)의 출력신호를 반전 버퍼링하여 동작제어신호(OCTR)를 생성하는 인버터(IV12)로 구성된다. 즉, 논리부(122)는 인에이블신호(EN)가 전원전압(VDD) 레벨로 생성되고, 모드레지스터셋신호(MRSP)가 전원전압(VDD)의 레벨을 갖는 경우 전원전압(VDD) 레벨로 인에이블되는 동작제어신호(OCTR)를 생성한다. 여기서, 본 발명의 일 실시예에 있어서 모드레지스터셋신호(MRSP)는 파워업구간 종료시점으로부터 모드레지스터셋(MRS: Mode Register Set)에 반도체 장치의 내부동작을 제어하기 위한 정보를 저장하는 동작이 완료되는 시점에 인에이블되는 신호로 설정된다.
즉, 동작제어신호생성부(12)는 파워업구간에서 접지전압(VSS) 레벨로 디스에이블되고, 파워업구간 종료시점으로부터 모드레지스터셋팅 종료시점까지 전원전압(VDD) 레벨로 인에이블되는 동작제어신호(OCTR)를 생성한다.
전원제어신호생성부(13)는 펄스신호(PWRP)와 낸드게이트(ND16)의 출력신호를 입력 받아 부정논리곱 연산을 수행하여 전원제어신호(PCTR)를 생성하는 낸드게이트(ND15) 및 동작제어신호(OCTR)와 전원제어신호(PCTR)를 입력 받아 부정논리곱 연산을 수행하는 낸드게이트(ND16)로 구성된다. 여기서, 전원제어신호생성부(13)는 일반적인 낸드게이트들(ND15,ND16)로 구성되는 래치회로로 구현된다.
즉, 전원제어신호생성부(13)는 펄스신호(PWRP)의 펄스가 입력되는 경우 전원전압(VDD) 레벨로 인에이블되고, 동작제어신호(OCTR)가 디스에이블되는 경우 접지전압(VSS) 레벨로 디스에이블되는 전원제어신호(PCTR)를 생성한다.
도 3을 참고하면, 퓨즈어레이(20)는 전압생성부(21), 로우경로제어부(22), 컬럼경로제어부(23) 및 퓨즈부(24)로 구성된다.
전압생성부(21)는 전원제어신호(PCTR)의 인에이블 구간 동안 퓨즈를 커팅하기 위한 제1 내부전압(VPGM) 및 퓨즈데이터(FZD<1:N>)를 출력하기 위한 제2 내부전압(VRD)을 생성한다. 여기서, 전압생성부(21)는 제1 내부전압(VPGM) 및 제2 내부전압(VRD)을 생성하는 구성으로 도시되어 있지만 퓨즈어레이(20)에서 사용되는 다수의 내부전압들을 생성하는 회로로 구현될 수 있다.
로우경로제어부(22)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 워드라인(WL<1:N>) 중 하나를 선택한다.
컬럼경로제어부(23)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 비트라인(BL<1:N>) 중 하나를 선택한다. 또한, 컬럼경로제어부(23)는 선택된 비트라인(BL)의 데이터를 감지 증폭하여 퓨즈데이터(FZD<1:N>)를 생성한다.
퓨즈부(24)는 다수의 워드라인(WL<1:N>) 및 다수의 비트라인(BL<1:N>)에 연결되는 퓨즈(미도시)로 구성된다. 여기서, 퓨즈(미도시)는 트랜지스터형 이-퓨즈(e-fuse)로 구현된다.
즉, 퓨즈어레이(20)는 전원제어신호(PCTR)의 인에이블 구간 동안 부트업동작을 수행하고, 어드레스(ADD<1:N>)의 조합에 의해 선택되는 퓨즈의 커팅 여부에 따라 퓨즈데어터(FZD<1:N>)를 생성한다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체 장치의 동작을 도 1 내지 도 4를 참고하여 설명하되, 파워업구간 및 파워업구간 이후로부터 모드레지스터셋팅의 동작이 완료되는 시점까지 부트업동작을 수행하는 동작을 예를 들어 설명하면 다음과 같다.
우선, T1 ~ T2 시점까지 파워업구간인 경우 전원전압(VDD)의 레벨이 접지전압(VSS) 레벨로부터 레벨이 상승한다. 이때, 파워업신호(PWRB)는 전원전압(VDD)의 레벨을 따라 레벨이 상승한다. 또한, 모드레지스터셋신호(MRSP)는 전원전압(VDD)의 레벨을 따라 레벨이 상승한다.
펄스신호생성부(11)는 파워업신호(PWRB)를 입력 받아 전원전압(VDD)의 레벨을 따라 레벨이 상승하는 펄스신호(PWRP)를 생성한다.
좀더 구체적으로, 파워업구간에서 펄스신호생성부(11)에 포함된 인버터(IV11)의 내부 트랜지스터들은 파워업신호(PWRB)의 레벨이 상승하므로 접지전압(VSS) 레벨의 출력신호를 생성한다. 또한, 펄스신호생성부(11)에 포함된 낸드게이트(ND11)의 내부 트랜지스터들은 인버터(IV11)의 출력신호가 접지전압(VSS) 레벨이므로 전원전압(VDD) 레벨의 펄스신호(PWRP)를 생성한다.
동작제어신호생성부(12)의 래치부(121)는 파워업신호(PWRB)가 전원전압(VDD)의 레벨을 따라 레벨이 상승하므로 접지전압(VSS) 레벨을 갖는 인에이블신호(EN)를 생성한다.
좀더 구체적으로, 래치부(121)에 포함된 낸드게이트(ND12)의 내부 트랜지스터들은 전원전압(VDD)의 레벨이 상승하므로 전원전압(VDD) 레벨을 갖는 출력신호를 생성한다. 또한, 래치부(121)에 포함된 낸드게이트(ND13)의 내부 트랜지스터들은 파워업신호(PWRB)와 낸드게이트(ND12)의 출력신호의 레벨이 상승하므로 접지전압(VSS) 레벨의 인에이블신호(EN)를 생성한다.
동작제어신호생성부(12)의 논리부(122)는 인에이블신호(EN)가 접지전압(VSS) 레벨이고, 모드레지스터셋신호(MRSP)가 목표전압(TGV)보다 낮은 레벨이므로 접지전압(VSS) 레벨로 디스에이블되는 동작제어신호(OCTR)를 생성한다. 여기서, 목표전압(TGV)은 반도체 장치가 정상동작을 수행할 수 있는 레벨 이상으로 설정되는 것이 바람직하다.
좀더 구체적으로, 논리부(122)에 포함된 낸드게이트(ND14)의 내부 트랜지스터들은 인에이블신호(EN)가 접지전압(VSS) 레벨이므로 전원전압(VDD) 레벨의 출력신호를 생성한다. 또한, 논리부(122)에 포함된 인버터(IV12)의 내부 트랜지스터들은 낸드게이트(ND14)의 출력신호가 전원전압(VDD) 레벨이므로 접지전압(VSS) 레벨의 동작제어신호(OCTR)를 생성한다.
전원제어신호생성부(13)는 펄스신호(PWRP)가 목표전압(TGV)보다 낮은 레벨을 갖고, 동작제어신호(OCTR)가 접지전압(VSS) 레벨이므로 접지전압(VSS) 레벨로 디스에이블되는 전원제어신호(PCTR)를 생성한다.
좀더 구체적으로, 전원제어신호생성부(13)에 포함된 낸드게이트(ND16)의 내부 트랜지스터들은 동작제어신호(OCTR)가 접지전압(VSS) 레벨이므로 전원전압(VDD) 레벨의 출력신호를 생성한다. 또한, 전원제어신호생성부(13)에 포함된 낸드게이트(ND15)의 내부 트랜지스터들은 펄스신호(PWRP)와 낸드게이트(ND16)의 출력신호가 전원전압(VDD) 레벨이므로 접지전압(VSS) 레벨의 전원제어신호(PCTR)를 생성한다.
퓨즈어레이(20)는 접지전압(VSS) 레벨로 디스에이블되는 전원제어신호(PCTR)를 입력 받아 부트업동작을 수행하지 않는다.
다음으로, T2 시점에 전원전압(VDD)의 레벨이 목표전압(TGV)에 도달하는 경우 파워업신호(PWRB)는 접지전압(VSS) 레벨로 레벨 천이한다. 또한, 모드레지스터셋신호(MRSP)는 전원전압(VDD)의 레벨을 따라 레벨이 상승한다.
펄스신호생성부(11)는 접지전압(VSS) 레벨의 파워업신호(PWRB)를 입력 받아 접지전압(VSS) 레벨의 펄스를 포함하는 펄스신호(PWRP)를 생성한다.
동작제어신호생성부(12)의 래치부(121)는 파워업신호(PWRB)가 접지전압(VSS)레벨이므로 전원전압(VDD) 레벨을 갖는 인에이블신호(EN)를 생성한다. 논리부(122)는 전원전압(VDD) 레벨을 갖는 인에이블신호(EN)와 모드레지스터셋신호(MRSP)를 입력 받아 전원전압(VDD) 레벨로 인에이블되는 동작제어신호(OCTR)를 생성한다.
전원제어신호생성부(13)는 펄스신호(PWRP)가 접지전압(VSS) 레벨을 갖고, 동작제어신호(OCTR)가 전원전압(VDD) 레벨이므로 전원전압(VDD) 레벨로 인에이블되는 전원제어신호(PCTR)를 생성한다.
퓨즈어레이(20)의 전압생성부(21)는 전원전압(VDD) 레벨로 인에이블되는 전원제어신호(PCTR)를 입력 받아 제1 내부전압(VPGM) 및 제2 내부전압(VRD)를 생성한다. 로우경로제어회로(22)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 워드라인(WL<1:N>) 중 하나를 선택한다. 컬럼경로제어부(23)는 어드레스(ADD<1:N>)의 조합에 의해 다수의 비트라인(BL<1:N>) 중 하나를 선택한다. 또한, 컬럼경로제어부(23)는 선택된 비트라인(BL)의 데이터를 감지 증폭하여 퓨즈데이터(FZD<1:N>)를 생성한다. 즉, 퓨즈어레이(20)는 전원전압(VDD) 레벨로 인에이블되는 전원제어신호(PCTR)를 입력 받아 부트업동작을 수행하고, 어드레스(ADD<1:N>)의 조합에 의해 선택되는 퓨즈의 커팅 여부에 따라 퓨즈데어터(FZD<1:N>)를 생성한다.
다음으로, T3 시점에 모드레지스터셋팅 동작이 종료되는 경우 모드레지스터셋신호(MRSP)가 접지전압(VSS) 레벨로 인에이블된다.
펄스신호생성부(11)는 접지전압(VSS) 레벨의 파워업신호(PWRB)를 입력 받아 전원전압(VDD) 레벨의 펄스신호(PWRP)를 생성한다.
동작제어신호생성부(12)의 래치부(121)는 파워업신호(PWRB)가 접지전압(VSS) 레벨이므로 전원전압(VDD) 레벨을 갖는 인에이블신호(EN)를 생성한다. 논리부(122)는 전원전압(VDD) 레벨을 갖는 인에이블신호(EN)와 접지전압(VSS) 레벨을 갖는 모드레지스터셋신호(MRSP)를 입력 받아 접지전압(VSS) 레벨로 디스에이블되는 동작제어신호(OCTR)를 생성한다.
전원제어신호생성부(13)는 펄스신호(PWRP)가 전원전압(VDD) 레벨을 갖고, 동작제어신호(OCTR)가 접지전압(VSS) 레벨이므로 접지전압(VSS) 레벨로 디스에이블되는 전원제어신호(PCTR)를 생성한다.
퓨즈어레이(20)는 접지전압(VSS) 레벨로 디스에이블되는 전원제어신호(PCTR)를 입력 받아 부트업동작을 수행하지 않는다.
이와 같이 구성된 반도체 장치는 부트업동작 구간 동안만 퓨즈어레이(20)에서 사용되는 다수의 내부전압을 생성하기 위한 전원제어신호(PCTR)를 생성함으로써 안정적인 부트업동작을 수행할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 시스템의 구성을 도시한 블럭도이다.
도 5에 도시된 바와 같이, 본 실시예에 따른 반도체 시스템은 컨트롤부(100) 및 셀어레이부(200)로 구성된다.
컨트롤부(100)는 파워업신호(PWRB) 및 모드레지스터셋팅신호(MRSP)를 입력 받아 파워업구간에서 접지전압(VSS) 레벨로 디스에이블되고, 파워업구간의 종료시점으로부터 모드레지스터셋팅 종료시점까지 전원전압(VDD) 레벨로 인에이블되는 전원제어신호(PCTR)를 생성한다. 여기서, 파워업신호(PWRB)는 전원전압(VDD)의 레벨이 접지전압(VSS) 레벨로부터 상승하여 목표전압에 도달하는 파워업구간에서 전원전압(VDD) 레벨을 갖고 목표전압에 도달하는 경우 레벨천이하는 신호이다. 그리고, 모드레지스터셋팅신호(MRSP)는 파워업구간 종료시점으로부터 기 설정된 구간 이후 인에이블되는 신호이다. 또한, 전원제어신호(PCTR)는 부트업동작 중 퓨즈어레이(20)에서 사용되는 다수의 내부전압을 생성하기 위해 인에이블되는 신호이다. 그리고, 컨트롤러부(100)는 도 1에 도시된 제어신호생성부(10)와 동일한 구성으로 구현되므로 구체적인 설명을 생략한다.
한편, 컨트롤러부(100)는 컨트롤러 및 프로세서 등과 같은 다양한 회로로 구현될 수 있다.
셀어레이부(200)는 전원제어신호(PCTR)의 인에이블 구간 동안 라이트동작 및 리드동작을 수행하고, 어드레스(ADD<1:N>)의 조합에 따라 선택되는 메모리셀에 데이터(DQ<1:N>)를 저장하고, 저장된 데이터(DQ<1:N>)를 출력한다. 여기서, 셀어레이부(200)는 도 1에 도시된 퓨즈어레이(20)에 포함된 다수의 퓨즈가 아닌 다수의 메모리셀로 구현될 뿐 동일한 구성으로 구현되므로 구체적인 설명을 생략한다.
한편, 셀어레이부(200)는 다수의 메모리셀을 포함하고, 데이터를 입출력하기 위한 메모리 장치등과 같은 다양한 회로로 구현될 수 있다.
이와 같이 구성된 반도체 시스템은 라이트동작 및 리드동작 구간 동안만 셀어레이부(200)에서 사용되는 다수의 내부전압을 생성하기 위한 전원제어신호(PCTR)를 생성함으로써 안정적인 라이트동작 및 리드동작을 수행할 수 있다.
10. 제어신호생성부 11. 펄스신호생성부
12. 동작제어신호생성부 13. 전원제어신호생성부
20. 퓨즈어레이 21. 전압생성부
22. 로우경로제어부 23. 컬럼경로제어부
24. 퓨즈부 100. 컨트롤부
121. 래치부 122. 논리부
200. 셀어레이부

Claims (20)

  1. 파워업구간에서 접지레벨로 디스에이블되고, 상기 파워업구간 종료시점으로부터 모드레지스터셋팅 종료시점까지 전원전압 레벨로 인에이블되는 전원제어신호를 생성하는 제어신호생성부; 및
    상기 전원제어신호의 인에이블 구간 동안 부트업동작을 수행하되, 어드레스의 조합에 의해 선택되는 퓨즈의 커팅여부에 따라 퓨즈데이터를 생성하는 퓨즈어레이를 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 파워업구간은 상기 전원전압의 레벨이 상기 접지전압 레벨로부터 상승하여 목표레벨에 도달하는 구간인 반도체 장치.
  3. 제 1 항에 있어서, 상기 전원제어신호는 상기 부트업동작에서 상기 퓨즈어레이에서 사용되는 다수의 내부전압을 생성하기 위한 신호인 반도체 장치.
  4. 제 3 항에 있어서, 상기 다수의 내부전압은 상기 부트업동작 중 상기 퓨즈어레이에 포함된 다수의 퓨즈를 커팅하기 위한 전압 및 상기 다수의 퓨즈의 커팅여부에 따라 생성되는 상기 퓨즈데이터를 출력하기 위한 전압을 포함하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 제어신호생성부는
    상기 파워업구간 이후 인에이블되는 파워업신호에 응답하여 발생하는 펄스를 포함하는 펄스신호를 생성하는 펄스신호생성부;
    상기 파워업구간에서 상기 접지전압 레벨로 디스에이블되고, 상기 파워업구간 종료시점으로부터 상기 모드레지스터셋팅 종료시점까지 상기 전원전압 레벨로 인에이블되는 동작제어신호를 생성하는 동작제어신호생성부; 및
    상기 펄스신호의 펄스에 응답하여 인에이블되고 상기 동작제어신호에 응답하여 디스에이블되는 상기 전원제어신호를 생성하는 전원제어신호생성부를 포함하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 모드레지스터셋신호는 상기 전원전압 레벨로 생성되고, 상기 모드레지스터셋팅 종료시점에 상기 접지전압 레벨로 소정구간 인에이블되는 신호인 반도체 장치.
  7. 제 5 항에 있어서, 상기 모드레지스터셋신호는 상기 파워업구간 종료시점으로부터 기 설정된 구간 이후 인에이블되는 신호인 반도체 장치.
  8. 제 5 항에 있어서, 상기 동작제어신호생성부는
    상기 파워업신호에 응답하여 상기 파워업구간에서 상기 접지전압 레벨로 생성되고, 상기 파워업구간 이후 상기 전원전압 레벨로 생성되는 인에이블신호를 생성하는 래치부; 및
    상기 인에이블신호에 응답하여 인에이블되고, 상기 모드레지스터셋신호에 응답하여 디스에이블되는 상기 동작제어신호를 생성하는 논리부를 포함하는 반도체 장치.
  9. 파워업구간에서 접지전압 레벨로 디스에이블되고, 파워업신호에 응답하여 인에이블되며, 모드레지스터셋신호에 응답하여 디스에이블되는 동작제어신호를 생성하는 동작제어신호생성부;
    상기 파워업구간에서 상기 접지전압 레벨로 디스에이블되고, 펄스신호에 응답하여 인에이블되며, 상기 동작제어신호에 응답하여 디스에이블되는 전원제어신호를 생성하는 전원제어신호생성부; 및
    상기 전원제어신호의 인에이블 구간 동안 부트업동작을 수행하되, 어드레스의 조합에 의해 선택되는 퓨즈의 커팅여부에 따라 생성되는 퓨즈데이터를 생성하는 퓨즈어레이를 포함하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 파워업구간은 상기 전원전압의 레벨이 상기 접지전압 레벨로부터 상승하여 목표레벨에 도달하는 구간인 반도체 장치.
  11. 제 9 항에 있어서, 상기 전원제어신호는 상기 부트업동작에서 상기 퓨즈어레이에서 사용되는 다수의 내부전압을 생성하기 위한 신호인 반도체 장치.
  12. 제 11 항에 있어서, 상기 다수의 내부전압은 상기 부트업동작 중 상기 퓨즈어레이에 포함된 다수의 퓨즈를 커팅하기 위한 전압 및 상기 다수의 퓨즈의 커팅여부에 따라 생성되는 상기 퓨즈데이터를 출력하기 위한 전압을 포함하는 반도체 장치.
  13. 제 9 항에 있어서, 상기 모드레지스터셋신호는 상기 전원전압 레벨로 생성되고, 상기 모드레지스터셋팅 종료시점에 상기 접지전압 레벨로 소정구간 인에이블되는 신호인 반도체 장치.
  14. 제 9 항에 있어서, 상기 모드레지스터셋신호는 상기 파워업구간 종료시점으로부터 기 설정된 구간 이후 인에이블되는 신호인 반도체 장치.
  15. 제 9 항에 있어서,
    상기 파워업구간 이후 인에이블되는 상기 파워업신호에 응답하여 발생하는 펄스를 포함하는 상기 펄스신호를 생성하는 펄스신호생성부를 더 포함하는 반도체 장치.
  16. 제 9 항에 있어서, 상기 동작제어신호생성부는
    상기 파워업신호에 응답하여 상기 파워업구간 동안 상기 접지전압 레벨로 생성되고, 상기 파워업구간 이후 상기 전원전압 레벨로 생성되는 인에이블신호를 생성하는 래치부; 및
    상기 인에이블신호에 응답하여 인에이블되고, 상기 모드레지스터셋신호에 응답하여 디스에이블되는 상기 동작제어신호를 생성하는 논리부를 포함하는 반도체 장치.
  17. 파워업구간에서 접지레벨로 디스에이블되고, 상기 파워업구간 종료시점으로부터 모드레지스터셋팅 종료시점까지 전원전압 레벨로 인에이블되는 전원제어신호를 생성하는 컨트롤부; 및
    상기 전원제어신호의 인에이블 구간 동안 라이트 및 리드동작을 수행하되, 어드레스의 조합에 의해 선택되는 메모리셀에 데이터를 저장하고, 저장된 데이터를 출력하는 셀어레이부를 포함하는 반도체 시스템.
  18. 제 17 항에 있어서,
    상기 파워업구간은 상기 전원전압의 레벨이 상기 접지전압 레벨로부터 상승하여 목표레벨에 도달하는 구간이고, 상기 전원제어신호는 상기 부트업동작에서 상기 퓨즈어레이에서 사용되는 다수의 내부전압을 생성하기 위한 신호인 반도체 장치.
  19. 제 17 항에 있어서, 상기 컨트롤부는
    상기 파워업구간 이후 인에이블되는 파워업신호에 응답하여 발생하는 펄스를 포함하는 펄스신호를 생성하는 펄스신호생성부;
    상기 파워업구간에서 상기 접지전압 레벨로 디스에이블되고, 상기 파워업구간 종료시점으로부터 상기 모드레지스터셋팅 종료시점까지 상기 전원전압 레벨로 인에이블되는 동작제어신호를 생성하는 동작제어신호생성부; 및
    상기 펄스신호의 펄스에 응답하여 인에이블되고 상기 동작제어신호에 응답하여 디스에이블되는 상기 전원제어신호를 생성하는 전원제어신호생성부를 포함하는 반도체 시스템.
  20. 제 18 항에 있어서, 상기 동작제어신호생성부는
    상기 파워업신호에 응답하여 상기 파워업구간에서 상기 접지전압 레벨로 생성되고, 상기 파워업구간 이후 상기 전원전압 레벨로 생성되는 인에이블신호를 생성하는 래치부; 및
    상기 인에이블신호에 응답하여 인에이블되고, 상기 모드레지스터셋신호에 응답하여 디스에이블되는 상기 동작제어신호를 생성하는 논리부를 포함하는 반도체 시스템.
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